TWI594243B - 用以降低三維反及閘快閃記憶體之程式化干擾的系統與方法 - Google Patents

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Description

用以降低三維反及閘快閃記憶體之程式化干擾的系統與方 法
本發明是有關於一種三維反及閘(NAND)快閃記憶體，且特別是有關於一種程式化一陣列中之記憶胞的系統與方法，用以降低程式化干擾與背圖案效應(back-pattern effects)。
反及閘快閃記憶體為一非揮發性記憶體且被廣泛地應用於包括行動電話、數位相機以及固態硬碟(solid-state hard drives)中。反及閘(NAND)快閃記憶體之高儲存密度，尤其和反或閘(NOR)快閃記憶體相比，具有相當大的市場滲透率。這樣的儲存密度係部分由於串聯記憶胞串列於一接地線(ground line)與位元線之間而達成，可降低需要的金屬接點(metal contacts)數量。這些串列由於其與反及閘閘極的相似性而一般被稱為「反及閘串列」。反及閘串列中的每一記憶胞可藉由記憶胞與相鄰之其他的反及閘串列分享的字元線取得位址。在過去，反 及閘快閃記憶體已由一二維(平面)陣列實現，此二維平面係由字元線與位元線所定義，字元線與位元線彼此垂直交叉，記憶胞係形成於交叉點。
反及閘串列佈局已更進一步發展，以達到具有更大的儲存密度。這樣的努力導致三維反及閘快閃記憶體的發展，記憶胞係垂直堆疊於彼此的頂部。
第1圖繪示一三維反及閘快閃記憶體以及使用多種電晶體控制的示意圖。此圖中繪示四頁150、151、152、153(頁0至頁3)，包含八個反及閘串列110。每個反及閘串列110包括複數個記憶胞，例如是記憶胞112。每個記憶胞可使用位元線140、141(BL0與BL1)至少其中之一、串列選擇線130、131、132、133(SSL0至SSL3)至少其中之一與字元線120、121、120n(WL0至WLn)至少其中之一提供位址。位元線140、141可連接記憶平面190、191，記憶平面190、191被定義於陣列結構中的不同深度，使與不同位元線相關的記憶平面在一Z方向184上可堆疊於彼此的頂部。在第1圖之實施例中，位元線140(BL0)存取平面190(平面0)，而位元線141(BL1)存取平面191(平面1)，平面191在平面190之上。此外，位元線140、141可被提供於陣列結構的相對側。
串列選擇線130、131、132、133可連接串列選擇電晶體135，串列選擇電晶體135形成於串列選擇結構中，位於陣列結構的相對側。這些串列選擇電晶體連接陣列結構於晶片上感 測電路(on-chip sense circuitry)(未繪示)，感測電路附接於每一位元線140、141。每一頁可與一特定串列選擇線相關。如圖所示，頁150(頁0)由串列選擇線130提供位址，頁151(頁1)由串列選擇線131提供位址，頁152(頁2)由串列選擇線132提供位址，頁153(頁3)由串列選擇線133提供位址。如此可使串列選擇線訊號傳送於一特定串列選擇線，以選擇記憶胞之一特定頁(例如是一特定堆疊)，有效地於一X方向180設定「x」座標。要注意的是，每一頁可具有多個反及閘串列110，每個反及閘串列110具有一相關的串列選擇電晶體。
連接於偶數頁150、152的串列選擇電晶體135可形成一第一串列選擇結構於陣列的一側，而連接於奇數頁151、153的串列選擇電晶體135可形成一第二串列選擇結構於陣列的相對另一側。
字元線120、121、120n可連接於記憶胞的閘極。因此，一字元線訊號可於一選定的反擊閘串列中提供一特定記憶胞位址，因而於一Y方向182設定「y」座標。
因此，三維反及閘快閃陣列中的每個記憶胞可有效地透過「x」、「y」與「z」座標定址。更具體地說，記憶胞可透過控制線上的訊號定址，因而可定址以進行讀取、程式化與抹除操作。舉例來說，記憶胞112可由串列選擇線133、字元線120n與位元線140傳送與/或接收訊號而定址。未選擇線上的控制訊號可額外地要求以產生特定操作。
接地選擇線160、161(GSL(偶數)與GSL(奇數))可用於連接與切斷偶數與奇數頁和共用源極線170、171(CSL)。在某些實施例中，共用源極線170、171可連接在一起。
要注意的是，在相鄰的頁中串列之方向係於「位元線端至源極線端」與「源極線端至位元線端」之間交替，造成(連接陣列與位元線的)串列選擇結構與共用源極線的位置實際上於偶數頁與奇數頁之間交替。舉例來說，在偶數頁150、152上，字元線120(WL0)係為最靠近共用源極線170的字元線。然而，在奇數頁151、153上，同樣的字元線120係為離共用源極線171最遠的字元線。相關的美國專利編號8,503,213提供此佈局更詳細的說明，並在此作為參考。這樣的結構造成一些顯著的特性與結果。
如第1圖中的虛線所示，字元線的數量可基於設計考量而改變。雖然第1圖中繪示四頁與兩條位元線，但頁數與位元線的數量也可基於設計考量而改變。
雖然三維反及閘快閃記憶體提供許多好處，例如在記憶體密度中提供更佳的可擴充性，但同樣也會面臨新的挑戰。舉例來說，一般應用於二維反及閘記憶陣列的傳統程式化技術可能無法有效地直接應用於三維反及閘記憶陣列。這些二維技術包括依序程式化記憶胞，舉例來說，開始於最靠近共用源極線的記憶胞，結束於最靠近串列選擇線的記憶胞。此方式通常可透過一特定字元線(例如：一完整的列跨距多重頁(row spanning multiple pages))同時程式化所有的記憶胞。因此，每列係重複通過直到到達並程式化最終列(例如是最靠近串列選擇線的列)。
然而，使用類似的方式於上述三維反及閘快閃陣列會產生許多問題，例如在一半的頁中由於背圖案(back-pattern)效應產生的讀取確認問題。也可能產生進一步的程式化干擾問題。
理解資料儲存的物理機制將有助於了解為何會產生這些問題。記憶胞中的「記憶」通常係由可調整的臨界電壓(Vt)決定。記憶體控制器可設定讓一特定記憶胞通過程式化操作與抹除操作的臨界電壓Vt，且控制器可評估此記憶胞通過一讀取操作的臨界電壓Vt。
在單層次記憶胞(single-level cell,SLC)反及閘快閃記憶體中，程式化操作可增加一記憶胞的臨界電壓Vt值於一預定的臨界值上，使記憶胞可儲存數值「0」。類似地，抹除操作可減少一記憶胞的臨界電壓Vt值低於預定的臨界值，使記憶胞可儲存數值「1」。在後續的讀取操作期間，可由比較臨界電壓Vt值與臨界值決定儲存的數值為「0」或「1」。
多層次記憶胞(multi-level cell,MLC)反及閘快閃記憶體擴展這些原理，以在每個記憶胞中提供多於一位元。這可透過使用多於一個臨界值達成。舉例來說，可選擇三個臨界值，而臨界電壓Vt值可與這三個臨界值比較。這樣可有效地提供四種不同的情境，代表數值「00」、「01」、「10」與「11」。因此，每 個記憶胞中可儲存兩位元。臨界值的數量可進一步增加以使額外的位元可儲存於每個記憶胞中。
如上所述，當直接將二維反及閘快閃程式化技術應用於三維反及閘快閃陣列時會產生問題。舉例來說，程式化與抹除臨界電壓Vt值可能被有系統地干擾。因此，代表一特定位元或位元組之記憶胞中的臨界電壓Vt分布可能會加寬。當這些臨界電壓Vt分布加寬，相鄰位元的臨界電壓Vt值開始頻繁地重疊，辨別儲存數值將會變得困難。這對於多層次快閃記憶體尤其重要，因為多層次快閃記憶體中相鄰位元間可容許的臨界電壓Vt值遠小於單層次反及閘快閃記憶體。一旦錯誤讀取數量超過一系統的容忍誤差(tolerance)，會提供部分錯誤修正碼(error correcting code,ECC)，一記憶體區塊可能會失效(fail)。因此希望能夠緊縮程式化記憶胞的臨界電壓Vt值分布，以增加穩定度與效能，也增加相關的製程視窗(process window)。
本發明係有關於一種程式化記憶胞的系統與方法。記憶胞可為一陣列結構的部分，陣列結構係組織為包括複數個偶數頁、複數個奇數頁及複數列，這些列垂直於偶數頁與奇數頁。每一列與一字元線相關，且包括複數個第一記憶胞與第二記憶胞，第一記憶胞位於偶數頁上，第二記憶胞位於奇數頁上。
偶數頁可連接一第一串列選擇結構，第一串列選擇 結構設置於陣列結構之一第一側。第一串列選擇結構可選擇偶數頁以於這些頁中程式化記憶胞。類似地，奇數頁可連接一第二串列選擇結構，第二串列選擇結構設置於陣列結構之一第二側，第二側相對於第一側。第二串列選擇結構可選擇奇數頁以於這些頁中程式化記憶胞。
陣列結構與串列選擇結構可操作地連接於一控制器，可於這些頁中程式化記憶胞。控制器可程式化偶數頁，由最靠近第一串列選擇結構的記憶胞開始。控制器可施行類似的策略以程式化奇數頁，由最靠近第二串列選擇結構的記憶胞開始。
在某些實施例中，控制器可在奇數頁內的記憶胞被第一次程式化之前，程式化偶數頁中的記憶胞。在其他實施例中，控制器可在偶數頁內的記憶胞被第一次程式化之前，程式化奇數頁中的記憶胞。在其他實施例中，控制器可交替地程式化記憶胞之偶數與奇數列，仍由最靠近存取記憶胞之相關串列選擇結構的記憶胞開始。
在某些實施例中，第一記憶胞中的每個記憶胞可各自被程式化，例如當第一記憶胞中的一個記憶胞被程式化時，第一記憶胞中剩餘的記憶胞係被抑制程式化。類似地，第二記憶胞中的每個記憶胞可各自被程式化。
在某些實施例中，偶數頁中第一列的記憶胞實質上可在一第一時段中同時被程式化。在此時段中奇數頁上的程式化係被抑制。類似地，奇數頁中最終列的記憶胞實質上可在一第二 時段中同時被程式化。在此時段中偶數頁上的程式化係被抑制。
在某些實施例中，陣列結構可為一三維反及閘快閃陣列結構。在某些實施例中，陣列結構中的記憶胞可為多層次記憶胞，每個記憶胞儲存多於一位元的資料。在另一實施例中，記憶胞可為單層次記憶胞，每個記憶胞儲存一位元的資料。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
110‧‧‧反及閘串列
112、220、221、222、223、224、225、226、227、228、229、230、231、232、233、234、235‧‧‧記憶胞
120、121、120n、320、321、WL0、WL1、WLn-1、WLn‧‧‧字元線
130、131、132、133、SSL0、SSL1、SSL2、SSL3‧‧‧串列選擇 線
135‧‧‧串列選擇電晶體
140、141、240、BL0、BL1‧‧‧位元線
150、151、152、153‧‧‧頁
160、161、GSL(even)、GSL(odd)‧‧‧接地選擇線
170、171、CSL‧‧‧共用源極線
180‧‧‧X方向
182‧‧‧Y方向
184‧‧‧Z方向
190、191‧‧‧記憶平面
510、520、530‧‧‧資料組
Vt‧‧‧臨界電壓
第1圖繪示一三維反及閘快閃陣列的示意圖。
第2圖繪示一種用於三維反及閘快閃記憶體陣列之一平面的「藉由字元線」程式化方法的示意圖。
第3圖繪示一種用於三維反及閘快閃陣列之一平面的「透過頁」程式化方法的示意圖。
第4圖繪示一種用於三維反及閘快閃陣列之一平面的混合式程式化方法。
第5圖繪示另一實施例之一種用於三維反及閘快閃陣列之一平面的混合式程式化方法。
第6圖繪示此處所揭示之各種程式化方法的測試結果。
第2圖繪示一種用於三維反及閘快閃記憶體陣列之一平面 的「藉由字元線(by-word-line)」程式化方法的示意圖。此平面可為類似於第1圖之結構的一部分。因此，類似的元件係以相同的參考標號標示，且這些元件將不會重複描述。
此平面包括記憶胞220、221、222與223，這些記憶胞之閘極全部連接於字元線120(WL0)。類似地，記憶胞224、225、226與227連接於字元線121(WL1)，記憶胞228、229、230與231連接於字元線320(WLn-1)，記憶胞232、233、234與235連接於字元線321(WLn)。在「透過字元線」的方法中，每一字元線上的記憶胞係分群被一起程式化，在一特定的字元線上之所有要求的程式化完成後，係程式化一後續字元線。此過程係重複直到所有的字元線都被程式化。如圖所示，首先程式化字元線120。
此結構允許記憶胞220、221、222與223共享字元線120，以實質上同時被程式化。然而，通常希望不會改變記憶胞220、221、222與223中某些記憶胞的狀態。因此，可利用本領域中各種用來抑制記憶胞220、221、222與223任一混合程式化的方法，使其維持在抹除狀態(例如在單層次反及閘快閃記憶體中為數值「1」，或在多層次反及閘快閃記憶體中為數值「11」)。在字元線120上期望的記憶胞被程式化後，處理程序繼續進行至下一條字元線121上的記憶胞，如第2圖所示。處理程序係重複直到所有n+1條字元線被存取與程式化。在某些實施例中，有64條字元線(n=63)，而每條字元線上的記憶胞的程式化係始於字元線WL0上的記憶胞，結束於字元線WL63上的記憶胞。
然而，此程式化方法可能具有非預期的結果。當偶數頁與奇 數頁交替，偶數頁150與152和奇數頁151與153係以非常不同的方式被程式化。當字元線120受益地最靠近奇數頁151與153的串列選擇線131與133，字元線120也不適合地最靠近偶數頁150與152的共用源極線170。這樣會使背圖案(back-pattern)效應發生於偶數頁150與152。
背圖案效應的發生，係由於量側一特定記憶胞的臨界電壓Vt值取決於此特定記憶胞與連接位元線240之感測電路(未繪示)之間的所有記憶胞。在程式化狀態期間，假設讀取狀態將會和程式化期間相同，臨界電壓Vt值係使用量側的回饋(feedback)設定。若假設錯誤，則量測的回饋與臨界電壓Vt值的結果，將無法準確地表示發生於剩餘的頁完全被程式化後之讀取操作的臨界電壓Vt值。
舉例來說，記憶胞220量側的臨界電壓Vt值取決於記憶胞224、228與232的狀態(例如臨界電壓Vt值)，因為這些記憶胞係位於記憶胞220與感測電路之間。因此，當記憶胞224、228與232中每個記憶胞都處於一穩定狀態後再設定記憶胞220之臨界電壓Vt值是有益的。換句話說，為避免記憶胞發生於期間的程式化所造成的不確定性，希望延緩程式化記憶胞220，直到記憶胞224、228、232被程式化後，再進行程式化記憶胞220。此外，若記憶胞232再編程(reprogrammed)，記憶胞228將不被讀取直到記憶胞228也再編程(或具有記憶胞228與238的反及閘串列被抹除)。
因此，從最靠近串列選擇線開始程式化，漸進地程式化頁中的每個記憶胞直到最靠近共用源極線的記憶胞被程式化，對於頁以及頁之間的反及閘串是有益的。第2圖的方法對於偶數頁上的記憶胞，尤其是最 靠近共用源極線的記憶胞有些負面的結果。偶數頁之臨界電壓Vt值分布的結果因此更寬於奇數頁之臨界電壓Vt值分布的結果。
第3圖繪示一種用於三維反及閘快閃陣列之一平面的「透過頁(by-page)」程式化方法的示意圖。此平面可相同或類似於第2圖之平面。因此，類似的元件將以相同的參考標號標示，而這些元件的描述將不再重複。
「透過頁」方法的一目的，係為了克服上述的背圖案效應。同一時間僅程式化一單頁，而每頁之程式化係始於最靠近串列選擇線130、131、132、133的記憶胞且結束於最靠近共用源極線170、171的記憶胞。舉例來說，程式化第一頁可始於記憶胞232。當記憶胞232最靠近位元線240與感測電路時，將不會被背圖案效應影響。一旦記憶胞232臨界電壓Vt值被設定且為一穩定狀態，記憶胞228可接續地被程式化。因此，只要記憶胞232沒有在記憶胞228進行讀取操作前進行再編程，背圖案效應將不會對記憶胞228有顯著的影響。程式化程序繼續進行於頁150直到記憶胞220被程式化，當記憶胞220被程式化即完成頁150的程式化。接著可進行頁151的程式化，但在「透過頁」方法中這並非必然的。在頁151中，記憶胞221最靠近串列選擇線131，且記憶胞221為頁151中被程式化的第一記憶胞。要注意的是，記憶胞221透過字元線120定址，而頁150被程式化的第一記憶胞232係透過一不同的字元線321定址。類似地，這會與相鄰頁的選擇方向有關，此為第2圖中使用「透過字元線」方法的關鍵問題。參照第3圖，頁151中每個其他記憶胞可接續地被程式化，並結束於記憶胞233。在此，頁151的程式化操作可結束，並進行另一頁的程式化操 作，例如開始程式化頁152或153。
雖然「透過頁」方法實際上解決且最小化在偶數與奇數頁中的背圖案效應，但可能產生其他負面的副作用。舉例來說，因為每個記憶胞220、221、222與223都在分開的時段進行程式化，程式化干擾(program disturb)的情況可能會更嚴重。當在相同頁(或反及閘串列)中有任何其他記憶胞或共享同一字元線的其他記憶胞進行程式化時，程式化干擾可能會影響一特定的記憶胞。此現象係由於干擾記憶胞之通道與閘極間非期望的大電壓差(voltage differential)而形成電荷累積(charge accumulation)所造成，會影響干擾記憶胞的臨界電壓Vt值。
舉例來說，當頁151中任何其他的記憶胞(例如記憶胞225、229與233)被程式化，記憶胞221可能會被程式化干擾所影響。這類程式化干擾的影響在「透過字元線」與「透過頁」方法之間大致上是不會改變的。當記憶胞220、222或223被程式化，記憶胞221也可能會被程式化干擾所影響，這是由於這些記憶胞都共享字元線120。如上所述，記憶胞220、222與223都在不同的時段被程式化，不像「透過字元線」方法一樣。因此，字元線120所承載，並轉換至記憶胞221的應力(stress)所便逐漸增加。
一般來說，當以「透過頁」方式程式化時，記憶胞可能承載大於理想程式化干擾的量。這對在一特定區塊的程式化循環中，較早被程式化的記憶胞尤其正確。此外，當一區塊中的頁數增加，由字元線上的應力誘發的程式化干擾量也會增加。因此，「透過頁」方法可能具有較差的可擴充性(scalability)。
第4圖繪示一種用於三維反及閘快閃陣列之一平面的混合 式程式化方法。此平面可相同或類似於第2圖與第3圖之平面。因此，類似的元件將以相同的參考標號標示，且這些元件的描述將不再重複。
混合式方法混合了「透過字元線」方法與「透過頁」方法的觀點，有效地限制了背圖案效應與圖案誘發的程式化干擾。在混合式方法中，在一區塊中之多重或所有偶數頁中共享一字元線的記憶胞可同時被程式化。類似地，在一區塊中之多重或所有奇數頁中共享一字元線的記憶胞可同時被程式化。因此，一特定字元線承受(例如來自一程式化電壓)的應力持續一較短的時間，且特定字元線上的應力可被限制於只有兩個時段：一是程式化偶數頁上之記憶胞的時段，一是程式化奇數頁上之記憶胞的時段。
相較於「透過頁」方法，圖案誘發的程式化干擾之淨效應會降低。此外，不像「透過字元線」方法，每頁程式化係始於最靠近串列選擇線的記憶胞，結束於最靠近共用源極線的記憶胞。這樣能有效地減少背圖案效應。
舉例來說，如第4圖所示，記憶胞232與234位於偶數頁且在各別的頁150與152中最靠近串列選擇線130與132。因此，記憶胞232與234彼此可同時被程式化，且在他們的頁中其他記憶胞被程式化之前即被程式化，以降低背圖案效應。由於記憶胞232與234一起被程式化，在此區塊程式化期間字元線321上的總應力會降低。因此，記憶胞233與235上的圖案誘發程式化干擾會降低。在程式化記憶胞232與234後，下一組雙記憶胞，包括記憶胞228與230可被程式化。此程序可重複直到區塊中之偶數頁上的一組記憶胞(或所有記憶胞)被程式化。此外，在偶數頁程 式化期間，奇數頁上的程式化可被抑制。
類似的製程也可施用於奇數頁上的記憶胞。記憶胞221與223為在各別的頁151與153中最靠近串列選擇線131與133的記憶胞。因此，記憶胞221與223可在他們的頁中其他記憶胞被程式化之前即被程式化，以降低背圖案效應。此外，由於記憶胞221與223一起被程式化，在字元線120上的總應力會降低，因而降低影響記憶胞220與222的程式化干擾。在程式化記憶胞221與223後，下一組雙記憶胞，包括記憶胞225與227可被程式化。此程序可重複直到區塊中之奇數頁上的一組記憶胞(或所有記憶胞)被程式化。此外，在奇數頁程式化期間，偶數頁上的程式化可被抑制。
要注意的是，偶數頁150與152相對於奇數頁151與153可彈性地程式化。在某些實施例中，所有的偶數頁先程式化，而所有的奇數頁在偶數頁之後程式化。在某些實施例中，所有的奇數頁先程式化，而所有的偶數頁在奇數頁之後程式化。在一些實施例中，偶數頁上的一列記憶胞被程式化，接著奇數頁上的一列記憶胞被程式化，此程序係重複直到所有的記憶胞如預期地被程式化。舉例來說，字元線321上的偶數記憶胞可在第一時段期間被程式化，接著字元線120上的奇數記憶胞在一實質上立刻緊接於第一時段後的第二時段期間被程式化。後續，字元線320上的偶數記憶胞可被程式化，接著字元線121上的奇數記憶胞可被程式化。此交替程序可重複直到字元線120上的偶數記憶胞與字元線321上的奇數記憶胞被程式化，因而完成偶數頁150與152及奇數頁151與153上的程式化操作。在某些實施例中，偶數頁上的多列記憶胞可被程式化，接著奇數 頁上的多列記憶胞可被程式化，而此程序可重複。本發明之精神可以許多其他可能的實施例存在。
第5圖繪示另一實施例之一種用於三維反及閘快閃陣列之一平面的混合式程式化方法。此平面可相同或類似於第2~4圖之平面。因此，類似的元件將以相同的參考標號標示，而這些元件的描述將不再重複。
在第5圖所繪示的實施例中，每一頁的程式化係始於最靠近串列選擇線的記憶胞，結束於最靠近共用源極線的記憶胞，係參照第4圖所示的原則。然而，在第5圖所繪示的實施例中，記憶胞可個別(individually)被程式化。當一單獨的記憶胞被程式化的期間，其他與此記憶胞共享一字元線的記憶胞之程式化係被抑制。這可包含當此記憶胞被程式化時，抑制在頁上具有相同方向(例如偶數或奇數)的記憶胞之程式化。舉例來說，記憶胞232與234共享字元線321且皆與偶數頁相關，此二記憶胞可在分開的時段期間被程式化，使得記憶胞234在記憶胞232被程式化時被抑制，而記憶胞232在記憶胞234被程式化時被抑制。
如第5圖所示，記憶胞232為第一頁150上最靠近串列選擇線130的記憶胞，且可優先被程式化。記憶胞221為下一頁151上最靠近串列選擇線131的記憶胞，可接著被程式化。程式化製程可繼續對記憶胞234進行，接著為記憶胞223，直到每一個被選擇的頁其最靠近串列選擇線的記憶胞被程式化。當記憶胞228、225、230與227為每一個被選擇的頁其次靠近串列選擇線的記憶胞，他們可接續被程式化。此製程可繼續進行直到記憶胞220、233、222與235被程式化，因而完成頁150、151、152與153的程式化。
要注意的是，在某些實施例中，與其各別的串列選擇線等距離的記憶胞(例如記憶胞232、221、234與223)彼此可以不同的順序進行程式化。舉例來說，偶數頁上的記憶胞(例如記憶胞232與234)可個別被程式化，且順序係於奇數頁上的記憶胞(例如記憶胞221與223)個別被程式化之前。
第5圖所示的技術有效地降低背圖案效應，每頁被程式化係始於最靠近串列選擇線的記憶胞，結束於最靠近共用源極線的記憶胞。相較於傳統的程式化技術，這些技術也減輕了圖案誘發程式化干擾。
雖然第1~5圖僅繪示兩個偶數頁與兩個奇數頁，在某些實施例中，區塊可包括其他的偶數與奇數頁。在這些實施例中，在偶數頁上一列中所有或一子集(subset)的記憶胞可同時被程式化。類似地，在奇數頁上一列中所有或一子集的記憶胞可同時被程式化。在某些實施例中，區塊可包括單一偶數頁與單一奇數頁。
要注意的是，可使用本領域中任何的技術執行記憶胞。在某些實施例中，記憶胞為單層次記憶胞(SLC)，每一記憶胞可保有一位元的資料。在其他實施例中，記憶胞為多層次記憶胞(MLC)，每一記憶胞可保有多於一位元的資料。
第6圖繪示此處所揭示之各種程式化方法的測試結果。具體地說，此圖顯示多層次反及閘快閃陣列在程式化後儲存一預定組資料的式樣臨界電壓Vt值分布。水平軸係量測臨界電壓Vt值，單位為伏特(volt)，垂直軸係量測在每個臨界電壓Vt值之範圍中的出現數量(number of occurrences)，以對數刻度(logarithmic scale)表示。資料組510代表使用 如第2圖所述之「透過字元線」程式化方法而程式化之區塊中的記憶胞的臨界電壓Vt值分布，資料組520代表使用如第3圖所述之「透過頁」程式化方法而程式化之區塊中的記憶胞的臨界電壓Vt值分布，資料組530代表使用如第4圖所述之混合式程式化方法而程式化之區塊中的記憶胞的臨界電壓Vt值分布。
在本實施中，每個記憶胞係儲存兩位元，造成圖中出現四個分開的峰值。由左至右，峰值分別代表數值「11」、「10」、「01」與「00」。理想上，臨界電壓Vt值分布的峰值盡可能狹窄，而相鄰的峰值間有大的界限(margin)。這使得感測電路在讀取操作期間可更加一致且準確地辨別儲存的數值。
資料組510所代表的「透過字元線」方法表現最差，尤其在與數值「10」、「01」與「00」的較高臨界電壓Vt值中。顯示了在連續的峰值間具有相對高的臨界電壓Vt出現數量。這些在之間的值可能被感測電路所誤判，因此需要額外的錯誤修正碼或甚至造成區塊失效。資料組520所代表的「透過頁」方法在臨界電壓Vt值大於1V的範圍有較好表現。然而，資料組520在峰值「11」與峰值「10」之間產生了大的出現數量，會產生與上述類似的問題。然而，資料組530所代表的混合式方法提供了最高得界限，尤其在峰值「11」與峰值「10」之間。此現象至少部分係由於上述背圖案效應與圖案誘發程式化干擾的降低所達成。
陣列可執行於一積體電路中。積體電路可包括一控制器，控制器可連接字元線、串列選擇線、位元線與其他與陣列相關的線。透過這些連接以及感測電路的使用，控制器可調節陣列的操作，包括讀取、寫入 與程式化操作。控制器可為一通用處理機(general purpose processor)，執行一電腦程式以控制陣列操作。電腦程式可藉由處理機以非臨時記憶存取的方式儲存。在其他實施中，控制器可透過本領域所知的特殊用途應用電路(special purpose application circuitry)或由記憶體陣列提供單晶片系統功能的混合模組來執行。在其他實施例中，控制器可透過特殊用途邏輯電路與通用處理器之混合來執行。此外，控制器可執行或利用一有限狀態機器以執行陣列操作。
許多技術可用於抑制與選定記憶胞共享字元線的未選定記憶胞，在程式化其間進行程式化。舉例來說，可使用一種自升壓(self boosting)技術，其中未選定頁的通道可保持浮動(floating)。可藉由關閉每個未選擇頁的串列選擇電晶體與接地選擇電晶體達成，使得這些頁的通道與共用源極線及剩餘的位元線斷開連接。當提供一程式化電壓於一特定字元線以程式化一選定頁上的記憶胞時，未選定頁的通道可藉由電容耦合(capacitive coupling)升壓，進而抑制未選定記憶胞程式化。在某些實施例中，未選定頁的通道電壓可直接藉由位元線升高，同樣可以抑制這些頁的程式化。在本領域中許多其他的技術可獨自或混合地用於抑制為選擇頁上的程式化。
在本發明內容中，「程式化」代表在一寫入操作期間存取或反覆通過一選定的記憶胞。然而，臨界電壓Vt值或選定記憶胞的數值在寫入操作後不一定需要改變。
可以理解的是，此處所述的原理可應用於實施例所述之反及閘(NAND)快閃記憶體以外，包括反或閘(NOR)快閃記憶體裝置、一 次性可編程(one-time programmable,OTP)記憶體裝置、其他反熔絲基底(anti-fuse-based)記憶體裝置、浮動閘極(floating gate)記憶體裝置、電荷捕捉(charge trapping)記憶體裝置，非揮發性(nonvolatile)記憶體裝置，嵌入式(embedded)記憶體裝置，和/或其他記憶體裝置。
雖然依據所揭露原理之實施例已描述如上，應能理解這些實施例僅代表範例，並非用以作為限制。因此，本發明之廣度與範圍並不會被限定於上述任一實施例中，而應以專利申請範圍以及由本揭露中的均等物所定義。此外，上述優點與特性係用於形容實施例，並非用以限定本申請之專利申請範圍於可完成任一或所有上述優點的程序或構造。
本發明中使用的各種用語可具有在本技術領域內的特殊含義。一個特定的用語是否應理解為「領域的用語」係取決於使用此術語的上下文。「連接」、「與...保持聯繫」、「關聯」或其他類似的用語一般應廣義地理解為包括兩種情況，其中聯繫和連接是直接介於提及的元件之間或通過一個或多個介於提及的元件之間的中介物進行聯繫和連接。這些和其他用語係被理解為其在本發明中所使用提及的上下文以及本領域術人員所能理解在揭露之上下文中的含意。上述定義並不排除其他基於所揭露的上下文而可被施加到這些用語的含義。
比較、量測與時間的用語，例如「同時」、「相等」、「在...期間」、「完成」與其他類似的用語應理解為代表「實質上同時」、「實質上相等」、「實質上在...期間」、「實質上完成」等，此處之「實質上」代表這些比較、量測與時間為可達成隱含狀態或明顯狀態之期望的結果。
此外，標題不限制或者表徵發明所列的任何可以從本發明公 開的申請專利範圍。具體地和通過舉例方式，儘管標題涉及「技術領域」，申請專利範圍不應當被在此標題下選擇用於描述所謂的技術領域的語言所限制。另外，在「先前技術」中技術的描述不應被認為承認此技術是本文中任何發明的先前技術。「摘要」也不視為本發明所列公開的申請專利範圍的表徵。此外，本發明中對於單數「發明」任何參考不應當用於論證本發明中僅有一個發明點。根據本文公開的多個申請專利範圍限定可以提出多個發明，並且相應的申請專利範圍定義由此被保護的本發明和它們的均等物。在所有的情況下，根據本發明申請專利範圍應當考慮它們的優點，但不應當受到本文標題的限制。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
220、221、222、223、224、225、226、227、228、229、230、231、232、233、234、235‧‧‧記憶胞
120、121、320、321、WL0、WL1、WLn-1、WLn‧‧‧字元線
130、131、132、133、SSL0、SSL1、SSL2、SSL3‧‧‧串列選擇線
240、BL0‧‧‧位元線
150、151、152、153‧‧‧頁
160、161、GSL(偶數)、GSL(奇數)‧‧‧接地選擇線
170、171、CSL‧‧‧共用源極線
180‧‧‧X方向
182‧‧‧Y方向

Claims (10)

  1. 一種記憶體裝置，包括：一記憶胞陣列結構，該陣列結構係組織為包括複數個偶數串列選擇線、複數個奇數串列選擇線及複數列，該些列垂直於該些偶數串列選擇線與奇數串列選擇線，使得每一列包括複數個第一記憶胞與第二記憶胞，該些第一記憶胞位於該些偶數串列選擇線上，該些第二記憶胞位於該些奇數串列選擇線上；一第一串列選擇結構，設置於該陣列結構之一第一側且連接於該些偶數串列選擇線；一第二串列選擇結構，設置於該陣列結構之一第二側且連接於該些奇數串列選擇線，該第二側相對於該第一側；以及一控制器，可操作地連接於該陣列結構、該第一串列選擇結構與該第二串列選擇結構；其中該控制器係可操作，以在一第一時段中，由最靠近於該第一側之一第一列中的該些第一記憶胞開始，程式化該偶數串列選擇線上之該些第一記憶胞，且其中該控制器更可操作，以在一第二時段中，由最遠離該第一側之一最終列中的該些第二記憶胞開始，程式化該奇數串列選擇線上之該些第二記憶胞。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該些第一記憶胞中的每一記憶胞係各自被程式化，使得當程式化該些第一記憶胞中的一記憶胞時，抑制該些第一記憶胞中的其他記憶胞被 程式化。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中在該第一列之該些第一記憶胞中的所有記憶胞，實質上於一第一時段內同時被程式化。
  4. 如申請專利範圍第3項所述之記憶體裝置，其中在該最終列之該些第二記憶胞中的所有記憶胞，實質上於一第二時段內同時被程式化。
  5. 如申請專利範圍第1項所述之記憶體裝置，其中該陣列結構為一三維反及閘快閃陣列結構。
  6. 一種程式化一陣列結構之記憶胞的方法，該陣列結構係組織為包括複數個偶數串列選擇線、複數個奇數串列選擇線及複數列，該些列垂直於該些偶數串列選擇線與奇數串列選擇線，使得每一列包括複數個第一記憶胞與第二記憶胞，該些第一記憶胞位於該些偶數串列選擇線上，該些第二記憶胞位於該些奇數串列選擇線上，該方法包括：以一第一串列選擇結構選擇該些偶數串列選擇線，該第一串列選擇結構被提供於該陣列結構的一第一側並連接該些偶數串列選擇線，且該第一串列選擇結構最靠近一第一列；藉由一控制器，在一第一時段中，程式化該些偶數串列選擇線上之該些第一記憶胞，開始於該第一列中的該些第一記憶胞；以一第二串列選擇結構選擇該些奇數串列選擇線，該第二串列選擇結構被提供於該陣列結構的一第二側並連接該些奇數串 列選擇線，且該第二串列選擇結構最靠近一最終列；以及藉由該控制器，在一第二時段中，程式化該些奇數串列選擇線上之該些第二記憶胞，開始於該最終列中的該些第二記憶胞。
  7. 如申請專利範圍第6項所述之方法，其中該些第一記憶胞中的每一記憶胞係各自被程式化，使得當程式化該些第一記憶胞中的一記憶胞時，抑制該些第一記憶胞中的其他記憶胞被程式化。
  8. 如申請專利範圍第6項所述之方法，其中在該第一列之該些第一記憶胞中的所有記憶胞，實質上於一第一時段內同時被程式化。
  9. 如申請專利範圍第8項所述之方法，其中在該最終列之該些第二記憶胞中的所有記憶胞，實質上於一第二時段內同時被程式化。
  10. 如申請專利範圍第6項所述之方法，其中該陣列結構為一三維反及閘快閃陣列結構。
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