JP2008090997A - フラッシュメモリ素子とそのプログラム方法 - Google Patents

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Abstract

【課題】ワードライン単位でプログラム動作を実施して、同一ワードラインを共有するのセルをプログラムすることにより、隣接するセル間での干渉防止に有効なフラッシュメモリ素子とそのプログラム方法を提供する。
【解決手段】複数のメモリストリングにそれぞれ連結されたビットラインのすべてを選択する工程、ワードラインを選択する工程、選択されたワードラインに連結されたすべてのメモリセル１００に下位ビットをプログラムした後に上位ビットをプログラムする工程、ワードラインの選択工程及び上位ビットのプログラム工程を繰り返す工程を含んでなっている。したがって、ワードラインを共有するすべてのメモリセルが同時にプログラムされるため、隣接するセル間での干渉を有効に防止する。また、たとえば２つのセルストリングが１つの頁バッファ（P1〜Pn, PB1〜PBi）を共有するため、チップサイズの拡大を防止し、面積効率を向上させる。
【選択図】 図３Ｂ

Description

本発明は、特にメモリセル間での干渉防止に係るフラッシュメモリ素子とそのプログラム方法に関するものである。
不揮発性メモリの代表的なフラッシュメモリ素子の一例を、図１の機能ブロック図で示す。フラッシュメモリ素子は、メモリセルアレイ(10)と頁バッファ(P1〜Pn;nは整数)を含んで構成される。メモリセルアレイ(10)は、複数のセルストリング(C1e〜Cne, C1o〜Cno)を含んで構成される。複数のセルストリング(C1e〜Cne, C1o〜Cno)の各々はデータを格納する複数のメモリセル(図示略)を含んで構成される。頁バッファ(P1〜Pn)の各々はイーブンビットライン(BLe)とオードビットライン(BLo)を介して複数のセルストリング(C1e〜Cne,C1o〜Cno)のそれぞれに接続される。１つの頁バッファ(P1)は、イーブンビットライン(BLe)とオードビットライン(BLo)を介してセルストリング(C1e,C1o)のそれぞれに接続されて１つの対をなしている。
かかるフラッシュメモリ素子は一般に次のように動作する。たとえば、頁バッファ(P1)は、プログラムデータの印加を受けてビットライン選択部(図示略)からイーブンビットライン(BLe)またはオードビットライン(BLo)のいずれか１つを選択する。もし、イーブンビットライン(BLe)が選択されたならば、そのイーブンビットライン(BLe)に接続されたセルストリング(C1e)に含まれるセルから選択されたセルがプログラムされる。その際、オードビットライン(BLo)に接続されたセルストリング(C1o)に含まれ、同じワードラインを共有するセルはプログラム動作を行わない。
ところで、フラッシュメモリ素子が高集積度になるに伴い、線幅は狭小になってメモリセル間の間隔が一層接近する。そのため、プログラムされたいずれか１つのセルのようにワードラインを共有する隣接するセルがプログラムされたセルの電圧によって干渉を受けてしまう。これは、シングルレベルセル(single level cell; SLC)およびマルチレベルセル(multi level cell; MLC)のの構造において発生し得る現象であり、マルチレベルセル(MLC)の場合にあっては特に隣接するメモリセル間での干渉が顕著に現れる。
また、かかるマルチレベルセル(MLC)のしきい値電圧の分布は、シングルレベルセル(SLC)のしきい値電圧の分布と比べて狭い。すなわち、シングルレベルセル(SLC)のしきい値電圧の範囲を1Vとすると、マルチレベルセル(MLC)のしきい値電圧の範囲は0.2〜0.6Vを有する。なぜならば、マルチレベルセル(MLC)は４個のしきい値電圧分布状態を有するからである。したがって、マルチレベルセルのしきい値電圧の範囲が狭くならざるを得ず、隣接するセルの干渉を受けていずれか１つのしきい値電圧の分布が広くなったとしても、他の状態のしきい値電圧分布に重畳する場合が発生することがある。さらに、イーブン頁プログラムの動作後、オード頁プログラム動作時に特に顕著に発生する。これは、既にプログラムされたイーブン頁のセルが、次にプログラムされるオード頁のセルから干渉を受けるためである。結果、素子の信頼性が著しく低下することがある。
以上に鑑み、本発明の目的は、ワードライン単位でプログラム動作を実施して、同一ワードラインを共有するのセルをプログラムすることにより、隣接するセル間での干渉防止に有効なフラッシュメモリ素子とそのプログラム方法を提供することにある。
また、本発明の他の目的は、ワードライン単位でプログラム動作を実施して、１つの頁に１つのセルストリングを対応させ、対向側に頁バッファを共有する他のメモリセルストリングを接続することによって面積効率が向上するフラッシュメモリ素子とそのプログラム方法を提供することにある。
上記目的を達成するために本発明の代表的なフラッシュメモリ素子のプログラム方法は、複数のメモリストリングにそれぞれ連結されたビットラインのすべてを選択する工程と、ワードラインを選択する工程と、選択された前記ワードラインに連結されたすべてのメモリセルに下位ビットをプログラムした後、上位ビットをプログラムする工程と、前記ワードラインの選択工程及び前記上位ビットのプログラム工程を繰り返す工程と、を含むことを特徴とする。
また、本発明の代表的なフラッシュメモリ素子は、データを格納する複数のメモリセルで構成された複数のメモリセルストリングと、前記複数のメモリセルストリングとビットラインにそれぞれ連結された複数の頁バッファと、を含んでなっていることを特徴とするものである。
本発明のフラッシュメモリ素子とそのプログラム方法によれば、ワードラインを共有するすべてのメモリセルが同時にプログラムされるため、隣接するセル間での干渉を有効に防止できる。また、たとえば２つのセルストリングが１つの頁バッファを共有するため、チップサイズの拡大を防止でき、面積効率を向上させることができる。
以下、本発明に係るフラッシュメモリ素子とそのプログラム方法の好適な実施形態について図面を参照して詳細に説明する。
図２Ａと図２Ｂは、本実施形態によるフラッシュメモリ素子のプログラム方法を示す。まず、図２Ａに示すように、複数のメモリセルストリング(S1〜Si)と複数のワードライン(WL0〜WLk)が接続された複数のメモリセルを含むマルチレベルセルをプログラムする。複数のメモリセルストリング(S1〜Si)のが選択され、ワードライン(WL0〜WLk)が順次選択される。選択されたワードラインに接続されたのメモリセルが同時にプログラムされる。マルチレベルセルは下位ビットプログラム(LSB)をまず実施してから上位ビットプログラム(MSB)を実施するようになっている。したがって、いずれか１つのワードラインに接続されたのメモリセルに下位ビットプログラムを実施し、続いて上位ビットプログラムを実施する順で複数のワードラインを選択してプログラムする。
たとえば、第０のワードライン(WL0)が選択されたならば、その第０のワードライン(WL0)に接続されたのメモリセルが下位ビットプログラム(LSB;0)になる。そして、同じワードライン(WL0)に上位ビット電圧が印加されることで上位ビットプログラム(MSB; 1)となる。次いで、第１のワードラインが選択されるといったように、上記プログラム動作が反復される。
すなわち、プログラムをワードライン単位で実施することによって、隣接するメモリセルストリングのメモリセルどうしの間で干渉が発生する現象を防止できる。このことは、ワードラインを共有するメモリセルは、同じワードラインを介して同じレベルの電圧の印加を受けてプログラム動作を実施するようになるため、少なくともワードライン方向のメモリセル間での干渉を防げることを意味している。
つぎに、図２Ｂは、 複数のメモリセルストリング(S1〜Si)と複数のワードライン(WL0〜WLk)に接続された複数のメモリセルを含むシングルレベルセルをプログラムする方法を示している。
ワードライン(WL0〜WLk)が順次選択されながらメモリセルストリング(S1〜Si)のビットラインそれぞれに該当する電圧が印加される方式でプログラム動作を行えば、選択されたワードラインと連結されたメモリセルが同時にプログラムされる。
たとえば、第０番目のワードライン(WL0)が選択され、メモリセルストリング(S1〜Si)それぞれに連結されたビットラインに電圧が印加されると、第０番目のワードライン(WL0)に連結されたそれぞれのメモリセルがプログラムされる。このような方法で他の第１番目のワードライン(WL1)〜第ｋ番目のワードライン(WLk)をそれぞれ選択しつつプログラムを行う。選択されたワードラインを共有するメモリセルが同時にプログラムされるため、ワードライン方向のメモリセル間での干渉を防止することができる。
≪第１実施形態≫
図３Ａは、フラッシュメモリ素子の構成について、その第１実施形態として示す構成の機能ブロック図である。
フラッシュメモリ素子は、複数のセルストリング(S1〜Si;iは整数)で構成されるメモリセルアレイ(100)を含む。複数のセルストリング(S1〜Si)のそれぞれは、データを格納する複数のメモリセル(図示略)を含む。複数のセルストリング(S1〜Si)のそれぞれは、ビットライン(BL1〜BLi)を介して複数の頁バッファ(PB1〜PBi)にそれぞれ連結される。１つの頁バッファに１つのセルストリングが対応する構造で形成される。したがって、この場合は頁バッファとセルストリングがそれぞれ１つずつ対応することにより、ワードライン単位でプログラム動作を行うものである。
詳細について図３Ｂを参照して説明すれば、メモリセルアレイ(100)は、複数のセルストリング(S1〜Si)を含む。セルストリング(S1)は、ドレイン選択トランジスタ(DST1)、ソース選択トランジスタ(SST1)と複数のメモリセル(F0〜Fk;kは整数)を含む。セルストリング(S2)は、ドレイン選択トランジスタ(DST2)とソース選択トランジスタ(SST2)及び複数のメモリセル(G0〜Gk)を含む。セルストリング(Si)は、ドレイン選択トランジスタ(DSTi)とソース選択トランジスタ(SSTi)、そして複数のメモリセル(H0〜Hk)を含む。複数の頁バッファ(PB1〜PBi)は複数のビットライン(BL1〜BLi)のそれぞれに対応する。すなわち、１つのビットラインに１つの頁バッファが連結される。この時、ビットラインの各々には複数のNMOSトランジスタ(M1〜Mi)が連結され、高電圧制御信号によって高電圧(VIRPWP)が印加(charge)される。複数のNMOSトランジスタ(N1〜Ni)は、ビットライン選択信号(BSL)によってビットラインと該当頁バッファを連結させる。プログラム動作は次の通りである。
１つのワードライン(WL0)を、たとえばワードライン(WL0)を共有する複数のメモリセル(F0, G0,・・・,H0)の全体にプログラム動作を行う。すなわち、複数の頁バッファ(PB1〜PBi)のそれぞれにプログラムされるデータが入力され、ビットライン選択信号(BSL)がイネーブルされ、NMOSトランジスタ(N1〜Ni)がターンオンされれば、ワードライン(WL0)を共有するメモリセル(F0〜H0)にデータがプログラムされる。
したがって、ワードライン(WL0)を共有するメモリセル(F0, G0)の間の間隔が非常に狭くても同時にプログラムされるため、少なくとも同じワードラインを共有するメモリセル間において干渉現象が発生しない。しきい値電圧もワードライン方向の隣接するメモリセル(F0,G0)の間に干渉現象が除去されるため、しきい値電圧の分布変化が非常に少なくなる。また、複数のメモリセルを同時にプログラムすることができるため、プログラム動作の速度を高めることが可能となる。
≪第２実施形態≫
つぎに、図４Ａは、第２実施形態によるフラッシュメモリ素子の構成を示す機能ブロック図である。
図３Ｂで示した上記第１実施形態では、フラッシュメモリ素子のプログラム動作時、メモリセル間での干渉現象は減少したが、反面、１つのセルストリングと１つの頁バッファが対応する構成次第では面積効率も低下する場合がある。したがって、この第２実施形態にあっては、面積効率を向上させるために、複数の頁バッファを共有するメモリセルアレイをさらに含んでなっているものである。
複数の頁バッファ(PB1〜PBi)は、２つのメモリセルアレイ(100, 200)とそれぞれ対をなす。メモリセルアレイ(100)は複数のセルストリング(S1〜Si)を含み、頁バッファ(PB1〜PBi)を中央に配置して互いに対称構造を形成する。メモリセルアレイ(200)は、複数のセルストリング(L1〜Li)を含む。これらそれぞれのセルアレイ(S1〜Si,L1〜Li)は、複数の頁バッファ(PB1〜PBi)をそれぞれ１つずつ共有する。すなわち、２つのセルストリングが１つの頁バッファを共有することでチップの面積を補償することができる。
詳細について図４Ｂを参照して説明すれば、２つのメモリセルアレイ(100, 200)の間に複数の頁バッファ(PB1〜PBi)を配列する。すなわち、２つのメモリセルアレイ(100,200)は、複数の頁バッファ(PB1〜PBi)を中心に対称に配列する。メモリセルアレイ(100)は、複数のセルストリング(S1〜Si)を含む。複数のセルストリング(S1〜Si)のそれぞれは、ドレイン選択トランジスタ(1DST1〜1DSTi)とソース選択トランジスタ(1SST1〜1SSTi)、そして複数のメモリセル(1F0〜1Fk,1G0〜1Gk,・・・,1H0〜1Hk)を含む。メモリセルアレイ(200)は、複数のセルストリング(L1〜Li)を含む。複数のセルストリング(L1〜Li)のそれぞれは、ドレイン選択トランジスタ(2DST1〜2DSTi)とソース選択トランジスタ(2SST1〜2SSTi)、そして複数のメモリセル(2F0〜2Fk,2G0〜2Gk,・・・,2H0〜2Hk)を含む。頁バッファとセルストリングの間に接続され、ビットラインを選択する複数のNMOSトランジスタ(N1〜Ni, Q1〜Qi)を含む。また、それぞれのビットライン(BLe1〜BLei, BLo1〜BLoi)に高電圧を印加させる複数のNMOSトランジスタ(M1〜Mi,R1〜Ri)を含む。
説明への理解を高めるうえで、複数の頁バッファ(PB1〜PBi)のうちの１つの頁バッファ(PB1)とこれに対応するセルストリング(S1, L1)を例にとれば次の通りである。
複数の頁バッファ(PB1〜PBi)がプログラムされるデータのそれぞれに電圧印加を受ければ、イーブンビットライン(BLe1〜BLei)またはオードビットライン(BLo1〜BLoi)のいずれか一方のビットラインを選択してプログラム動作を行うようになる。これは、イーブンビットライン区域及びオードビットライン区域のNMOSトランジスタ(N1〜Ni,P1〜Pi)のうち、ターンオンされるNMOSトランジスタにより決定される。仮に、ワードライン(1WL1)に電圧が印加され、メモリセル(1F1, 1G1,・・・,1H1)が選択されてプログラムされるとすると、反対側のオードメモリセル(2F1,2G1,・・・,2H1)は同時にプログラムされない。この時、プログラムされる隣接する２つのメモリセル(1F1, 1G1)の場合を観察するに、セルストリング方向及び対称方向のセル間の干渉現象は存在するが、ワードライン方向のセル間での干渉は防止される。このようなワードライン(1WL1)を共有するメモリセル(1F1,1G1,・・・,1H1)が同時にプログラムされるためである。
また、それぞれのセルストリングと頁バッファを１対１に対応させて互いに独立的なプログラム動作を行うようになり、プログラム速度を高めることができる。≪表１≫は、本実施形態によるプログラム方法と従来のプログラム方法による値との比較を試みたものである。
Figure 2008090997
≪表１≫に示された値は、説明への理解を高めるうえでの例であり、むろん本発明としてはそうした値に限定されるものではない。
まず、テック(tech)を52ナノ(nm)及び45ナノで区分して本実施形態と従来とを比較する。 52ナノテックの本実施形態によれば、チップ(chip)サイズ(size)は増加しないことが理解される。その結果、ワードラインへの負荷時(loading)に頁(page)の数を２倍(8kB)に増加させることができ、プログラム動作を向上させることができる。従来の干渉現象は、しきい値電圧分布(01,10, 00)により、それぞれ0.41+0.41+0.41と約1.2の値を有したが、本実施形態の場合の干渉は、0.4+0.28+0.17と0.56の値を有するようになるため、約半分に減少することが分かる。特に、製品の歩留まりの確保に最大の障害になるプログラム(PGM)の撹乱(disturb)を約半分に減少させることができ、読み出し電圧(Vread)を減少させることができ、安定したプログラム動作を行うことができる。また、45ナノテックでも52ナノテックと類似して改善されることが分かる。
以上、本発明について数例の実施形態を説明したが、本発明はそれらの実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。
従来のフラッシュメモリ素子の構成例を示す機能ブロック図。 本発明による実施形態のフラッシュメモリ素子のプログラム方法を示すプログラム図。 同実施形態のプログラム方法を示すプログラム図。 本発明によるフラッシュメモリ素子の第１実施形態の構成を示す機能ブロック図。 同第１実施形態における要部詳細の機能ブロック図。 本発明によるフラッシュメモリ素子の第２実施形態の構成を示す機能ブロック図。 同第２実施形態における要部詳細の機能ブロック図。
符号の説明
10, 100, 200 メモリセルアレイ
C1e〜Cno, S1〜Si, L1〜Li セルストリング
P1〜Pn, PB1〜PBi 頁バッファ

Claims (10)

  1. 複数のメモリストリングにそれぞれ連結されたビットラインのすべてを選択する工程と、
    ワードラインを選択する工程と、
    選択された前記ワードラインに連結されたすべてのメモリセルに下位ビットをプログラムした後、上位ビットをプログラムする工程と、
    前記ワードラインの選択工程及び前記上位ビットのプログラム工程を繰り返す工程と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  2. データを格納する複数のメモリセルで構成された複数のメモリセルストリングと、
    前記複数のメモリセルストリングとビットラインにそれぞれ連結された複数の頁バッファと、
    を含んでなっていることを特徴とするフラッシュメモリ素子。
  3. 前記ビットラインにそれぞれ連結され、第１の信号に基づいて電源電圧を前記ビットラインに供給するための複数の第１スイッチング素子と、
    前記頁バッファと前記ビットラインとの間に連結され、第２の信号に応答してターンオンまたはオフされる複数の第２スイッチング素子と、
    を含んでなっていることを特徴とする請求項２に記載のフラッシュメモリ素子。
  4. 前記第１，第２スイッチング素子がNMOSトランジスタであることを特徴とする請求項３に記載のフラッシュメモリ素子。
  5. 複数のメモリストリングからなる第１のメモリグループと、
    前記第１のメモリグループと同一構造を有する第２のメモリグループと、
    前記第１のメモリグループのメモリストリングとイーブンビットラインに連結され、前記第２のメモリグループのメモリストリングとオードビットラインに連結され、前記第１，第２のメモリストリングのいずれか一方の数と同一数で構成される頁バッファグループと、を含んでなっていることを特徴とするフラッシュメモリ素子。
  6. 前記イーブンビットラインにそれぞれ連結され、第１の信号に基づいて電源電圧を前記イーブンビットラインに供給するための複数の第１スイッチング素子と、
    前記頁バッファと前記イーブンビットラインとの間に連結され、第２の信号に応答してターンオンまたはオフされる複数の第２スイッチング素子と、
    前記オードビットラインにそれぞれ連結され、第３の信号に基づいて電源電圧を前記オードビットラインに供給するための複数の第３スイッチング素子と、
    前記頁バッファと前記オードビットラインとの間に連結され、第４の信号に応答してターンオンまたはオフされる複数の第４スイッチング素子と、
    を含んでなっていることを特徴とする請求項５に記載のフラッシュメモリ素子。
  7. 前記第１，第２，第３，第４スイッチング素子がNMOSトランジスタでなっていることを特徴とする請求項６に記載のフラッシュメモリ素子。
  8. 複数のメモリストリングからなる第１のメモリグループと、この第１のメモリグループと同一構造を有する第２のメモリグループと、そして前記第１のメモリグループまたは前記第２のメモリグループのメモリストリングの数と同一数で構成される頁バッファグループとを含むフラッシュメモリ素子を提供する工程と、
    前記第１のメモリグループまたは前記第２のメモリグループのすべてのビットラインを選択する工程と、
    選択されたメモリグループのワードラインを選択する工程と、
    選択された前記ワードラインに連結されたすべてのメモリセルに下位ビットをプログラムした後、上位ビットをプログラムする工程と、
    前記第１のメモリグループまたは前記第２のメモリグループのすべてのビットラインを選択する工程及び上位ビットをプログラムする工程を繰り返す工程と、
    含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  9. 複数のメモリストリングにそれぞれ連結されたビットラインを選択する工程と、
    複数のワードラインのいずれか１つのワードラインを選択し、選択された前記ワードラインを共有するメモリセルにプログラム動作を行う工程と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  10. 複数のメモリストリングからなる第１のメモリグループと、この第１のメモリグループと同一構造を有する第２のメモリグループと、それら第１，第２のメモリグループのいずれか一方のメモリストリングと同一数で構成される頁バッファグループとを含むフラッシュメモリ素子を提供する工程と、
    前記第１，第２のメモリグループのいずれか一方のビットラインを選択する工程と、
    前記第１，第２のメモリグループのいずれか一方から選択されたメモリグループのワードラインを選択する工程と、
    選択された前記ワードラインに連結されたメモリセルをプログラムする工程と、
    前記ビットラインのすべてを選択する工程及びプログラムする工程を繰り返す工程と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
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