TWI331376B - Flash memory device and program method - Google Patents

Description

1331376 * % j 九、發明說明： 【發明所屬之技術領域】 本申請案要求優先權保護，其根據弯2006年9月29 曰申請之韓國專利申請案第2006-96099號，其所有內容皆 包含於其中以供參照。 本發明係關於一種快閃記憶體元件，特別是一種規劃 方法，其可防止在記憶胞元之間的干涉現象。 【先前技術】 第1圖係傳統快閃記億體元件的方塊圖。 參照第1圖，該快閃記億體元件係包括記億胞元陣列 1〇以及頁面緩衝器P1〜Pn(n是整數）。該記憶胞元陣列10 包括多數個胞元串Cle〜Cne以及Clo〜Cno。該多數個胞 元串Cle〜Cue以及Clo〜Cno的各個包括多數個用於儲存 資料的記憶胞元（未圖示）》該頁面緩衝器P1〜Pn透過偶數 位元線BLe以及奇數位元線BLo而連接至多數個胞元串 Cle〜Cne以及Clo〜Cno。特別是，一個頁面緩衝器P1透 過形成一對的該偶數位元線BLe以及該奇數位元線BLo而 連接至該胞元串Cle以及Clo。 —般的快閃記憶體元件係運作如下。該頁面緩衝器P 1 係如範例所述。該頁面緩衝器P1被載入欲進行規劃之資 料，且由位元線選擇單元（未圖示）來選擇該偶數位元線BLe 或該奇數位元線BLo兩者任一。若選擇該偶數位元線 BLe，則對連接至該偶數位元線BLe之胞元串Cle中所包 含之多個包元其中之一進行規劃。 1331376 曹. j 然而，當快閃記憶體元件的整合程度提升時’該線寬 降低以及在記憶胞元之間之間隙變得靠近。因此，共用相 同字元線的相鄰胞元會受到該被規劃之胞元的電壓所干 涉。此現象可能會發生在單級胞元（SLC)以及多級胞元 (MLC)的所有架構中。然而，在記憶胞元之間的干涉現象 在該MLC中會變得更大。 該MLC之臨界電壓分佈比該SLC的還要窄。換言之， 假設該SLC之臨界電壓範圍爲IV，則該MLC之臨界電壓 範圍爲0.2至0.6V。這是因爲該MLC具有四個電壓狀態。 因此，該臨界電壓分佈勢必會變窄。 若任一個臨界電壓分佈由於相鄰胞元之影響而變寬， 則該臨界電壓分佈可能會和其他狀態重疊。此外，在進行 偶數頁面規劃操作之後的奇數頁面規劃操作時，此現象會 變得更顯著。這是因爲被規劃之偶數頁面的胞元受到下一 個被規劃之奇數頁面之胞元的影響。因此，該元件的可靠 度會受到相當程度的劣化。 【發明內容】 本發明之一實施例係針對一種方法，用以減少因在共 用相同字元線之所有胞元上執行規劃操作（亦即，以字元線 架構進行規劃）而在相鄰胞元之間造成的干渉。 本發明之另一實施例係針對當以字元線架構執行規劃 時，藉由在兩個胞元串之間共用該頁面緩衝器來提升面積 效率。 在一實施例中’規劃快閃記憶體元件之方法包含：選 1331376 t . -» 擇連接至多數個記憶體串的所有位 較低位元及較高位元規劃於連接至 有記憶胞元內；以及重複選擇該字 較高位元之步驟。 在另一實施例中，快閃記憶體 胞元串，其各個包括用於儲存資料 元；多數個頁面緩衝器，透過位元 胞元串。 在另一實施例中’快閃記憶體 組，包括多數個記億體串；第二記 一記憶體群組相同的結構；以及頁 數位元線而連接至該第一記億體群 數位元線而連接至該第二記憶體群 緩衝器群組具有和該第一或第二記 同的數量。 在另一實施例中，一種規劃快 其包含以下步驟：提供快閃記億體 個記憶體串的第一記憶體群組、具 相同構造的第二記億體群組以及具 或該第二記憶體群組之記憶體串相 群組；選擇該第一或第二記憶體群 被選擇之記憶體群組之字元線：規畫 被選擇之字元線的整個記憶胞元中 於整個記憶胞元中；以及重複選擇 元線；選擇字元線；將 該被選擇之字元線的所 元線之步驟以及規劃該 元件包含：多數個記憶 於其中的多數個記憶胞 線而連接至多數個記憶 元件包括第一記憶體群 億體群組，具有和該第 面緩衝器群組，透過偶 組之記憶體串且透過奇 組之記憶體串，該頁面 憶體群組之記憶體串相 閃記憶體元件之方法， 元件，其包括具有多數 有與該第一記憶體群組 有和該第一記億體群組 同的數量的頁面緩衝器 組之所有位元線；選擇 丨一較低位元於連接至該 ;及接著規劃較高位元 該第一或第二記憶群組 1331376 t · * 之所有位元線之步驟到該規劃較高位元之步驟。 【實施方式】 以下將參照附加圖式來說明本專利之特定實施例。 第2A及2B圖係依照本發明之實施例的快閃記憶體元 件之規劃方法的示意圖。 第2A圖說明與MLC對應之規劃方法，該MLC包括連 接至多數個記憶胞元串S1〜Si的多數個記憶胞元以及多數 個字元線WLO〜WLk。選擇所有的多數個記憶胞元串S1〜 ® Si並且連續地選擇該字元線WLO〜WLk，因而同時規劃連 接至該被選擇之字元線的所有記憶胞元。首先執行最低效 - 位元（LSB)規劃，而後執行最高效位元（MSB)規劃的方式來 規劃該MLC。 例如，若選擇第〇字元線WL0，則較低位元被規劃 (LSB ; 0)至連接至該第0字元線WLO的所有記憶胞元內。 施加MSB電壓於相同字元線WLO，使得較高位元被規劃 (MSB; 1)至該字元線WLOR。爾後，選擇第1字元線並重 複以上規劃操作。換言之，能以字元線架構來執行該規劃， 以避免來自相鄰記憶胞元串的記憶胞元之干涉現象》透過 相同字元線來對共用該字元線的記憶胞元施加相同位準的 電壓，並經歷該規劃操作。因此，至少在字元線方向上能 避免在記億胞元之間的干涉現象。 第2Β圖說明單級胞元之規劃方法，該單級胞元包括連 接至多數個記憶胞元串S1〜Si的多數個記憶胞元以及多數 個字元線WLO〜WLk。若以當連續地選擇該字元線WLO〜 1331376 WLk時施加對應的電壓至該記憶胞元串sl〜si 線的方式’來執行規劃操作時，則同時規劃連: 擇之子兀線的所有記憶胞元。 例如，若選擇第0字元線WLO且施加電壓 記憶胞元串S1〜Si的位元線，則對連接至該負 WLO的記億胞元進行規劃。以此方式，當選擇 字元線WL1至第k字元線WLk時，則執行規 時規劃共用被選擇之字元線的記憶胞元，所以 ® 元線方向上的記億胞元之間的干涉現象。 第3A圖係依照本發明之第一實施例的快 - 件之方塊圖。 參照第3A圖，該快閃記憶體元件包括具有 串S1〜Si(i是整數）的記憶胞元陣列100。多數f 〜Si的各個包括用於儲存資料的多數個記憶 示）。多數個胞元串S1〜Si係透過位元線BL1〜 連接至多數個頁面緩衝器PB1〜PBi。亦即，一 ^ 應至一個頁面緩衝器。因此，以一對一的對應 面緩衝器以及該胞元串以字元線架構來執行規 下將參照第3B圖來詳細說明。 第3B圖係第3A圖之詳細電路圖。 該記億胞元陣列包括多數個胞元串S1 元串S1包括汲極選擇電晶體DST1、源極選擇f 以及多數個記憶胞元F0〜Fk(k是整數）。該胞力 汲極選擇電晶體DST2、源極選擇電晶體SST2 的各個位元 接至該被選 至連接至該 I 0字元線 剩下的第1 劃。因爲同 能避免在字 閃記憶體元 多數個胞元 固胞元串s 1 :胞元（未圖 BLi而分別 個胞元串對 方式，該頁 劃操作。以 〜Si。該胞 I晶體S S T 1 i;串S2包括 以及多數個 1331376 ι * · 記憶胞元GO〜Gk。該胞元串 Si包括汲極選擇電晶體 DSTi、源極選擇電晶體SSTi以及多數個記憶胞元H0〜 Hk»多數個頁面緩衝器PB1〜PBi分別連接於多數個位元 線BL1〜BLi。亦即，一個頁面緩衝器連接至一個位元線》 該位元線分別連接至多數個NMOS電晶體Ml〜Mi，且根 據高電壓控制信號DIS，被高電壓VIRPWR所充電。多數 個NMOS電晶體N1〜Ni係響應該位元線選擇信號BSL而 連接該位元線以及對應之頁面緩衝器。以下說明該規劃操 作。 將舉例說明一個字元線WL0。在共用該字元線WL0的 多數個記憶胞元F0、GO、...、H0上執行該規劃操作。亦 即，若資料被輸入於多數個頁面緩衝器PB1〜PBi的各個， 且使該位元線選擇信號BSL致能，以啓動該NMOS電晶體 N1〜Ni，則該資料被規劃至共用該字元線WL0的所有記億 胞元F0〜H0內。 因此，雖然記憶胞元F0以及GO彼此非常接近，但可 同時規畫該記憶胞元F〇以及GO。因此，不會產生在芦用 相同字元線的記憶胞元之間的干涉現象。此外，因爲在該 字元線方向上相鄰之記憶胞元F0及GO之間的干涉現象被 消除，所以臨界電壓分佈變得很窄。此外’因爲能同時規 劃多數個記憶胞元，所以能提升該規劃操作之速度。 第4A圖係依照本發明之第二實施例的該快閃記憶體 元件之方塊圖。根據第3B圖之實施例’在記憶胞元之間的 干涉現象被降低’但因爲各個胞元串需要自己的頁面緩衝 -10- 1331376 .· * 器，所以面積增大。因此，能進一歩包括共用多數個頁面 緩衝器的記憶胞元陣列，藉以提升面積效率。 多數個頁面緩衝器PB1〜PBi以兩個記憶胞元陣列1〇〇 以及200而形成多數對。該記億胞元陣列1 〇〇包括多數個 胞元串S1〜Si。該記憶胞元陣列20 0包括多數個胞元串L1 〜Li。頁面緩衝器PB1〜PBi被配置在該胞元串S1〜Si以 及該胞元串L1〜Li之間，使得該胞元串S1〜Si以及該胞 元串L1〜Li彼此對稱。在第4A圖中可看出，該胞元陣列 ® si〜Si的各個與該胞元陣列L1〜Li的各個共用頁面緩衝 器PB1〜PBi。亦即，因爲兩個胞元串共用一個頁面緩衝 器，所以能補償在晶片面積的增加。以下將更詳細進行說 明。 第4B圖係第4A圖之詳細電路圖。多數個頁面緩衝器 PB1〜PBi被配置在該兩個記億胞元陣列100以及200之 間。亦即，該兩個記憶胞元陣列1 00以及200相對於多數 個頁面緩衝器PB1〜PBi而呈現對稱。 ® 該記憶胞元陣列100包括多數個胞元串S1〜Si。多數 個胞元串 S1〜Si分別包括汲極選擇電晶體 1DST1〜 IDSTi、源極選擇電晶體1SST1〜ISSTi以及多數個記憶胞 元1F0〜lFk、1G0〜lGk...lH0〜lHk»該記憶胞元陣列200 包括多數個胞元串L1〜L卜多數個胞元串L1〜Li分別包 括汲極選擇電晶體2DST1〜2DSTi、源極選擇電晶體2SST1 〜2SSTi以及多數個記憶胞元2F0〜2Fk、2G0〜2 Gk ... 2H0 2Hk。 1331376 • · 該快閃記憶體元件更包括連接在該頁面緩衝器以及該 胞元串之間的多數個NMOS電晶體N1〜Ni以及Q1〜Qi， 用以選擇該位元線。該快閃記億體元件更包括多數個 NMOS電晶體Ml〜Mi以及R1〜Ri，用於施加高電壓至該 位元線BLel〜BLei以及BLol〜BLoi的各個。爲了避免重 複，以下僅舉例說明一個頁面緩衝器PB1以及對應該頁面 緩衝器PB1的胞元串S1及L1。 若多數個頁面緩衝器PB1〜PBi的各個接收規劃資 料，則選擇該偶數位元線 BLel〜BLei或該奇數位元線 BLol〜BLoi，並執行該規劃操作。這取決於在該偶數位元 線區域以及該奇數位元線區域上啓動該NMOS電晶體N1 〜Ni以及P1〜Pi之一。若施加電壓於該字元線1WL1並選 擇且規劃記憶胞元1 F 1、1 G 1、...、1 Η 1，則在相反側的該 奇數記憶胞元2F1、2G1、…、2Η1不會被規劃。 此時，在被規劃之兩個相鄰記憶胞元1F1以及1G1的 情況下，於相同胞元串上之胞元間存在干涉現象，但是於 相同字元線上的胞元之間的干涉現象被消除》這是因爲同 時規劃共用相同字元線1WL1的所有記憶胞元1F1、 1G1、... > 1Η1。 此外，藉由使各個胞元串以及頁面緩衝器彼此1: 1對 應，以執行獨立的規劃操作，能改善該規劃速度。 以下表格列出了本發明之規劃方法及傳統規劃方法的 數値。 -12- 1331376 » * ·

傳統 本發明 傳統 本發明 技術 52nm 45nm 晶片 尺寸 ll*15.4=169mm2 8.3*20.4=170 mm2 9.9*14=139 mm2 7.5*18.5=139 mm2 頁面 4kB 8kB 4kB 8kB 干涉 "01" 0.41 0.14 0.45 0.16 "10" 0.41 0.28 0.45 0.3 "〇〇" 0.41 0.41 0.45 0.16 PGM 頁面PGM 521烬 521 us 536 us 536 /js 1 plane 6.3MB/S 10.5MB/S 6.1MB/S 10.3MB/S 2plane 10.5MB/S 10.3MB/S PGM 干擾(NOP) 4 3 4 2 Vread 6.6V 6.0V 6.8V 6.0V

舉出該表格所列之數値有助於了解本發明。應注意的 是本發明並非限於上述數値。 首先，技術被分成52nm以及45nm，以比較本發明及 習知技術。從本發明之52iim技術中，可看出該晶片尺寸不 會增加。在加載於該字元線上時，頁面數能加倍成爲8kB 且因此改善該規劃操作》 取決於臨界電壓分佈（01、10以及00)，傳統的干涉爲 0.41+0.41+0.41 = 1.2。該本發明之干涉現象爲 0.4+0.28+0.17=0.56。 因此，相較於傳統的干涉，本發明之干涉現象被減半。 -13- 1331376 * · · 特別地，相較於習知技術，在本發明中，會成爲確保 產量之最大障礙的PGM干擾會被減半。此外，可減少該讀 取電壓Vread，且因此可執行穩定的規劃操作。 也可以看出在45 nm技術中，可獲得與52nm技術中類 似的改善。 如上述，依照本發明之該快閃記憶體元件以及該規劃 方法具有以下優點。 第一，同時規劃共用字元線的所有記憶胞元》因此可 防止在相鄰胞元之間的干涉現象。 第二，因爲該規劃干擾現象減少，所以快閃記憶體元 件之產量提升。 第三，因爲兩個胞元串共用一個頁面緩衝器，所以能 防止晶片尺寸的增加。 說明了本發明之上述實施例而且可進行各種替代或等 效方案。由於此說明書之揭露，其他的增減或修改是顯而 易見的，且必須落入下述申請專利範圍中。 【圖式簡單說明】 第1圖係傳統快閃記憶體元件的方塊圖。 第2A圖以及第2B圖係依照本發明之實施例的快閃記 憶體元件之規劃方法的示意圖。 第3A圖係依照本發明之第一實施例的該快閃記憶體 元件之方塊圖。 第3B圖係第3A圖之詳細電路圖。 第4A圖係依照本發明之第二實施例的該快閃記憶體 -14- 1331376 r ' ^ 元件之方塊圖。

第4B圖係第4A圖之詳細電路圖。 【主要元件符號說明】 Cle 〜Cne，Clo 〜Cno，Sl 〜Si，Ll 〜Li BLe,BLo，BLl〜BLi，BLel〜BLei，BLol〜 P1 〜Ρη,ΡΒΙ 〜PBi WLO 〜WLk DST1 〜DSTi FO 〜Fk，GO 〜Gk,HO 〜Hk SST1 〜SSTi

BSL

N1 〜Ni’Ml 〜Mi，Ql 〜Qi，Rl 〜 DIS

VIRPWR 10,100,200 胞元串 BLoi 位元線 頁面緩衝器 字元線 汲極選擇電晶體 記憶胞元 源極選擇電晶體 位元線選擇信號 Ri, P1〜Pi NMOS電晶體 高電壓控制信號 高電壓 記憶胞元陣列

Claims (1)

1331376 十、申請專利範圍： 1. 一種規劃快閃記億體元件之方法，該方法包含： 選擇連接至多數個記億體串的位元線； 選擇字元線； 將較低位元規劃於連接至該被選擇之字元線的該記憶 胞元內，且將較高位元規劃於該記憶胞元內；以及 重複選擇該字元線之步驟以及規劃該較高位元之步 驟。 ^ 2.如申請專利範圍第1項之方法，其中，該快閃記憶體元 件包括：第一記憶體群組，其具有多數個記憶體串；第 二記憶體群組，其具有和該第一記憶體群組相同結構； 以及頁面緩衝器群組，其具有和該第一或第二記憶體群 組相同的記憶體串數量。 3 · ~種快閃記憶體元件，其包含： 多數個記憶胞元串，其各個包括用於儲存資料於其中 φ 的多數個記億胞元； 多數個頁面緩衝器，透過位元線而分別連接至多數個 記憶胞元串： 多數個第一開關元件，分別連接至該位元線，且構成 爲根據第一信號而供給供電電壓於該位元線；以及 多數個第二開關元件，連接在該頁面緩衝器以及該位 元線之間，且構成爲響應第二信號而啓動或關閉。 4.如申請專利範圍第3項之快閃記憶體元件，其中，該第 '-以及第二開關元件的各個包含NMOS電晶體。 -16- 13313^6 5 .—種快閃記憶體元件，其包含： 第一記億體群組，包括多數個記憶體串： 第二記憶體群組，具有和該第一記憶體群組相同的結 構；以及 頁面緩衝器群組，透過偶數位元線而連接至該第一記 憶體群組之記憶體串，且透過奇數位元線而連接至該第 二記憶體群組之記億體串，該頁面緩衝器群組具有和該 第一或第二記憶體群組之記憶體串相同的頁面緩衝器數 量。 6. 如申請專利範圍第5項之快閃記憶體元件，其中，更包 含： 多數個第一開關元件，分別連接至該偶數位元線，且 構成爲根據第一信號而供給供電電壓於該偶數位元線： 多數個第二開關元件，連接在該頁面緩衝器以及該偶 數位元線之間，且構成爲響應第二信號而啓動或關閉； 多數個第三開關元件，分別連接至該奇數位元線，且 構成爲根據第三信號而供給供電電壓於該奇數位元線： 以及 多數個第四開關元件，分別連接在該頁面緩衝器以及 該奇數位元線之間，且構成爲響應第四信號而啓動或關 閉。 7. 如申請專利範圍第6項之快閃記億體元件，其中，該第 —至第四開關元件的各個包含NMOS電晶體。 8. —種快閃記憶體元件之規劃方法，其包含以下步驟： -17- I3313Z6 選擇分別連接至多數個記憶體串的位元線；以及 選擇多數個字元線中的任一個，並且在共用該被選擇 之字元線的記憶胞元上執行規劃操作。 9.—種快閃記憶體元件之規劃方法，其包含以下步驟： 提供快閃記憶體元件，其包括：第一記憶體群組，具 有多數個記憶體串；第二記憶體群組，具有與該第一記 憶體群組相同構造；以及頁面緩衝器群組，具有和該第 一記憶體群組或該第二記億體群組之記憶體串相同的數 量； 選擇該第一或第二記憶體群組之位元線； 選擇該第一以及第二記憶體群組其中之一的字元線； 規劃連接至該被選擇之字元線的記憶胞元；以及 重複選擇所有該位元線之步驟至該規劃步驟。