JP2012203943A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】消去シーケンスの処理時間を短縮した不揮発性半導体記憶装置を提供する。
【解決手段】
実施形態に係る不揮発性半導体記憶装置の消去回路は、消去シーケンスにおいて、複数の第１配線で選択される複数のメモリセルからなる選択メモリセル群を消去状態に遷移させる消去動作を実行し、消去動作後、選択メモリセル群に対して過消去状態を解消するソフトプログラム動作を実行し、ソフトプログラム動作後、選択メモリセル群の一部である第１部分選択メモリセル群及び他の一部である第２部分選択メモリセル群のいずれか一の部分選択メモリセル群に対して当該部分選択メモリセル群に所定の第１閾値以上の閾値を持つメモリセルが所定数以上含まれているかを確認する第１ソフトプログラムベリファイ動作を実行することを特徴とする。
【選択図】図６

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置は、微細化、高集積化に伴い制御の複雑化が進んでいる。これによって、トランジスタの微細化が進むことによるセル電流の低減や、ビット線毎のワード線本数の増加によるＮＡＮＤストリングの抵抗の増加が生じ、消去後の動作に影響を与えることになる。

メモリセルに対する消去シーケンスは、例えば、（１）メモリセルの閾値を消去状態まで遷移させる消去動作、（２）消去動作においてメモリセルの閾値が消去状態以下になったことを確認する消去ベリファイ動作、（３）消去動作におけるメモリセルの過消去を解消するソフトプログラム動作、（４）ソフトプログラム動作によって書き戻され過ぎていないかを確認するソフトプログラムベリファイ動作、によって実現されている。

また、確実にソフトプログラムができていることを確認するため、上記（３）と（４）との間に、ソフトプログラム動作により書き込み状態にならない程度に書き戻されたことを確認するための所謂インテリジェントソフトプログラムベリファイ動作が実行される場合もある。

しかし、インテリジェントソフトプログラムベリファイ動作の実行により、消去シーケンスの処理時間が長期化する点が問題となる。

特開２００８−８４４７１号

実施形態は、消去シーケンスの処理時間を短縮した不揮発性半導体記憶装置を提供することを目的とする。

実施形態に係る不揮発性半導体記憶装置は、複数の第１配線、第２配線、並びに、前記第１配線及び第２配線によって選択される複数のメモリセルを有するセルアレイと、前記メモリセルのデータを消去する消去シーケンスを実行する消去回路とを備え、前記消去回路は、前記消去シーケンスにおいて、複数の前記第１配線で選択される複数の前記メモリセルからなる選択メモリセル群を消去状態に遷移させる消去動作を実行し、前記消去動作後、前記選択メモリセル群に対して過消去状態を解消するソフトプログラム動作を実行し、前記ソフトプログラム動作後、前記選択メモリセル群の一部である第１部分選択メモリセル群及び他の一部である第２部分選択メモリセル群のいずれか一方の部分選択メモリセル群に対して当該部分選択メモリセル群に所定の第１閾値以上の閾値を持つメモリセルが所定数以上含まれているかを確認する第１ソフトプログラムベリファイ動作を実行し、前記第１ソフトプログラムベリファイ動作後、前記選択メモリセル群のメモリセルの閾値が前記第１閾値よりも高い所定の第２閾値よりも低いことを確認する第２ソフトプログラムベリファイ動作を実行することを特徴とする。

実施形態に係るＮＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）の構成を示す図である。 同ＮＡＮＤ型フラッシュメモリのセルアレイとセンスアンプ回路の構成を示す図である。 同ＮＡＮＤ型フラッシュメモリの４値記憶の場合の閾値状態を示す図である。 同ＮＡＮＤ型フラッシュメモリの下位ページ書き込み時のデータ遷移を示す図である。 同ＮＡＮＤ型フラッシュメモリの上位ページ書き込み時のデータ遷移を示す図である。 同ＮＡＮＤ型フラッシュメモリの消去シーケンスを示す図である。 図６に示す消去シーケンスにおけるデータ遷移を示す図である。 同ＮＡＮＤ型フラッシュメモリのベリファイ動作時のセルアレイのバイアス状態を示す図である。 同ＮＡＮＤ型フラッシュメモリのベリファイ動作時のセルアレイのバイアス状態を示す図である。 図６に示す消去シーケンスにおけるデータ遷移を示す図である。 図６に示す消去シーケンスにおけるデータ遷移を示す図である。 図６に示す消去シーケンスにおけるデータ遷移を示す図である。 図６に示す消去シーケンスにおけるデータ遷移を示す図である。

以下、図面を参照しながら実施形態に係る不揮発性半導体装置について説明する。

［ＮＡＮＤ型フラッシュメモリの構造］
図１は、実施形態に係るＮＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）の全体構成の概略であり、図２は、そのセルアレイ１００の等価回路である。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵは、直列接続された複数のメモリセルＭＣ０〜ＭＣ６３とその両端に配置された２つの選択トランジスタＳＧ１、ＳＧ２を基本構成とする。

また、図１及び図２に示す場合、選択ゲートトランジスタＳＧ１、ＳＧ２にそれぞれ隣接して、データ記憶を行わないダミーセルＭＤＤ、ＭＤＳが挿入されている。これらダミーセルＭＤＤ、ＭＤＳはアクセスができない他、他のメモリセルＭＣ０〜ＭＣ６３と同様に構成されている。なお、以下では、これらダミーセルＭＤＤ、ＭＤＳが設けられた場合について説明するが、ダミーセルＭＤＤ、ＭＤＳがない場合であっても、本実施形態と同様の効果を得ることができる。

ＮＡＮＤセルユニットＮＵは、その一端が選択トランジスタＳＧ１を介してビット線ＢＬ（第２配線）に接続され、他端が選択トランジスタＳＧ２を介して、メモリアレイ１００内で共通のソース線ＣＥＬＳＲＣに接続されている。

１つのメモリセルＭＣは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルの閾値を変化させて、１ビットのデータ、あるいは多ビットのデータを記憶させる。

ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣ０〜ＭＣ６３及びダミーセルＭＤＤ、ＭＤＳの制御ゲートは別々のワード線ＷＬ０〜ＷＬ６３（第１配線）及びダミーワードＷＬＤＤ、ＷＬＤＳに接続され、選択ゲートトランジスタＳＧ１、ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続される。

ワード線ＷＬ０〜ＷＬ６３、ダミーワード線ＷＬＤＤ、ＷＬＤＳ及び選択ゲート線ＳＧＤ、ＳＧＳを共有するＮＡＮＤセルユニットＮＵの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫｉ、ＢＬＫｉ＋１、・・・が配列される。

ＮＡＮＤ型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。たとえば、メモリセルにデータを書き込む際の一連の処理である書き込みシーケンスでは、データロードコマンドをＩ／Ｏバッファ１からコマンドレジスタ２にラッチし、書き込み先アドレスをＩ／Ｏバッファ１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータをＩ／Ｏバッファ１を介してセンスアンプ回路（ページバッファ）３０にロードする。この後、書き込み実行コマンドをＩ／Ｏバッファ１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込みシーケンスが開始される。

即ち、書き込み実行コマンドが入力されると、コントローラ４が書き込みシーケンスを開始する。コントローラ４は、書き込みシーケンスにおいては、書き込みシーケンスに必要な電圧の制御や、書き込みパルス印加する書き込み動作や書き込みベリファイ動作のタイミング制御、所望の書き込みシーケンスが終了するまで書き込み動作と書き込みベリファイ動作を繰り返す制御など行う。同様に、コントローラ４は、消去実行コマンドが入力されると、消去回路として、消去シーケンスに必要な制御を行う。

高電圧発生回路５は、コントローラ４に制御されて、書き込み電圧や書き込みパス電圧の他、ワード線／選択ゲート線ドライバ２０やページバッファドライバ６に必要な高電圧（昇圧電圧）を発生する。

ワード線／選択ゲート線ドライバ２０は、ワード線電圧を制御する、ＮＡＮＤセルユニットＮＵ内のワード線ＷＬ数に等しい数のＣＧデコーダ・ドライバ２６と、ドレイン側選択ゲート線ＳＧＤを制御するＳＧＤドライバ２２、ソース側選択ゲート線ＳＧＳを制御するＳＧＳドライバ２３、ダミーワード線ＷＬＤＤ、ＷＬＤＳを駆動するＣＧＤ、ＣＧＳドライバ２４、２５、及びブロックデコーダ１１用の昇圧電源電圧ＶＲＤＥＣを出力するためのＶＲＤＥＣドライバ２１を有する。これらのドライバ２１〜２６は、セルアレイ１００の複数のブロックＢＬＫで共有される。

ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤセルユニットＮＵの複数のワード線ＷＬに対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、ＮＡＮＤセルユニットＮＵ内のワード線ＷＬを選択するページアドレスが、ＣＧデコーダ・ドライバ２６のそれぞれに入力されている。

セルアレイ１００の各ブロックＢＬＫのワード線ＷＬ端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通に制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロック内のワード線ＷＬや選択ゲート線に伝達するための転送トランジスタアレイ１２とを有する。ブロックデコーダ１１には、転送トランジスタアレイ１２の共通ゲートＴＧに所望の電圧を出力するためのレベルシフト回路が含まれる。

転送トランジスタアレイ１２の各一端は、ドライバ２１〜２６の出力に接続され、他端はセルアレイ１００内のワード線ＷＬ、ダミーワード線ＷＬＤＤ、ＷＬＤＳ、選択ゲート線ＳＧＤ及びＳＧＳに接続される。例えば、書き込み動作においては、選択ワード線ＷＬに書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を印加する必要がある。このとき転送トランジスタ１２の共通ゲートＴＧには、ＶＲＤＥＣドライバ２１から供給されるＶｐｇｍ＋Ｖｔ（Ｖｔは転送トランジスタの閾値相当の電圧）が印加される。

ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型フラッシュメモリと異なり、１つのメモリセルＭＣの閾値シフトに必要な電流が微小であるため同時に多数のメモリセルＭＣを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、２ＫＢｙｔｅや４ＫＢｙｔｅと大きくすることができる。ページバッファを構成するセンスアンプ回路３０内のセンスユニットＳＡも、ページ長と同数含まれている。

カラムデコーダ７は、例えば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、Ｉ／Ｏバッファ１と選択されたセンスユニットＳＡを接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路３０にセットする。メモリセルからデータを読み出す際の一連の処理である読み出しシーケンスでは、その逆であり、一括してページバッファ３０に読み出したデータを、カラムアドレスに従って選択されたセンスユニットＳＡからＩ／Ｏバッファ１に出力する。

図１では省略しているが、実際にはＩ／Ｏバッファ１とページバッファ３０の間には、所定のサイクルでデータの入出力を実現するための回路が組み込まれている。

［メモリセルの閾値状態とデータ割り付け］
図３は、４値データ記憶方式を適用した場合のメモリセルの閾値状態とデータの関係を示す。この例では、１つのメモリセルに記憶する２ビットデータを、２つのロウアドレスに割り付けている。すなわち、下位ビット（Ｌｏｗｅｒ Ｂｉｔ）は、下位ページが選択された場合に読み出しされるデータである。上位ビット（Ｕｐｐｅｒ Ｂｉｔ）は、上位ページが選択された場合に読み出されるデータである。

閾値が負の消去状態ＥＲがデータ“１１”であり、閾値の順に並ぶ正閾値の書き込み状態Ａ、Ｂ、Ｃにそれぞれデータ“０１”、“００”、“１０”が割り付けられる。

［書き込み方法］
次に、このようなデータの割付法における書込み方法の一例を図４と図５に示す。図４は、下位ページ書き込みの様子を示す。下位ページ書き込みは、データの下位ビットに基づいて実行する。下位ビットが“１”の場合（データが“１１”又は“０１”の場合）、メモリセルを閾値状態ＥＲに維持させる。逆に、下位ビットが“０”の場合（データが“００”又は“１０”の場合）、メモリセルを閾値状態ＥＲから閾値状態Ａと閾値状態Ｂとの中間にある閾値状態ＬＭに一旦遷移させておく。

図５は、上位ページ書き込みの様子を示す。上位ページ書き込みは、データの上位ビットに基づいて実行する。もし、メモリセルが閾値状態ＥＲならば、上位ビットが“１”の場合（データが“１１”の場合）、メモリセルを閾値状態ＥＲに維持させる。逆に、上位ビットが“０”の場合（データが“０１”の場合）、メモリセルを消去状態ＥＲから閾値状態Ａまで遷移させる。一方、メモリセルが閾値状態ＬＭならば、上位ビットが“０”の場合（データが“００”の場合）、メモリセルを閾値状態ＬＭから閾値状態Ｂまで遷移させる。逆に、上位ビットが“１”の場合（データが“１０”の場合）、メモリセルを閾値状態ＬＭから閾値状態Ｃまで遷移させる。

この４値データ記憶方式では、下位ページ書き込みを上位ページ書き込みに先行させることが必要となる。

データ書き込みは、選択ブロックの全メモリセルを一括消去した後、ページ毎に行われる。例えば、ソース線ＣＥＬＳＲＣ側の選択ゲート線ＳＧＤに近いワード線ＷＬ０から順にワード線選択を行い、１ページに含まれる全メモリセルに対して同時に書き込みシーケンスが実行される。

［消去方法］
次に、メモリセルのデータの消去方法について説明する。
データの消去は、概ね次のようなシーケンスで実現されている。始めに、メモリセルの浮遊ゲートから電子を放出させメモリセルの閾値状態を消去状態まで遷移させる消去動作を実行する。続いて、消去動作によってメモリセルの閾値状態が消去状態まで遷移したかを確認する消去ベリファイ動作を実行する。この消去ベリファイをパスするまで、消去動作を繰り返し実行する。続いて、消去動作によって閾値が深く行き過ぎたメモリセルを書き戻すソフトプログラム動作を実行する。続いて、ソフトプログラム動作によってメモリセルの閾値が正常に書き戻されたことを確認するインテリジェントソフトプログラムベリファイ動作（第１ソフトプログラムベリファイ動作、「ＩＴＳＰベリファイ動作」と呼ぶ）を実行する。このＩＴＳＰベリファイ動作をパスするまで、ソフトプログラム動作を繰り返し実行する。続いて、ソフトプログラム動作によってメモリセルの閾値が書き戻され過ぎていないことを確認するソフトプログラムベリファイ動作（第２ソフトプログラムベリファイ動作）を実行する。このソフトプログラムベリファイ動作をパスするまで、消去動作、消去ベリファイ動作、ソフトプログラム動作及びＩＴＳＰベリファイ動作を繰り返し実行する。そして、ソフトプログラムベリファイ動作をパスすると消去シーケンスが終了となる。

ここで、問題になるのが、微細化に伴うＮＡＮＤセルユニット毎のワード線の増加と、セル電流の減少である。ベリファイ動作（消去ベリファイ動作、ＩＴＳＰベリファイ動作及びソフトプログラムベリファイ動作）時において、ＮＡＮＤセルユニットのオン抵抗が増加してセル電流が低減してしまうと、ビット線充電時間を十分に長くしないと誤読み出しが生じてしまう。

そこで、偶数番目のワード線と奇数番目のワード線とを交互に選択して、ベリファイ動作を実行するようにする。この場合、全てのワード線を選択する場合に比べて選択ワード線が半分になるため、ＮＡＮＤセルユニットのオン抵抗を低減でき、セル電流を確保することができる。その結果、同じ充電時間でも誤読み出しの発生を低減させることができる。

しかし、この方法では、ベリファイ動作毎に、偶数番目のワード線を選択して行うベリファイと奇数番目のワード線を選択して行うベリファイが必要となるため、消去シーケンスの処理時間が増大してしまう。

そこで、本実施形態では、ＩＴＳＰベリファイ動作時において、偶数番目のワード線を選択して行うベリファイ及び奇数番目のワード線を選択して行うベリファイのいずれか一方を省略した消去シーケンスを採用する。

図６は、本実施形態に係るＮＡＮＤ型フラッシュメモリの消去シーケンスである。なお、以下の説明において、選択ブロックの全てのワード線を選択した時に選択されるメモリセルのまとまりを「選択メモリセル群」、選択ブロックの偶数番目のワード線を選択した時に選択されるメモリセルのまとまりを「第１部分選択メモリセル群」、選択ブロックの奇数番目のワード線を選択した時に選択されるメモリセルのまとまりを「第２部分選択メモリセル群」と呼ぶことにする。図６中においては、これら選択メモリセル群、第１部分選択メモリセル群及び第２部分選択メモリセル群をそれぞれ“全ＷＬ”、“Ｅｖｅｎ ＷＬ”及び“Ｏｄｄ ＷＬ”と表記している。これらの表記は、図７及び図１０〜図１３においても同様である。また、上記説明のように、消去シーケンスにおいて第１部分選択メモリセル群及び第２部分選択メモリセル群の両方に対してＩＴＳＰベリファイ動作を実行するＮＡＮＤ型フラッシュメモリを「比較例に係るＮＡＮＤ型フラッシュメモリ」と呼ぶ。

始めに、ステップＳ１において、消去動作で全ワード線に印加される消去電圧Ｖｅｒａの初期値を設定する。

続いて、ステップＳ２において、カウンタＣＴＲ（Ｅｖｅｎ ＷＬ）及びＣＴＲ（Ｏｄｄ ＷＬ）をリセットする。カウンタＣＴＲ（Ｅｖｅｎ ＷＬ）は、第１部分選択メモリセル群の全メモリセルが消去ベリファイをパスするまでの消去動作の回数を保持するカウンタである。同様に、カウンタＣＴＲ（Ｏｄｄ ＷＬ）は、第２部分選択メモリセル群の全メモリセルが消去ベリファイをパスするまでの消去動作の回数を保持するカウンタである。但し、カウンタＣＴＲ（Ｏｄｄ ＷＬ）は、後述するステップＳ１１において、カウンタＣＴＲ（Ｅｖｅｎ ＷＬ）との比較に用いるだけなので、カウンタＣＴＲ（Ｏｄｄ ＷＬ）には、カウンタ（Ｅｖｅn ＷＬ）の保持する値以上の値しか保持されない。これらカウンタＣＴＲ（Ｅｖｅｎ ＷＬ）及びＣＴＲ（Ｏｄｄ ＷＬ）として、例えば、コントローラ４に含まれるレジスタ等を用いることができる。

ステップＳ１及びＳ２における第１部分選択メモリセル群及び第２部分選択メモリセル群の閾値分布を図７に示す。

続いて、ステップＳ３において、選択メモリセル群に対する消去動作を実行する。この消去動作は、選択ブロックの全ワード線を０Ｖとし、セルアレイが形成されたｐ型ウェルに正の昇圧された消去電圧Ｖｅｒａ（＝１８〜２０Ｖ）を印加して行われる。これにより、選択メモリセル群の全てのメモリセルで浮遊ゲートの電子が放出された負の閾値状態（消去状態）が得られる。この消去動作では、閾値分布の下限値制御は行われないため、選択メモリセル群の中には、過消去状態のメモリセルも含まれている。また、この消去動作では、選択メモリセル群の閾値分布の下限を制御していないため、選択メモリセル群の閾値分布は最終的な消去状態の閾値分布ＥＲよりも広い閾値分布ＥＲ０となる。

続いて、ステップＳ４において、第１部分選択メモリセル群に対する消去ベリファイ動作を行う。この消去ベリファイ動作は、第１部分選択メモリセル群のメモリセルが負の閾値電圧Ｖｅｖ（例えば、−０．８Ｖ）まで遷移したことを確認する動作である。

図８は、第１部分選択メモリセル群に対する消去ベリファイ動作時のバイアス状態を示す図である。消去ベリファイ動作時は、予めビット線ＢＬを０Ｖにプリチャージしておきに、図８に示すように、奇数番目のワード線ＷＬ１、ＷＬ３、・・・、ダミーワード線ＷＬＤＳ及びＷＬＤＤに読み出し電圧Ｖｒｅａｄを与えると共に、偶数番目のワード線ＷＬ０、ＷＬ２、・・・に０Ｖを与える。そして、ソース線ＣＥＬＳＲＣからビット線ＢＬ側にセル電流を流して、ビット線ＢＬが電圧−Ｖｅｖ（例えば、０．８Ｖ）まで充電されるか否かを検出する。電圧−Ｖｅｖまで充電されれば、第１部分選択メモリセル群の全てのメモリセルの閾値が電圧Ｖｅｖ以下であるため、第１部分選択メモリセル群が消去ベリファイをパスしたことになる。

一方、第１部分選択メモリセル群が消去ベリファイをパスしなかった場合、ステップＳ５において、カウンタＣＴＲ（Ｅｖｅｎ ＷＬ）をインクリメントすると共に、ステップＳ６において、カウンタＣＴＲ（Ｏｄd ＷＬ）をインクリメントする。その後、ステップＳ７において、消去電圧Ｖｅｒａをステップアップした後、再びステップＳ３に処理を戻す。

続いて、ステップＳ８において、第２部分選択メモリセル群に対する消去ベリファイ動作を行う。この消去ベリファイ動作は、第２部分選択メモリセル群のメモリセルが負の閾値電圧Ｖｅｖ（例えば、−０．８Ｖ）まで遷移したことを確認する動作である。

図９は、第２部分選択メモリセル群に対する消去ベリファイ動作時のバイアス状態を示す図である。消去ベリファイ動作時は、予めビット線ＢＬを０Ｖにプリチャージしておきに、図９に示すように、偶数番目のワード線ＷＬ０、ＷＬ２、・・・、ダミーワード線ＷＬＤＳ及びＷＬＤＤに読み出し電圧Ｖｒｅａｄを与えると共に、奇数番目のワード線ＷＬ１、ＷＬ３、・・・に０Ｖを与える。そして、ソース線ＣＥＬＳＲＣからビット線ＢＬ側にセル電流を流して、ビット線ＢＬが電圧−Ｖｅｖ（例えば、０．８Ｖ）まで充電されるか否かを検出する。電圧−Ｖｅｖまで充電されれば、第２部分選択メモリセル群の全てのメモリセルの閾値が電圧Ｖｅｖ以下であるため、第２部分選択メモリセル群が消去ベリファイをパスしたことになる。

一方、第２部分選択メモリセル群が消去ベリファイをパスしなかった場合、ステップＳ６において、カウンタＣＴＲ（Ｏｄｄ ＷＬ）をインクリメントする。その後、ステップＳ７において、消去電圧Ｖｅｒａをステップアップした後、再びステップＳ３に処理を戻す。

例えば、１回目の消去動作（ステップＳ３）終了後の第１部分選択メモリセル群及び第２部分選択メモリセル群の閾値分布ＥＲ０が図１０のように得られたとする。この場合、第１部分選択メモリセル群の閾値分布の上限が電圧Ｖｅｖ以下であるため、第１部分選択メモリセル群は消去ベリファイをパスする（ステップＳ４）。その結果、カウンタＣＴＲ（Ｅｖｅｎ ＷＬ）は０のままである。一方、第２部分選択メモリセル群の閾値分布の上限が電圧Ｖｅｖを超えているため、第２部分選択メモリセル群は消去ベリファイをパスしない（ステップＳ６）。その結果、カウンタＣＴＲ（Ｏｄｄ ＷＬ）はインクリメントされて１となる（ステップＳ７）。

更に、第２部分選択メモリセル群が消去ベリファイをパスしなかったため、消去電圧Ｖｅｒａをステップアップした後（ステップＳ７）、２回目の消去動作を実行する（ステップＳ３）。この２回目の消去動作終了後の第１部分選択メモリセル群及び第２部分選択メモリセル群の閾値分布ＥＲ０が図１１のように得られたとする。図１１の場合、第１部分選択メモリセル群の閾値分布は勿論のこと、第２部分選択メモリセル群の閾値分布も電圧Ｖｅｖ以下に遷移しているため両者共に消去ベリファイをパスすることになる。

したがって、図１０及び図１１に示す例の場合、最終的なカウンタＣＴＲ（Ｅｖｅｎ ＷＬ）、ＣＴＲ（Ｏｄｄ ＷＬ）の値は、それぞれ０、１となる。このようにカウンタＣＴＲ（Ｏｄｄ ＷＬ）の値がカウンタＣＴＲ（Ｅｖｅn ＷＬ）の値よりも大きい場合、第１部分選択メモリセル群の消去速度が、第１部分部分選択メモリセル群の消去速度よりも遅いことを意味する。一方、カウンタＣＴＲ（Ｏｄｄ ＷＬ）の値がカウンタＣＴＲ（Ｅｖｅｎ ＷＬ）の値と同じ場合、第１部分選択メモリセル群の消去速度が、第２部分選択メモリセル群の消去速度と比べて、同程度或いは遅いことを意味する。

ステップＳ４及びステップＳ８における消去ベリファイをいずれもパスしたら、続くステップＳ９において、過消去状態を解消するためのソフトプログラム動作でも用いる書き込み電圧Ｖｓｐｇｍの初期値を設定する。

なお、上記説明では、ステップＳ４及びＳ８の消去ベリファイは、第１部分選択メモリセル群或いは第２部分選択メモリセル群に含まれる全てのメモリセルの閾値が電圧Ｖｅｖ以下であることを条件に消去ベリファイをパスするようにしているが、これに替えて、予め許容フェイル数を設定しておいた上で、閾値が電圧Ｖｅｖ以下に達していないメモリセル数が許容フェイル数以下であることを条件に消去ベリファイをパスするようにしても良い。

続いて、ステップＳ１０において、選択メモリセル群に対するソフトプログラム動作を行う。ソフトプログラム動作は、選択ブロックの全てのワード線に書き込み電圧Ｖｓｐｇｍを与えて、選択メモリセル群の全てのメモリセルで浮遊ゲートに電子を注入させる動作として行われる。

続いて、ステップＳ１１において、カウンタＣＴＲ（Ｅｖｅｎ ＷＬ）とカウンタＣＴＲ（Ｏｄｄ ＷＬ）の値を比較する。その結果、カウンタＣＴＲ（Ｅｖｅｎ ＷＬ）の値がカウンタＣＴＲ（Ｏｄｄ ＷＬ）の値と同じ場合、即ち、第１部分選択メモリセル群の消去速度が第２部分選択メモリセル群の消去速度と比べて同程度か或いは遅い場合、第１部分選択メモリセル群に対するＩＴＳＰベリファイ動作（図６では“ＩＴＳＰＶ”と表記する）を実行し（ステップＳ１２）、第２部分選択メモリセル群に対するＩＴＳＰベリファイ動作は実行しない。一方、カウンタＣＴＲ（Ｏｄｄ ＷＬ）の値がカウンタ（Ｅｖｅｎ ＷＬ）の値よりも大きい場合、即ち、第２部分選択メモリセル群の消去速度が第１部分選択メモリセル群の消去速度よりも遅い場合、第２部分選択メモリセル群に対するＩＴＳＰベリファイ動作を実行し（ステップＳ１３）、第１部分選択メモリセル群に対するＩＴＳＰベリファイ動作は実行しない。

なお、図６に示す消去シーケンスでは、第１部分選択メモリセル群と第２部分選択メモリセル群の消去速度が同程度であった場合、第１部分選択メモリセル群に対するＩＴＳＰベリファイ動作を実行しているが、その逆で、第２部分選択メモリセル群に対するＩＴＳＰベリファイ動作を実行しても同じ効果を得ることができる。但し、この場合、図６の示した“（Ｅｖｅｎ ＷＬ）”及び“（Ｏｄｄ ＷＬ）”を相互に入れ替えた消去シーケンスで実行することに留意されたい。

ステップＳ１２に示すＩＴＳＰベリファイ動作は、図８に示すバイアス状態によって、セル電流が流れずビット線ＢＬが電圧−Ｖｉｔｓｐｖ（Ｖｉｔｓｐｖは、例えば０．８Ｖ）に充電されないＮＡＮＤセルユニット数が所定数を超えていることを確認する動作である。

また、ステップＳ１３に示すＩＴＳＰベリファイ動作は、図９に示すバイアス状態によって、セル電流が流れずビット線ＢＬが電圧−Ｖｉｔｓｐｖ（第１閾値である電圧Ｖｉｔｓｐｖは、例えば０．８Ｖ）に充電されないＮＡＮＤセルユニット数が所定数を超えていることを確認する動作である。

ステップＳ１２又はＳ１３におけるＩＴＳＰベリファイをパスしなかった場合、書き込み電圧Ｖｓｐｇｍをステップアップした後（ステップＳ１４）、再びステップＳ１０に処理を移す。

一方、ステップＳ１２又はＳ１３におけるＩＴＳＰベリファイをパスした場合、これ以上のソフトプログラム動作は、メモリセルの閾値を書き戻し過ぎることにつながるため、ソフトプログラム動作を終了する。

例えば、１回目のソフトプログラム動作（ステップＳ１０）終了後の第１部分選択メモリセル群及び第２部分選択メモリセル群の閾値分布ＥＲ０が図１２のように得られたとする。図１０及び図１１を用いて説明した例を前提にすると、ＩＴＳＰベリファイ動作の対象は第２部分選択メモリセル群となる（ステップＳ１１及びＳ１３）。この場合、第２部分選択メモリセル群のメモリセルの閾値分布ＥＲ０の上限は、電圧Ｖｉｔｐｓｖ（例えば、−０．８Ｖ）まで達しおらず、当然、ＩＴＳＰベリファイをパスしない。

更に、第２部分選択メモリセル群がＩＴＳＰベリファイをパスしなかったため、書き込み電圧Ｖｓｐｇｍをステップアップした後（ステップＳ１４）、選択メモリセル群に対する２回目のソフトプログラム動作を実行する（ステップＳ１０）。その結果、セル電流が流れずビット線が電圧−Ｖｉｔｓｐｖまで充電されないＮＡＮＤセルユニット数が所定数以上になったとする。この場合、第１部分選択メモリセル群及び第２部分選択メモリセル群の閾値分布ＥＲ０は図１３のようになっていると考えられる。つまり、第２部分選択メモリセル群の閾値分布の上限は、電圧Ｖｉｔｓｐｖを適度に超えたと言えるため、ＩＴＳＰベリファイをパスすることとなる。

ここで、ステップＳ１１において、消去速度が遅い部分選択メモリセル群を選択している理由について言及しておく。消去速度が遅い場合、部分選択メモリセル群に含まれるメモリセルの全体的な中性閾値は高く、これに伴い、書き込み速度が速いと考えることができる。したがって、消去速度が遅い部分選択メモリセル群の閾値分布は、消去速度が速い部分選択メモリセル群の閾値分布よりも、ソフトプログラムによって速く書き戻されることになる。この場合、消去速度が遅い部分選択メモリセル群についてＩＴＳＰベリファイ動作を実行すれば、消去速度が速い部分選択メモリセル群を含めた選択メモリセル群全体としてメモリセルの閾値が書き戻され過ぎることはない。つまり、過度のソフトプログラム動作を回避したい場合、消去速度が遅い部分選択メモリセル群に対するＩＴＳＰベリファイ動作をすれば十分と言える。なお、本実施形態に係るＩＴＳＰベリファイ動作はメモリセルの中性閾値の特性を利用しているため、第１部分選択メモリセル群及び第２部分選択メモリセル群双方の閾値分布の上裾を見て閾値分布の下裾を検証する比較例に係るＩＴＳＰベリファイ動作と比べてみても、本実施形態に係るＩＴＳＰベリファイ動作の精度は劣るものではない。

このように、本実施形態では、第１部分選択メモリセル群及び第２部分選択メモリセル群のうち消去速度が速い部分選択メモリセル群に対するＩＴＳＰベリファイ動作を省略している。そのため、比較例に係るＮＡＮＤフラッシュメモリよりも、ＩＴＳＰベリファイ動作の処理時間を半分程度に減らす事ができる。この場合でも、上記理由の通り、過度なソフトプログラムを回避することができる。

ＩＴＳＰベリファイをパスしたら、続くステップＳ１５において、先のＩＴＳＰベリファイ動作時のベリファイ電圧Ｖｉｔｓｐｖよりも少し高いベリファイ電圧Ｖｓｐｖ（第２閾値）（例えば、−０．４Ｖ）を設定して、第１部分選択メモリセル群の全てのメモリセルの閾値が電圧Ｖｓｐｖ以下であることを確認するソフトプログラムベリファイ動作（図６では“ＳＰＶ”と表記する）を実行する。これによって、第１部分選択メモリセル群がソフトプログラムベリファイをパスしたら、続くステップＳ１６において、第２部分選択メモリセル群に対するソフトプログラムベリファイ動作を実行する。

ソフトプログラムベリファイ動作は、図８及び図９に示すように、ベリファイ電圧が電圧Ｖｓｐｖ（例えば、−０．４Ｖ）であることを除き、消去ベリファイ動作と同じである。第１部分選択メモリセル群及び第２部分選択メモリセル群が共にソフトプログラムベリファイをパスした場合、選択メモリセル群の全てのメモリセルの閾値が電圧−Ｖｓｐｖ以下であり、ソフトプログラム動作によって書き戻され過ぎていないことが確認できたため消去シーケンスが終了となる。

一方、第１部分選択メモリセル群及び第２部分選択メモリセル群の少なくとも一方がソフトプログラムベリファイをパスしなかった場合、ステップＳ１の消去動作から再び実行することになる。

［まとめ］
以上説明した実施形態によれば、消去シーケンスにおいて、第１部分選択メモリセル群及び第２部分選択メモリセル群のいずれか一方に対してＩＴＳＰベリファイ動作を実行し、他方に対してＩＴＳＰベリファイ動作を実行しないため、比較例に係るＮＡＮＤ型フラッシュメモリよりも消去シーケンスの処理時間を短くすることができる。この場合であっても、ＩＴＳＰベリファイ動作の対象として消去速度が遅い部分選択メモリセル群を選択しているため、比較例に係るＮＡＮＤ型フラッシュメモリの場合と同程度のＩＴＳＰベリファイ動作の効果を得られる。

［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・Ｉ／Ｏバッファ、２・・・コマンドレジスタ、３・・・アドレスレジスタ、４・・・コントローラ、５・・・高電圧発生回路、６・・・ページバッファドライバ、７・・・カラムデコーダ、１０・・・ロウデコーダ、１１・・・ブロックデコーダ、１２・・・転送トランジスタアレイ、２０・・・ワード線／選択ゲート線ドライバ、３０・・・センスアンプ回路（ページバッファ）、１００・・・セルアレイ。

Claims (5)

1. 複数の第１配線、第２配線、並びに、前記第１配線及び第２配線によって選択される複数のメモリセルを有するセルアレイと、
   前記メモリセルのデータを消去する消去シーケンスを実行する消去回路と
   を備え、
   前記消去回路は、前記消去シーケンスにおいて、
   複数の前記第１配線で選択される複数の前記メモリセルからなる選択メモリセル群を消去状態に遷移させる消去動作を実行し、
   前記消去動作後、前記選択メモリセル群に対して過消去状態を解消するソフトプログラム動作を実行し、
   前記ソフトプログラム動作後、前記選択メモリセル群の一部である第１部分選択メモリセル群及び他の一部である第２部分選択メモリセル群のいずれか一方の部分選択メモリセル群に対して当該部分選択メモリセル群に所定の第１閾値以上の閾値を持つメモリセルが所定数以上含まれているかを確認する第１ソフトプログラムベリファイ動作を実行し、
   前記第１ソフトプログラムベリファイ動作後、前記選択メモリセル群のメモリセルの閾値が前記第１閾値よりも高い所定の第２閾値よりも低いことを確認する第２ソフトプログラムベリファイ動作を実行する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第１ソフトプログラム動作が実行される部分選択メモリセル群は、前記第１部分選択メモリセル群及び第２部分選択メモリセル群のうち消去状態への遷移速度が全体として遅い方である
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第１部分選択メモリセル群は、前記選択メモリセル群のうち偶数番目の前記第１配線で選択される複数の前記メモリセルからなり、
   前記第２部分選択メモリセル群は、前記選択メモリセル群のうち奇数番目の前記第１配線で選択される複数の前記メモリセルからなる
   ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
4. 前記消去回路は、前記選択メモリセル群を消去状態に遷移させた後、前記ソフトプログラムの実行前において、前記選択メモリセル群のメモリセルの閾値が消去状態を示す閾値よりも低いことを確認する消去ベリファイを実行する
   ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
5. 消去回路は、消去動作を前記消去ベリファイ動作をパスするまで繰り返し実行し、
   前記第１ソフトプログラム動作が実行される部分選択メモリセル群は、前記第１部分選択メモリセル群及び第２部分選択メモリセル群のうち前記消去ベリファイをパスするまでの前記消去動作の繰り返し回数が多い方である
   ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。

Images