CN101154452B - 闪存器件及编程方法 - Google Patents

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Abstract

一种用于编程闪存器件的方法包括：选择与多个存储器串连接的位线；以及选择字线。将较低位编程到与所选择的字线连接的存储单元内，且将较高位编程到该存储单元内。重复所述选择字线的步骤以及所述编程该较高位的步骤。

Description

闪存器件及编程方法
本申请案要求在2006年9月29日提交的韩国专利申请案第2006-96099号的优先权，其所有内容皆包括于其中以供参考。
技术领域
本发明涉及一种闪存器件，特别涉及一种可防止在存储单元(memorycell)之间的干扰(interference)现象的编程方法。
背景技术
图1是传统闪存器件的框图。
参照图1，该闪存器件包括存储单元阵列10以及页面缓冲器P1至Pn(n是整数)。该存储单元阵列10包括多个单元串(cell string)C1e至Cne以及C1o至Cno。该多个单元串C1e至Cne以及C1o至Cno的每一个包括多个用于储存数据的存储单元(未示出)。该页面缓冲器P1至Pn通过偶数位线BLe以及奇数位线BLo而连接至所述多个单元串C1e至Cne以及C1o至Cno。具体地，一个页面缓冲器P1通过形成一对的该偶数位线BLe以及该奇数位线BLo而连接至该单元串C1e以及C 1o。
一般的闪存器件操作如下。以页面缓冲器P1为例进行描述。该页面缓冲器P1被加载要进行编程的数据，且由位线选择单元(未示出)来选择该偶数位线BLe或该奇数位线BLo两者任一。如果选择该偶数位线BLe，则对从在连接至该偶数位线Ble的单元串C1e中包括的多个单元中选择出来的一个单元进行编程。
然而，当闪存器件的集成程度提高时，线宽降低，以及在存储单元之间的间隙变得靠近。因此，共享相同字线的相邻单元会受到该被编程的单元的电压的干扰。此现象可发生在单级单元(SLC)以及多级单元(MLC)的所有结构中。然而，在存储单元之间的干扰现象在该MLC中会变得更显著。
该MLC的临界电压分布比该SLC的临界电压分布更窄。换言之，假设该SLC的临界电压范围为1V，该MLC的临界电压范围为0.2至0.6V。这是因为该MLC具有四个电压状态。因此，该临界电压分布不可避免地变窄。
如果任一个临界电压分布由于相邻单元的影响而变宽，则该临界电压分布可能会和其它状态重迭。此外，在进行偶数页面编程操作之后的奇数页面编程操作时，此现象会变得更显著。这是因为被编程的偶数页面的单元受到下一个被编程的奇数页面的单元的影响。因此，该器件的可靠度可明显地劣化。
发明内容
本发明的一实施例针对一种方法，其用以通过在共享相同字线的所有单元上执行编程操作(也就是说，基于字线进行编程)而减少相邻单元之间的干扰。
本发明的另一实施例针对：当基于字线执行编程时，通过在两个单元串之间共享该页面缓冲器来增加面积效率。
在一个实施例中，编程闪存器件的方法包括如下步骤：选择连接至多个存储器串(memory string)的所有位线；选择字线；将较低位和较高位编程到与所选择的字线连接的该存储单元内；以及重复选择该字线的步骤以及编程该较高位的步骤。
在另一实施例中，闪存器件包括：多个存储单元串，其每一个包括用于储存数据的多个存储单元；多个页面缓冲器，通过位线而分别连接至多个存储单元串。
在另一实施例中，闪存器件包括：第一存储器组，包括多个存储器串；第二存储器组，具有与所述第一存储器组的构造相同的构造；以及页面缓冲器组，通过偶数位线而连接至所述第一存储器组的存储器串、并通过奇数位线而连接至所述第二存储器组的存储器串，所述页面缓冲器组具有与所述第一或第二存储器组的存储器串相同数量的页面缓冲器。
在另一实施例中，一种用于编程闪存器件的方法，其包括以下步骤：提供闪存器件，所述闪存器件包括：第一存储器组，具有多个存储器串；第二存储器组，具有与所述第一存储器组相同的构造；以及页面缓冲器组，具有与所述第一存储器组或所述第二存储器组的存储器串相同数量的页面缓冲器；选择所述第一或第二存储器组的所有位线；选择所选择的存储器组的字线；将较低位编程到与所选择的字线连接的全部存储单元内，并然后将较高位编程到所述全部存储单元内；以及重复所述选择第一或第二存储器组的所有位线的步骤至所述编程较高位的步骤。
附图说明
图1是传统闪存器件的框图。
图2A以及图2B是图示了根据本发明实施例的闪存器件的编程方法的示意图。
图3A是根据本发明的第一实施例的闪存器件的框图。
图3B是图3A的详细电路图。
图4A是根据本发明的第二实施例的闪存器件的框图。
图4B是图4A的详细电路图。
具体实施方式
将参照附图来描述本专利的特定实施例。
图2A以及图2B是图示了根据本发明实施例的用于编程闪存器件的方法的示意图。
图2A图示了与MLC对应的编程方法，该MLC包括连接至多个存储单元串S1至Si、以及多个字线WL0至WLk的多个存储单元。选择所有的多个存储单元串S1至Si并且连续地选择该字线WL0至WLk，从而同时编程连接至所选择的字线的所有存储单元。以首先执行最低有效位(LSB)编程、而后执行最高有效位(MSB)编程的方式来编程该MLC。
例如，如果选择第0字线WL0，则将较低位编程(LSB；0)到与第0字线WL0连接的所有存储单元内。将MSB电压施加到相同字线WL0，使得将较高位编程(MSB；1)到该字线WL0内。此后，选择第1字线，并重复以上的编程操作。换言之，可以基于字线来执行该编程，以避免来自相邻存储单元串的存储单元的干扰现象。通过相同字线来对共享该字线的存储单元施加相同电平的电压，并经历该编程操作。因此，至少在字线方向上可以避免在存储单元之间的干扰现象。
图2B图示了单级单元的编程方法，该单级单元包括连接到多个存储单元串S1至Si、以及多个字线WL0至WLk的多个存储单元。如果以施加对应的电压到该存储单元串S1至Si的每个位线同时连续地选择该字线WL0至WLk的方式来执行编程操作，则同时编程与所选择的字线连接的所有存储单元。
例如，如果选择第0字线WL0且将电压施加到与该存储单元串S1至Si连接的位线上，则对连接至该第0字线WL0的存储单元进行编程。以此方式，执行编程，同时选择剩下的第1字线WL1至第k字线WLk。因为同时编程共享所选择的字线的存储单元，所以可以避免存储单元之间在字线方向上的干扰现象。
图3A是根据本发明的第一实施例的该闪存器件的框图。
参照图3A，该闪存器件包括具有多个单元串S1至Si(i是整数)的存储单元阵列100。多个单元串S1至Si的每一个包括用于储存数据的多个存储单元(未示出)。多个单元串S1至Si分别通过位线BL1至BLi而连接至多个页面缓冲器PB1至PBi。也就是说，一个单元串对应至一个页面缓冲器。因此，以一对一的对应方式，该页面缓冲器以及该单元串基于字线来执行编程操作。以下将参照图3B来详细描述。
图3B是图3A的详细电路图。
该存储单元阵列100包括多个单元串S1至Si。该单元串S1包括漏极选择晶体管DST1、源极选择晶体管SST1、以及多个存储单元F0至Fk(k是整数)。该单元串S2包括漏极选择晶体管DST2、源极选择晶体管SST2以及多个存储单元G0至Gk。该单元串Si包括漏极选择晶体管DSTi、源极选择晶体管SSTi以及多个存储单元H0至Hk。多个页面缓冲器PB1至PBi分别连接到多个位线BL1至BLi。也就是说，一个页面缓冲器连接到一个位线。该位线分别连接至多个NMOS晶体管M1至Mi，且根据高电压控制信号DIS而被高电压VIRPWR所充电。多个NMOS晶体管N1至Ni响应该位线选择信号BSL而连接该位线以及对应的页面缓冲器。以下描述该编程操作。
将举例描述一个字线WL0。在共享该字线WL0的多个存储单元F0、G0、...、H0上执行该编程操作。也就是说，如果数据被输入到多个页面缓冲器PB1至PBi的每一个，且使能该位线选择信号BSL以导通该NMOS晶体管N1至Ni，则该数据被编程到共享该字线WL0的所有存储单元F0至H0内。
因此，尽管存储单元F0和G0彼此非常接近，但同时编程该存储单元F0和G0。因此，没有生成在共享相同字线的存储单元之间的干扰现象。此外，因为在该字线方向上相邻的存储单元F0及G0之间的干扰现象被消除，所以临界电压分布变得很窄。此外，因为可以同时编程多个存储单元，所以可以提高该编程操作的速度。
图4A是根据本发明的第二实施例的闪存器件的框图。根据图3B的实施例，在存储单元之间的干扰现象降低，但因为每个单元串需要自己的页面缓冲器，所以面积增大。因此，可以进一步包括共享多个页面缓冲器的存储单元阵列，从而提高面积效率。
多个页面缓冲器PB1至PBi以两个存储单元阵列100以及200而形成多个对。该存储单元阵列100包括多个单元串S1至Si。该存储单元阵列200包括多个单元串L1至Li。页面缓冲器PB1至PBi被布置在单元串S1至Si与单元串L1至Li之间，使得该单元串S1至Si以及该单元串L1至Li彼此对称。在图4A中可看出，该单元阵列S1至Si的每一个与该单元阵列L1至Li的每一个共享页面缓冲器PB1至PBi。也就是说，因为两个单元串共享一个页面缓冲器，所以可以补偿芯片面积的增加。这将在下面进行更详细的说明。
图4B是图4A的详细电路图。多个页面缓冲器PB1至PBi被排列在该两个存储单元阵列100和200之间。也就是说，该两个存储单元阵列100和200相对于多个页面缓冲器PB1至PBi而对称。
该存储单元阵列100包括多个单元串S1至Si。多个单元串S1至Si分别包括：漏极选择晶体管1DST1至1DSTi；源极选择晶体管1SST1至1SSTi；以及多个存储单元1F0至1Fk、1G0至1Gk、...、1H0至1Hk。该存储单元阵列200包括多个单元串L1至Li。该多个单元串L1至Li分别包括：漏极选择晶体管2DST1至2DSTi；源极选择晶体管2SST1至2SSTi；以及多个存储单元2F0至2Fk、2G0至2Gk、...、2H0至2Hk。
该闪存器件还包括连接在页面缓冲器以及单元串之间的多个NMOS晶体管N1至Ni以及P1至Pi，用以选择位线。该闪存器件还包括多个NMOS晶体管M1至Mi以及R1至Ri，用于施加高电压到该位线BLe1至BLei以及BLo1至BLoi中的每一个。为了避免重复，以下仅举例描述一个页面缓冲器PB 1以及对应于该页面缓冲器PB 1的单元串S1及L1。
如果多个页面缓冲器PB1至PBi的每一个接收编程数据，则选择该偶数位线BLe1至BLei或该奇数位线BLo1至BLoi，并执行编程操作。这通过导通在偶数位线区域以及该奇数位线区域上的NMOS晶体管N1至Ni以及P1至Pi之一来决定。如果将电压施加到该字线1WL1并选择且编程存储单元1F1、1G1、...、1H1，则没有编程在相对侧的奇数存储单元2F1、2G1、...、2H1。
此时，在被编程的两个相邻存储单元1F1以及1G1的情况下，在相同单元串上的单元之间存在干扰现象，但是在相同字线的单元之间的干扰现象被消除。这是因为同时编程了共享相同字线1WL1的所有存储单元1F1、1G1、...、1H1。
此外，通过使各个单元串以及页面缓冲器彼此1∶1对应以执行独立的编程操作，可以提高编程速度。
以下表格列出了本发明的编程方法及传统编程方法的数值。
Figure G200710142756XD00061
举出该表格所列的数值有助于理解本发明。应注意的是，本发明并非限于上述数值。
首先，技术被分成52nm以及45nm，以比较本发明与已知技术。从本发明的52nm技术中，可看出该芯片尺寸没有增加。在加载到该字线时，页面数可以加倍成为8kB且因此可以改善编程操作。
取决于临界电压分布(01、10以及00)，传统的干扰为0.41+0.41+0.41＝1.23。该本发明的干扰现象为0.14+0.28+0.14＝0.56。因此，与传统的干扰相比，本发明的干扰现象被减半。
具体地，与已知技术相比，在本发明中，成为保证产品成品率的最大障碍的PGM扰乱(disturb)可以被减半。此外，可减少读取电压Vread，且因此可执行稳定的编程操作。
也可以看出，在45m技术中获得了与52m技术中类似的改善。
如上所述，本发明的闪存器件以及编程方法具有以下优点。
第一，同时编程共享字线的所有存储单元。因此可能防止在相邻单元之间的干扰现象。
第二，因为该编程扰乱现象减少，所以闪存器件的成品率提高。
第三，因为两个单元串共享一个页面缓冲器，所以可以防止芯片尺寸的增加。
说明了本发明的上述实施例，并且可能有各种替代和等效方案。鉴于本公开，其它的增加、删减、或修改是显而易见的，且意欲落入所附权利要求的范围中。

Claims (9)

1.一种编程闪存器件的方法，该方法包括：
选择连接至多个存储器串的位线；
选择字线；
将较低位编程到与所选择的字线连接的存储单元内，并将较高位编程到所述存储单元内；以及
重复所述选择字线的步骤以及所述编程较低位和较高位的步骤。
2.如权利要求1所述的方法，其中，所述闪存器件包括：第一存储器组，其具有多个存储器串；第二存储器组，其具有与所述第一存储器组相同的构造；以及页面缓冲器组，其具有与所述第一或第二存储器组的存储器串相同数量的页面缓冲器。
3.一种闪存器件，其包括：
多个存储单元串，每一个包括用于在其中存储数据的多个存储单元；
多个页面缓冲器，分别通过位线连接到所述多个存储单元串；
多个第一开关元件，分别连接到所述位线，且被配置为根据第一信号而提供电源电压给所述位线；以及
多个第二开关元件，连接在所述页面缓冲器以及所述位线之间，并被配置为响应于第二信号而导通或截止。
4.如权利要求3所述的闪存器件，其中，所述第一以及第二开关元件的每一个包括NMOS晶体管。
5.一种闪存器件，其包括：
第一存储器组，包括多个存储器串；
第二存储器组，具有与所述第一存储器组相同的构造；
页面缓冲器组，通过偶数位线而连接至所述第一存储器组的存储器串、并通过奇数位线而连接至所述第二存储器组的存储器串，所述页面缓冲器组具有与所述第一或第二存储器组的存储器串相同数量的页面缓冲器；
多个第一开关元件，分别连接至所述偶数位线，并被配置为根据第一信号而提供电源电压给所述偶数位线；
多个第二开关元件，连接在所述页面缓冲器以及所述偶数位线之间，并被配置为响应于第二信号而导通或截止；
多个第三开关元件，分别连接到所述奇数位线，并被配置为根据第三信号而提供电源电压给所述奇数位线；以及
多个第四开关元件，分别连接在所述页面缓冲器以及所述奇数位线之间，并被配置为响应于第四信号而导通或截止。
6.如权利要求5所述的闪存器件，其中第一和第二存储器组的存储器串之一被连接到奇数位线或偶数位线。
7.如权利要求5所述的闪存器件，其中，所述第一至第四开关元件的每一个包括NMOS晶体管。
8.一种用于闪存器件的编程方法，其包括以下步骤：
提供闪存器件，所述闪存器件包括：
第一存储器组，具有多个存储器串；
第二存储器组，具有与所述第一存储器组相同的结构；以及
页面缓冲器组，具有与所述第一存储器组或所述第二存储器组的存储器串相同数量的页面缓冲器，其中第一存储器组和第二存储器组的每个存储器串通过页面缓冲器组相对地连接；
多个第一开关元件，分别连接至第一存储器组中的所有存储器串，并被配置为根据第一信号而提供电源电压给第一存储器组中的所有存储器串；
多个第二开关元件，连接在所述页面缓冲器组与第一存储器组中的所有存储器串之间，并被配置为响应于第二信号而导通或截止；
多个第三开关元件，分别连接到第二存储器组中的所有存储器串，并被配置为根据第三信号而提供电源电压给第二存储器组中的所有存储器串；以及
多个第四开关元件，分别连接在所述页面缓冲器组与第二存储器组中的所有存储器串之间，并被配置为响应于第四信号而导通或截止；
通过第二和第四开关元件来选择与第一存储器组或第二存储器组中的所有存储器串连接的所有位线；
选择第一存储器组或第二存储器组的字线；以及
执行编程操作，
重复所述选择所有位线的步骤至所述编程步骤。
9.根据权利要求8的闪存器件的编程方法，其中所述编程操作包括如下步骤：
对所选择的字线的较低位进行编程；和
对所选择的字线的较高位进行编程。
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说明书第7栏第36-37行,第8栏第10-22行,第8栏第50-53行、附图3. *

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