KR20080030253A - 플래시 메모리 소자 및 프로그램 방법 - Google Patents

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KR20080030253A KR1020060096099A KR20060096099A KR20080030253A KR 20080030253 A KR20080030253 A KR 20080030253A KR 1020060096099 A KR1020060096099 A KR 1020060096099A KR 20060096099 A KR20060096099 A KR 20060096099A KR 20080030253 A KR20080030253 A KR 20080030253A
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Abstract

본 발명은 플래시 메모리 소자 및 프로그램 방법에 관한 것으로, 워드라인 단위로 프로그램 동작을 실시하여 같은 워드라인을 공유하는 모든 셀들을 프로그램 하여 이웃하는 셀 간의 간섭을 감소시키고, 하나의 페이지 버퍼를 공유하는 두 개의 셀 스트링을 서로 대칭되도록 배열함으로써 면적 효율을 증대시키는 데 있다.
플래시, MLC, 워드라인, 프로그램, 페이지 버퍼

Description

플래시 메모리 소자 및 프로그램 방법{Flash memory device and program method}
도 1은 종래기술에 따른 플래시 메모리 소자의 블록도 이다.
도 2는 본 발명에 따른 플래시 메모리 소자의 프로그램 방법을 나타낸 도면이다.
도 3a는 본 발명의 제 1 실시예에 따른 플래시 메모리 소자를 나타낸 블록도 이다.
도 3b는 도 3a의 상세 회로도이다.
도 4a는 본 발명의 제 2 실시예에 따른 플래시 메모리 소자를 나타낸 블록도 이다.
도 4b는 도 3a의 상세 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100, 200 : 메모리 셀 어레이 C1e~Cno, S1~Si, L1~Li : 셀 스트링
P1~Pn, PB1~PBi : 페이지 버퍼
본 발명은 플래시 메모리 소자 및 프로그램 방법에 관한 것으로, 특히 메모리 셀 간 간섭 현상을 방지할 수 있는 플래시 메모리 소자 및 프로그램 방법에 관한 것이다.
도 1은 종래기술에 따른 플래시 메모리 소자의 블록도 이다. 플래시 메모리 소자는 메모리 셀 어레이(10)와 페이지 버퍼들(P1~Pn; n은 정수)을 포함한다. 메모리 셀 어레이(10)는 복수의 셀 스트링들(C1e~Cne, C1o~Cno)을 포함한다. 복수의 셀 스트링들(C1e~Cne, C1o~Cno) 각각은 데이터를 저장하는 복수의 메모리 셀들(미도시)을 포함한다. 페이지 버퍼들(P1~Pn) 각각은 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 통하여 복수의 셀 스트링들(C1e~Cne, C1o~Cno)과 각각 연결된다. 보다 구체적으로 설명하면, 하나의 페이지 버퍼(P1)는 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 통하여 셀 스트링들(C1e, C1o)과 각각 연결되어 하나의 쌍을 이룬다.
일반적인 플래시 메모리 소자는 다음과 같이 동작한다. 페이지 버퍼(P1)를 예로 들면, 페이지 버퍼(P1)는 프로그램 데이터를 인가받고 비트라인 선택부(미도시)에서 이븐 비트라인(BLe) 또는 오드 비트라인(BLo) 중 어느 하나의 비트라인을 선택한다. 만약 이븐 비트라인(BLe)이 선택되면, 이븐 비트라인(BLe)에 접속된 셀 스트링(C1e)에 포함된 셀들 중에서 선택된 셀이 프로그램된다. 이때, 오드 비트라인(BLo)에 연결된 셀 스트링(C1o)에 포함되며 같은 워드라인을 공유하는 셀은 프로그램 동작이 수행되지 않는다.
하지만, 플래시 메모리 소자의 집적도가 커짐에 따라 선폭이 줄어들게 되고, 메모리 셀 간 간격은 더욱 가까워 지게 된다. 이에 따라, 프로그램된 어느 하나의 셀과 같은 워드라인을 공유하는 이웃 셀들은 프로그램된 셀의 전압에 의해 간섭을 받게 된다. 이는 싱글 레벨 셀(single level cell; SLC) 및 멀티 레벨 셀(multi level cell; MLC)의 모든 구조에서 발생할 수 있는 현상이지만, 이 중 멀티 레벌 셀(MLC)의 경우에 이웃 메모리 셀 간 간섭 현상이 더욱 심하게 발생한다.
멀티 레벨 셀(MLC)의 문턱전압 분포는 싱글 레벨 셀(SLC)의 문턱전압 분포보다 좁다. 즉, 싱글 레벨 셀(SLC)의 문턱전압의 범위를 1V라고 한다면 멀티 레벨 셀(MLC)의 문턱전압의 범위는 0.2 내지 0.6V를 갖는다. 왜냐하면, 멀티 레벨 셀(MLC)은 4개의 문턱전압 분포 상태를 갖기 때문이다. 따라서, 멀티 레벨 셀의 문턱전압의 범위는 좁아질 수밖에 없고, 만약 이웃 셀에 의해 간섭을 받아 어느 하나의 문턱전압 분포가 넓어지게 되면 다른 상태의 문턱전압 분포와 중첩되는 경우가 발생할 수 있다. 더욱이 이븐 페이지 프로그램 동작 후 오드 페이지 프로그램 동작시에 특히 심하게 발생한다. 이는 이미 프로그램된 이븐 페이지의 셀이 다음에 프로그램되는 오드 페이지의 셀에 의하여 간섭을 받게 되기 때문이다. 이에 따라, 소자의 신뢰성이 심각하게 낮아질 수 있다.
따라서, 본 발명의 목적은 워드라인 단위로 프로그램 동작을 실시하여 같은 워드라인을 공유하는 모든 셀들을 프로그램하여 이웃하는 셀 간의 간섭을 감소시키 는 데 있다.
본 발명의 다른 목적은 워드라인 단위로 프로그램 동작을 실시함에 따라 하나의 페이지에 하나의 셀 스트링을 대응시키고, 맞은편에 페이지 버퍼를 공유하는 다른 메모리 셀 스트링을 더 연결함으로써 면적 효율을 증대시키는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 프로그램 방법은, 복수의 메모리 스트링에 각각 연결된 비트라인을 모두 선택하는 단계, 워드라인을 선택하는 단계, 선택된 상기 워드라인에 연결된 모든 메모리 셀들에 하위 비트를 프로그램한 후 상위 비트를 프로그램하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법을 포함한다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자는, 데이터를 저장하는 복수의 메모리 셀들로 구성된 복수의 메모리 셀 스트링들 및 복수의 메모리 셀 스트링들과 비트라인으로 각각 연결된 복수의 페이지 버퍼들을 포함한다.
상기한 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자는, 복수의 메모리 스트링으로 이루어진 제 1 메모리 그룹, 제 1 메모리 그룹과 동일한 구조를 갖는 제 2 메모리 그룹, 제 1 메모리 그룹의 메모리 스트링과 이븐 비트라인으로 연결되고, 제 2 메모리 그룹의 메모리 스트링과 오드 비트라인으로 연결되며, 제 1 또는 제 2 메모리 그룹의 메모리 스트링의 수와 동일한 수로 구 성되는 페이지 버퍼 그룹을 포함하는 플래시 메모리 소자를 포함한다.
상기한 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 프로그램 방법은, 복수의 메모리 스트링으로 이루어진 제1 메모리 그룹, 제 1 메모리 그룹과 동일한 구조를 갖는 제 2 메모리 그룹 및 제 1 메모리 그룹 또는 제 2 메모리 그룹의 메모리 스트링의 수와 동일한 수로 구성되는 페이지 버퍼 그룹을 포함하는 플래시 메모리 소자를 제공하는 단계, 제 1 또는 제 2 메모리 그룹의 모든 비트라인을 선택하는 단계, 선택된 메모리 그룹의 워드라인을 선택하는 단계, 선택된 워드라인에 연결된 모든 메모리 셀에 하위 비트를 프로그램한 후 상위 비트를 프로그램하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 플래시 메모리 소자의 프로그램 방법을 나타낸 도면이다. 복수의 메모리 셀 스트링들(S1~Si) 및 복수의 워드라인들(WL0~WLk)과 연결된 복수의 메모리 셀들을 포함하는 멀티 레벨 셀의 프로그램 방법이다. 복수의 메모리 셀 스트링들(S1~Si)이 모두 선택되고, 워드라인들(WL0~WLk)이 순차적으로 선택되어 선택된 워드라인과 연결된 모든 메모리 셀들이 동시에 프로그램된다. 멀티 레벨 셀은 하위 비트 프로그램(LSB)을 먼저 실시하고 상위 비트 프로그램(MSB)을 실시하도록 되어 있다. 따라서, 어느 하나의 워드라인에 연결된 모든 메모리 셀에 하위 비트 프로그램을 하고 상위 비트 프로그램을 실시하는 순서로 복수의 워드라인을 선택하며 프로그램한다.
예를 들어, 제 0 워드라인(WL0)이 선택되면 제 0 워드라인(WL0)과 연결된 모은 메모리 셀들에 하위 비트 프로그램(LSB; 0)이 된다. 그리고, 같은 워드라인(WL0)에 상위 비트 전압이 인가되어 상위 비트 프로그램(MSB; 1)이 된다. 다음으로 제 1 워드라인이 선택되어 상기와 같은 프로그램 동작을 반복하게 된다. 즉, 프로그램을 워드라인 단위로 실시하여 이웃하는 메모리 셀 스트링의 메모리 셀과의 간섭 현상을 제거할 수 있다. 이는 워드라인을 공유하는 메모리 셀들은 같은 워드라인을 통하여 같은 레벨의 전압을 인가받아 프로그램 동작을 실시하게 되므로 적어도 워드라인 방향의 메모리 셀간 간섭 현상을 제거할 수 있다.
도 3a는 본 발명의 제 1 실시예에 따른 플래시 메모리 소자를 나타낸 블록도 이다. 플래시 메모리 소자는 복수의 셀 스트링들(S1~Si; i는 정수)로 구성되는 메모리 셀 어레이(100)를 포함한다. 복수의 셀 스트링들(S1~Si) 각각은 데이터를 저장하는 복수의 메모리 셀들(미도시)을 포함한다. 복수의 셀 스트링들(S1~Si) 각각은 비트라인들(BL1~BLi)을 통하여 복수의 페이지 버퍼들(PB1~PBi)과 각각 연결된다. 하나의 페이지 버퍼에 하나의 셀 스트링이 대응되는 구조로 형성된다. 따라서, 페이지 버퍼와 셀 스트링이 각각 하나씩 대응되어 워드라인 단위로 프로그램 동작 을 수행한다. 이에 대하여 도 3b를 참조하여 상세히 설명하면 다음과 같다.
도 3b는 도 3a의 상세 회로도이다. 메모리 셀 어레이(100)는 복수의 셀 스트링들(S1~Si)을 포함한다. 셀 스트링(S1)은 드레인 선택 트랜지스터(DST1), 소스 선택 트랜지스터(SST1) 및 복수의 메모리 셀들(F0~Fk; k는 정수)을 포함한다. 셀 스트링(S2)은 드레인 선택 트랜지스터(DST2), 소스 선택 트랜지스터(SST2) 및 복수의 메모리 셀들(G0~Gk)을 포함한다. 셀 스트링(Si)은 드레인 선택 트랜지스터(DSTi), 소스 선택 트랜지스터(SSTi) 및 복수의 메모리 셀들(H0~Hk)을 포함한다. 복수의 페이지 버퍼들(PB1~PBi)은 복수의 비트라인들(BL1~BLi) 각각에 대응된다. 즉, 하나의 비트라인에 하나의 페이지 버퍼가 연결된다. 이때, 비트라인들 각각은 복수의 NMOS 트랜지스터들(M1~Mi)이 연결되고 고전압 제어신호에 의해 고전압(VIRPWP)으로 차지(charge) 된다. 복수의 NMOS 트랜지스터들(N1~Ni)은 비트라인 선택신호(BSL)에 따라 비트라인과 해당 페이지 버퍼를 연결시킨다. 프로그램 동작은 다음과 같다.
하나의 워드라인(WL0)을 예로 들면, 워드라인(WL0)을 공유하는 복수의 메모리 셀들(F0, G0, ... H0) 전체에 프로그램 동작을 수행한다. 즉, 복수의 페이지 버퍼들(PB1~PBi) 각각에 프로그램될 데이터가 입력되고, 비트라인 선택신호(BSL)가 인에이블 되어 NMOS 트랜지스터들(N1~Ni)이 턴 온 되면 워드라인(WL0)을 공유하는 모든 메모리 셀들(F0~H0)에 데이터가 프로그램된다.
따라서, 워드라인(WL0)을 공유하는 메모리 셀들(F0, G0) 간의 간격이 매우 좁더라도 동시에 프로그램되기 때문에 적어도 같은 워드라인을 공유하는 메모리 셀들 간의 간섭현상은 발생하지 않는다. 문턱 전압 역시 워드라인 방향의 이웃하는 메모리 셀들(F0, G0)간에 간섭현상이 제거되기 때문에 문턱전압의 분포변화가 매우 적게 된다. 또한, 복수의 메모리 셀들을 동시에 프로그램할 수 있기 때문에 프로그램 동작 속도 또한 빨라 질 수 있다.
도 4a는 본 발명의 제 2 실시예에 따른 플래시 메모리 소자를 나타낸 블록도 이다. 도 4b의 실시예에 따라 플래시 메모리 소자의 프로그램 동작시 메모리 셀 간의 간섭현상은 감소하였으나 하나의 셀 스트링과 하나의 페이지 버퍼가 대응되는 구성에 의하여 면적의 효율이 낮아질 수 있다. 따라서, 면적 효율을 증대시키고자 복수의 페이지 버퍼들을 공유하는 메모리 셀 어레이를 더 포함할 수 있다.
복수의 페이지 버퍼들(PB1~PBi)은 두 개의 메모리 셀 어레이들(100, 200)과 각각 쌍을 이룬다. 메모리 셀 어레이(100)는 복수의 셀 스트링들(S1~Si)을 포함하고, 페이지 버퍼들(PB1~PBi)을 중앙에 배치하고 서로 대칭되는 구조를 형성한다. 메모리 셀 어레이(200)는 복수의 셀 스트링들(L1~Li)을 포함한다. 이들 각각의 셀 어레이들(S1~Si, L1~Li)은 복수의 페이지 버퍼들(PB1~PBi)을 각각 하나씩 공유한다. 즉, 두 개의 셀 스트링들이 하나의 페이지 버퍼를 공유함으로써 칩의 면적을 보상할 수 있다. 이를 좀 더 상세히 설명하면 다음과 같다.
도 4b는 도 4a의 상세 회로도이다. 두 개의 메모리 셀 어레이(100, 200) 사이에 복수의 페이지 버퍼들(PB1~PBi)을 배열한다. 즉, 두 개의 메모리 셀 어레이(100, 200)는 복수의 페이지 버퍼들(PB1~PBi)을 중심으로 대칭되는 배열을 한다. 메모리 셀 어레이(100)는 복수의 셀 스트링들(S1~Si)을 포함한다. 복수의 셀 스트링들(S1~Si) 각각은 드레인 선택 트랜지스터(1DST1~1DSTi), 소스 선택 트랜지스 터(1SST1~1SSTi) 및 복수의 메모리 셀들(1F0~1Fk, 1G0~1Gk, ... 1H0~1Hk)을 포함한다. 메모리 셀 어레이(200)는 복수의 셀 스트링들(L1~Li)을 포함한다. 복수의 셀 스트링들(L1~Li) 각각은 드레인 선택 트랜지스터(2DST1~2DSTi), 소스 선택 트랜지스터(2SST1~2SSTi) 및 복수의 메모리 셀들(2F0~2Fk, 2G0~2Gk, ... 2H0~2Hk)을 포함한다. 페이지 버퍼와 셀 스트링 간에 접속되어 비트라인을 선택하는 복수의 NMOS 트랜지스터들(N1~Ni, P1~Pi)을 포함한다. 또한, 각각의 비트라인(BLe1~BLei, BLo1~BLoi)에 고전압을 인가시키는 복수의 NMOS 트랜지스터들(M1~Mi, R1~Ri)을 포함한다. 설명의 편의를 위하여 복수의 페이지 버퍼들(PB1~PBi) 중 하나의 페이지 버퍼(PB1) 및 이와 대응하는 셀 스트링들(S1, L1)의 예를 들어 설명하면 다음과 같다.
복수의 페이지 버퍼들(PB1~PBi)이 프로그램될 데이터를 각각 인가받으면 이븐 비트라인들(BLe1~BLei) 또는 오드 비트라인들(BLo1~BLoi) 중 어느 한쪽의 비트라인들을 선택하여 프로그램 동작을 수행하게 된다. 이는 이븐 비트라인 구역 및 오드 비트라인 구역의 NMOS 트랜지스터들(N1~Ni, P1~Pi) 중 턴 온 되는 NMOS 트랜지스터에 의해 결정된다. 만약 워드라인(1WL1)에 전압이 인가되어 메모리 셀들(1F1, 1G1, ... 1H1)이 선택되어 프로그램된다면, 반대편의 오드 메모리 셀들(2F1, 2G1, ... 2H1)은 동시에 프로그램되지 않는다. 이때, 프로그램되는 이웃하는 두 메모리 셀(1F1, 1G1)의 경우를 보면, 셀 스트링 방향 및 대칭 방향의 셀 간 간섭현상은 존재하게 되지만, 워드라인 방향의 셀 간 간섭현상은 제거된다. 이는 같은 워드라인(1WL1)을 공유하는 모든 메모리 셀들(1F1, 1G1, ... 1H1)이 동시에 프로그램되기 때문이다.
또한, 각각의 셀 스트링과 페이지 버퍼를 1대 1로 대응시켜 서로 독립적인 프로그램 동작을 수행할 수 있게 됨으로써 프로그램 속도가 향상될 수 있다. 다음의 표 1에 본 발명의 프로그램 방법과 종래의 프로그램 방법에 따른 값들을 비교해 보았다.
종래 본 발명 종래 본 발명
tech 52㎚ 45㎚
chip size 11*15.4=169㎟ 8.3*20.5=170㎟ 9.9*14=139㎟ 7.5*18.5=139㎟
page 4kB 8kB 4kB 8kB
interference "01" 0.41 0.14 0.45 0.16
"10" 0.41 0.28 0.45 0.3
"00" 0.41 0.14 0.45 0.16
PGM page PGM 521㎲ 521㎲ 536㎲ 536㎲
1 plane 6.3MB/s 10.5MB/s 6.1MB/s 10.3MB/s
2 plane 10.5MB/s 10.3MB/s
PGM disturb(NOP) 4 2 4 2
Vread 6.6V 6.0V 6.8V 6.0V
표 1에 제시된 값들은 이해를 돕기 위해 제시한 값이며, 본 발명은 상기 값에 한정되지 않음을 유의해야 한다.
먼저, 테크(tech)를 52나노(㎚) 및 45나노로 구분하여 종래와 본 발명을 비교하였다. 52나도 테크의 본 발명에 의하면, 칩(chip) 사이즈(size)는 증가 되지 않음을 알 수 있다. 워드라인에 로딩(loading)시 페이지(page)의 수를 두 배(8kB)로 증가시킬 수 있어 프로그램 동작을 향상시킬 수 있다. 종래의 간섭현상은 문턱전압 분포(01, 10, 00)에 따라 각각 0.41+0.41+0.41로 약 1.2의 값을 가졌으나 본 발명에 의한 간섭은 0.4+0.28+0.17로 0.56의 값을 가지게 되므로 약 절반으로 감소됨을 알 수 있다. 특히, 제품의 수율 확보에 가장 큰 장애가 되는 프로그램(PGM) 교란(disturb)을 약 절반으로 감소시킬 수 있으며, 독출 전압(Vread)을 감소시킬 수 있어 안정된 프로그램 동작을 수행할 수 있다.
또한, 45나노 테크에서도 52나노 테크와 유사하게 개선됨을 알 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기 기술한 플래시 메모리 소자 및 프로그램 방법에 의한 효과는 다음과 같다.
첫째, 워드라인을 공유하는 모든 메모리 셀들이 동시에 프로그램되므로 이웃하는 셀 간의 간섭 현상을 방지할 수 있다.
출째, 프로그램 교란 현상을 줄여 플래시 메모리 소자의 수율을 확보할 수 있다.
셋째, 두 개의 셀 스트링이 하나의 페이지 버퍼를 공유하므로 칩 사이즈 증가를 방지할 수 있다.

Claims (8)

  1. 복수의 메모리 스트링에 각각 연결된 비트라인을 모두 선택하는 단계;
    워드라인을 선택하는 단계;
    선택된 상기 워드라인에 연결된 모든 메모리 셀들에 하위 비트를 프로그램한 후 상위 비트를 프로그램하는 단계; 및
    상기 워드라인 선택 단계 및 상기 상위비트를 프로그램하는 단계를 반복하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  2. 데이터를 저장하는 복수의 메모리 셀들로 구성된 복수의 메모리 셀 스트링들; 및
    상기 복수의 메모리 셀 스트링들과 비트라인으로 각각 연결된 복수의 페이지 버퍼들을 포함하는 플래시 메모리 소자.
  3. 제 2 항에 있어서,
    상기 비트라인들에 각각 연결되며 제 1 신호에 따라 전원전압을 상기 비트라인으로 공급하기 위한 복수의 제 1 스위칭 소자들; 및
    상기 페이지 버퍼와 상기 비트라인간에 연결되며 제 2 신호에 응답하여 턴 온 또는 오프되는 복수의 제 2 스위칭 소자들을 포함하는 플래시 메모리 소자.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 스위칭 소자들은 NMOS 트랜지스터인 플래시 메모리 소자.
  5. 복수의 메모리 스트링으로 이루어진 제 1 메모리 그룹;
    상기 제 1 메모리 그룹과 동일한 구조를 갖는 제 2 메모리 그룹;
    상기 제 1 메모리 그룹의 메모리 스트링과 이븐 비트라인으로 연결되고, 상기 제 2 메모리 그룹의 메모리 스트링과 오드 비트라인으로 연결되며, 상기 제 1 또는 제 2 메모리 그룹의 메모리 스트링의 수와 동일한 수로 구성되는 페이지 버퍼 그룹을 포함하는 플래시 메모리 소자.
  6. 제 5 항에 있어서,
    상기 이븐 비트라인들에 각각 연결되며 제 1 신호에 따라 전원전압을 상기 이븐 비트라인으로 공급하기 위한 복수의 제 1 스위칭 소자들;
    상기 페이지 버퍼와 상기 이븐 비트라인간에 연결되며 제 2 신호에 응답하여 턴 온 또는 오프되는 복수의 제 2 스위칭 소자들;
    상기 오드 비트라인들에 각각 연결되며 제 3 신호에 따라 전원전압을 상기 오드 비트라인으로 공급하기 위한 복수의 제 3 스위칭 소자들;
    상기 페이지 버퍼와 상기 오드 비트라인간에 연결되며 제 4 신호에 응답하여 턴 온 또는 오프되는 복수의 제 4 스위칭 소자들을 포함하는 플래시 메모리 소자.
  7. 제 6 항에 있어서,
    상기 제 1 내지 제 4 스위칭 소자는 NMOS 트랜지스터인 플래시 메모리 소자.
  8. 복수의 메모리 스트링으로 이루어진 제1 메모리 그룹, 상기 제 1 메모리 그룹과 동일한 구조를 갖는 제 2 메모리 그룹 및 상기 제 1 메모리 그룹 또는 제 2 메모리 그룹의 메모리 스트링의 수와 동일한 수로 구성되는 페이지 버퍼 그룹을 포함하는 플래시 메모리 소자를 제공하는 단계;
    상기 제 1 또는 제 2 메모리 그룹의 모든 비트라인을 선택하는 단계;
    선택된 메모리 그룹의 워드라인을 선택하는 단계;
    상기 선택된 워드라인에 연결된 모든 메모리 셀에 하위 비트를 프로그램한 후 상위 비트를 프로그램하는 단계; 및
    상기 제 1 또는 제 2 메모리 그룹의 모든 비트라인을 선택하는 단계 내지 상위 비트를 프로그램하는 단계를 반복하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
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