CN114664363A - 用于编程验证操作的存储器装置 - Google Patents

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CN114664363A CN202111577082.2A CN202111577082A CN114664363A CN 114664363 A CN114664363 A CN 114664363A CN 202111577082 A CN202111577082 A CN 202111577082A CN 114664363 A CN114664363 A CN 114664363A
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Abstract

本申请涉及用于编程验证操作的存储器装置。存储器装置可包含：存储器单元阵列，其包含多个串联连接的存储器单元串；多个存取线；共同源极；多个数据线；多个屏蔽线；以及控制逻辑。每个存取线可连接到每个串联连接的存储器单元串的相应存储器单元的控制栅极。每个串联连接的存储器单元串可选择性地连接在所述共同源极与相应数据线之间。所述多个屏蔽线可与所述多个数据线交错。所述控制逻辑可经配置以实施对耦合到选定存取线的相应存储器单元的编程验证操作，所述编程验证操作包含感测每个数据线上的电压电平以确定耦合到所述选定存取线的每个相应存储器单元是否已被编程到所述相应存储器单元的目标电平。

Description

用于编程验证操作的存储器装置
相关申请
本申请要求2020年12月23日提交的第63/129,693号美国临时申请的权益，所述美国临时申请特此以全文引用的方式并入本文。
技术领域
本公开大体上涉及存储器，且具体地说，在一或多个实施例中，本公开涉及用于多层级编程验证操作的存储器装置。
背景技术
存储器(例如，存储器装置)通常在计算机或其它电子装置中提供为内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器已发展成用于广泛范围的电子应用的受欢迎的非易失性存储器来源。快闪存储器通常使用支持高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅或电荷阱)或其它物理现象(例如，相变或偏振)进行编程(这通常被称作写入)，存储器单元的阈值电压(Vt)的改变会确定每个存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的使用在持续扩增。
NAND快闪存储器是常用类型的快闪存储器装置，如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常，用于NAND快闪存储器的存储器单元阵列经布置以使得阵列中的一行中的每个存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包含在一对选择门之间(例如在源极选择晶体管与漏极选择晶体管之间)串联连接在一起的存储器单元串(通常被称为NAND串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，如列位线。在存储器单元串与源极之间和/或在存储器单元串与数据线之间使用多于一个选择门的变型是已知的。
在对存储器进行编程时，存储器单元一般可被编程为通常称为单层级单元(SLC)或多层级单元(MLC)的存储器单元。SLC可使用单个存储器单元来表示一个数字(例如，一位)数据。举例来说，在SLC中，2.5V的Vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5V的Vt可指示经擦除单元(例如，表示逻辑1)。举例来说，SLC中的经擦除状态可由小于或等于0V的任何阈值电压表示，而经编程数据状态可由大于0V的任何阈值电压表示。
MLC使用多于两个的Vt范围，其中每个Vt范围指示不同数据状态。如通常已知，例如死区(dead space)的裕量(例如，某一伏数)可分开相邻Vt范围，例如，以促进数据状态之间的区分。多层级单元可通过将位模式指派到特定Vt范围来利用传统非易失性存储器单元的模拟性质。虽然MLC通常使用存储器单元来表示二进制数的数据状态(例如，4、8、16、...)中的一个数据状态，但操作为MLC的存储器单元可用于表示非二进制数的数据状态。举例来说，在MLC使用三个Vt范围的情况下，两个存储器单元可用于共同地表示八个数据状态中的一个数据状态。
在对MLC存储器进行编程时，通常使用多于一个遍次来编程数据值，例如，在每个遍次中编程一或多个数字。举例来说，在四层级MLC(通常简单地称为MLC)中，可在第一遍次中将通常称作下部页(lower page，LP)数据的例如最低有效位(LSB)的第一数字编程到存储器单元，由此产生两个(例如，第一和第二)阈值电压范围。随后，可在第二遍次中将通常称作上部页(upper page，UP)数据的例如最高有效位(MSB)的第二数字编程到存储器单元，通常将在第一阈值电压范围中的那些存储器单元的某一部分移动到第三阈值电压范围中，且将在第二阈值电压范围中的那些存储器单元的某一部分移动到第四阈值电压范围中。类似地，八层级MLC(通常称作TLC)可表示包含以下的三个位的位模式：第一数字，例如，最低有效位(LSB)或下部页(LP)数据；第二数字，例如，上部页(UP)数据；以及第三数字，例如，最高有效位(MSB)或额外页(extra page，XP)数据。在对TLC进行操作时，可在第一遍次中将LP数据编程到存储器单元，从而产生两个阈值电压范围，继而在第二遍次中将UP数据和XP数据编程到存储器单元，从而产生八个阈值电压范围。类似地，十六层级MLC(通常称作QLC)可表示四个位的位模式，且32层级MLC(通常称作PLC)可表示五个位的位模式。
在编程验证操作期间，感测正编程的存储器单元的阈值电压以确定所述存储器单元是否已被编程到其目标阈值电压。通常，对于MLC存储器，对每个阈值电压(例如，电平)的感测操作用于确定存储器单元是否已被编程到其目标阈值电压。随着层级的数目增大，在编程验证操作期间的这些感测操作的数目也可能增大，由此增加存储器单元的总体编程时间。
发明内容
在一个方面，本申请涉及一种存储器装置，其包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个存取线，所述多个存取线中的每个存取线连接到所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串的相应存储器单元的控制栅极；共同源极；多个数据线，其中所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串选择性地电连接在所述共同源极与所述多个数据线中的相应数据线之间；多个屏蔽线，其与所述多个数据线交错；以及控制逻辑，其经配置以实施对耦合到所述多个存取线中的选定存取线的相应存储器单元的编程验证操作，所述编程验证操作包括：将所述多个屏蔽线充电到第一电压电平；在所述多个屏蔽线充电到所述第一电压电平的情况下将所述共同源极充电到第二电压电平；将所述选定存取线充电到第三电压电平；在所述共同源极充电到所述第二电压电平且所述选定存取线充电到所述第三电压电平的情况下，将所述多个屏蔽线放电到小于所述第一电压电平的第四电压电平；以及感测所述多个数据线中的每个数据线上的电压电平以确定耦合到所述选定存取线的每个相应存储器单元是否已被编程到所述相应存储器单元的目标电平。
在另一方面，本申请涉及一种存储器装置，其包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个存取线，所述多个存取线中的每个存取线连接到所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串的相应存储器单元的控制栅极；共同源极；多个数据线，其中所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串选择性地电连接在所述共同源极与所述多个数据线中的相应数据线之间；屏蔽板，其与所述多个数据线相邻；以及控制逻辑，其经配置以实施对耦合到所述多个存取线中的选定存取线的相应存储器单元的编程验证操作，所述编程验证操作包括：将所述屏蔽板充电到第一电压电平；在所述屏蔽板充电到所述第一电压电平的情况下将所述共同源极充电到第二电压电平；将所述选定存取线充电到第三电压电平；在所述共同源极充电到所述第二电压电平且所述选定存取线充电到所述第三电压电平的情况下，将所述屏蔽板放电到小于所述第一电压电平的第四电压电平；以及感测所述多个数据线中的每个数据线上的电压电平以确定耦合到所述选定存取线的每个相应存储器单元是否已被编程到所述相应存储器单元的目标电平。
在另一方面，本申请涉及一种存储器装置，其包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个存取线，所述多个存取线中的每个存取线连接到所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串的相应存储器单元的控制栅极；共同源极；多个数据线，其包括偶数数据线和奇数数据线，其中所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串选择性地电连接在所述共同源极与所述多个数据线中的相应数据线之间；以及控制逻辑，其经配置以实施对耦合到所述多个存取线中的选定存取线和相应偶数数据线的相应存储器单元的编程验证操作，所述编程验证操作包括：将所述奇数数据线充电到第一电压电平；在所述奇数数据线充电到所述第一电压电平的情况下将所述共同源极充电到第二电压电平；将所述选定存取线充电到第三电压电平；在所述共同源极充电到所述第二电压电平且所述选定存取线充电到所述第三电压电平的情况下，将所述奇数数据线放电到小于所述第一电压电平的第四电压电平；以及感测每个偶数数据线上的电压电平以确定耦合到所述选定存取线和所述相应偶数数据线的每个相应存储器单元是否已被编程到所述相应存储器单元的目标电平。
在另一方面，本申请涉及一种存储器装置，其包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个存取线，所述多个存取线中的每个存取线连接到所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串的相应存储器单元的控制栅极；共同源极；多个数据线，其中所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串选择性地电连接在所述共同源极与所述多个数据线中的相应数据线之间；以及控制逻辑，其经配置以实施对耦合到所述多个存取线中的选定存取线的相应存储器单元的编程验证操作，所述编程验证操作包括：将所述选定存取线偏置到第一电压电平；在将所述选定存取线的所述偏置维持在所述第一电压电平的同时，感测所述多个数据线中的每个数据线上的电压电平；以及将所述多个数据线中的每个数据线上感测到的所述电压电平与至少三个目标电平相比较以确定耦合到所述选定存取线的每个相应存储器单元是否已被编程到所述至少三个目标电平中的一者。
附图说明
图1是根据实施例的作为电子系统的部分与处理器通信的存储器的简化框图。
图2A-2C是可用在参考图1所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3描绘根据实施例的TLC存储器的存储器单元群。
图4是可在参考图1描述的类型的存储器中使用的存储器单元阵列的一部分的示意图。
图5是可在参考图1描述的类型的存储器中使用的存储器单元阵列的一部分的示意图。
图6描绘根据实施例的在编程验证操作期间连接到被编程到不同阈值电压的选定存储器单元的数据线上的电压。
图7描绘根据另一实施例的在编程验证操作期间连接到被编程到不同阈值电压的选定存储器单元的数据线上的电压。
图8是根据实施例的描绘将选定TLC存储器单元编程到目标阈值电压的编程操作的一部分的定时图。
图9A和9B是可用在参考图1所描述的类型的存储器中的存储器单元阵列的一部分的示意图。
图10A和10B描绘根据其它实施例的在编程验证操作期间连接到被编程到不同阈值电压的选定存储器单元的数据线上的电压。
图11A-11E是根据实施例的描绘在编程验证操作期间施加到屏蔽线、屏蔽板或未选数据线的电压电平的波形。
图12是根据实施例的操作存储器的方法的流程图。
图13是根据另一实施例的操作存储器的方法的流程图。
图14是根据另一实施例的操作存储器的方法的流程图。
图15是根据另一实施例的操作存储器的方法的流程图。
具体实施方式
在以下详细描述中，参考形成本发明的一部分的附图，且在图中借助于说明展示具体实施例。在图中，遍及若干视图，相似的参考标号描述基本上类似的组件。在不脱离本公开的范围的情况下可利用其它实施例，且可作出结构、逻辑和电性改变。因此，不应按限制性意义来看待以下详细描述。
举例来说，本文中所使用的术语“半导体”可指一层材料、晶片或衬底，且包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层，以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前工艺步骤在基底半导体结构中形成区/结，且术语半导体可包含含有此类区/结的底层。
除非另外从上下文显而易见，否则如本文中所使用的术语“导电(conductive)”以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)是指电学上的导电。类似地，除非另外从上下文显而易见，否则如本文中所使用的术语“连接(connecting)”以及其各种相关形式，例如connect、connected、connection等，是指电连接。
在本文中认识到，即使在值可能预期相等的情况下，工业处理和操作的可变性和准确性仍可能会引起与其预期值的差异。这些可变性和准确性将通常取决于在集成电路装置的制造和操作中使用的技术。因此，如果值预期相等，则不论其所得值如何，都认为那些值相等。
图1是根据实施例的作为呈电子系统形式的第三设备的部分与呈处理器130的形式的第二设备通信的呈存储器(例如，存储器装置)100的形式的第一设备的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等。处理器130，例如存储器装置100外部的控制器，可以是存储器控制器或其它外部主机装置。
存储器装置100包含可逻辑上布置成行和列的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(通常被称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(通常被称为位线)。单个存取线可与存储器单元的多于一个逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程为至少两个目标数据状态中的一者。
提供行解码电路系统108和列解码电路系统110以解码地址信号。接收地址信号且对其进行解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路系统112以管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路系统112和行解码电路系统108以及列解码电路系统110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和控制逻辑116进行通信以锁存传入命令。
控制器(例如，在存储器装置100内部的控制逻辑116)响应于所述命令而控制对存储器单元阵列104的存取，且可为外部处理器130生成状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，感测操作[其可包含读取操作和验证操作]、编程操作和/或擦除操作)。控制逻辑116与行解码电路系统108和列解码电路系统110通信，以响应于地址而控制行解码电路系统108和列解码电路系统110。控制逻辑116可包含指令寄存器128，其可表示用于存储计算机可读指令的计算机可用存储器。对于一些实施例，指令寄存器128可表示固件。替代地，指令寄存器128可表示存储器单元阵列104的存储器单元的分组，例如预留的存储器单元块。
控制逻辑116还可与高速缓冲寄存器118通信。在存储器单元阵列104忙于分别写入或读取其它数据时，高速缓冲寄存器118锁存如由控制逻辑116引导的传入或传出数据以暂时存储数据。在编程操作(例如，写入操作)期间，数据可从高速缓冲寄存器118传送到数据寄存器120以用于传送到存储器单元阵列104；随后可将新数据从I/O控制电路系统112锁存在高速缓冲寄存器118中。在读取操作期间，可将数据从高速缓冲寄存器118传送到I/O控制电路系统112以用于输出到外部处理器130；随后可将新数据从数据寄存器120传送到高速缓冲寄存器118。高速缓冲寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成所述页缓冲器的一部分)。页缓冲器还可包含感测装置(图1中未展示)以例如通过感测连接到存储器单元阵列104的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路系统112和控制逻辑116通信以锁存状态信息以用于输出到处理器130。
存储器装置100通过控制链路132在控制逻辑116处从处理器130接收控制信号。控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#和写入保护WP#。取决于存储器装置100的性质，还可通过控制链路132接收额外或替代的控制信号(未展示)。存储器装置100通过复用的输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且通过I/O总线134将数据输出到处理器130。
举例来说，可在输入/输出(I/O)控制电路系统112处通过I/O总线134的I/O引脚[7:0]接收命令，且接着可将所述命令写入到命令寄存器124中。可在输入/输出(I/O)控制电路系统112处通过I/O总线134的I/O引脚[7:0]接收地址，且随后可将所述地址写入到地址寄存器114中。可在I/O控制电路系统112处通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，且随后可将所述数据写入到高速缓冲寄存器118中。随后可将数据写入到数据寄存器120中以用于编程存储器单元阵列104。对于另一实施例，可省略高速缓冲寄存器118，且可将数据直接写入到数据寄存器120中。还可通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。虽然可参考I/O引脚，但所述I/O引脚可包含通过外部装置(例如，处理器130)实现到存储器装置100的电连接的任何导电节点，例如常用的导电垫或导电凸块。
所属领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能可能不必分离到集成电路装置的不同组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能。
另外，尽管根据各种信号的接收和输出的流行惯例描述了特定I/O引脚，但应注意，可在各种实施例中使用其它组合或其它数目的I/O引脚(或其它I/O节点结构)。
图2A是可在参考图1描述的类型的存储器中例如用作存储器单元阵列104的一部分的例如NAND存储器阵列的存储器单元阵列200A的一部分的示意图。存储器阵列200A包含存取线(例如，字线)2020到202N和数据线(例如，位线)2040到204M。存取线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性等导电类型以例如形成p阱，或具有n型导电性以例如形成n阱。
存储器阵列200A可布置成行(各自对应于存取线202)和列(各自对应于数据线204)。每个列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一者。每个NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。存储器单元2080到208N可包含旨在用于存储数据的存储器单元，且还可包含并非旨在用于存储数据的其它存储器单元，例如虚设存储器单元。虚设存储器单元通常不可由存储器的用户存取，且替代地，通常并入到串联连接的存储器单元串中以获得众所周知的操作优点。
每个NAND串206中的存储器单元208可串联连接在选择门210(例如，场效应晶体管)(例如选择门2100到210M中的一者(例如，其可为源极选择晶体管，通常被称为选择门源极))与选择门212(例如，场效应晶体管)(例如，选择门2120到212M中的一者(例如，其可为漏极选择晶体管，通常被称为选择门漏极))之间。选择门2100到210M可共同地连接到选择线214，例如源极选择线(SGS)，且选择门2120到212M可共同地连接到选择线215，例如漏极选择线(SGD)。虽然描绘为传统的场效应晶体管，但选择门210和212可利用与存储器单元208类似(例如，相同)的结构。选择门210和212可表示串联连接的多个选择门，其中串联的每个选择门经配置以接收相同或独立的控制信号。
每个选择门210的源极可连接到共同源极216。每个选择门210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择门2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每个选择门210可经配置以选择性地将对应NAND串206连接到共用源极216。每个选择门210的控制栅极可连接到选择线214。
每个选择门212的漏极可连接到对应NAND串206的数据线204。举例来说，选择门2120的漏极可连接到用于对应NAND串2060的数据线2040。每个选择门212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择门2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每个选择门212可经配置以将对应NAND串206选择性地连接到对应数据线204。每个选择门212的控制栅极可连接到选择线215。
图2A中的存储器阵列可以是准二维存储器阵列，且可具有大体上平面结构，例如，其中共同源极216、NAND串206和数据线204在大体上平行平面中延伸。替代地，图2A中的存储器阵列可以是三维存储器阵列，例如，其中NAND串206可基本上垂直于含有共同源极216的平面且基本上垂直于含有数据线204的平面而延伸，含有数据线的所述平面可基本上平行于含有共同源极216的平面。
如图2A中所展示，存储器单元208的典型构造包含可(例如，通过阈值电压的改变)确定存储器单元的数据状态的数据存储结构234(例如，浮动栅、电荷阱或经配置以存储电荷的其它结构)，以及控制栅极236。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208还可具有限定的源极/漏极(例如，源极)230和限定的源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情况下形成)存取线202。
存储器单元208的列可以是NAND串206或选择性地连接到给定数据线204的多个NAND串206。存储器单元208的行可以是共同地连接到给定存取线202的存储器单元208。存储器单元208的行可以(但未必)包含共同地连接到给定存取线202的所有存储器单元208。存储器单元208的行可通常划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含每隔一个地共同连接到给定存取线202的存储器单元208。举例来说，共同地连接到存取线202N且选择性地连接到偶数数据线204(例如，数据线2040、2042、2044等)的存储器单元208可以是一个物理页的存储器单元208(例如，偶数存储器单元)，而共同地连接到存取线202N且选择性地连接到奇数数据线204(例如，数据线2041、2043、2045等)的存储器单元208可以是另一物理页的存储器单元208(例如，奇数存储器单元)。虽然数据线2043-2045未明确描绘于图2A中，但从图显而易见，存储器单元阵列200A的数据线204可从数据线2040到数据线204M连续地编号。共同地连接到给定存取线202的存储器单元208的其它分组也可限定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定存取线的所有存储器单元可视为一个物理页的存储器单元。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元的物理页(例如，存储器单元的上部页或下部页)的部分(在一些实施例中，其可仍为整个行)可被视为存储器单元的逻辑页。存储器单元块可包含经配置以一起擦除的那些存储器单元，例如连接到存取线2020-202N的所有存储器单元(例如，共享共同存取线202的所有NAND串206)。除非明确地区分，否则对存储器单元页的参考在本文中是指存储器单元的逻辑页的存储器单元。
虽然结合NAND快闪论述了图2A的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS或经配置以存储电荷的其它数据存储结构)和其它架构(例如，AND阵列、NOR阵列等)。
图2B是可在参考图1所描述的类型的存储器中例如用作存储器单元阵列104的一部分的存储器单元阵列200B的一部分的另一示意图。图2B中的相同编号元件对应于关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入可包含半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，其可以是漏极选择晶体管，通常被称为选择门漏极)选择性地连接到数据线2040到204M，且通过选择晶体管210(例如，其可以是源极选择晶体管，通常被称为选择门源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一数据线204。NAND串206的子集可通过使选择线2150到215K偏置以选择性地激活各自在NAND串206与数据线204之间的特定选择晶体管212来连接到其相应数据线204。可通过使选择线214偏置来激活选择晶体管210。每个存取线202可连接到存储器阵列200B的多行存储器单元。通过特定存取线202彼此共同地连接的多行存储器单元可统称为层。
三维NAND存储器阵列200B可形成于外围电路系统226上。外围电路系统226可表示用于存取存储器阵列200B的各种电路系统。外围电路系统226可包含互补电路元件。举例来说，外围电路系统226可包含形成于同一半导体衬底上的n沟道和p沟道晶体管两者，这种工艺通常被称为CMOS或互补金属氧化物半导体。尽管由于集成电路制造和设计的进步，CMOS常常不再利用严格的金属氧化物半导体构造，但为了方便起见保留CMOS命名。
图2C是可在参考图1描述的类型的存储器中例如用作存储器单元阵列104的一部分的存储器单元阵列200C的一部分的另一示意图。图2C中的相同编号元件对应于关于图2A提供的描述。存储器单元阵列200C可包含如图2A中所描绘的串联连接的存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)以及源极216。举例来说，存储器单元阵列200A的一部分可以是存储器单元阵列200C的一部分。图2C描绘将NAND串206分组为存储器单元块250，例如存储器单元块2500到250L。存储器单元块250可以是可在单个擦除操作中一起擦除的存储器单元208的分组，有时称作擦除块。每个存储器单元块250可包含共同地与单个选择线215(例如选择线2150)相关联的那些NAND串206。存储器单元块2500的源极216可以是与存储器单元块250L的源极216相同的源极。举例来说，每个存储器单元块2500到250L可选择性地共同连接到源极216。一个存储器单元块250的存取线202以及选择线214和215可能分别与存储器单元块2500到250L中的任何其它存储器单元块的存取线202以及选择线214和215没有直接连接。
数据线2040到204M可连接(例如，选择性地连接)到缓冲器部分240，所述缓冲器部分可以是存储器的数据缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，存储器单元块2500到250L的集合)。缓冲器部分240可包含用于感测相应数据线204上指示的数据值的感测电路(图2C中未展示)。
虽然图2C的存储器单元块250描绘每存储器单元块250仅一个选择线215，但存储器单元块250可包含共同地与多于一个选择线215相关联的那些NAND串206。举例来说，存储器单元块2500的选择线2150可对应于图2B的存储器阵列200B的选择线2150，且图2C的存储器阵列200C的存储器单元块还可包含与图2B的选择线2151到215K相关联的那些NAND串206。在具有与多个选择线215相关联的NAND串206的此类存储器单元块250中，共同地与单个选择线215相关联的那些NAND串206可称作存储器单元子块。每个此类存储器单元子块可响应于其相应选择线215而选择性地连接到缓冲器部分240。
图3描绘根据实施例的存储器的存储器单元群300。为简单起见，图3和之后的图4-10A将假定用于TLC存储器单元的编程操作，所述TLC存储器单元例如使用八个阈值电压范围来表示数据状态L0、L1、L2、L3、L4、L5、L6和L7的八层级存储器单元，每个阈值电压范围表示对应于三个数字的位模式的数据状态。虽然参考TLC存储器单元进行论述，但对较低存储密度存储器单元(例如SLC(两个数据状态))或较高存储密度存储器单元(例如QLC(16个数据状态)或PLC(32个数据状态)存储器单元)执行的编程操作同样适用。
在此实例中，存储器单元群310可以是经擦除存储器单元且表示逻辑数据值‘111’，存储器单元群311可表示逻辑数据值‘011’，存储器单元群312可表示逻辑数据值‘001’，存储器单元群313可表示逻辑数据值‘101’，存储器单元群314可表示逻辑数据值‘100’，存储器单元群315可表示逻辑数据值‘000’，存储器单元群316可表示逻辑数据值‘010’，且存储器单元群317可表示逻辑数据值‘110’，其中最右边的数字可表示具有在其相应存储器单元群的阈值电压范围内的阈值电压的存储器单元的下部页数据，中间的数字可表示所述存储器单元的上部页数据，且最左边的数字可表示所述存储器单元的额外页数据。尽管提供二进制表示的特定实例，但实施例可使用位模式的其它布置来表示各种数据状态。
图4是可在参考图1描述的类型的存储器中例如用作存储器单元阵列104的一部分的存储器单元阵列320的一部分的示意图。图4中的相同编号元件对应于关于图2A提供的描述。图4描绘在编程验证操作期间连接到选定存取线202N的四个选定存储器单元208N,0到208N,3。虽然为简单起见，图4包含四个选定存储器单元，但在其它实施例中，可选择任何数目的存储器单元，例如一个物理页的存储器单元。在编程验证操作期间，选定存储器单元208N,0到208N,3电连接到共同源极216(例如，经由每个相应NAND串2060到2063内的其它未选存储器单元以及相应已激活选择门2100到2103，如图2A中所描绘)。选定存储器单元208N,0到208N,3还电连接到相应数据线2040到2043(例如，经由相应已激活选择门2120到2123)。
存储器单元阵列还可包含与数据线2040到2043交错的多个屏蔽线3220到3223。屏蔽线3220到3223和数据线2040到2043可布置在存储器装置内的同一平面中。屏蔽线3220到3223分别电容耦合到数据线2040到2043。每个数据线204还电容耦合到相邻数据线。数据线(例如，2041)与屏蔽线(例如，3221)之间的电容耦合比大于第一数据线(例如，2041)与第二数据线(例如，2042)之间的电容耦合比。在一个实例中，第一数据线与第二(例如，相邻)数据线之间的电容耦合比可在1％与20％之间的范围内，且数据线与屏蔽线之间的电容耦合比可在70％与90％之间的范围内。在其它实例中，第一数据线与第二数据线之间的电容耦合比以及数据线与屏蔽线之间的电容耦合比可在其它合适的范围内。
每个选定存储器单元208N,0到208N,3可被编程到不同电平，即阈值电压。举例来说，存储器单元208N,0可被编程到对应于电平L1的第一阈值电压，存储器单元208N,1可被编程到对应于电平L2的第二阈值电压，存储器单元208N,2可被编程到对应于电平L3的第三阈值电压，且存储器单元208N,3可被编程到对应于电平L4的第四阈值电压。在编程验证操作期间，共同源极216可被偏置到第一电压(例如，Vcc)，且选定存取线202N可被偏置到第二电压(例如，与电平L4的编程验证阈值电压相等的电压)。
图5是可在参考图1描述的类型的存储器中例如用作存储器单元阵列104的一部分的存储器单元阵列330的一部分的示意图。存储器单元阵列330类似于先前参考图4描述和说明的存储器单元阵列320，不同之处在于，在存储器单元阵列330中，屏蔽板332可代替屏蔽线3220到3223使用。另外，多个气隙3340到3343可与数据线2040到2043交错。气隙3340到3343和数据线2040到2043可布置在存储器装置内的同一平面中。屏蔽板332可布置在存储器装置的第一平面中，且数据线2040到2043可布置在存储器装置的第二平面中，所述第二平面平行于所述第一平面。所述第一平面可在所述第二平面上方。
屏蔽板332电容耦合到每个数据线2040到2043。每个数据线204还如先前所描述电容耦合到相邻数据线。每个数据线2040到2043与屏蔽线332之间的电容耦合比大于第一数据线(例如，2041)与第二数据线(例如，2042)之间的电容耦合比。在一个实例中，第一数据线与第二(例如，相邻)数据线之间的电容耦合比可在1％与20％之间的范围内，且每个数据线与屏蔽板332之间的电容耦合比可在70％与90％之间的范围内。在其它实例中，第一数据线与第二数据线之间的电容耦合比以及每个数据线与屏蔽板之间的电容耦合比可在其它合适的范围内。
图6描绘根据实施例的在编程验证操作期间连接到被编程到不同阈值电压的选定存储器单元的数据线上的电压。在编程验证操作期间可使用源极跟随器感测方法，其中存储器单元阵列如参考图4和5所描述而偏置。在编程验证操作期间，共同源极被偏置到第一电压(例如，Vcc)，且选定存取线被偏置到第二电压(例如，大于或等于被感测的目标阈值电压的电压)。在此实例中，说明了连接到七个选定存储器单元的七个数据线上的电压，每个选定存储器单元具有对应于电平L0、L1、L2、L3、L4、L5和L6的不同阈值电压。然而，在其它实施例中，选定存储器单元可包含多于七个电平或少于七个电平。
在编程验证操作期间，每个数据线上的电压从参考电压(例如，Vss)开始，且随后通过选定存储器单元预充电，使得指示选定存储器单元的阈值电压的电压出现在数据线上。即，施加到选定存取线的电压减去选定存储器单元的阈值电压在相应数据线上出现，而不存在因相邻数据线之间或每个数据线与相邻屏蔽线或屏蔽板之间的电容耦合所致的任何过耦合或欠耦合(up or down coupling)。因此，在此实例中，出现在每个数据线上的电压在由轨迹346指示的用于被编程到电平L6(或未展示的电平L7)的(由于阈值电压高于施加于选定存取线的电压而)关断的选定存储器单元的参考电压(例如，Vss)与由轨迹340指示的施加于被编程到具有最低阈值电压(例如，0V)的电平L0的选定存储器单元的共同源极的电压之间变化。被编程到电平L1的选定存储器单元的数据线上的电压由轨迹341指示。被编程到电平L2的选定存储器单元的数据线上的电压由轨迹342指示。被编程到电平L3的选定存储器单元的数据线上的电压由轨迹343指示。被编程到电平L4的选定存储器单元的数据线上的电压在344处指示。被编程到电平L5的选定存储器单元的数据线上的电压在345处指示。
然而，归因于相邻数据线之间的电容耦合，如例如由连接到被编程到电平L0的选定存储器单元的数据线与连接到被编程到电平L6的选定存储器单元的相邻数据线之间的电容器354所指示，如由箭头350所指示，在连接到被编程到电平L6的选定存储器单元的数据线上出现的电压增大，如由虚线轨迹352所指示。数据线上的电压的增大对应于电容耦合比，且可能导致感测到的存储器单元阈值电压误差。举例来说，如果相邻数据线之间的电容耦合比等于10％，且连接到被编程到电平L0的选定存储器单元的数据线上的电压被预充电到2.5V，则连接到被编程到电平L6的选定存储器单元的数据线上的电压可增大250mV。数据线上的电压的这种增大可能会降低感测选定存储器单元的电平的准确性。虽然说明连接到被编程到电平L0和L6的选定存储器单元的相邻数据线之间的一个实例，但电容耦合效应适用于连接到被编程到不同电平的选定存储器单元的任何相邻数据线。如下文参考图7所描述，本文公开的实施例解决相邻数据线之间的电容耦合效应以改进感测准确性。
图7描绘根据用以改进感测准确性的另一实施例的在编程验证操作期间连接到被编程到不同阈值电压的选定存储器单元的数据线上的电压。为了改进感测准确性，可利用屏蔽线或屏蔽板与数据线之间的电容耦合来减小因相邻数据线之间的电容耦合所致的感测到的存储器单元阈值电压误差。轨迹360指示施加到屏蔽线(例如，图4的322)或屏蔽板(例如，图5的332)的电压。在此实例中，在编程验证操作期间，在时间t0与t1之间，将屏蔽线或屏蔽板充电到第一电压电平，如362处所指示。第一电压电平在参考电压(例如，Vss)与施加到共同源极的电压(例如，Vcc)之间，例如(Vss+Vcc)/2。
在时间t1之后，在将屏蔽线或屏蔽板充电到第一电压电平362的情况下，数据线通过选定存储器单元预充电，如参考图6所描述。在时间t2与时间t3之间，将屏蔽线或屏蔽板放电到如364处所指示的第二电压电平。第二电压电平364小于第一电压电平362。归因于每个数据线与屏蔽线或屏蔽板之间的电容耦合，每个数据线上的电压也减小。在连接到被编程到电平L0的选定存储器单元的数据线与连接到被编程到电平L6的选定存储器单元的数据线之间的电容耦合的实例中，连接到被编程到电平L6的选定存储器单元的数据线上的电压如由轨迹352指示也减小。在时间t3之后，将数据线重新预充电。然而，归因于相邻数据线之间的电容耦合，连接到被编程到电平L6的选定存储器单元的数据线上的电压的增大在时间t3之后保持得比在时间t2之前低，由此抑制感测到的存储器单元阈值电压误差。可对屏蔽线或屏蔽板上的电压进一步放电以进一步抑制感测到的存储器单元阈值电压误差。
在特定实例中，相邻数据线之间的电容耦合比可为10％，每个数据线与屏蔽线或屏蔽板之间的电容耦合比可为80％，且连接到被编程到电平L0的选定存储器单元的数据线上的电压可被预充电到2.5V。因此，连接到被编程到电平L6的选定存储器单元的数据线上的电压可在时间t2之前增大250mV，如由轨迹352所指示。可将屏蔽线或屏蔽板充电到1.5V。屏蔽线或屏蔽板可随后在时间t2与t3之间向下驱动300mV，使得第二电压364等于1.2V。因此，每个数据线上的电压在时间t2与t3之间将减小300mV乘以80％，即，240mV。随后，每个数据线在时间t3之后被重新预充电240mV。因此，连接到被编程到电平L6的选定存储器单元的数据线增大240mV乘以10％，即，24mV。因此，由相邻数据线之间的电容耦合所致的感测到的存储器单元阈值电压误差从250mV(在时间t2之前)抑制降到24mV(在时间t3之后)。
图8是根据实施例的描绘将选定TLC存储器单元编程到对应于阈值电压V0到V7的目标电平L0到L7的编程操作的一部分的定时图。一旦选定存储器单元已被编程到其目标电平，就禁止存储器单元进一步编程。在时间t0之前，可擦除被选定用于编程的存储器单元，使得选定存储器单元各自具有对应于电平L0的阈值电压V0。在时间t0，将第一编程脉冲施加于连接到选定存储器单元的控制栅极的选定存取线。在第一编程脉冲之后，如参考图7所描述执行编程验证操作以验证选定存储器单元的目标群是否已被编程到电平L1。对于此编程验证操作，施加到选定存取线的电压可等于电平L4的阈值电压V4。在时间t1，将例如高于第一编程脉冲的第二编程脉冲施加于连接到选定存储器单元的控制栅极的选定存取线。在第二编程脉冲之后，执行编程验证操作以验证选定存储器单元的目标群是否已被编程到电平L1或L2。对于此编程验证操作，施加到选定存取线的电压可等于电平L4的阈值电压V4。
在时间t2，将例如高于第二编程脉冲的第三编程脉冲施加于连接到选定存储器单元的控制栅极的选定存取线。在第三编程脉冲之后，执行编程验证操作以验证选定存储器单元的目标群是否已被编程到电平L2、L3或L4。对于此编程验证操作，施加到选定存取线的电压可等于电平L4的阈值电压V4。在时间t3，将例如高于第三编程脉冲的第四编程脉冲施加于连接到选定存储器单元的控制栅极的选定存取线。在第四编程脉冲之后，执行编程验证操作以验证选定存储器单元的目标群是否已被编程到电平L2、L3、L4或L5。对于此编程验证操作，施加到选定存取线的电压可等于电平L5的阈值电压V5。在时间t4，将例如高于第四编程脉冲的第五编程脉冲施加于连接到选定存储器单元的控制栅极的选定存取线，且重复过程，直到选定存储器单元已被编程到其目标电平为止。
可基于在编程验证操作期间待感测的阈值电压而选择在每个编程验证操作期间施加于选定存取线的电压。在此实例中，如380处所指示，可感测每个数据线上的电压电平以确定耦合到选定存取线的每个相应存储器单元是否已被编程到相应存储器单元的选定目标电平，所述选定目标电平在施加于选定存取线的电压电平与施加于选定存取线的电压电平减去施加于共同源极的电压电平(例如Vcc)之间的范围内。因此，施加于选定存取线的电压电平V5可用于验证被编程到电平L2、L3、L4或L5而非电平L0或L1的存储器单元的阈值电压。同样，施加于选定存取线的电压电平V7可用于验证被编程到电平L4、L5、L6或L7而非电平L0、L1、L2或L3的存储器单元的阈值电压。与用于编程验证操作的其中针对待感测的每个电平改变施加于选定存取线的电压电平的先前方法相比，在如本文所公开的编程验证操作期间施加于选定存取线的电压电平对于感测多个电平(例如，三个或更多个电平)来说是恒定的。因此，每个编程验证操作的周期减小，使得将选定存储器单元编程到其目标电平的总编程时间减少。
图9A是可在参考图1描述的类型的存储器中例如用作存储器单元阵列104的一部分的存储器单元阵列400的一部分的示意图。图9A中的相同编号元件对应于关于图2A和4提供的描述。在此实例中，连接到偶数数据线2040和2042的存储器单元与连接到奇数数据线2041和2043的存储器单元分开编程。因此，选择偶数数据线2040和2042且未选奇数数据线2041和2043以对连接到偶数数据线2040和2042的存储器单元进行编程。同样，选择奇数数据线2041和2043且未选偶数数据线2040和2042以对连接到奇数数据线2041和2043的存储器单元进行编程。在此实施例中，未选数据线用于抑制归因于选定数据线之间而非先前描述的屏蔽线或屏蔽板之间的电容耦合所致的感测到的存储器单元阈值电压误差。
选定数据线电容耦合到相邻选定数据线。选定数据线(例如，2040)与相邻选定数据线(例如，2042)之间的电容耦合比小于选定数据线(例如，2040)与未选数据线(例如，2041)之间的电容耦合比。在一个实例中，相邻选定数据线之间的电容耦合比可在1％与20％之间的范围内，且选定数据线与未选数据线之间的电容耦合比可在70％与90％之间的范围内。在其它实例中，相邻选定数据线之间的电容耦合比和选定数据线与未选数据线之间的电容耦合比可在其它合适的范围内。
图9A描绘在编程验证操作期间连接到选定存取线202N的四个存储器单元208N,0到208N,3，其中选择偶数存储器单元208N,0和208N,2或奇数存储器单元208N,1和208N,3进行编程。在此实例中，假定选择偶数存储器单元208N,0和208N,2进行编程。虽然为简单起见，图9A包含两个选定存储器单元，但在其它实施例中，可选择任何数目的存储器单元，例如一个物理页的存储器单元。在编程验证操作期间，选定存储器单元208N,0和208N,2电连接到共同源极216(例如，经由每个相应NAND串2060和2062内的其它未选存储器单元以及相应已激活选择门2100和2102)。选定存储器单元208N,0和208N,2还电连接到相应数据线2040和2042(例如，经由相应已激活选择门2120和2122)。
每个存储器单元208N,0到208N,3可被编程到不同电平，即阈值电压。举例来说，存储器单元208N,0可被编程到对应于电平L1的第一阈值电压，存储器单元208N,1可被编程到对应于电平L2的第二阈值电压，存储器单元208N,2可被编程到对应于电平L3的第三阈值电压，且存储器单元208N,3可被编程到对应于电平L4的第四阈值电压。在编程验证操作期间，共同源极216可被偏置到第一电压(例如，Vcc)，且选定存取线202N可被偏置到第二电压(例如，与电平L4的编程验证阈值电压相等的电压)。
图9B是可在参考图1描述的类型的存储器中例如用作存储器单元阵列104的一部分的存储器单元阵列410的一部分的示意图。存储器单元阵列410类似于先前参考图9A描述和说明的存储器单元阵列400，不同之处在于，存储器单元阵列410还包含第一选择门(例如，晶体管)412N,0到412N,3和第二选择门(例如，晶体管)416N,0到416N,3。第一选择线414(SG0)连接到每个第一选择门412N,0到412N,3的控制栅极。第二选择线418(SG1)连接到每个第二选择门416N,0到416N,3的控制栅极。偶数选择门412N,0和412N,2连接到相应的偶数数据线2040和2042且包含第一阈值电压(例如，lowVt)。奇数选择门412N,1和412N,3连接到相应的奇数数据线2041和2043且包含大于第一阈值电压的第二阈值电压(例如，highVt)。每个第二选择门416N,0到416N,3连接在相应第一选择门412N,1和412N,3与包含相应存储器单元208N,0到208N,3的串联连接的存储器单元的相应串之间。偶数选择门416N,0和416N,2包含第二阈值电压(例如，highVt)，且奇数选择门416N,1和416N,3包含第一阈值电压(例如，lowVt)。
为了选择偶数数据线2040和2042以编程偶数存储器单元208N,0和208N,2，对第一选择线414解除激活且激活第二选择线418以接通偶数选择门412N,0和412N,2以及偶数选择门416N,0和416N,2。为了选择奇数数据线2041和2043以编程奇数存储器单元208N,1和208N,3，激活第一选择线414且对第二选择线418解除激活以接通奇数选择门412N,1和412N,3以及奇数选择门416N,1和416N,3。在此实施例中，归因于选择门412N,1到412N,3和416N,0到416N,3，即使当未选数据线被偏置为屏蔽线时，也没有电流流动穿过连接到未选数据线的存储器单元，如下文所描述。
图10A描绘根据另一实施例的在编程验证操作期间连接到被编程到不同阈值电压的选定存储器单元的选定数据线上的电压。为了改进感测准确性，可利用未选数据线与选定数据线之间的电容耦合来减小因相邻选定数据线之间的电容耦合所致的感测到的存储器单元阈值电压误差。轨迹440指示在编程验证操作期间施加到未选数据线(例如，图9A或9B的奇数数据线2041和2043)的电压。同样在编程验证操作期间，共同源极被偏置到第一电压(例如，Vcc)，且选定存取线被偏置到第二电压(例如，大于或等于被感测的目标阈值电压的电压)。在此实例中，说明连接到各自具有对应于电平L0、L1、L2、L3、L4、L5和L6的不同阈值电压的七个选定存储器单元的七个选定数据线上的电压。然而，在其它实施例中，选定存储器单元可包含多于七个电平或少于七个电平。
在编程验证操作期间，每个数据线上的电压从参考电压(例如，Vss)开始，且随后通过选定存储器单元预充电，使得指示选定存储器单元的阈值电压的电压出现在选定数据线上。即，施加到选定存取线的电压减去选定存储器单元的阈值电压在相应选定数据线上出现，而不存在因选定数据线之间或选定数据线与未选数据线之间的电容耦合所致的任何过耦合或欠耦合。因此，在此实例中，出现在每个数据线上的电压在由轨迹426指示的用于被编程到电平L6(或未展示的电平L7)的(由于阈值电压高于施加于选定存取线的电压而)关断的选定存储器单元的参考电压(例如，Vss)与由轨迹420指示的施加于被编程到具有最低阈值电压(例如，0V)的电平L0的选定存储器单元的共同源极的电压之间变化。被编程到电平L1的选定存储器单元的选定数据线上的电压由轨迹421指示。被编程到电平L2的选定存储器单元的选定数据线上的电压由轨迹422指示。被编程到电平L3的选定存储器单元的选定数据线上的电压由轨迹423指示。被编程到电平L4的选定存储器单元的选定数据线上的电压在424处指示。被编程到电平L5的选定存储器单元的选定数据线上的电压在425处指示。
然而，归因于选定数据线之间的电容耦合，如例如由连接到被编程到电平L0的选定存储器单元的选定数据线与连接到被编程到电平L6的选定存储器单元的相邻选定数据线之间所指示，在连接到被编程到电平L6的选定存储器单元的选定数据线上出现的电压增大，如由虚线轨迹432所指示。选定数据线上的电压的增大对应于电容耦合比，且可能导致感测到的存储器单元阈值电压误差。
在此实例中，在编程验证操作期间，在时间t1之前，将未选数据线充电到第一电压电平，如442处所指示。第一电压电平可等于施加到共同源极的电压(例如，Vcc)。在时间t1之后，在未选数据线充电到第一电压电平422的情况下，选定数据线(例如，图9A或9B的偶数数据线2040和2042)通过选定存储器单元预充电。在时间t2与t3之间，未选数据线被放电到第二电压电平，如444处所指示。第二电压电平444小于第一电压电平442。归因于选定数据线与未选数据线之间的电容耦合，每个选定数据线上的电压也减小。在连接到被编程到电平L0的存储器单元的选定数据线与连接到被编程到电平L6的存储器单元的选定数据线之间的电容耦合的实例中，连接到被编程到电平L6的存储器单元的选定数据线上的电压如由轨迹432指示也减小。在时间t3之后，将选定数据线重新预充电。然而，归因于选定数据线之间的电容耦合，连接到被编程到电平L6的存储器单元的选定数据线上的电压的增大在时间t3之后保持得比在时间t2之前低，由此抑制感测到的存储器单元阈值电压误差。可对未选数据线上的电压进一步放电以进一步抑制感测到的存储器单元阈值电压误差。
图10B描绘根据另一实施例的在编程验证操作期间连接到被编程到不同阈值电压的选定存储器单元的数据线上的电压。在此实例中，可将升高电压(例如，泵电源)施加到共同源极，以增大可在参考电压(例如，Vss)与升高电压之间感测到的电平数。轨迹470指示在编程验证操作期间施加到未选数据线(例如，奇数数据线)、屏蔽线或屏蔽板的电压。同样在编程验证操作期间，共同源极被偏置到第一电压(例如，泵电源)，且选定存取线被偏置到第二电压(例如，大于或等于被感测的目标阈值电压的电压)。在此实例中，说明连接到各自具有对应于电平L0、L1、L2、L3、L4、L5、L6、L7和L8的不同阈值电压的九个选定存储器单元的九个选定数据线上的电压。然而，在其它实施例中，选定存储器单元可包含多于九个电平或少于九个电平。
在编程验证操作期间，每个数据线上的电压从参考电压(例如，Vss)开始，且随后通过选定存储器单元预充电，使得指示选定存储器单元的阈值电压的电压出现在选定数据线上。即，施加到选定存取线的电压减去选定存储器单元的阈值电压在相应选定数据线上出现，而不存在因数据线之间或数据线与屏蔽线或屏蔽板之间的电容耦合所致的任何过耦合或欠耦合。因此，在此实例中，出现在每个数据线上的电压在由轨迹458指示的用于被编程到电平L8的(由于阈值电压高于施加于选定存取线的电压而)关断的存储器单元的参考电压(例如，Vss)与由轨迹450指示的施加于被编程到具有最低阈值电压(例如，0V)的电平L0的存储器单元的共同源极的电压之间变化。被编程到电平L1的选定存储器单元的数据线上的电压由轨迹451指示。被编程到电平L2的选定存储器单元的数据线上的电压由轨迹452指示。被编程到电平L3的选定存储器单元的数据线上的电压由轨迹453指示。被编程到电平L4的选定存储器单元的数据线上的电压在454处指示。被编程到电平L5的选定存储器单元的数据线上的电压在455处指示。被编程到电平L6的选定存储器单元的数据线上的电压在456处指示。被编程到电平L7的选定存储器单元的数据线上的电压在457处指示。
然而，归因于数据线之间的电容耦合，如例如由连接到被编程到电平L0的选定存储器单元的数据线与连接到被编程到电平L8的选定存储器单元的相邻数据线之间所指示，在连接到被编程到电平L8的选定存储器单元的数据线上出现的电压增大，如由虚线轨迹462所指示。数据线上的电压的增大对应于电容耦合比，且可能导致感测到的存储器单元阈值电压误差。
在此实例中，在编程验证操作期间，在时间t1之前，将未选数据线、屏蔽线或屏蔽板充电到第一电压电平，如472处所指示。第一电压电平472可在参考电压(例如，Vss)与施加到共同源极的升高电压之间。在时间t1之后，在将未选数据线、屏蔽线或屏蔽板充电到第一电压472的情况下，选定数据线通过选定存储器单元预充电。在时间t2与t3之间，将未选数据线、屏蔽线或屏蔽板放电到第二电压电平，如474处所指示。第二电压电平474小于第一电压电平472。归因于选定数据线与未选数据线、屏蔽线或屏蔽板之间的电容耦合，每个选定数据线上的电压也减小。在连接到被编程到电平L0的存储器单元的选定数据线与连接到被编程到电平L8的存储器单元的选定数据线之间的电容耦合的实例中，连接到被编程到电平L8的存储器单元的选定数据线上的电压如由轨迹462指示也减小。在时间t3之后，将选定数据线重新预充电。然而，归因于选定数据线之间的电容耦合，连接到被编程到电平L8的存储器单元的选定数据线上的电压的增大在时间t3之后保持得比在时间t2之前低，由此抑制感测到的存储器单元阈值电压误差。未选数据线、屏蔽线或屏蔽板上的电压可进一步减小以进一步抑制感测到的存储器单元阈值电压误差。
图11A是根据实施例的描绘在编程验证操作期间施加到屏蔽线、屏蔽板或未选数据线的电压电平的波形480。在时间t1之前，将屏蔽线、屏蔽板或未选数据线充电到第一电压电平V1。选定数据线随后如先前所描述通过选定存储器单元预充电。在选定数据线已预充电的情况下，在时间t2与t3之间，将屏蔽线、屏蔽板或未选数据线放电(例如，线性地向下驱动)到小于第一电压电平V1的第二电压电平V2。接着，通过选定存储器单元对选定数据线进行重新预充电。在时间t3之后，将屏蔽线、屏蔽板或未选数据线维持在第二电压电平V2，直到编程验证操作完成为止。波形480的形状类似于图7的轨迹360、图10A的轨迹440和图10B的轨迹470的形状。
图11B是根据另一实施例的描绘在编程验证操作期间施加到屏蔽线、屏蔽板或未选数据线的电压电平的波形482。在时间t1之前，将屏蔽线、屏蔽板或未选数据线充电到第一电压电平V1。选定数据线随后如先前所描述通过选定存储器单元预充电。在选定数据线已预充电的情况下，在时间t2与t3之间，将屏蔽线、屏蔽板或未选数据线放电(例如，线性地向下驱动)到小于第一电压电平V1的第二电压电平V2。接着，通过选定存储器单元对选定数据线进行重新预充电。在选定数据线已重新预充电的情况下，在时间t4与t5之间，将屏蔽线、屏蔽板或未选数据线放电(例如，线性地向下驱动)到小于第二电压电平V2的第三电压电平V3。接着，通过选定存储器单元对选定数据线再次进行重新预充电。在选定数据线已再次重新预充电的情况下，在时间t6与t7之间，将屏蔽线、屏蔽板或未选数据线再次放电(例如，线性地向下驱动)到小于第三电压电平V3的第四电压电平V4。接着，通过选定存储器单元对选定数据线再次进行重新预充电。在时间t7之后，将屏蔽线、屏蔽板或未选数据线维持在第四电压电平V4，直到编程验证操作完成为止。
在此实施例中，第一电压电平V1与第二电压电平V2之间的差、第二电压电平V2与第三电压电平V3之间的差以及第三电压电平V3与第四电压电平V4之间的差相等。波形482的形状可应用于图7的轨迹360、图10A的轨迹440和/或图10B的轨迹470以进一步抑制因选定数据线之间的电容耦合所致的感测到的存储器单元阈值电压误差。
图11C是根据另一实施例的描绘在编程验证操作期间施加到屏蔽线、屏蔽板或未选数据线的电压电平的波形484。在时间t1之前，将屏蔽线、屏蔽板或未选数据线充电到第一电压电平V1。选定数据线随后如先前所描述通过选定存储器单元预充电。在选定数据线已预充电的情况下，在时间t2与t3之间，将屏蔽线、屏蔽板或未选数据线放电(例如，线性地向下驱动)到小于第一电压电平V1的第二电压电平V2。接着，通过选定存储器单元对选定数据线进行重新预充电。在选定数据线已重新预充电的情况下，在时间t4与t5之间，将屏蔽线、屏蔽板或未选数据线放电(例如，线性地向下驱动)到小于第二电压电平V2的第三电压电平V3。接着，通过选定存储器单元对选定数据线再次进行重新预充电。在选定数据线已重新预充电的情况下，在时间t6与t7之间，将屏蔽线、屏蔽板或未选数据线再次放电(例如，线性地向下驱动)到小于第三电压电平V3的第四电压电平V4。接着，通过选定存储器单元对选定数据线再次进行重新预充电。在时间t7之后，将屏蔽线、屏蔽板或未选数据线维持在第四电压电平V4，直到编程验证操作完成为止。
在此实施例中，第一电压电平V1与第二电压电平V2之间的差大于第二电压电平V2与第三电压电平V3之间的差，且第二电压电平V2与第三电压电平V3之间的差大于第三电压电平V3与第四电压电平V4之间的差。波形482的形状可应用于图7的轨迹360、图10A的轨迹440和/或图10B的轨迹470以进一步抑制因选定数据线之间的电容耦合所致的感测到的存储器单元阈值电压误差。
在特定实例中，相邻选定数据线之间的电容耦合比可为10％，每个选定数据线与屏蔽线、屏蔽板或未选数据线之间的电容耦合比可为80％，且连接到被编程到电平L0的选定存储器单元的选定数据线上的电压可被预充电到2.5V。因此，连接到被编程到电平L6的选定存储器单元的数据线上的电压可在时间t2之前增大250mV。施加于屏蔽线、屏蔽板或未选数据线的第一电压电平V1可为1.5V。屏蔽线、屏蔽板或未选数据线可随后在时间t2与t3之间向下驱动300mV，到达第二电压电平V2。因此，每个数据线上的电压在时间t2与t3之间减小300mV乘以80％，即，240mV。随后，每个数据线在时间t3之后被重新预充电。因此，连接到被编程到电平L6的存储器单元的数据线上的电压增大240mV乘以10％，即，24mV。
屏蔽线、屏蔽板或未选数据线可随后在时间t4与t5之间向下驱动额外30mV，到达第三电压电平V3。因此，每个数据线上的电压在时间t4与t5之间减小30mV乘以80％，即，24mV。随后，每个数据线在时间t5之后被重新预充电。因此，连接到被编程到电平L6的存储器单元的数据线上的电压减小24mV乘以10％，即，2.4mV。随后，每个数据线在时间t3之后被重新预充电。屏蔽线、屏蔽板或未选数据线可随后在时间t6与t7之间向下驱动额外3mV，到达第四电压电平V4。因此，每个数据线上的电压在时间t6与t7之间减小3mV乘以80％，即，2.4mV。随后，每个数据线在时间t7之后被重新预充电。因此，连接到被编程到电平L6的存储器单元的数据线上的电压增大2.4mV乘以10％，即，0.24mV。因此，因相邻数据线之间的电容耦合所致的感测到的存储器单元阈值电压误差从250mV抑制到0.24mV。
图11D是根据另一实施例的描绘在编程验证操作期间施加到屏蔽线、屏蔽板或未选数据线的电压电平的波形486。在时间t1之前，将屏蔽线、屏蔽板或未选数据线充电到第一电压电平V1。选定数据线随后如先前所描述通过选定存储器单元预充电。在选定数据线已预充电的情况下，在时间t2与t3之间，将屏蔽线、屏蔽板或未选数据线放电(例如，线性地向下驱动)到小于第一电压电平V1的第二电压电平V2。接着，通过选定存储器单元对选定数据线进行重新预充电。在时间t3之后，将屏蔽线、屏蔽板或未选数据线维持在第二电压电平V2，直到所述编程验证操作完成为止。在此实施例中，施加到屏蔽线、屏蔽板或未选数据线的电压从第一电压电平V1逐渐减小到第二电压电平V2，使得图11D中的时间t2与t3之间的周期大于图11A的时间t2与t3之间的周期(例如，大2、3、4、5倍等)。波形486的形状可应用于图7的轨迹360、图10A的轨迹440和/或图10B的轨迹470。
图11E是根据另一实施例的描绘在编程验证操作期间施加到屏蔽线、屏蔽板或未选数据线的电压电平的波形488。在时间t1之前，将屏蔽线、屏蔽板或未选数据线充电到第一电压电平V1。选定数据线随后如先前所描述通过选定存储器单元预充电。在选定数据线已预充电的情况下，在时间t2与t3之间，将屏蔽线、屏蔽板或未选数据线非线性地(例如，按指数律地)放电(例如，向下驱动)到小于第一电压电平V1的第二电压电平V2。接着，通过选定存储器单元对选定数据线进行重新预充电。在时间t3之后，将屏蔽线、屏蔽板或未选数据线维持在第二电压电平V2，直到编程验证操作完成为止。在此实施例中，施加到屏蔽线、屏蔽板或未选数据线的电压从第一电压电平V1逐渐减小到第二电压电平V2，使得图11E中的时间t2与t3之间的周期大于图11A的时间t2与t3之间的周期(例如，大2、3、4、5倍等)。波形488的形状可应用于图7的轨迹360、图10A的轨迹440和/或图10B的轨迹470。
图12是根据实施例的操作存储器的方法500的流程图。方法500可由图1的存储器装置100的控制逻辑116实施，且可至少部分地对应于图7和10B。举例来说，图12可表示感测(例如，读取或验证)一或多个存储器单元(例如，存储器单元的逻辑页)的方法。所述方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行，以使存储器装置100执行所述方法。
方法500可在存储器装置(例如，100)内实施，所述存储器装置包含：存储器单元阵列(例如，104)，其包含多个串联连接的存储器单元串(例如，206)；多个存取线(例如，202)，其中每个存取线可连接到每个串联连接的存储器单元串的相应存储器单元(例如，208)的控制栅极(例如，236)；共同源极(例如，216)；多个数据线(例如，204)，其中每个串联连接的存储器单元串可选择性地电连接在共同源极与相应数据线之间；以及多个屏蔽线(例如，322)，其与所述多个数据线交错，如先前至少参考图1、2A和4所描述。
控制逻辑可经配置以实施方法500以执行耦合到多个存取线中的选定存取线的相应存储器单元的编程验证操作。在502处，方法500可包含将多个屏蔽线充电到第一电压电平。在504处，方法500可包含在多个屏蔽线充电到第一电压电平的情况下将共同源极充电到第二电压电平。在一个实例中，第二电压电平可包含升高电源电压电平。在506处，方法500可包含将选定存取线充电到第三电压电平。在一个实例中，第一电压电平可小于第二电压电平，且第三电压电平可小于或等于第二电压电平。在508处，方法500可包含在共同源极充电到第二电压电平且选定存取线充电到第三电压电平的情况下，将多个屏蔽线放电到小于第一电压电平的第四电压电平。在510处，方法500可包含感测多个数据线中的每个数据线上的电压电平以确定耦合到选定存取线的每个相应存储器单元是否已被编程到相应存储器单元的目标电平。
在一个实例中，感测每个数据线上的电压电平可包含感测多个数据线的每个线上的电压电平以确定耦合到选定存取线的每个相应存储器单元是否已被编程到在第三电压电平与第三电压电平减去第二电压电平之间的范围内的相应存储器单元的选定目标电平。方法500还可包含在感测多个数据线的每个数据线上的电压电平之前，将多个屏蔽线放电到小于第四电压电平的第五电压电平。方法500还可包含在编程验证操作之前，将编程脉冲施加于选定存取线。
图13是根据另一实施例的操作存储器的方法600的流程图。方法600可由图1的存储器装置100的控制逻辑116实施，且可至少部分地对应于图7和10B。举例来说，图13可表示感测(例如，读取或验证)一或多个存储器单元(例如，存储器单元的逻辑页)的方法。所述方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行，以使存储器装置100执行所述方法。
方法600可在存储器装置(例如，100)内实施，所述存储器装置包含：存储器单元阵列(例如，104)，其包含多个串联连接的存储器单元串(例如，206)；多个存取线(例如，202)，其中每个存取线可连接到每个串联连接的存储器单元串的相应存储器单元(例如，208)的控制栅极(例如，236)；共同源极(例如，216)；多个数据线(例如，204)，其中每个串联连接的存储器单元串可选择性地电连接在共同源极与相应数据线之间；以及屏蔽板(例如，332)，其与所述多个数据线相邻，如先前至少参考图1、2A和5所描述。
控制逻辑可经配置以实施方法600以执行耦合到多个存取线中的选定存取线的相应存储器单元的编程验证操作。在602处，方法600可包含将屏蔽板充电到第一电压电平。在604处，方法600可包含在屏蔽板充电到第一电压电平的情况下将共同源极充电到第二电压电平。在一个实例中，第二电压电平可包含升高电源电压电平。在606处，方法600可包含将选定存取线充电到第三电压电平。在一个实例中，第一电压电平可小于第二电压电平，且第三电压电平可小于或等于第二电压电平。在608处，方法600可包含在共同源极充电到第二电压电平且选定存取线充电到第三电压电平的情况下，将屏蔽板放电到小于第一电压电平的第四电压电平。在610处，方法600可包含感测多个数据线中的每个数据线上的电压电平以确定耦合到选定存取线的每个相应存储器单元是否已被编程到相应存储器单元的目标电平。
在一个实例中，感测每个数据线上的电压电平可包含感测多个数据线的每个数据线上的电压电平以确定耦合到选定存取线的每个相应存储器单元是否已被编程到在第三电压电平与第三电压电平减去第二电压电平之间的范围内的相应存储器单元的选定目标电平。方法600还可包含在感测多个数据线的每个数据线上的电压电平之前，将屏蔽板放电到小于第四电压电平的第五电压电平。方法600还可包含在编程验证操作之前，将编程脉冲施加于选定存取线。
图14是根据另一实施例的操作存储器的方法700的流程图。方法700可由图1的存储器装置100的控制逻辑116实施，且可至少部分地对应于图10A和10B。举例来说，图14可表示感测(例如，读取或验证)一或多个存储器单元(例如，存储器单元的逻辑页)的方法。所述方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行，以使存储器装置100执行所述方法。
方法700可在存储器装置(例如，100)内实施，所述存储器装置包含：存储器单元阵列(例如，104)，其包含多个串联连接的存储器单元串(例如，206)；多个存取线(例如，202)，其中每个存取线可连接到每个串联连接的存储器单元串的相应存储器单元(例如，208)的控制栅极(例如，236)；共同源极(例如，216)；以及包含偶数数据线和奇数数据线的多个数据线(例如，204)，其中每个串联连接的存储器单元串可选择性地电连接在共同源极与所述多个数据线中的相应数据线之间，如先前至少参考图1、2A、9A和9B所描述。
控制逻辑可经配置以实施方法700以执行耦合到多个存取线中的选定存取线和相应偶数数据线的相应存储器单元的编程验证操作。在702处，方法700可包含将奇数数据线充电到第一电压电平。在704处，方法700可包含在奇数数据线充电到第一电压电平的情况下将共同源极充电到第二电压电平。在一个实例中，第二电压电平可包含升高电源电压电平。在706处，方法700可包含将选定存取线充电到第三电压电平。在一个实例中，第一电压电平可小于或等于第二电压电平，且第三电压电平可小于或等于第二电压电平。在708处，方法700可包含在共同源极充电到第二电压电平且选定存取线充电到第三电压电平的情况下，将奇数数据线放电到小于第一电压电平的第四电压电平。在710处，方法700可包含感测每个偶数数据线上的电压电平以确定耦合到选定存取线和相应偶数数据线的每个相应存储器单元是否已被编程到相应存储器单元的目标电平。
在一个实例中，感测每个偶数数据线上的电压电平可包含感测每个偶数数据线上的电压电平以确定耦合到选定存取线和相应偶数数据线的每个相应存储器单元是否已被编程到在第三电压电平与第三电压电平减去第二电压电平之间的范围内的相应存储器单元的选定目标电平。方法700还可包含在感测每个偶数数据线上的电压电平之前，将奇数数据线放电到小于第四电压电平的第五电压电平。方法700还可包含在编程验证操作之前，将编程脉冲施加于选定存取线。
其内实施方法700的存储器装置还可包含：多个第一选择门(例如，412)，其连接到相应数据线，其中所述多个第一选择门包含连接到相应偶数数据线且具有第一阈值电压的第一偶数选择门和连接到相应奇数数据线且具有大于第一阈值电压的第二阈值电压的第一奇数选择门；以及多个第二选择门(例如，416)，其连接在相应第一选择门与相应串联连接的存储器单元串之间，其中所述多个第二选择门包含连接到相应第一偶数选择门且具有第二阈值电压的第二偶数选择门和连接到相应第一奇数选择门且具有第一阈值电压的第二奇数选择门，如先前参考图9B所描述。在此实施例中，方法700还可包含在将奇数数据线充电到第一电压电平之前接通第一偶数选择门且关断第一奇数选择门。
图15是根据另一实施例的操作存储器的方法800的流程图。方法800可由图1的存储器装置100的控制逻辑116实施，且可至少部分地对应于图7、10A和10B。举例来说，图15可表示感测(例如，读取或验证)一或多个存储器单元(例如，存储器单元的逻辑页)的方法。所述方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行，以使存储器装置100执行所述方法。
方法800可在存储器装置(例如，100)内实施，所述存储器装置包含：存储器单元阵列(例如，104)，其包含多个串联连接的存储器单元串(例如，206)；多个存取线(例如，202)，其中每个存取线可连接到每个串联连接的存储器单元串的相应存储器单元(例如，208)的控制栅极(例如，236)；共同源极(例如，216)；以及多个数据线(例如，204)，其中每个串联连接的存储器单元串可选择性地电连接在共同源极与相应数据线之间，如先前至少参考图1、2A、4、5、9A和9B所描述。
控制逻辑可经配置以实施方法800以执行耦合到多个存取线中的选定存取线的相应存储器单元的编程验证操作。在802处，方法800可包含将选定存取线偏置到第一电压电平。在804处，方法800可包含在将选定存取线的偏置维持在第一电压电平的同时，感测多个数据线中的每个数据线上的电压电平。在806处，方法800可包含将多个数据线中的每个数据线上感测到的电压电平与至少三个目标电平相比较以确定耦合到选定存取线的每个相应存储器单元是否已被编程到所述至少三个目标电平中的一者。
结语
尽管本文中已说明且描述特定实施例，但所属领域的一般技术人员将了解，预计实现相同目的的任何布置可取代所展示的特定实施例。所属领域的一般技术人员将清楚实施例的许多调适。因此，本申请意图涵盖所述实施例的任何调适或变型。

Claims (26)

1.一种存储器装置，其包括：
存储器单元阵列，其包括多个串联连接的存储器单元串；
多个存取线，所述多个存取线中的每个存取线连接到所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串的相应存储器单元的控制栅极；
共同源极；
多个数据线，其中所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串选择性地电连接在所述共同源极与所述多个数据线中的相应数据线之间；
多个屏蔽线，其与所述多个数据线交错；以及
控制逻辑，其经配置以实施对耦合到所述多个存取线中的选定存取线的相应存储器单元的编程验证操作，所述编程验证操作包括：
将所述多个屏蔽线充电到第一电压电平；
在所述多个屏蔽线充电到所述第一电压电平的情况下将所述共同源极充电到第二电压电平；
将所述选定存取线充电到第三电压电平；
在所述共同源极充电到所述第二电压电平且所述选定存取线充电到所述第三电压电平的情况下，将所述多个屏蔽线放电到小于所述第一电压电平的第四电压电平；以及
感测所述多个数据线中的每个数据线上的电压电平以确定耦合到所述选定存取线的每个相应存储器单元是否已被编程到所述相应存储器单元的目标电平。
2.根据权利要求1所述的存储器装置，其中所述多个屏蔽线电容耦合到所述多个数据线。
3.根据权利要求2所述的存储器装置，其中所述多个数据线中的数据线与所述多个屏蔽线中的屏蔽线之间的电容耦合比大于所述多个数据线中的第一数据线与所述多个数据线中的第二数据线之间的电容耦合比。
4.根据权利要求1所述的存储器装置，其中所述控制逻辑经配置以感测所述多个数据线中的每个数据线上的所述电压电平以确定耦合到所述选定存取线的每个相应存储器单元是否已被编程到在所述第三电压电平与所述第三电压电平减去所述第二电压电平之间的范围内的所述相应存储器单元的选定目标电平。
5.根据权利要求1所述的存储器装置，其中所述第二电压电平包括升高电源电压电平。
6.根据权利要求1所述的存储器装置，其中所述控制逻辑经配置以在感测所述多个数据线中的每个数据线上的所述电压电平之前将所述多个屏蔽线放电到小于所述第四电压电平的第五电压电平。
7.根据权利要求1所述的存储器装置，其中所述第一电压电平小于所述第二电压电平，且所述第三电压电平小于或等于所述第二电压电平。
8.根据权利要求1所述的存储器装置，其中在所述编程验证操作之前，所述控制逻辑经配置以将编程脉冲施加于所述选定存取线。
9.一种存储器装置，其包括：
存储器单元阵列，其包括多个串联连接的存储器单元串；
多个存取线，所述多个存取线中的每个存取线连接到所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串的相应存储器单元的控制栅极；
共同源极；
多个数据线，其中所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串选择性地电连接在所述共同源极与所述多个数据线中的相应数据线之间；
屏蔽板，其与所述多个数据线相邻；以及
控制逻辑，其经配置以实施对耦合到所述多个存取线中的选定存取线的相应存储器单元的编程验证操作，所述编程验证操作包括：
将所述屏蔽板充电到第一电压电平；
在所述屏蔽板充电到所述第一电压电平的情况下将所述共同源极充电到第二电压电平；
将所述选定存取线充电到第三电压电平；
在所述共同源极充电到所述第二电压电平且所述选定存取线充电到所述第三电压电平的情况下，将所述屏蔽板放电到小于所述第一电压电平的第四电压电平；以及
感测所述多个数据线中的每个数据线上的电压电平以确定耦合到所述选定存取线的每个相应存储器单元是否已被编程到所述相应存储器单元的目标电平。
10.根据权利要求9所述的存储器装置，其中所述屏蔽板电容耦合到所述多个数据线。
11.根据权利要求10所述的存储器装置，其中所述多个数据线中的每个数据线与所述屏蔽板之间的电容耦合比大于所述多个数据线中的第一数据线与所述多个数据线中的第二数据线之间的电容耦合比。
12.根据权利要求9所述的存储器装置，其中所述控制逻辑经配置以感测所述多个数据线中的每个数据线上的所述电压电平以确定耦合到所述选定存取线的每个相应存储器单元是否已被编程到在所述第三电压电平与所述第三电压电平减去所述第二电压电平之间的范围内的所述相应存储器单元的选定目标电平。
13.根据权利要求9所述的存储器装置，其中所述第二电压电平包括升高电源电压电平。
14.根据权利要求9所述的存储器装置，其中所述控制逻辑经配置以在感测所述多个数据线中的每个数据线上的所述电压电平之前将所述屏蔽板放电到小于所述第四电压电平的第五电压电平。
15.根据权利要求9所述的存储器装置，其中所述第一电压电平小于所述第二电压电平，且所述第三电压电平小于或等于所述第二电压电平。
16.根据权利要求9所述的存储器装置，其中在所述编程验证操作之前，所述控制逻辑经配置以将编程脉冲施加于所述选定存取线。
17.一种存储器装置，其包括：
存储器单元阵列，其包括多个串联连接的存储器单元串；
多个存取线，所述多个存取线中的每个存取线连接到所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串的相应存储器单元的控制栅极；
共同源极；
多个数据线，其包括偶数数据线和奇数数据线，其中所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串选择性地电连接在所述共同源极与所述多个数据线中的相应数据线之间；以及
控制逻辑，其经配置以实施对耦合到所述多个存取线中的选定存取线和相应偶数数据线的相应存储器单元的编程验证操作，所述编程验证操作包括：
将所述奇数数据线充电到第一电压电平；
在所述奇数数据线充电到所述第一电压电平的情况下将所述共同源极充电到第二电压电平；
将所述选定存取线充电到第三电压电平；
在所述共同源极充电到所述第二电压电平且所述选定存取线充电到所述第三电压电平的情况下，将所述奇数数据线放电到小于所述第一电压电平的第四电压电平；以及
感测每个偶数数据线上的电压电平以确定耦合到所述选定存取线和所述相应偶数数据线的每个相应存储器单元是否已被编程到所述相应存储器单元的目标电平。
18.根据权利要求17所述的存储器装置，其还包括：
多个第一选择门，其连接到所述多个数据线中的相应数据线，所述多个第一选择门包括连接到相应偶数数据线且包括第一阈值电压的第一偶数选择门和连接到相应奇数数据线且包括大于所述第一阈值电压的第二阈值电压的第一奇数选择门；以及
多个第二选择门，其连接在所述多个第一选择门中的相应第一选择门与所述多个串联连接的存储器单元串中的相应串联连接的存储器单元串之间，所述多个第二选择门包括连接到相应第一偶数选择门且包括所述第二阈值电压的第二偶数选择门和连接到相应第一奇数选择门且包括所述第一阈值电压的第二奇数选择门。
19.根据权利要求18所述的存储器装置，其中所述控制逻辑经配置以在将所述奇数数据线充电到所述第一电压电平之前接通所述第一偶数选择门且关断所述第一奇数选择门。
20.根据权利要求17所述的存储器装置，其中所述多个数据线中的第一数据线与所述多个数据线中的第二数据线之间的电容耦合比在1％与20％之间的范围内。
21.根据权利要求17所述的存储器装置，其中所述控制逻辑经配置以感测每个偶数数据线上的所述电压电平以确定耦合到所述选定存取线和所述相应偶数数据线的每个相应存储器单元是否已被编程到在所述第三电压电平与所述第三电压电平减去所述第二电压电平之间的范围内的所述相应存储器单元的选定目标电平。
22.根据权利要求17所述的存储器装置，其中所述第二电压电平包括升高电源电压电平。
23.根据权利要求17所述的存储器装置，其中所述控制逻辑经配置以在感测每个偶数数据线上的所述电压电平之前将所述奇数数据线放电到小于所述第四电压电平的第五电压电平。
24.根据权利要求17所述的存储器装置，其中所述第一电压电平小于或等于所述第二电压电平，且所述第三电压电平小于或等于所述第二电压电平。
25.根据权利要求17所述的存储器装置，其中在所述编程验证操作之前，所述控制逻辑经配置以将编程脉冲施加于所述选定存取线。
26.一种存储器装置，其包括：
存储器单元阵列，其包括多个串联连接的存储器单元串；
多个存取线，所述多个存取线中的每个存取线连接到所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串的相应存储器单元的控制栅极；
共同源极；
多个数据线，其中所述多个串联连接的存储器单元串中的每个串联连接的存储器单元串选择性地电连接在所述共同源极与所述多个数据线中的相应数据线之间；以及
控制逻辑，其经配置以实施对耦合到所述多个存取线中的选定存取线的相应存储器单元的编程验证操作，所述编程验证操作包括：
将所述选定存取线偏置到第一电压电平；
在将所述选定存取线的所述偏置维持在所述第一电压电平的同时，感测所述多个数据线中的每个数据线上的电压电平；以及
将所述多个数据线中的每个数据线上感测到的所述电压电平与至少三个目标电平相比较以确定耦合到所述选定存取线的每个相应存储器单元是否已被编程到所述至少三个目标电平中的一者。
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