JP2009099235A - 半導体記憶装置 - Google Patents

Abstract

【課題】１つの強誘電体メモリにおいて、１Ｔ１Ｃ方式、２Ｔ２Ｃ方式の両方を選択的に実現しつつ、メモリセルアレイの面積増加を抑制する。
【解決手段】センスアンプ回路Ｓ／Ａｉ（ｉ＝０〜ｎ）には、４本のビット線ＢＬｉｊ（ｊ＝１〜４）が接続されている。デカップリング回路１１中の４つのトランジスタ１１１〜１１４は、制御信号Ｐｈｉ１〜４により制御される。ビット線電位制御回路１２は、トランジスタ１２１、１２２を備え、デカップリング回路１１によりセンスアンプ回路Ｓ／Ａｉから遮断されたビット線の電位を所定電位に充電する制御を行う。１ＴＩＣ方式が実行される場合は、例えばトランジスタ１１１と１１４がＯＮとされ、ビット線ＢＬ０１からデータが読み出される一方、ビット線ＢＬ０４にはセンスアンプ回路Ｓ／Ａｉ中の参照電位発生回路から参照電位が与えられる。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特に強誘電体キャパシタとトランジスタを有するメモリセルを備えた強誘電体メモリに関するものである。

強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体キャパシタのヒステリシス特性を利用して、強誘電体の異なる二つの分極の大きさによってデータを不揮発に記憶することを可能にした半導体記憶装置である。

従来の強誘電体メモリのメモリセルは一般に、ＤＲＡＭと同様のアーキテクチャを採用しており、常誘電体キャパシタが強誘電体キャパシタに置き換えられ、強誘電体キャパシタと選択トランジスタが直列接続して構成される（例えば、特許文献１参照）。これを複数個格子状に配置して、メモリセルアレイを構成する。データ読み出し等を行う場合には、読み出し等を行いたいメモリセルのワード線（選択線）を立ち上げ、選択トランジスタが導通することによりビット線にメモリセルを接続させる。

また、セルトランジスタと強誘電体メモリの並列接続により１つのメモリセルを構成し、このメモリセルを直列に接続して構成されるメモリセルブロックを備えた、いわゆるＴＣ並列ユニット直列接続型強誘電体メモリも知られている（例えば、特許文献２参照）。このＴＣ並列ユニット直列接続型強誘電体メモリでは、各メモリセルブロックはブロック選択線（選択線）がゲートに接続されたブロック選択トランジスタが導通することによりビット線に接続され得る。

ＤＲＡＭと同様の構造、ＴＣ並列ユニット直列接続型の構造のいずれの場合でも、強誘電体メモリでは２つのメモリセルを用いて相補的なデータを読み出す２トランジスタ−２セル方式（２Ｔ２Ｃ方式）と、１つのメモリセルを用いて読み出す１トランジスタ−１セル方式（１Ｔ１Ｃ方式）とが採用し得る。

ＤＲＡＭ類似の構造を有する場合を例に取って説明すると、２Ｔ２Ｃ方式においては、読み出したいメモリセルのワード線と、相補的なデータを保持する相補メモリセルのワード線を選択し、メモリセルとビット線、相補メモリセルと相補ビット線とを接続させる。その後、プレート線にプレート電圧を印加し、メモリセル、及び相補メモリセルを構成する強誘電体キャパシタの両端に電圧を印加する。メモリセルの強誘電体キャパシタからの電荷をビット線に読み出し、一方、相補メモリセルの強誘電体キャパシタからの電荷を相補ビット線に読み出し、このビット線対の電位をセンスアンプによって比較増幅する。

一方、１Ｔ１Ｃ方式においては、読み出したいセルに接続されたワード線を選択し、メモリセルとビット線とを接続させる。その後、メモリセルに接続されたプレート線にプレート電圧を印加し、メモリセルを構成する強誘電体キャパシタの両端に電圧を印加する。これにより、強誘電体キャパシタからの電荷をビット線に読み出す一方、ビット線対を構成する相補ビット線には参照電位が参照電位発生回路によって印加される。このビット線対の電位をセンスアンプによって比較増幅する。ＴＣ並列ユニット直列接続型の場合は、ブロック選択トランジスタによりメモリセルブロックを選択し、更にメモリセルをワード線により選択する点が異なるが、その他は同様である。

１Ｔ１Ｃ方式、２Ｔ２Ｃ方式にはそれぞれ利害得失があるため、１つの強誘電体メモリにおいて、２Ｔ２Ｃ方式と１Ｔ１Ｃ方式とを選択的に実行可能なように構成することができれば好ましい。特許文献２は、そのような強誘電体メモリを提案している。

しかし、２Ｔ２Ｃ方式と１Ｔ１Ｃ方式とを選択的に実行可能とするためには、ビット線対を選択するための２つの選択トランジスタ（又はブロック選択トランジスタ）が独立に駆動可能なように構成される必要がある。１Ｔ１Ｃ方式を実行する場合には、相補ビット線の一方のみをデータ読み出しに用い、他方はシールド線として使用する必要があるからである。従って、１組のビット線対の選択のために１組（２本）のワード線対が用意される必要がある。このことは、メモリセルアレイの面積の増加、さらにはチップ面積の原因になる。
特開２００１−２５０３７６号公報 特開２００５−４８１１号公報

本発明は、１つの強誘電体メモリにおいて、１Ｔ１Ｃ方式、２Ｔ２Ｃ方式の両方を選択的に実現しつつ、メモリセルアレイの面積増加を抑制することができる半導体記憶装置を提供するものである。

本発明の一態様に係る半導体記憶装置は、強誘電体キャパシタを有するメモリセルを複数配列するとともに、前記メモリセルのデータを読み出す第１ビット線及び第２ビット線と、前記メモリセルを選択して前記第１ビット線又は前記第２ビット線に接続させる選択線と、前記強誘電体キャパシタに駆動電圧を印加するプレート線とを備えた第１のメモリセルアレイと、強誘電体キャパシタを有するメモリセルを複数配列するとともに、前記メモリセルのデータを読み出す第３ビット線及び第４ビット線と、前記メモリセルを選択して前記第３ビット線又は前記第４ビット線に接続させる選択線と、前記強誘電体キャパシタに駆動電圧を印加するプレート線とを備えた第２のメモリセルアレイと、前記第１乃至第４ビット線のうちのいずれか２つに現れた電位差を検出して増幅するセンスアンプ回路と、記第１乃至第４ビット線のうちのいずれか２つを選択的に前記センスアンプ回路に接続させ残りを前記センスアンプ回路から遮断するデカップリング回路と、前記デカップリング回路と前記第１及び第２のメモリセルアレイとの間の位置に配置され、前記第１乃至第４ビット線のうち前記デカップリング回路により前記センスアンプから遮断されたビット線を第１電位に固定するビット線電位制御回路とを備えたことを特徴とする。

本発明によれば、１つの強誘電体メモリにおいて、１Ｔ１Ｃ方式、２Ｔ２Ｃ方式の両方を選択的に実現しつつ、メモリセルアレイの面積増加を抑制することができる。

以下にこの発明の実施の形態を図面を参照して詳細に説明する。

［第１の実施の形態］ 図１は、本発明の第１の実施の形態によるＴＣ並列ユニット直列接続型強誘電体メモリの回路構成を示している。また、図２は、図１のメモリセルアレイを構成するＴＣ並列ユニット直列接続型のメモリセルブロックＭＣＢの構成を示している。

この強誘電体メモリは、図１に示すように、左右対称に２つのメモリセルアレイＭＣＡ１、ＭＣＡ２を備えている。それぞれのメモリセルアレイＭＣＡには、ＴＣ並列ユニット直列接続型のメモリセルブロックＭＣＢが複数配列されている。 図１では、説明の簡単のため縦方向の一列のメモリセルブロックＭＣＢのみを代表的に図示しているが、メモリセルブロックの配列はこれに限定されるものではなく、複数列に亘ってメモリセルブロックを配列することが可能である。また、メモリセルアレイＭＣＡ中には、メモリセルを選択するためのワード線ＷＬ、メモリセル中の強誘電体キャパシタに駆動電圧を与えるためのプレート線ＰＬ、／ＰＬ、及びメモリセルのデータを読み出すためのビット線ＢＬ等が配列されている。

図２を参照して、メモリセルブロックＭＣＢの構成を説明する。いずれのメモリセルブロックＭＣＢも同様の構成を有するため、ここではビット線ＢＬ０１に接続されるメモリセルブロックＭＣＢ０１を例にとって説明する。

メモリセルブロックＭＣＢ０１は、並列接続されたセルトランジスタとしてのｎ型ＭＯＳトランジスタＭｉ（ｉ＝０〜７）と強誘電体キャパシタＣｉ（ｉ＝０〜７）とからなるメモリセルを複数個（この例では８個）直列接続して構成される。トランジスタＭｉのゲートには、ワード線ＷＬｉが接続されている。

また、メモリセルブロックＭＣＢ０１の一端にある強誘電体キャパシタＣ７のプレート電極は駆動電圧を印加するためのプレート線ＰＬ１に接続される。メモリセルブロックＭＣＢ０１の他端は、ブロック選択トランジスタＳ１を介してビット線ＢＬ０１に接続される。ブロック選択トランジスタＳ１は、ブロック選択信号ＢＳ１によりオン／オフ制御される。

このメモリセルブロックＭＣＢ０１においては、スタンバイ時においてはすべてのワード線ＷＬｉ（Ｉ＝０〜７）が“Ｈ”とされ、すべての強誘電体キャパシタＣｉには電圧が印加されないようにされる。しかし、データ読出しのため読み出し対象のメモリセルのワード線、例えばワード線ＷＬ０のみが“Ｌ”にされると、強誘電体キャパシタＣ０の両端に電圧が印加され、強誘電体キャパシタＣ０に保持されたセルデータに基づく電圧がビット線ＢＬ０１に現れて、データ読出しがなされる。その他のメモリセルブロックＭＣＢも同様の構成を有する。

図１に戻って説明を続ける。メモリセルアレイＭＣＡ１とＭＣＡ２との間には、複数のセンスアンプ回路Ｓ／Ａｉ（ｉ＝０、１、・・・、ｎ）が備えられ、所謂シェアドセンスアンプの形式が採用されている。それぞれのセンスアンプ回路Ｓ／Ａｉには、４本のビット線ＢＬｉｊ（ｊ＝１〜４：第１乃至第４のビット線）が接続されている。ビット線ＢＬｉ１とＢＬｉ２とが、２Ｔ２Ｃ方式が実行される場合において１組のビット線対を構成し、さらにビット線ＢＬｉ３とＢＬｉ４とが２Ｔ２Ｃ方式が実行される場合において１組のビット線対を構成する。ただし、後述するように、１Ｔ１Ｃ方式が実行される場合には、ビット線ＢＬｉ１とＢＬｉ４の組み合わせ、又はＢＬｉ２とＢＬｉ３の組み合わせにより１組のビット線対が構成される。

ビット線ＢＬｉｊには、それぞれメモリセルブロックＭＣＢｉｊが、選択トランジスタＳ１がオンとされることにより接続され得る。なお、センスアンプ回路Ｓ／Ａｉは、後述するように、比較増幅器の他、参照電位発生回路等を備えている。

この実施の形態では、１つのメモリセルアレイＭＣＡ１（又は２）に存在するすべてのメモリセルブロックＭＣＢは、単一のブロック選択信号ＢＳ１(又は２)により選択されるように構成されている。このため、メモリセルアレイの面積を微細化することが可能である。

このような１つのメモリセルアレイＭＣＡに単一のブロック選択信号線（ＢＳ１又はＢＳ２）のみを設けた場合において、２Ｔ２Ｃ方式のみならず１Ｔ１Ｃ方式を実行可能にするため、本実施の形態では、デカップリング回路１１を備えている。デカップリング回路１１は、図２に示すように、それぞれビット線ＢＬｉ１〜４に接続される４つのｎ型ＭＯＳトランジスタ１１１〜１１４を、４本のビット線ＢＬｉ〜４毎に備えて構成されている。トランジスタ１１１〜１１４は、そのゲートにそれぞれ制御信号Ｐｈｉ１〜４を入力されてオンオフ制御され、これにより、ビット線ＢＬｉ１〜４は、選択的にセンスアンプ回路Ｓ／Ａｉに対し接続又は遮断され得る。

また、ビット線電位制御回路１２は、デカップリング回路１１によりセンスアンプ回路Ｓ／Ａｉから遮断されたビット線の電位を所定の電位、具体的にはプレート線ＰＬの駆動電圧と同電位に充電する制御を行うものである。ビット線電位制御回路１２は、図２に示すように、ｎ型ＭＯＳトランジスタ１２１、１２２を備えている。トランジスタ１２１、１２２は、一端に基準電位Ｖｒｅｆを印加され、他端にそれぞれビット線ＢＬｉ１〜４を接続され、ゲートに制御信号Ｅｑｌ１〜４を与えられている。制御信号Ｅｑｌ１〜４は、それぞれ独立の信号である。

図３に、センスアンプ回路Ｓ／Ａｉの回路構成の詳細を示す。センスアンプ回路Ｓ／Ａｉはそれぞれ、センスアンプ（比較増幅器）１３と、参照電位発生回路１４と、ディスチャージ回路１５とを備えている。

センスアンプ１３は、ｐ型ＭＯＳトランジスタＱＰ１〜ＱＰ３で構成されるｐ型センスアンプＳＡＰと、ｎ型ＭＯＳトランジスタＱＮ１〜ＱＮ３で構成されるｎ型センスアンプＳＡＮとを備えている。ｐ型センスアンプＳＡＰ、ｎ型センスアンプＳＡＮはそれぞれセンスアンプイネーブル信号／ＳＥＰ、ＳＥＮで動作が制御される。

ｐ型センスアンプＳＡＰを構成するｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２は、センス線対ＳＬ、／ＳＬ間に直列接続されると共に、そのゲートがそれぞれセンス線対ＳＬ、／ＳＬに接続され、フリップフロップ回路を構成している。なお、センス線対ＳＬ、／ＳＬは、前述のデカップリング回路１１により、選択的にビット線ＢＬｉ１〜４に接続される配線である。

また、両トランジスタＱＰ１、ＱＰ２の共通接続点と電源電圧ＶＡＡとの間には、ｐ型ＭＯＳトランジスタＱＰ３が接続されている。このトランジスタＱＰ３のゲートにセンスアンプイネーブル信号／ＳＥＰが供給されてｐ型センスアンプＳＡＰがオン／オフ制御される。

ｎ型センスアンプＳＡＮを構成するｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２は、センス線対ＳＬ、／ＳＬ間に直列接続されると共に、そのゲートがそれぞれセンス線対ＳＬ、／ＳＬに接続され、フリップフロップ回路を構成している。

また、両トランジスタＱＮ１、ＱＮ２の共通接続点と接地電位Ｖｓｓとの間には、ｎ型ＭＯＳトランジスタＱＮ３が接続されている。このトランジスタＱＮ３のゲートにセンスアンプイネーブル信号ＳＥＮが供給されてｎ型センスアンプＳＡＮがオン／オフ制御される。

また、参照電圧発生回路１４は、リセットトランジスタＱＮ４と、選択トランジスタＱＮ５、ＱＮ６と、ダミーキャパシタＤＣＣとを備えている。選択トランジスタＱＮ５は、センス線／ＳＬとダミーキャパシタＤＣＣの一端との間に接続され、選択トランジスタＱＮ６は、センス線ＳＬとダミーキャパシタＤＣＣの一端との間に接続される。

ダミーキャパシタＤＣＣの他端は、ダミープレート電位ＤＰＬを与えられている。また、両選択トランジスタＱＮ５、ＱＮ６のゲートには、ダミーワード線ＤＷＬ０、ＤＷＬ１が接続されている。

また、リセットトランジスタＱＮ４の一端はダミーキャパシタＤＣＣの一端に接続され、他端には基準電位ＶＤＣが与えられる。これにより、ダミーキャパシタＤＣＣの一端は、リセット信号ＤＲＳＴにより、基準電位ＶＤＣにリセットされる。ダミーワード線ＤＷＬ０、ＤＷＬ１は、相補ビット線に対応するいずれか一方が“Ｈ”とされ、これにより相補ビット線に参照電位が与えられる。

ディスチャージ回路１５は、センス線対ＳＬ又は／ＳＬと接地電位Ｖｓｓとの間に接続されるｎ型ＭＯＳトランジスタＱＮ７，ＱＮ８と、センス線対ＳＬと／ＳＬとの間に接続されるｎ型ＭＯＳトランジスタＱＮ９とを備えている。これらのトランジスタＱＮ７〜９はいずれもゲートに制御信号ＢＥＱＬを与えられている。センスアンプ１３によるセンス終了後において制御信号ＢＥＱＬが“Ｈ”となることにより、センス線ＳＬ、／ＳＬは接地電位まで放電される。

以上の構成を有することにより、本実施の形態の強誘電体メモリは、２Ｔ２Ｃ方式、１Ｔ１Ｃ方式のいずれかを選択的に実行することが可能である。２Ｔ２Ｃ方式によるデータの読み書きを実行する場合には、制御信号Ｐｈｉ１＝Ｐｈｉ２＝“Ｈ”且つＰｈｉ３＝Ｐｈｉ４＝“Ｌ”とするか、又は制御信号Ｐｈｉ１＝Ｐｈｉ２＝“Ｌ”且つＰｈｉ３＝Ｐｈｉ４＝“Ｈ”とする。すなわちメモリセルアレイＭＣＡ１又はＭＣＡ２のいずれか一方のみのビット線をセンスアンプ回路Ｓ／Ａｉに接続しセルデータ及び相補データを読み出す、いわゆるｆｏｌｄｅｄ構造のような形式にて読み書きを行う。

一方、１Ｔ１Ｃ方式によるデータの読み書きを実行する場合には、制御信号Ｐｈｉ１＝Ｐｈｉ４＝“Ｈ”かつＰｈｉ２＝Ｐｈｉ３＝“Ｌ”とするか、又はＰｈｉ１＝Ｐｈｉ４＝“Ｌ”かつＰｈｉ２＝Ｐｈｉ３＝“Ｈ”とさせる。すなわち、メモリセルアレイＭＣＡ１、ＭＣＡ２の両方からそれぞれ１本ずつビット線をセンスアンプ回路Ｓ／Ａｉに接続させ、いわばオープンビット線方式のような形式にて読み書きを行う。

まず、２Ｔ２Ｃ方式によるデータの読み出し動作を、図４及び図５を参照して説明する。一例として、制御信号Ｐｈｉ１＝Ｐｈｉ２＝“Ｈ”且つＰｈｉ３＝Ｐｈｉ４＝“Ｌ”としてメモリセルアレイＭＣＡ１側からデータの読み出しを行う場合を説明する。

まず、時刻ｔ１において、メモリセルブロックＭＣＢ０１中の読み出したいメモリセルＭＣ０を選択するため、ワード線ＷＬ０を”Ｌ”にし（その他のワード線ＷＬ１〜７は“Ｈ”に維持する）、続いてブロック選択信号ＢＳ１を“Ｈ”とする。すると、読み出したいメモリセルＭＣ０がビット線ＢＬ０１と接続される。一方、メモリセルブロックＭＣＢ０２中の相補データを記憶するメモリセルＭＣ０´がビット線ＢＬ０２に接続される。初期状態において基準電位Ｖｒｅｆに設定されていたビット線ＢＬ０１、ＢＬ０２の電位は、接地電位Ｖｓｓまで一端放電される。

続いて、時刻ｔ２においてプレート線ＰＬ１、／ＰＬ１を基準電位Ｖｒｅｆから電源電圧ＶＡＡに立ち上げ、メモリセルＭＣ０、ＭＣ０´を構成する強誘電体キャパシタの両端に電圧ＶＡＡを印加することにより、メモリセルＭＣ０、ＭＣ０´中の強誘電体キャパシタからの電荷をビット線ＢＬ０１、ＢＬ０２に読み出す。ビット線ＢＬ０１、ＢＬ０２には、メモリセルＭＣ０、ＭＣ０´に保持されたデータに応じた電位が与えられる。時刻ｔ３においてセンスアンプ１３が活性化されると、このビット線ＢＬ０１、ＢＬ０２間の電位差が比較増幅される。

その後、プレート線ＰＬ１、／ＰＬ１の電位は、時刻ｔ４において一端接地電位Ｖｓｓまで落とされる。これにより、“１”読み出しすなわち破壊読出しがなされたセルに対してデータの再書き込みが行われる。そして、時刻ｔ５においてプレート線ＰＬ、／ＰＬの電位が基準電位Ｖｒｅｆに戻され、またブロック選択信号ＢＳ１が“Ｌ”に戻り、読み出し動作が終了する。なお、デカップリング回路１１によりセンスアンプ回路Ｓ／Ａｉから遮断されるメモリセルアレイＭＣＡ２のビット線ＢＬ０３、ＢＬ０４は、ビット線電位制御回路１２において制御信号Ｅｑｌ３、４が“Ｈ”とされることによりいずれも電位Ｖｒｅｆに維持される。なお、ビット線ＢＬ０１、ＢＬ０２側のビット線電位制御回路１２の制御信号Ｅｑｌ１、Ｅｑｌ２は、いずれも“Ｌ”とされる。

次に、１Ｔ１Ｃ方式によるデータの読み出し動作を、図６及び図７を参照して説明する。一例として、制御信号Ｐｈｉ１＝Ｐｈｉ４＝“Ｈ”且つＰｈｉ２＝Ｐｈｉ３＝“Ｌ”とし、メモリセルブロックＭＣＢ０１中のメモリセルのデータをビット線ＢＬ０１に読み出し、基準電位発生回路１４から発生されビット線ＢＬ０４に与えられた基準電位と比較してデータを読み出す場合を説明する。

まず、時刻ｔ１において、読み出したいメモリセルＭＣ０を選択するためワード線ＷＬ０を”Ｌ”にし（その他のワード線ＷＬ１〜７は“Ｈ”に維持する）、続いてブロック選択信号ＢＳ１を“Ｈ”とする。すると、読み出したいメモリセルＭＣ０がビット線ＢＬ０１と接続される。一方、メモリセルブロックＭＣＢ０２中の相補データを記憶するメモリセルＭＣ０´もビット線ＢＬ０２には接続されるが、制御信号Ｐｈｉ２＝“Ｌ”によりデカップリング回路１１のトランジスタ１１２はＯＦＦとされているため、センスアンプ回路Ｓ／Ａｉからは遮断されている。更に、ビット線電位制御回路１２では、制御信号Ｅｑｌ２＝“Ｈ”によりトランジスタ１２２がＯＮとなり、これによりビット線ＢＬ０２は、プレート線ＰＬ１と同電位である基準電位Ｖｒｅｆに充電される。従って、メモリセルＭＣ０´の両端には電圧がかからず、これによりメモリセルＭＣ０´からのデータ読み出し、及びデータの破壊は防止される。

その後、時刻ｔ２においてメモリセルブロックＭＣＢ０１側に接続されたプレート線／ＰＬ１は電源電圧ＶＡＡまで昇圧され、これによりメモリセルＭＣ０を構成する強誘電体キャパシタの両端に電圧ＶＡＡが印加され、メモリセルＭＣ０の強誘電体キャパシタＣ０からの電荷がビット線ＢＬ０１に流れる。一方、プレート線ＰＬ１の電圧は時刻ｔ２以降もＶｒｅｆのままとされ、ビット線ＢＬ０２もビット線電位制御回路１２により基準電圧Ｖｒｅｆに固定される。このため、メモリセルＭＣ０´の強誘電体キャパシタの両端の電位差はゼロであり、従って、メモリセルＭＣ０´からはデータの読み出しはされず、メモリセルＭＣ０´のデータが破壊されることもない。

ビット線ＢＬ０１の電位は、参照電位発生回路１４によりビット線ＢＬ０４に与えられた参照電位とセンスアンプ１３により比較され増幅される。このとき、ビット線ＢＬ０４がセンスアンプ回路Ｓ／Ａｉに接続されているので、相補ビット線対の間（ＢＬ０１、ＢＬ０４）におけるビット線容量のバランスが保たれ、これにより、読み出しマージンが高められている。

なお、デカップリング回路１１によりセンスアンプ回路Ｓ／Ａから遮断されたビット線ＢＬ０３は、ビット線電位制御回路１２によりその電位を基準電位Ｖｒｅｆに固定され（制御信号Ｅｑｌ３＝“Ｈ”とされている）、シールド線として機能する。

以上説明したように、本実施の形態によれば、１つのメモリセルアレイＭＣＡにおいて単一のブロック選択線のみが設けられている場合においても、２Ｔ２Ｃ方式のみならず、１Ｔ１Ｃ方式も実行することが可能になる。この構成によれば、メモリセルアレイにおいてはブロック選択線が少ない分メモリセルアレイの面積を削減することができる。

［第２の実施の形態］ 図８は、本発明の第２の実施の形態による強誘電体メモリの回路構成を示している。第１の実施の形態と同一の構成要素については同一の符号を付し、以下ではその詳細な説明は省略する。また、図８では、強誘電体メモリの構成のうち、１つのセンスアンプ回路Ｓ／Ａ０とこれに接続されるビット線ＢＬ０１〜０４のみを代表的に図示している。

この強誘電体メモリでは、第１の実施の形態のようなＴＣ並列ユニットからなるメモリセルブロックが接続される代わりに、１つの強誘電体キャパシタＣと、これに直列接続されゲートにワード線ＷＬが接続された選択トランジスタＳＧ１とからなるメモリセルが１つのビットＢＬ０１〜０４に対し接続される。

強誘電体キャパシタＣの一端は、プレート線ＰＬ１、／ＰＬ１に接続されている。１つのメモリセルアレイＭＣＡ中で同一列に並ぶメモリセルは、ワード線ＷＬを共通にしており、そのワード線ＷＬの選択により同時に選択されるように構成されている。このため、ワード線の数が少ない分、メモリセルアレイの面積を微細化することが可能である。

このように同一列に並ぶメモリセルに単一のワード線のみが設けられている場合においても、第１の実施の形態と同様のデカップリング回路１１が設けられていることにより、２Ｔ２Ｃ方式のみならず１Ｔ１Ｃ方式を実行することが可能になる。

動作の方式は、第１の実施の形態と略同様である。すなわち、２Ｔ２Ｃ方式によるデータの読み書きを実行する場合には、制御信号Ｐｈｉ１＝Ｐｈｉ２＝“Ｈ”且つＰｈｉ３＝Ｐｈｉ４＝“Ｌ”とするか、又は制御信号Ｐｈｉ１＝Ｐｈｉ２＝“Ｌ”且つＰｈｉ３＝Ｐｈｉ４＝“Ｈ”とする。一方、１Ｔ１Ｃ方式によるデータの読み書きを実行する場合には、制御信号Ｐｈｉ１＝Ｐｈｉ４＝“Ｈ”かつＰｈｉ２＝Ｐｈｉ３＝“Ｌ”とするか、又はＰｈｉ１＝Ｐｈｉ４＝“Ｌ”かつＰｈｉ２＝Ｐｈｉ３＝“Ｈ”とさせる。プレート線ＰＬ１、／ＰＬ１の駆動方式も図５、図７に示したのと同様である。

［第３の実施の形態］ 図９は、本発明の第３の実施の形態による強誘電体メモリの回路構成を示している。第１の実施の形態と同一の構成要素については同一の符号を付し、以下ではその詳細な説明は省略する。また、図９では、強誘電体メモリの構成のうち、１つのセンスアンプ回路Ｓ／Ａ０とこれに接続されるビット線ＢＬ０１〜０４のみを代表的に図示している。

この実施の形態では、１つのセンスアンプ回路Ｓ／Ａｉに接続される４つのビット線ＢＬｉｊ（ｊ＝１〜４）の各々から、更に２本ずつのサブビット線ＳＢＬｉｊ、ＳＢＬｉｊ´が延びている点で、上記の実施の形態と異なっている。すなわち、１つのセンスアンプＳ／Ａｉには、８本のサブビット線のうちのいずれか２本が、ビット線ＢＬｉｊを介して接続され得る。各サブビット線ＳＢＬｉｊ、ＳＢＬｉｊ´には、第１の実施の形態と同様のメモリセルブロックＭＣＢｉｊ、ＭＣＢｉｊ´が接続されている（図９では、メモリセルアレイＭＣＡ２側のメモリセルブロックは図示を省略している）。

サブビット線ＳＢＬｉｊ、ＳＢＬｉｊ´とビット線ＳＢＬｉｊとの間には、サブデカップリング回路１６が備えられている。サブデカップリング回路１６は、ｎ型ＭＯＳトランジスタ１６１と、ｎ型ＭＯＳトランジスタ１６２とを１本のビット線ＢＬｉｊ毎に備えている。ｎ型ＭＯＳトランジスタ１６１は、サブビット線ＳＢＬｉｊとビット線ＢＬｉｊとの間に接続されゲートに制御信号Ｔｒｓ０を与えられて導通する。ｎ型ＭＯＳトランジスタ１６２は、サブビット線ＳＢＬｉｊ´とビット線ＢＬｉｊとの間に接続されゲートに制御信号Ｔｒｓ１を与えられて導通する。

この制御信号Ｔｒｓ０、Ｔｒｓ１のいずれかが“Ｈ”とされることにより、サブビット線ＳＢＬｉｊ、ＳＢＬｉｊ´のいずれか一方が選択的にビット線ＢＬｉｊに接続され、他方はビット線ＢＬｉｊ及びセンスアンプＳ／Ａｉから遮断される。

また、サブビット線ＳＢＬｉｊ、ＳＢＬｉｊ´には、サブビット線電位制御回路１７が備えられている。サブビット線電位制御回路１７は、図９に示すように、ｎ型ＭＯＳトランジスタ１７１、１７２を備えている。トランジスタ１７１、１７２は、一端に基準電位Ｖｒｅｆを印加され、他端にそれぞれサブビット線ＳＢＬｉｊ、ＳＢＬｉｊ´が接続され、ゲートに制御信号ＳＥｑｌｊを与えられている。制御信号ＳＥｑｌｊは、それぞれ独立の信号である。

このように、本実施の形態では、デカプッリング回路１１と、サブデカップリング回路１６とを備えることにより、１つのビット線ＢＬｉｊに２つのメモリセルブロックＭＣＢｉｊ、ＭＣＢｉｊ´のいずれかを選択的に接続することができる。すなわち、１つのセンスアンプ回路Ｓ／Ａｉに、８個のメモリセルブロックＭＣＢを接続することができる。そして、デカップリング回路１１、サブデカップリング回路１６を切り替えることにより、上記の実施の形態と同様に、２Ｔ２Ｃ方式、１Ｔ１Ｃ方式のいずれかを選択的に実行することができる。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内で、様々な変更、追加、置換、削除等が可能である。

例えば、上記の実施の形態では、プレート線の電圧を変化させてメモリセルのデータの読み書きを行うプレート線駆動方式を採用したが、プレート線の電圧を一定に維持する一方ビット線の電圧を放電することでデータの読み書きを行うプレート線固定方式を本発明に適用することも可能である。

本発明の第１の実施の形態による強誘電体メモリの回路構成を示している。 メモリセルブロックＭＣＢｉｊ、デカップリング回路１１及びビット線電位制御回路１２の構成を示す回路図である。 センスアンプ回路Ｓ／Ａｉの構成例を示す回路図である。 第１の実施の形態の強誘電体メモリにおいて、２Ｔ２Ｃ方式によるデータ読み出しを行う場合の動作を説明している。 第１の実施の形態の強誘電体メモリにおいて、２Ｔ２Ｃ方式によるデータ読み出しを行う場合の動作を説明している。 第１の実施の形態の強誘電体メモリにおいて、１Ｔ１Ｃ方式によるデータ読み出しを行う場合の動作を説明している。 第１の実施の形態の強誘電体メモリにおいて、１Ｔ１Ｃ方式によるデータ読み出しを行う場合の動作を説明している。 本発明の第２の実施の形態による強誘電体メモリの回路構成を示している。 本発明の第３の実施の形態による強誘電体メモリの回路構成を示している。

符号の説明

１１・・・デカップリング回路、 １２・・・ビット線電位制御回路、 Ｓ／Ａｉ・・・センスアンプ回路、 １３・・・センスアンプ、 １４・・・参照電位発生回路、 １５・・・ディスチャージ回路、 １６・・・サブデカップリング回路、 １７・・・サブビット線電位制御回路、 ＭＣＡ・・・メモリセルアレイ、 ＭＣＢ・・・メモリセルブロック、 Ｍｉ・・・セルトランジスタ、 Ｃｉ・・・強誘電体キャパシタ、 Ｓ１・・・ブロック選択トランジスタ。

Claims (5)

1. 強誘電体キャパシタを有するメモリセルを複数配列するとともに、前記メモリセルのデータを読み出す第１ビット線及び第２ビット線と、前記メモリセルを選択的に前記第１ビット線又は前記第２ビット線に接続させる選択線と、前記強誘電体キャパシタに駆動電圧を印加するプレート線とを備えた第１のメモリセルアレイと、
   強誘電体キャパシタを有するメモリセルを複数配列するとともに、前記メモリセルのデータを読み出す第３ビット線及び第４ビット線と、前記メモリセルを選択的に前記第３ビット線又は前記第４ビット線に接続させる選択線と、前記強誘電体キャパシタに駆動電圧を印加するプレート線とを備えた第２のメモリセルアレイと、
   前記第１乃至第４ビット線のうちのいずれか２つに現れた電位差を検出して増幅するセンスアンプ回路と、
   前記第１乃至第４ビット線のうちのいずれか２つを選択的に前記センスアンプ回路に接続させ残りを前記センスアンプ回路から遮断するデカップリング回路と、
   前記デカップリング回路と前記第１及び第２のメモリセルアレイとの間の位置に配置され、前記第１乃至第４ビット線のうち前記デカップリング回路により前記センスアンプから遮断されたビット線を第１電位に固定するビット線電位制御回路と
   を備えたことを特徴とする半導体記憶装置。
2. 前記デカップリング回路は、前記第１ビット線と前記第４ビット線との第１の組み合わせ、前記第２ビット線と前記第３ビット線との第２の組み合わせ、前記第１ビット線と前記第２ビット線との第３の組み合わせ、又は前記第３ビット線と前記第４ビット線との第４の組み合わせのいずれかを選択的に前記センスアンプに接続させる
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１ビット線に接続される前記メモリセルと、前記第２ビット線に接続される前記メモリセルとは、同一の前記選択線により選択されて前記第１ビット線又は第２ビット線に接続され、
   前記第３ビット線に接続される前記メモリセルと、前記第４ビット線に接続される前記メモリセルとは、同一の前記選択線により選択されて前記第３ビット線又は第４ビット線に接続される
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記第１乃至第４ビット線の各々は、複数のサブビット線に接続可能であり、
   前記複数のサブビット線のいずれかを選択的に前記第１乃至第４ビット線に接続させるサブデカップリング回路を更に備えたことを特徴とする請求項１記載の半導体記憶装置。
5. セルトランジスタと前記強誘電体メモリの並列接続により１つのメモリセルを構成し、このメモリセルを複数個直列に接続して構成されるメモリセルブロックを備え、このメモリセルブロックの一端にメモリセルブロックを選択するブロック選択トランジスタが接続されていることを特徴とする請求項１記載の半導体記憶装置。
   

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