JP2011054233A - 半導体記憶装置 - Google Patents

Abstract

【課題】意図しない電圧／電流がメモリセルに印加されることを防ぐことができる半導体記憶装置を提供する。
【解決手段】電圧の印加によって抵抗値が可変する可変抵抗素子を有するメモリセルと、メモリセルへ印加する電圧を出力する電源回路１１と、電源回路１１とメモリセルとの間に形成され、電源回路１１から出力された電圧をメモリセルに供給する配線Ｌ１，Ｌ２と、配線に接続された放電回路１７とを備える。放電回路１７は、メモリセルに電圧を印加する第１動作の終了後から、次にメモリセルに電圧を印加する第２動作が開始されるまでの間に、配線Ｌ１，Ｌ２に充電されている電荷を放電する。
【選択図】図８

Description

本発明は、メモリセルに電圧を印加してメモリセルの状態を変化させる半導体記憶装置に関し、例えば抵抗変化メモリに関するものである。

近年、半導体記憶装置の後継候補として、印加される電圧に基づいて抵抗値が変化する可変抵抗素子をメモリセルとして利用した抵抗変化メモリ、例えばＲｅＲＡＭ（Resistive Random access memory）が注目されている（例えば、特許文献１参照）。

抵抗変化メモリでは、微小な電圧印加によってメモリセルの状態が変化することが判明されてきた。たとえ小さな電圧の印加であっても、メモリセルが今までの状態を保存することができないとなると、信頼性上大きな問題となる。

ここで、抵抗変化メモリにおいては、読み出しや状態変化等の動作の後、メモリセルに接続された配線に不必要な電荷がチャージされている可能性がある。このような場合、電源オン／オフ時や次の動作を実行するときにメモリセルに不必要な電圧ストレスがかかり、メモリセルの状態を変化させてしまう可能性がある。

また、通常電圧をドライブするトランジスタとしてｐチャネルトランジスタが使用されることがある。しかしこの場合、電源オフ時にｐチャネルトランジスタがオンし、配線等にチャージされていた電荷が放電されてメモリセルに電圧ストレスをかけてしまう恐れがある。

特開２００８−２８７８２７号公報

本発明は、意図しない電圧／電流がメモリセルに印加されることを防ぐことができる半導体記憶装置を提供する。

本発明の一実施態様の半導体記憶装置は、電圧の印加によって抵抗値が可変する可変抵抗素子を有するメモリセルと、前記メモリセルへ印加する前記電圧を出力する電源回路と、前記電源回路と前記メモリセルとの間に形成され、前記電源回路から出力された前記電圧を前記メモリセルに供給する配線と、前記配線に接続された放電回路とを具備し、前記放電回路は、前記メモリセルに電圧を印加する第１動作の終了後から、次に前記メモリセルに電圧を印加する第２動作が開始されるまでの間に、前記配線に充電されている電荷を放電することを特徴とする。

本発明によれば、意図しない電圧／電流がメモリセルに印加されることを防ぐことができる半導体記憶装置を提供できる。

抵抗変化メモリにおいて、メモリセルの状態変換及び読み出しの動作を行う電圧供給回路の構成を示す回路図である。 抵抗変化メモリにおいて、メモリセルの状態変換及び読み出しの動作を行う電圧供給回路の構成を示す回路図である。 抵抗変化メモリにおける読み出し回数による読み出し電流の変化を示す図である。 電圧供給回路における読み出し電流とその変動係数との関係を示す図である。 本発明の実施形態の抵抗変化メモリの構成を示すブロック図である。 実施形態におけるメモリセルアレイの一部の斜視図である。 図６におけるＩ−Ｉ′線で切断して矢印方向から見たメモリセル１つ分の断面図である。 実施形態における電圧供給回路の構成を示す回路図である。 実施形態における電圧供給回路の放電動作（第１例）を示すタイミングチャートである。 実施形態における電圧供給回路の放電動作（第２例）を示すタイミングチャートである。

本発明の実施形態を説明する前に、本発明を提案するに至った経緯について説明する。ここでは、半導体記憶装置として、可変抵抗素子を有する抵抗変化メモリ（ＲｅＲＡＭ）を例に取る。

抵抗変化メモリの可変抵抗素子には、２種類の形態があることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。

抵抗変化メモリにおいて、メモリセルの状態変換（セット／リセット）及び読み出しの動作を行う場合に、メモリセルに電圧を供給するために用いられる電圧供給回路を図１及び図２に示す。

図１及び図２において、カレントミラー回路１１から出力された電流は、クランプ用トランジスタ１２と選択トランジスタ１３を介してビット線ＢＬに供給される。ビット線ＢＬはメモリセルアレイ１４内の選択されたメモリセルに接続されており、ビット線ＢＬに供給された電圧がメモリセルに印加される。カレントミラー回路１１とクランプ用トランジスタ１２は、配線Ｌ１により接続されており、配線Ｌ１にはセンスアンプ１５とコンデンサ１６がそれぞれ接続されている。さらに、クランプ用トランジスタ１２と選択トランジスタ１３は、配線Ｌ２により接続されている。

ここで、図１に示した回路において、電圧供給回路から２種類の電圧、例えば高電圧と低電圧をメモリセルにそれぞれ供給し、読み出し動作を行った場合の電流（読み出し電流）の測定結果について述べる。

図３は、高電圧と低電圧を印加した場合の読み出し回数による読み出し電流の変化を示す図である。

図３において、Ａにて示す特性は、高電圧をメモリセルに供給し、読み出し電流を測定したものである。Ｂにて示す特性は、低電圧をメモリセルに供給し、読み出し電流を測定したものである。これらより、いずれの電圧でも、読み出し電流が大きくばらついていることがわかる。

このように読み出し電流が大きく変動していることから、メモリセルの状態変化（抵抗変化）が測定毎に生じていると考えられる。そして、この状態変化の原因として、ビット線を選択する選択トランジスタがオンしたとき、配線Ｌ１，Ｌ２などにチャージされ、残っていた電荷が、メモリセルに印加されるためであると考えられる。

また、図４は、電圧供給回路から所定の電圧をメモリセルに供給し、読み出し動作を行った場合の読み出し電流とその変動係数との関係を示す図である。

この図から、読み出し電流が大きいとき変動係数が小さく、読み出し電流が小さくなるにつれて変動係数が大きくなることがわかる。今後、抵抗変化メモリにおいては、読み出し電流は小さくなっていくことが考えられ、読み出し電流が小さくなっていく場合、変動係数が大きくなり、すなわち読み出し電流のばらつきが大きくなり、読み出し動作の信頼性が損なわれる恐れがある。

以下に、図１及び図２を用いて詳述する。抵抗変化メモリにおいて、読み出し／メモリセルの状態変換の動作を行う場合、図１に示す回路により、ビット線を介してメモリセルに電圧が印加される。このとき、読み出し／メモリセルの状態変換の動作が終了した後も、図１に示す配線Ｌ１，Ｌ２に電荷がチャージされたままになっている可能性がある。

ここで、配線Ｌ１，Ｌ２に電荷がチャージされたまま、次の動作を実行すると、図２に示すように、配線Ｌ１，Ｌ２にチャージされていた電荷がメモリセルに放電され、メモリセルに状態変化が生じる恐れがある。

このため、図３のＡ，Ｂに示したように、読み出し毎に、読み出し電流が大きくばらついていると考えられる。このように、読み出し電流が大きくばらつくと、読み出し動作の信頼性が著しく低下するという問題がある。

そこで、本発明の実施形態では、上述した問題を解決するために、予期せぬ電圧／電流がメモリセルに印加されることを防ぎ、読み出し動作時における読み出し電流のばらつきを低減することができる半導体記憶装置を提案する。以下に、図面を参照して本発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］実施形態の抵抗変化メモリの構成
図５は、本発明の実施形態の抵抗変化メモリの構成を示すブロック図である。

抵抗変化メモリは、メモリセルをマトリクス状に配置したメモリセルアレイ１４を備える。メモリセルは、後述する可変抵抗素子とダイオード等の整流素子を有する。

メモリセルアレイ１４のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１４のビット線ＢＬを制御し、メモリセルのセット／リセット、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。

また、メモリセルアレイ１４のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１４のワード線ＷＬを選択し、メモリセルのセット／リセット、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。

データ入出力バッファ４は、図示しない外部のホスト装置に入出力（Ｉ／Ｏ）線を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、またカラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。

また、ホスト装置からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト装置からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。

ステートマシン７は、この抵抗変化メモリの全体の管理を行うもので、ホスト装置からのコマンドを受け付け、読み出し、セット、リセット及びデータの入出力管理等を行う。また、外部のホスト装置は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み制御にも利用される。

また、ステートマシン７により内部制御信号が出力され、パルスジェネレータ８等が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスは、カラム制御回路２及びロウ制御回路３で選択されたビット線及びワード線へ転送することが可能である。

なお、メモリセルアレイ１４以外の周辺回路素子は、配線層に形成されたメモリセルアレイ１４の直下のシリコン基板に形成可能である。これにより、この抵抗変化メモリのチップ面積は、ほぼメモリセルアレイ１４の面積に等しくすることが可能である。

［１−１］メモリセルアレイ
図６は、抵抗変化メモリにおけるメモリセルアレイ１４の一部の斜視図であり、図７は、図６におけるＩ−Ｉ′線で切断して矢印方向から見たメモリセル１つ分の断面図である。なお、図７中のｉ及びｊは０，１，２，…であることを示す。

図６に示すように、複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設されている。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２の各交差部に、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いる。

［１−２］メモリセルＭＣ
図７に示すように、メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＤＩが直列接続された回路からなる。可変抵抗素子ＶＲは、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる。可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって、陽イオンの移動により抵抗値が変化するものを用いることができる。

可変抵抗素子ＶＲ及びダイオードＤＩの上下には、バリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２，ＥＬ３が配置される。電極ＥＬ１上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ２が配置されている。電極ＥＬ２上にはダイオードＤＩが配置され、ダイオードＤＩ上には電極ＥＬ３が配置されている。

［１−３］電圧供給回路（または読み出し回路）の構成
本発明の実施形態におけるカラム制御回路２が備える電圧供給回路または読み出し回路について説明する。

図８は、実施形態における電圧供給回路の主な構成を示す回路図である。

この電圧供給回路は、読み出し動作時に、選択されたメモリセルに電圧を供給し、読み出し電流を検出する回路であり、またメモリセルの状態変換の動作、すなわちセット／リセットの動作時に、選択されたメモリセルに電圧を供給する回路である。

図８に示すように、電源回路、例えばカレントミラー回路１１から出力された電流は、クランプ用トランジスタ１２を介して複数の選択回路、例えば選択トランジスタ１３に供給されている。なお、図中には１つの選択トランジスタ１３のみを示している。複数の選択トランジスタ１３は、複数のビット線ＢＬにそれぞれ接続される。複数のビット線ＢＬは、メモリセルアレイ１４内の複数のメモリセルに接続されている。そして、複数のビット線のうち、選択トランジスタ１３によって選択されたビット線ＢＬに供給された電圧は、選択されたメモリセルに印加される。

カレントミラー回路１１とクランプ用トランジスタ１２は、配線Ｌ１により接続されている。配線Ｌ１には、センスアンプ１５とコンデンサ１６がそれぞれ接続されている。また、クランプ用トランジスタ１２と複数の選択トランジスタ１３は、配線Ｌ２により接続されている。配線Ｌ２には放電回路１７が接続されている。

電圧供給回路の構成を以下に詳述する。

カレントミラー回路１１は、ｐチャネルＭＯＳトランジスタＰ１〜Ｐ４と、ｎチャネルＭＯＳトランジスタＮ１を有する。ｐチャネルＭＯＳトランジスタＰ２のソース、バックゲート、及びｐチャネルＭＯＳトランジスタＰ１のバックゲートには電源ＶDDが接続されている。ｐチャネルＭＯＳトランジスタＰ２のドレインはｐチャネルＭＯＳトランジスタＰ１のソースに接続され、ｐチャネルＭＯＳトランジスタＰ１のドレインは配線Ｌ１に接続されている。さらに、ｐチャネルＭＯＳトランジスタＰ２のゲートは、ｐチャネルＭＯＳトランジスタＰ４のゲートに接続される。

ｐチャネルＭＯＳトランジスタＰ４のソース、バックゲート、及びｐチャネルＭＯＳトランジスタＰ３のバックゲートには電源ＶDDが接続されている。ｐチャネルＭＯＳトランジスタＰ４のドレインは、ｐチャネルＭＯＳトランジスタＰ３のソースに接続される。ｐチャネルＭＯＳトランジスタＰ３のゲートは、ｐチャネルＭＯＳトランジスタＰ１のゲートに接続されている。ｐチャネルＭＯＳトランジスタＰ３のゲート、ドレインは、ｎチャネルＭＯＳトランジスタＮ１のドレインに接続され、ｎチャネルＭＯＳトランジスタＮ１のソースは基準電圧源、例えば接地電位ＧＮＤに接続されている。

センスアンプ１５の負入力端には配線Ｌ１が接続され、正入力端には参照電圧ＶREFが供給されている。コンデンサ１６の第１電極には配線Ｌ１が接続され、第２電極には基準電圧源、例えば接地電位ＧＮＤが接続されている。センスアンプ１５は、読み出し動作において、ある時間が経過したとき、配線Ｌ１の電圧が参照電圧ＶREFより高いか否かにより、メモリセルの状態を検出する。

クランプ用トランジスタ１２は、ｎチャネルＭＯＳトランジスタＮ２とｐチャネルＭＯＳトランジスタＰ５を有する。ｎチャネルＭＯＳトランジスタＮ２とｐチャネルＭＯＳトランジスタＰ５のソース及びドレインがそれぞれ並列に接続されている。ｎチャネルＭＯＳトランジスタＮ２のドレインとｐチャネルＭＯＳトランジスタＰ５のソースには配線Ｌ１が接続されている。ｎチャネルＭＯＳトランジスタＮ２のソースとｐチャネルＭＯＳトランジスタＰ５のドレインには配線Ｌ２が接続されている。クランプ用トランジスタ１２は、配線Ｌ１と配線Ｌ２との間を接続状態あるいは遮断状態のいずれかに制御すると共に、配線Ｌ２側に印加される電圧を一定にする。

複数の選択トランジスタ１３の各々は、ｎチャネルＭＯＳトランジスタＮ３からなる。ｎチャネルＭＯＳトランジスタＮ３のドレインには配線Ｌ２が接続され、ｎチャネルＭＯＳトランジスタＮ３のソースにはビット線ＢＬが接続されている。読み出し動作及び状態変換の動作において、選択ビット線ＢＬに接続された選択トランジスタ１３がオンし、その他の選択トランジスタ１３がオフとなり、選択ビット線ＢＬだけに電圧が供給される。

放電回路１７は、ｎチャネルＭＯＳトランジスタＮ４からなる。ｎチャネルＭＯＳトランジスタＮ４のドレインには配線Ｌ２が接続され、ｎチャネルＭＯＳトランジスタＮ４のソースには基準電圧源、例えば接地電位ＧＮＤが接続されている。放電回路１７は、選択ビット線に接続された選択トランジスタ１３がオン状態にあるとき、選択ビット線ＢＬの電圧を放電する。放電回路１７は、また、選択トランジスタ１３がオフ状態にあるとき、配線Ｌ１，Ｌ２の電圧を放電する。

［２］実施形態の動作
［２−１］電圧供給回路の第１の動作例
図９は、実施形態における電圧供給回路の放電動作（第１例）を示すタイミングチャートである。図９（ａ）は読み出し動作時のタイミングチャートであり、図９（ｂ）はセット／リセット動作時のタイミングチャートである。

図９（ａ）に示すように、読み出し動作では、時間Ｔ１で、選択されたメモリセルに読み出し電圧が印加されて、読み出し動作が開始される。そして、時間Ｔ２で、選択されたメモリセルに印加される電圧の放電が開始され、読み出し動作が終了する。すなわち、選択ワード線（Selected ＷＬ）、非選択ワード線（Unselected ＷＬ）、及び選択ビット線（Selected ＢＬ）が読み出し電圧に設定され、その後、時間Ｔ１で、選択ワード線の電圧が放電され、０Ｖになることにより、読み出し動作が開始される。そして、時間Ｔ２で、選択ビット線の放電が開始され、読み出し動作が終了する。なお、非選択ビット線（Unselected ＢＬ）は、読み出し動作中、０Ｖに設定されている。

配線Ｌ１，Ｌ２（charged line）は、選択ビット線の電圧が読み出し電圧に昇圧されるのに従って高電圧となり、読み出し動作が開始されると、メモリセルの状態（抵抗値）に応じて電圧が降下する。さらに、配線Ｌ１，Ｌ２は、読み出し動作の終了で選択ビット線の電圧が放電されるのに伴って、放電される。このときの放電は、通常行われる動作であり、選択トランジスタ１３がオンしている状態で、放電回路１７のトランジスタＮ４がオン状態となることにより実行される。

その後、次の読み出し動作が開始されるまでの間に、選択トランジスタ１３がオフされた状態で、放電回路１７による放電動作が実行される。すなわち、先の読み出し動作の終了後から次の読み出し動作が開始されるまでの間に、選択トランジスタ１３がオフされて、ビット線ＢＬと配線Ｌ２とが遮断された状態にあるとき、例えば時間Ｔ３にて、ディスチャージパルスとして“Ｈ”パルスが放電回路１７に印加される。これにより、配線Ｌ１，Ｌ２にチャージされていた電荷を放電回路１７によって放電し、配線Ｌ１，Ｌ２の電圧を十分に放電する。

図９（ａ）に示した動作に従って、すなわち先の読み出し動作の終了後から次の読み出し動作が開始されるまでの間に、配線Ｌ１，Ｌ２の電荷を放電しながら、読み出し動作を繰り返した場合の読み出し電流を、図３のＣに示す。この図３のＣからわかるように、図９（ａ）に示した動作に従って読み出し動作を行えば、読み出し電流のばらつきを低減することができる。

次に、セット／リセットの動作について説明する。

図９（ｂ）に示すように、セット／リセット動作では、時間Ｔ１１で、選択されたメモリセルに所定の電圧が印加されて、セット動作またはリセット動作が開始される。そして、時間Ｔ１２で、選択されたメモリセルに印加される電圧の放電が開始され、セット動作またはリセット動作が終了する。すなわち、選択ワード線（Selected ＷＬ）、非選択ワード線（Unselected ＷＬ）、及び選択ビット線（Selected ＢＬ）が所定の電圧に設定され、その後、時間Ｔ１１で、選択ワード線の電圧が放電され、０Ｖになることにより、セット動作またはリセット動作が開始される。そして、時間Ｔ１２で、選択ビット線の放電が開始され、セット動作またはリセット動作が終了する。なお、非選択ビット線（Unselected ＢＬ）は、セット動作またはリセット動作中、０Ｖに設定されている。

配線Ｌ１，Ｌ２（charged line）は、選択ビット線の電圧が所定の電圧に昇圧されるのに従って高電圧となり、セット動作またはリセット動作が開始されると、メモリセルの状態（抵抗値）に応じて電圧が降下する。さらに、配線Ｌ１，Ｌ２は、セット動作またはリセット動作の終了で選択ビット線の電圧が放電されるのに伴って、放電される。このときの放電は、通常行われる動作であり、選択トランジスタ１３がオンしている状態で、放電回路１７のトランジスタＮ４がオン状態となることにより実行される。

その後、次のセット動作またはリセット動作が開始されるまでの間に、選択トランジスタ１３がオフされた状態で、放電回路１７による放電動作が実行される。すなわち、先のセット動作またはリセット動作の終了後から、次のセット動作またはリセット動作が開始されるまでの間に、選択トランジスタ１３がオフされて、ビット線ＢＬと配線Ｌ２とが遮断された状態にあるとき、例えば時間Ｔ１３にて、ディスチャージパルスとして“Ｈ”パルスが放電回路１７に印加される。これにより、配線Ｌ１，Ｌ２にチャージされていた電荷を放電回路１７によって放電し、配線Ｌ１，Ｌ２の電圧を十分に放電する。

図９（ｂ）に示した動作に従って、すなわち先のセット動作またはリセット動作の終了後から、次のセット動作またはリセット動作が開始されるまでの間に、配線Ｌ１，Ｌ２の電荷を放電しながら、セット動作またはリセット動作を行えば、メモリセルが意図しない状態（抵抗値）に変化するという不具合を防止することができる。

なお、この第１の動作例では、選択ワード線、非選択ワード線、及び選択ビット線に読み出し電圧または所定電圧を印加しておき、その後、選択ワード線の電圧を０Ｖにすることで、選択されたメモリセルに電圧を印加する例を示したが、ワード線とビット線とを逆にしてもよい。すなわち、選択ビット線、非選択ビット線、及び選択ワード線に読み出し電圧または所定電圧を印加しておき、選択ビット線の電圧を０Ｖにすることで、選択されたメモリセルに電圧を印加するようにしてもよい。

第１の動作例では、先の動作（読み出しまたはセット、リセット）の終了後から次の動作（読み出しまたはセット、リセット）が開始されるまでの間に、ビット線ＢＬと電圧供給回路（または読み出し回路）を接続する選択トランジスタ１３がオフされた状態で、電圧供給回路内の配線Ｌ１，Ｌ２にチャージされていた電荷を放電する。これにより、次の動作を実行するとき、もしくは電源オン／オフ時に、配線Ｌ１，Ｌ２にチャージされていた電荷がメモリセルに放電されるのを防ぐことができる。この結果、メモリセルに意図しない状態変化、すなわち意図しない抵抗変化が発生するのを防止でき、メモリセルの信頼性を向上させることができる。

［２−２］電圧供給回路の第２の動作例
図１０は、実施形態における電圧供給回路の放電動作（第２例）を示すタイミングチャートである。図１０（ａ）は読み出し動作時のタイミングチャートであり、図１０（ｂ）はセット／リセット動作時のタイミングチャートである。

図１０（ａ）に示すように、読み出し動作では、読み出し動作が開始される直前に、選択トランジスタ１３がオフされた状態で、放電回路１７による放電動作が実行される。すなわち、時間Ｔ１で読み出し動作が開始される直前に、時間Ｔ０において選択トランジスタ１３がオフされて、ビット線ＢＬと配線Ｌ２とが遮断された状態で、ディスチャージパルスとして“Ｈ”パルスが放電回路１７に印加される。これにより、配線Ｌ１，Ｌ２にチャージされていた電荷を放電回路１７によって放電し、配線Ｌ１，Ｌ２の電圧を十分に放電する。

その直後、時間Ｔ１で、選択されたメモリセルに読み出し電圧が印加されて、読み出し動作が開始される。そして、時間Ｔ２で、選択されたメモリセルに印加される電圧の放電が開始され、読み出し動作が終了する。なお、非選択ビット線は、読み出し動作中、０Ｖに設定されている。

配線Ｌ１，Ｌ２（charged line）は、選択ビット線の電圧が読み出し電圧に昇圧されるのに従って高電圧となり、読み出し動作が開始されると、メモリセルの状態（抵抗値）に応じて電圧が降下する。さらに、配線Ｌ１，Ｌ２は、読み出し動作の終了で選択ビット線の電圧が放電されるのに伴って、放電される。このときの放電は、通常行われる動作であり、選択トランジスタ１３がオンしている状態で、放電回路１７のトランジスタＮ４がオン状態となることにより実行される。

図１０（ａ）に示した動作に従って、すなわち読み出し動作が開始される直前に、配線Ｌ１，Ｌ２の電荷を放電し、その後に読み出し動作を行えば、読み出し電流のばらつきを低減することができる。

次に、セット／リセットの動作について説明する。

図１０（ｂ）に示すように、セット／リセット動作では、セット動作またはリセット動作が開始される直前に、選択トランジスタ１３がオフされた状態で、放電回路１７による放電動作が実行される。すなわち、時間Ｔ１１でセット動作またはリセット動作が開始される直前に、時間Ｔ１０において選択トランジスタ１３がオフされて、ビット線ＢＬと配線Ｌ２とが遮断された状態で、ディスチャージパルスとして“Ｈ”パルスが放電回路１７に印加される。これにより、配線Ｌ１，Ｌ２にチャージされていた電荷を放電回路１７によって放電し、配線Ｌ１，Ｌ２の電圧を十分に放電する。

その直後、時間Ｔ１１で、選択されたメモリセルに所定の電圧が印加されて、セット動作またはリセット動作が開始される。そして、時間Ｔ１２で、選択されたメモリセルに印加される電圧の放電が開始され、セット動作またはリセット動作が終了する。なお、非選択ビット線は、セット動作またはリセット動作中、０Ｖに設定されている。

配線Ｌ１，Ｌ２（charged line）は、選択ビット線の電圧が所定の電圧に昇圧されるのに従って高電圧となり、セット動作またはリセット動作が開始されると、メモリセルの状態（抵抗値）に応じて電圧が降下する。さらに、配線Ｌ１，Ｌ２は、セット動作またはリセット動作の終了で選択ビット線の電圧が放電されるのに伴って、放電される。このときの放電は、通常行われる動作であり、選択トランジスタ１３がオンしている状態で、放電回路１７のトランジスタＮ４がオン状態となることにより実行される。

図１０（ｂ）に示した動作に従って、すなわちセット動作またはリセット動作が開始される直前に、配線Ｌ１，Ｌ２の電荷を放電し、その後にリセット動作またはリセット動作を行えば、メモリセルが意図しない状態（抵抗値）に変化するという不具合を防止することができる。

なお、この第２の動作例でも、選択ワード線、非選択ワード線、及び選択ビット線に読み出し電圧または所定電圧を印加しておき、その後、選択ワード線の電圧を０Ｖにすることで、選択されたメモリセルに電圧を印加する例を示したが、ワード線とビット線とを逆にしてもよい。すなわち、選択ビット線、非選択ビット線、及び選択ワード線に読み出し電圧または所定電圧を印加しておき、選択ビット線の電圧を０Ｖにすることで、選択されたメモリセルに電圧を印加するようにしてもよい。

第２の動作例では、次の動作（読み出しまたはセット、リセット）が開始される直前に、ビット線ＢＬと電圧供給回路（または読み出し回路）を接続する選択トランジスタ１３がオフされた状態で、電圧供給回路内の配線Ｌ１，Ｌ２にチャージされていた電荷を放電する。これにより、次の動作を実行するとき、もしくは電源オン／オフ時に、配線Ｌ１，Ｌ２にチャージされていた電荷がメモリセルに放電されるのを防ぐことができる。この結果、メモリセルに意図しない状態変化、すなわち意図しない抵抗変化が発生するのを防止でき、メモリセルの信頼性を向上させることができる。

本発明の実施形態によれば、意図しない電圧／電流がメモリセルに印加されることを防ぐことができる半導体記憶装置を提供できる。

前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。さらに、前述した実施形態には種々の段階の発明が含まれており、実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

２…カラム制御回路、ＷＬ…ワード線、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、８…パルスジェネレータ、１１…カレントミラー回路（電源回路）、１２…クランプ用トランジスタ、１３…選択トランジスタ、１４…メモリセルアレイ、１５…センスアンプ、１６…コンデンサ、１７…放電回路、ＢＬ，ＢＬ０，ＢＬ１，ＢＬ２…ビット線、ＤＩ…ダイオード、Ｌ１，Ｌ２…配線、ＭＣ…メモリセル、ＶＲ…可変抵抗素子、ＷＬ，ＷＬ０，ＷＬ１，ＷＬ２…ワード線。

Claims (5)

1. 電圧の印加によって抵抗値が可変する可変抵抗素子を有するメモリセルと、
   前記メモリセルへ印加する前記電圧を出力する電源回路と、
   前記電源回路と前記メモリセルとの間に形成され、前記電源回路から出力された前記電圧を前記メモリセルに供給する配線と、
   前記配線に接続された放電回路とを具備し、
   前記放電回路は、前記メモリセルに電圧を印加する第１動作の終了後から、次に前記メモリセルに電圧を印加する第２動作が開始されるまでの間に、前記配線に充電されている電荷を放電することを特徴とする半導体記憶装置。
2. 前記放電回路は、前記第２動作が開始される直前に、前記配線に充電されている電荷を放電することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記配線の電圧に応じて、前記メモリセルに記憶された情報を検出するセンスアンプと、
   前記配線及び前記センスアンプと前記メモリセルとの間を接続状態または遮断状態のいずれかの状態に切り換える選択回路とをさらに具備し、
   前記選択回路が前記配線及び前記センスアンプと前記メモリセルとの間を遮断状態にしている間に、前記放電回路は、前記配線に充電されている電荷を放電することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記第１動作あるいは前記第２動作は、読み出し、セット、及びリセットのいずれかの動作であることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 前記メモリセルはビット線とワード線が交差した位置に配置され、
   前記選択回路は、前記ビット線あるいは前記ワード線のいずれかと前記配線との間を接続状態または遮断状態のいずれかの状態に切り換えることを特徴とする請求項３に記載の半導体記憶装置。

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