JP5300796B2 - 抵抗変化型メモリ - Google Patents

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Description

本発明の実施形態は、抵抗変化型メモリに関する。
近年、次世代不揮発性半導体メモリとして、可変抵抗素子を記憶素子として用いたＲｅＲＡＭ(Resistive RAM)や、相変化素子を記憶素子として用いたＰＣＲＡＭ(Phase Change RAM)などの抵抗変化型メモリが注目を集めている。
これらの抵抗変化型メモリは、素子の微細化が比較的容易であり、また、クロスポイント型メモリセルアレイを用いた三次元集積化により大きなメモリ容量を実現できる。また、抵抗変化型メモリは、ＤＲＡＭ並みの高速動作が可能である。
このような特性を有する抵抗変化型メモリが実用化されると、例えば、ファイルメモリとしてのフラッシュメモリやワークメモリとしてのＤＲＡＭを、この抵抗変化型メモリで置き換えることも可能である。そのため、抵抗変化型メモリの様々な構成及び動作が提案されている。
抵抗変化型メモリの実用化に向けて、メモリの特性の向上、例えば、高速な動作、高い信頼性、及び低い消費電力が、抵抗変化型メモリに求められている。
特開２００９−２３０８４９号公報
本発明の実施形態は、抵抗変化型メモリの動作特性を向上する技術を提案する。
本実施形態の抵抗変化型メモリは、第１及び第２の制御線と、前記第１及び第２の制御線間に接続され、記憶するデータと可変な抵抗状態とが対応している抵抗変化型記憶素子と、前記抵抗変化型記憶素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる第１の振幅を有する第１のパルスと、前記抵抗変化型記憶素子の抵抗状態を低抵抗状態から高抵抗状態に変化させる第２の振幅を有する第２のパルスと、前記抵抗変化型記憶素子のデータを読み出すための前記第１の振幅より小さい第３の振幅を有する第３のパルスと、前記第１の振幅と前記第３の振幅との間の第４の振幅を有する第４のパルスと、を生成するパルス生成回路と、前記抵抗変化型記憶素子及び前記パルス生成回路の動作を制御する制御回路と、を具備し、前記制御回路は、前記第１のパルスを抵抗変化型記憶素子に供給した後に、前記第４のパルスを前記抵抗変化型記憶素子に供給する。
抵抗変化型メモリのチップ構成の一例を示すブロック図。 メモリセルアレイの構造例を示す鳥瞰図。 抵抗変化型メモリの断面構造を模式的に示す図。 メモリセルアレイの構成例を示す等価回路図。 セルユニットの構造例を示す断面図。 セルユニットの構造例を示す断面図。 抵抗変化型メモリの動作を説明するための図。 第１の実施形態の抵抗変化型メモリの動作例を示すパルス波形図。 第１の実施形態の抵抗変化型メモリの動作例を示すフローチャート。 実施形態の抵抗変化型メモリの動作を説明するための図。 実施形態の抵抗変化型メモリのダミーパルスを説明するための図。 第１の実施形態の抵抗変化型メモリの回路例を示す等価回路図。 第２の実施形態の抵抗変化型メモリの動作例を示すパルス波形図。 第３の実施形態の抵抗変化型メモリの動作例を示すパルス波形図。 第３の実施形態の抵抗変化型メモリの回路例を示す等価回路図。 図１４に示される回路の動作を示すタイミングチャート。 第３の実施形態の抵抗変化型メモリの回路例を示す等価回路図。 図１６に示される回路の動作を示すタイミングチャート。 メモリセルアレイの変形例を示す等価回路図。
［実施形態］
以下、図面を参照しながら、実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
（Ａ） 第１の実施形態
図１乃至図１１を参照して、第１の実施形態に係る抵抗変化型メモリについて、説明する。以下の実施形態に係る抵抗変化型メモリは、例えば、ＲｅＲＡＭ（Resistive RAM）やＰＣＲＡＭ（Phase change RAM）などである。
（１） 全体構成
図１を用いて、第１の実施形態に係る抵抗変化型メモリの全体構成について説明する。
図１は、本実施形態に係る抵抗変化型メモリのチップの構成例を示している。
メモリセルアレイ１は、複数のセルユニットＣＵを有している。各セルユニットＣＵは、少なくとも１つの抵抗変化型記憶素子１０を含んでいる。メモリセルアレイ１内には、複数のビット線ＢＬ及び複数のワード線ＷＬが設けられている。セルユニットＣＵは、ビット線（第１の制御線）ＢＬ及びワード線（第２の制御線）ＷＬに接続される。ビット線ＢＬ及びワード線ＷＬに対するセルユニットＣＵの接続関係は、メモリセルアレイ１の内部構成によって異なる。
カラム制御回路２は、ビット線ＢＬの駆動状態、つまり、ビット線ＢＬに対する電位の印加又は電流の供給を制御する。カラム制御回路２は、転送トランジスタやセンスアンプ、ラッチ回路又はバッファなどを、有する。カラム制御回路２は、外部から入力されたカラムアドレス信号が示すビット線を選択し、そのビット線を活性化する。
ロウ制御回路３は、ワード線ＷＬの動作、つまり、ワード線ＷＬに対する電位の印加又は電流の供給を制御する。ロウ制御回路３は、転送トランジスタやスイッチ素子などを、有する。ロウ制御回路３は、外部から入力されたロウアドレスが示すワード線を選択し、そのワード線を活性化する。
カラム制御回路２によるビット線ＢＬの制御及びロウ制御回路３によるワード線ＷＬの制御によって、ワード線ＷＬ及びビット線ＢＬに接続された抵抗変化型記憶素子１０に対して、データの書き込み、データの読み出し、又は、データの消去が実行される。
コマンドインターフェイス４は、例えば、ホスト装置など、外部装置からのコマンド信号ＣＭＤを受信して、そのコマンド信号ＣＭＤをステートマシン７に転送する。コマンド信号ＣＭＤは、例えば、データの書き込み命令、データの読み出し命令或いはデータの消去命令などを示す。
データ入出力バッファ５は、入力又は出力されるデータＤＴを一時的に保持する。データ入出力バッファ５は、外部から入力された書き込みデータＤＴを、例えば、カラム制御回路２を介して、メモリセルアレイ１に転送する。また、データ入出力バッファ５は、メモリセルアレイから読み出されたデータＤＴを、外部へ転送する。
アドレスバッファ６は、例えば、外部からアドレス信号ＡＤＲが入力される。アドレス信号ＡＤＲは、例えば、選択された抵抗変化型記憶素子（選択セルユニット）のアドレス（選択アドレス信号）を示している。アドレスバッファ６は、アドレス信号ＡＤＲが含むビット線のアドレス（カラムアドレス信号）を、カラム制御回路２に転送する。また、アドレスバッファ６は、アドレス信号ＡＤＲが含むワード線のアドレス（ロウアドレス信号）を、ロウ制御回路３に転送する。
ステートマシン（制御回路）７は、チップ全体の動作を管理及び制御する。ステートマシン７は、コマンドインターフェイス４から転送されたコマンド信号ＣＭＤを受け取り、そのコマンド信号ＣＭＤに基づいて、他の回路２〜８の動作を制御する。また、ステートマシン７は、例えば、ステータス情報を、チップ外部のホスト装置へ転送する。そのステータス情報に基づいて、ホスト装置が動作結果の適否を判断する。
チップ内には、パルス生成回路（パルスジェネレータ）８が、設けられる。パルス生成回路８は、ステートマシン７によって制御される。例えば、パルス生成回路８は、ビット線ＢＬ及びワード線ＷＬに供給するパルスを生成する。
例えば、抵抗変化型メモリは、所定のパルス形状（電圧値及びパルス幅）の電圧（電圧パルスとよぶ）によって、抵抗変化型記憶素子の抵抗状態を切り替える。抵抗変化型記憶素子１０にデータを書き込む場合、又は、抵抗変化型記憶素子１０からデータを読み出す場合、パルス生成回路８は、生成したパルスを、カラム制御回路２又はロウ制御回路３を介して、選択ビット線及び選択ワード線に供給する。さらに、パルス生成回路８は、非選択ビット線及び非選択ワード線に供給するパルス（例えば、非選択電位）を生成する。
尚、電圧パルスの代わりに、所定のパルス形状（電流値及びパルス幅）の電流（電流パルスとよぶ）を、ビット線ＢＬ及びワード線ＷＬに供給してもよい。
（２） メモリセルアレイ
図２乃至図６を用いて、図１に示される抵抗変化型メモリのメモリセルアレイ１の構成例について、説明する。
図２は、本実施形態の抵抗変化型メモリのメモリセルアレイ１の構造を示す鳥瞰図である。例えば、抵抗変化型メモリは、クロスポイント型のメモリセルアレイを有する。クロスポイント型メモリセルアレイ１は、例えば、基板５８上に設けられる。
クロスポイント型メモリセルアレイ１は、例えば、複数のメモリセルアレイ（メモリセルレイヤーともよばれる）のスタック構造から形成される。
図２は、一例として、クロスポイント型メモリセルアレイ１が、ｚ方向（基板５８の主平面に対して垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から形成される場合を示している。スタックされるメモリセルアレイの数は、２つ以上であればよい。但し、クロスポイント型メモリセルアレイ１は、１つのメモリセルアレイから形成されてもよい。また、スタックされた２つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、２つのメモリセルアレイが、電気的に分離されていてもよい。
図２のように、複数のメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４がスタックされている場合、アドレス信号ＡＤＲは、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。カラム／ロウ制御回路２，３は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの１つを選択する。カラム／ロウ制御回路２，３は、スタックされた複数のメモリセルアレイのうちの１つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
メモリセルアレイＭ１は、ｘ及びｙ方向にアレイ状に配置された複数のセルユニットＣＵ１を含んでいる。これと同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２を含み、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３を含み、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４を含んでいる。各セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、抵抗変化型記憶素子１０と非オーミック素子とを含んでいる。
基板５８上には、ｚ方向において基板５８側から順に、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が、配置される。
基板５８側から奇数番目の配線、即ち、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、ｘ方向に延びる。
基板５８側から偶数番目の配線、即ち、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、ｘ方向に交差するｙ方向に延びる。
これらの制御線は、ワード線ＷＬ又はビット線ＢＬとして用いられる。
最下層の第１番目のメモリセルアレイＭ１は、第１番目の制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第２番目の制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。第１番目の制御線と第２番目の制御線とが立体交差する箇所に、セルユニットＣＵ１が配置されている。
メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作において、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方がワード線ＷＬとして用いられ、他方がビット線ＢＬとして用いられる。
これと同様に、メモリセルアレイＭ２，Ｍ３，Ｍ４は、第２番目の制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、第３番目の制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、第４番目の制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、第５番目の制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の間にそれぞれ配置される。そして、積層された２つの制御線が立体交差する箇所に、セルユニットＣＵ２，ＣＵ３，ＣＵ４がそれぞれ配置される。
尚、スタックされるメモリセルアレイが、絶縁膜によって各層毎に分離される場合、ｘ及びｙ方向に延在する制御線はスタックされる２つのメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線ＷＬ及びビット線ＢＬとしての制御線が、設けられる。
図３は、本実施形態の抵抗変化型メモリの断面構造を模式的に示す図である。
例えば、抵抗変化型メモリが、クロスポイント型メモリセルアレイ１を有する場合、クロスポイント型メモリセルアレイ１は、半導体基板５１上の層間絶縁膜５８上に、設けられる。この場合、層間絶縁膜５８が、クロスポイント型メモリセルアレイ１を形成するための基板５８として、用いられる。
本実施形態において、クロスポイント型メモリセルアレイ１より下層の半導体基板５１上の領域のことを、周辺領域２０とよぶ。
周辺領域２０において、上述のステートマシン７やパルス生成回路８のように、メモリセルアレイの動作を制御するための回路（以下、周辺回路とよぶ）が設けられている。周辺回路は、その構成素子として、電界効果トランジスタＴｒ、抵抗素子、キャパシタ６０などを含んでいる。
電界効果トランジスタＴｒは、素子分離絶縁膜５９によって、定義されたアクティブ領域内に、形成される。
電界効果トランジスタＴｒは、ソース／ドレイン５２ａ，５３ｂ及びゲート電極５４Ａを有する。ソース及びドレインとしての２つの拡散層５２ａ，５２ｂは、半導体基板５１のウェル領域（アクティブ領域）内に設けられる。２つの拡散層５２ａ，５２ｂ間の半導体基板５１表面（チャネル領域）上に、ゲート絶縁膜５３Ａが設けられる。ゲート電極５４Ａは、ゲート絶縁膜５３Ａ上に設けられる。拡散層５２ｂは、コンタクト５５ａを介して、配線５５ｂに接続される。
キャパシタ６０は、半導体基板５１内に設けられた所定の領域内に形成される。
キャパシタ６０は、キャパシタの一端としての半導体層６１と、キャパシタの他端としての導電層６３と、半導体層６１及び導電層６３に挟まれた絶縁膜（以下、キャパシタ絶縁膜とよぶ）６２とを含んでいる。
半導体層６１は、半導体基板内に設けられた不純物層（例えば、Ｎ型ウェル領域）である。半導体層６１は、ウェル領域より高い不純物濃度を有した不純物層でもよい。キャパシタ絶縁膜６２は、不純物層６１上に設けられている。キャパシタ絶縁膜６２は、例えば、シリコン酸化膜である。導電層６３は、キャパシタ絶縁膜６２上に設けられている。導電層６３は、例えば、ポリシリコン、シリサイド又はポリシリコンとシリサイドとの積層構造などのように、トランジスタＴｒのゲート電極５４Ａと同じ材料を用いて、形成される。
不純物層６１は、コンタクトプラグ６５ａを介して、配線６５ｂに接続される。導電層６３は、コンタクトプラグ６６ａを介して、配線６６ｂに接続される。
キャパシタ６０は、例えば、ＭＯＳキャパシタである。キャパシタ６０は、例えば、パルス生成回路８の構成素子として用いられる。
半導体基板５１上面及び周辺回路の構成素子は、層間絶縁膜５８に覆われている。
上述したように、クロスポイント型メモリセルアレイ１は、層間絶縁膜（基板）５８上に設けられる。ｘ方向に延在する制御線Ｌ１，Ｌ３，Ｌ５とｙ方向に延在する制御線Ｌ２，Ｌ４との間に、セルユニットＣＵがそれぞれ設けられている。セルユニットＣＵは、抵抗変化型記憶素子と非オーミック素子３０とを含んでいる。
クロスポイント型メモリセルアレイ１に隣接して、配線領域（フックアップ領域ともよばれる）２５が、層間絶縁膜５８上に設けられる。
制御線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５は、配線領域２５内に引き出される。配線領域２５において、制御線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５は、その線幅、隣接する配線間の配線ピッチ、及び、配線レイアウトが変換される。
配線領域２５内の配線ＬＬ１Ａ，ＬＬ１Ｂ，ＬＬ３Ａ，ＬＬ３Ｂ，ＬＬ５Ａ，ＬＬ５Ｂは、例えば、メモリセルアレイ１から分断されずに、メモリセルアレイ１内から配線領域２５内に延在している。但し、配線領域２５内の配線ＬＬ１，ＬＬ３，ＬＬ５が配線領域２５内に独立して設けられ、その配線が、メモリセルアレイ１から配線領域２５内に引き出された制御線Ｌ１，Ｌ２に、配線領域２５内で接続される場合もある。配線領域２５内に設けられた制御線Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５の部分は、配線ＬＬ１Ａ，ＬＬ１Ｂ，ＬＬ３Ａ，ＬＬ３Ｂ，ＬＬ５Ａ，ＬＬ５Ｂとよぶ。
メモリセルアレイ１に対してｘ方向に隣接する配線領域２５において、配線ＬＬ１Ａ，ＬＬ１Ｂ，ＬＬ３Ａ，ＬＬ３Ｂ，ＬＬ５Ａ，ＬＬ５Ｂは、制御線Ｌ１，Ｌ３，Ｌ５と同じ配線レベルに位置している。配線ＬＬ１Ａ，ＬＬ１Ｂ，ＬＬ３Ａ，ＬＬ３Ｂ，ＬＬ５Ａ，ＬＬ５Ｂは、所定のレイアウトになるように、配線領域２５内の各配線レベルにおいて、引き回されている。
配線ＬＬ１Ａ，ＬＬ１Ｂ，ＬＬ３Ａ，ＬＬ３Ｂ，ＬＬ５Ａ，ＬＬ５Ｂは、多層配線技術によって、メモリセルアレイ１と周辺回路とを接続する。
層間絶縁膜８０内において、コンタクトプラグＺＣが埋め込まれている。コンタクトプラグＺＣは、例えば、複数の配線レベルにまたがって設けられる。コンタクトプラグＺＣは、異なる配線レベル内の複数の配線ＬＬ１Ａ，ＬＬ１Ｂ，ＬＬ３Ａ，ＬＬ３Ｂ，ＬＬ５Ａ，ＬＬ５Ｂを接続する。
周辺領域２０内の電界効果トランジスタＴｒは、ビアプラグ５７によって、層間絶縁膜５８上の配線ＬＬ１Ａに接続される。これと同様に、周辺領域２０内のキャパシタ６０は、ビアプラグ６７によって、配線ＬＬ１Ｂに接続される。
これによって、半導体基板５１上に形成された素子Ｔｒ，６０が、配線領域２５内の配線ＬＬ１Ａ，ＬＬ１Ｂ，ＬＬ３Ａ，ＬＬ３Ｂ，ＬＬ５Ａ，ＬＬ５Ｂ及びコンタクトプラグＺＣを経由して、層間絶縁膜５８上に形成されたメモリセルアレイ１に、接続される。
図３において、メモリセルアレイ１に対してｘ方向に隣接する配線領域のみが図示されているが、メモリセルアレイ１に対してｙ方向に隣接する配線領域が、層間絶縁膜（基板）５８上に設けられているのはもちろんである。ｙ方向に隣接する配線領域において、配線は、主に、制御線Ｌ２，Ｌ４と同じ配線レベルに設けられている。
尚、抵抗変化型メモリの配線レイアウトに応じて、ｙ方向に延在する制御線Ｌ２，Ｌ４と同じ配線レベルの配線が、メモリセルアレイ１のｘ方向に隣接する配線領域内に、引き出されてもよいのはもちろんである。
図３に示されるように、メモリセルアレイ１の動作を制御する周辺回路は、層間絶縁膜５８を介して、メモリセルアレイ１下方の半導体基板５１上に形成される。このように、周辺回路（周辺領域２０）上に、メモリセルアレイ１が積層されることによって、抵抗変化型メモリのチップサイズの縮小に貢献できる。
図４は、クロスポイント型メモリセルアレイ１の等価回路の一例を示している。
図４は、クロスポイント型メモリセルアレイ１が含む１つのメモリセルアレイＭ１の等価回路を示している。
メモリセルアレイＭ１内には、ｘ方向（第１の方向）に延在する複数のワード線（第２の制御線）ＷＬｊ−１，ＷＬｊ，ＷＬｊ＋１が設けられる。複数のワード線ＷＬｊ−１，ＷＬｊ，ＷＬｊ＋１は、ｙ方向に互いに隣接して、メモリセルアレイＭ１内に配置される。
また、メモリセルアレイＭ１内には、ｙ方向（第２の方向）に延在する複数のビット線（第２の制御線）ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１が、設けられる。複数のビット線ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１は、メモリセルアレイＭ１内において、ｘ方向に互いに隣接して配置されている。
そして、ビット線ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１とワード線ＷＬｊ−１，ＷＬｊ，ＷＬｊ＋１とが立体交差した箇所に、抵抗変化型記憶素子１０を含むセルユニットＣＵが設けられる。
抵抗変化型記憶素子１０は、電圧、電流又は熱などのエネルギーが与えられることによって、抵抗値（抵抗状態）が可逆的に変化する。この特性を利用して、その抵抗値に応じたデータが、抵抗変化型記憶素子に不揮発に記憶される。抵抗変化型記憶素子１０は、例えば、一端及び他端を有する２端子素子である。
１つのセルユニットＣＵは、抵抗変化型記憶素子１０と非オーミック素子３０とを含んでいる。ビット線ＢＬｉ−ワード線ＷＬｉ間において、抵抗変化型記憶素子１０と非オーミック素子３０とは、直列接続されている。
非オーミック素子３０は、メモリの動作時、動作の対象になっていない（選択されていない）セルユニットに対するクロストークを抑制するために、設けられている。
図４に示されるビット線ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１とワード線ＷＬｊ−１，ＷＬｊ，ＷＬｊ＋１とに対するセルユニットＣＵの接続関係の一例は、以下のとおりである。尚、本実施形態においては、非オーミック素子３０に、ダイオード（整流素子）が用いられた場合について、説明する。
図４に示されるように、抵抗変化型記憶素子１０の一端は、例えば、ビット線ＢＬｉに接続され、その接続点は接続ノードＮ１となっている。抵抗変化型記憶素子１０の他端は、例えば、ダイオード３０のアノードに接続され、その接続点は接続ノードＮ２となっている。ダイオード３０のカソードは、例えば、ワード線ＷＬｊに接続され、その接続点は接続ノードＮ３となっている。
図４に示される接続関係において、ビット線ＢＬｉに対する供給電位（例えば、“Ｈ”レベル）がワード線ＷＬｊに対する供給電位より高い場合、ダイオード３０に対して順バイアス方向の電圧が印加される。また、ビット線ＢＬｉに対する供給電位がワード線ＷＬｊに対する供給電位より低い場合、ダイオード３０に対して逆バイアス方向の電圧が印加される。
ダイオード３０は、非対称の電圧−電流特性を有する。ダイオードの定常の動作において、順バイアス時においてアノード側からカソード側の方向に流れる電流は大きく、逆バイアス時においてカソード側からアノード側の方向に流れる電流は、順バイアス時の電流に比較して、非常に小さい。
図５及び図６は、本実施形態に係る抵抗変化型メモリにおけるセルユニットの構造の一例を示している。
図５は、１つのセルユニットの断面構造の一例を示している。図５に示される例において、抵抗変化型記憶素子１０は、非オーミック素子３０上に積層される。これによって、抵抗変化型記憶素子１０と非オーミック素子３０とが、直列接続される。
抵抗変化型記憶素子１０と非オーミック素子３０とから構成される積層体が、１つのセルユニットＣＵとして、２つの制御線７０，７９に挟まれている。制御線７９上に、セルユニットＣＵが設けられ、セルユニットＣＵ上に、制御線７０が設けられている。
抵抗変化型記憶素子１０は、例えば、可変抵抗素子である。ここで、記憶素子１０としての可変抵抗素子とは、電圧、電流、熱などのエネルギーが与えられることによって、可逆的に抵抗値が変化する材料からなる素子のことである。
本実施形態において、抵抗変化型記憶素子１０としての可変抵抗素子は、金属酸化物（例えば、２元系又は３元系金属酸化物など）、金属化合物、有機物、カーボン、カーボンナノチューブなどから構成される。
抵抗変化型記憶素子１０としての可変抵抗素子の抵抗値を変化させる方法として、バイポーラ動作とよばれる動作と、ユニポーラ動作とよばれる動作が存在する。
バイポーラ動作は、抵抗変化型記憶素子１０に印加される電圧の極性を変えることにより、抵抗変化型記憶素子１０の抵抗値を少なくとも第１値（第１レベル）と第２値（第２レベル）との間で可逆的に変化させる。
ユニポーラ動作は、記憶素子１０に印加される電圧の極性を変えずに、電圧の大きさや電圧の印加時間（パルス幅）又はその両方を制御することにより、記憶素子の抵抗値を少なくとも第１値と第２値との間で可逆的に変化させる。
これらの動作原理に基づいて、抵抗変化型記憶素子１０の抵抗状態は、高抵抗状態から低抵抗状態、又は、低抵抗状態から高抵抗状態に変化する。
抵抗変化型記憶素子１０は、その一端及び他端に、電極層１２，１３を有する。ｚ方向における抵抗変化型記憶素子１０の底部には、電極層１２が設けられ、ｚ方向における抵抗変化型記憶素子１０の上部には、電極層１３が設けられる。電極層１２，１３は、例えば、抵抗変化型記憶素子の電極として用いられる。電極層１２，１３には、例えば、金属膜、金属化合物膜、導電性を有する半導体膜、又は、これら積層膜が用いられる。
本実施形態において、２つの電極層１２，１３に挟まれた部分を、抵抗変化膜１１とよぶ。抵抗変化膜１１は、例えば、電圧、電流、熱などのエネルギーの供給によって、その膜１１内に電気経路（フィラメントとよばれる）が生成又は消滅することによって抵抗値が変化する材料から形成される。
抵抗変化膜１１は、与えられたエネルギーによって、抵抗変化膜１１と電極層１２，１３との界面特性の変化が引き起こされて、抵抗値が変化する性質を有する材料からなる場合もある。
尚、抵抗変化型記憶素子１０の抵抗値が変化する性質は、抵抗変化膜１１に用いられる材料と電極層２５，２６に用いられる材料との組み合わせを適宜設定することによって、安定に得られる。
電極層１２，１３は、拡散防止層としての機能を有していてもよい。拡散防止層は、下方の素子３０や制御線７０に起因する不純物が抵抗変化型記憶素子１０に拡散するのを防止する、又は、抵抗変化型記憶素子１０に起因する不純物が下層の素子や制御線７０，７９に拡散するのを防止する。電極層１２，１３は、抵抗変化型記憶素子１０が下方の素子３０や制御線から剥離するのを防止する接着層としての機能を有していてもよい。
非オーミック素子３０は、その入出力特性（電圧−電流特性）に線形性を有さない、つまり、その入出力特性に非オーミック特性を有する素子である。
非オーミック素子３０は、ｚ方向（積層方向）の一端及び他端に、導電層３８，３９を有する。非オーミック素子３０の底部には、導電層３８が設けられ、非オーミック素子３０の上部には、導電層３９が設けられている。
導電層３８，３９は、例えば、非オーミック素子３０の電極として用いられる。導電層３８，３９の材料は、シリサイド、金属、金属化合物、導電性の半導体などのいずれか１つが用いられる。また、導電層３８，３９は、これらの材料の積層体から形成されてもよい。
図５において、ＰＩＮダイオードが、非オーミック素子の一例として、示されている。ＰＩＮダイオードとは、Ｐ型半導体層（アノード層）とＮ型半導体層（カソード層）との間に真性半導体層(Intrinsic semiconductor layer)が挟まれたダイオードのことである。
図５に示される構造の場合、２つの層３１，３３に挟まれた層３２が真性半導体層３２であり、２つの層３１，３３のうち、一方の層３３がＰ型半導体層であり、残りの他方の層３１がＮ型半導体層である。尚、真性半導体層は、Ｎ型、又は、Ｐ型の不純物を全く含んでいない場合だけでなく、真性半導体層の不純物濃度がＮ型及びＰ型半導体層の不純物濃度よりも十分低い場合も含む。
非オーミック素子３０は、図５に示されるＰＩＮダイオードに限定されず、ＰＮダイオードやＭＩＳ（Metal-Insulator-Semiconductor）ダイオードが、セルユニットに要求される動作に応じて、非オーミック素子３０として適宜用いられてもよい。
図４に示される回路構成に基づくと、図５に示されるセルユニットにおいて、制御線７９はワード線であり、制御線７０はビット線である。また、ＰＩＮダイオードにおいて、半導体層３３が、アノードとしてのＰ型半導体層であり、半導体層３１がカソードとしてのＮ型半導体層である。
例えば、クロスポイント型メモリセルアレイ１において、図６に示されるように、２つのセルユニットＣＵが、１つの制御線７０を挟んで、積層方向（ｚ方向）に対向している。２つのセルユニットＣＵは、例えば、制御線７０を中心に、ｚ方向においてミラー構造を有している。具体的には、制御線（例えば、ビット線）７０は、ｚ方向に積層された２つの抵抗変化型記憶素子１０に挟まれ、その２つの抵抗変化型記憶素子１０によって共通に接続されている。
制御線７９（例えば、ワード線）は、ｚ方向に積層された２つの非オーミック素子３０に挟まれ、その２つの非オーミック素子３０に、共通に接続されている。
但し、メモリセルアレイの正常な動作が可能であれば、制御線７０，７９に対する素子１０，３０の構造及び位置関係は、図５及び図６に示す構造に限定されない。また、ビット線及びワード線に対するセルユニットの接続関係は、１つのメモリセルアレイ内で、全て同じであることが好ましい。しかし、抵抗変化型メモリの正常な動作が可能であれば、ビット線及びワード線に対するセルユニットの接続関係は積層された複数のメモリセルアレイにおいて、メモリセルアレイ毎に異なっていてもよい。
（３） 動作
以下、図７乃至図１０Ｂを用いて、本実施形態の抵抗変化型メモリの動作について、説明する。
（ａ） 基本動作
図７は、抵抗変化型記憶素子１０の抵抗状態とデータの対応関係を説明するための模式図である。図７において、横軸は抵抗変化型記憶素子の抵抗状態（抵抗値）を示し、縦軸はある抵抗状態における抵抗変化型記憶素子の存在確率（分布）を示している。
抵抗変化型記憶素子１０は、その抵抗値の大きさに応じて、データが割り付けられ、２値メモリ又は多値メモリとして利用される。
図７に示されるように、２値メモリ（SLC : Single Level cell）は、抵抗変化型記憶素子の抵抗値の大きさに応じて、１ビットのデータ、つまり、“０”又は“１”の２値を記憶する。
図７に示される例では、抵抗変化型記憶素子の低抵抗状態の分布に対して、“０”データが割り付けられ、抵抗変化型記憶素子の高抵抗状態の分布に対して、“１”データが割り付けられる。例えば、“０”データが書き込み（program）レベルとして設定され、“１”データが消去（erase）レベルとして設定される。
そして、基準値（Read Level）と抵抗変化型記憶素子の抵抗値とを比較することによって、抵抗変化型記憶素子が記憶しているデータが判別される。
本実施形態において、抵抗変化型記憶素子の抵抗状態を、低抵抗状態（“０”データ）から高抵抗状態（“１”データ）に変化させる動作のことを、リセット動作とよび、高抵抗状態（“１”データ）から低抵抗状態（“０”データ）に変化させる動作のことを、セット動作とよぶ。
尚、図７において、“０”データに対応する抵抗値の範囲は、１ｋΩ〜１０ｋΩに設定され、“１”データに対応する抵抗値の範囲は、１００ｋΩ〜１ＭΩに設定されている。但し、これに限定されず、データに対応する抵抗値の範囲は、抵抗変化型記憶素子の抵抗値（抵抗状態）の可変範囲内で、適宜設定されてよく、データに対応づけられる抵抗値も抵抗変化型記憶素子に用いられる材料や素子の寸法によって異なるのは、もちろんである。
１つの抵抗変化型記憶素子が取り得る抵抗値の範囲において、その抵抗値の大きさに応じて、３以上の書き込みレベルが設定されてもよい。１つの抵抗変化型記憶素子が３値（２ビット）以上のデータを記憶するメモリは、多値メモリとよばれる。
図８を用いて、本実施形態に係る抵抗変化型メモリのデータの書き込み及び読み出しについて、説明する。以下では、ユニポーラ動作を用いた抵抗変化型メモリを例に挙げて、本実施形態の抵抗変化型メモリのリセット動作及びセット動作について、説明する。
抵抗変化型記憶素子（選択セルユニット）１０に対するデータの書き込みは、抵抗変化型記憶素子の抵抗値が書き込まれるデータに対応する抵抗値の範囲内に収まるように、電圧や電流などのエネルギーが抵抗変化型記憶素子１０に与えられることによって、実行される。これによって、抵抗変化型記憶素子１０の抵抗状態が可逆的に変化し、抵抗変化型記憶素子１０は、その抵抗状態に対応したデータを不揮発に記憶する。
本実施形態において、抵抗変化型記憶素子の抵抗状態を、高抵抗状態から低抵抗状態へ変化させるためのパルスのことをセットパルスとよび、低抵抗状態から高抵抗状態へ変化させるためのパルスのことをリセットパルスとよぶ。
図８は、セット動作時及びリセット動作時における各パルスＰＬＳｅｔ，ＰＬＲｅｓｅｔ，ＰＬＲｄ，ＰＬＤｍのパルス形状の一例を示している。
図８の（ａ）に示されるように、セットパルス（第１のパルス）ＰＬＳｅｔは、所定の振幅（第１の振幅）ＶＳｅｔと所定のパルス幅（第１のパルス幅）ＷＳｅｔとを有する。
図８の（ｂ）に示されるように、リセットパルス（第２のパルス）ＰＬＲｅｓｅｔは、所定の振幅（第２の振幅）ＶＲｅｓｅｔと所定のパルス幅（第２のパルス幅）ＷＲｅｓｅｔとを有する。
セットパルスＰＬＳｅｔの振幅ＶＳｅｔは、リセットパルスＰＬＲｅｓｅｔの振幅ＶＲｅｓｅｔよりも大きい。
リセットパルスＰＬＲｅｓｅｔのパルス幅ＷＲｅｓｅｔは、例えば、セットパルスＰＬＳｅｔのパルス幅ＷＳｅｔより大きい。但し、抵抗変化型メモリの動作や抵抗変化型記憶素子１０の種類に応じて、リセットパルスＰＬＲｅｓｅｔのパルス幅ＷＲｅｓｅｔがセットパルスＰＬＳｅｔのパルス幅ＷＳｅｔと同じ場合もあるし、リセットパルスＰＬＲｅｓｅｔのパルス幅ＷＲｅｓｅｔがセットパルスＰＬＳｅｔのパルス幅ＷＳｅｔより大きい場合もある。
抵抗変化型記憶素子１０からのデータの読み出しは、読み出しパルスＰＬＲｄが抵抗変化型記憶素子１０に供給された際に、その抵抗値の大小によって読み出しノードに流れる電流を検知することによって、又は、読み出しノードの電位レベルの変動を検知することによって、実行される。
読み出しパルス（第３のパルス）ＰＬＲｄは、振幅（第３の振幅）ＶＲｄを有し、パルス幅（第３のパルス幅）ＷＲｄを有している。読み出しパルスＰＬＲｄの振幅ＶＲｄは、セットパルスＰＬＳｅｔ及びリセットパルスＰＬＲｅｓｅｔの振幅ＶＳｅｔ，ＶＲｅｓｅｔより小さい。例えば、読み出しパルスＰＬＲｄのパルス幅ＷＲｄは、セットパルスＰＬＳｅｔ及びリセットパルスＰＬＲｅｓｅｔのパルス幅ＷＳｅｔ，ＷＲｅｓｅｔより小さい。
読み出しパルスＰＬＲｄの振幅ＶＲｄ及びパルス幅ＷＲｄは、抵抗変化型記憶素子１０の抵抗状態を変化させない大きさに設定されている。但し、読み出しパルスＰＬＲｄの振幅ＶＲｄ及びパルス幅ＷＲｄは、読み出しノードにおける電流値／電位変動を検知できる大きさに設定されることが好ましい。
図８に示されるように、本実施形態の抵抗変化型メモリは、セット動作時において、セットパルスＰＬＳｅｔが抵抗変化型記憶素子１０に供給された後に、所定のパルス形状のパルスＰＬＤｍ１が、セットパルスＰＬＳｅｔが印加された抵抗変化型記憶素子１０に対して供給される。本実施形態において、このパルスＰＬＤｍ１のことを、ダミーパルス（第４のパルス）ＰＬＤｍ１とよぶ。
ダミーパルスＰＬＤｍ１のパルス形状は、セットパルスＰＬＳｅｔ、リセットパルスＰＬＲｅｓｅｔ及び読み出しパルスＰＬＲｄのパルス形状と異なる。
ダミーパルスＰＬＤｍ１の振幅（第４の振幅）ＶＤｍは、セットパルスＰＬＳｅｔの振幅ＶＳｅｔより小さく、読み出しパルスＰＬＲｄの振幅ＶＲｄより大きい。
ダミーパルスＰＬＤｍ１のパルス幅（第４のパルス幅）ＷＤｍ１は、例えば、セットパルスＰＬＳｅｔのパルス幅ＷＳｅｔ以上である。ダミーパルスＰＬＤｍ１のパルス幅ＷＤｍ１は、例えば、読み出しパルスＰＬＲｄのパルス幅ＷＲｄ以上である。但し、ダミーパルスＰＬＤｍ１のパルス幅ＷＤｍ１は、セットパルス又は読み出しパルスのパルス幅より小さくてもよい。
ダミーパルスＰＬＤｍの振幅ＶＤｍは、例えば、リセットパルスＰＬＲｅｓｅｔの振幅ＶＲｅｓｅｔより小さい。ダミーパルスＰＬＤｍ１のパルス幅ＷＤｍ１は、リセットパルスＰＬＲｅｓｅｔのパルス幅ＷＲｅｓｅｔ以上である。
但し、抵抗変化型メモリに用いられる抵抗変化型記憶素子の種類やメモリの回路構成に応じて、ダミーパルスＰＬＤｍ１のパルス幅ＷＤｍ１は、セットパルスＰＬＳｅｔ、読み出しパルスＰＬＲｄ、又はリセットパルスＰＬＲｅｓｅｔのパルス幅より小さくてもよい。
ダミーパルスＰＬＤｍ１は、図１のパルス生成回路８内に設けられたダミーパルス生成部８０によって、生成される。ダミーパルスＰＬＤｍ１は、抵抗変化型記憶素子１０に負荷を与える。
本実施形態において、メモリの動作に用いられるパルスは電圧パルスとして説明するが、各パルスは、上記の関係をそれぞれ満たしていれば、電流パルスであってもよい。但し、セットパルスとしての電流パルスは、抵抗変化型記憶素子の抵抗状態を高抵抗状態から低抵抗状態へ変える大きさを有することが必要である。これと同様に、リセットパルスとしての電圧パルスは、抵抗変化型記憶素子の抵抗状態を低抵抗状態から高抵抗状態へ変える大きさを有することが必要である。尚、本実施形態において、パルスの振幅（電位差）の大きさは、振幅の絶対値によって比較されている。
本実施形態の抵抗変化型メモリにおいて、セットパルスＰＬＳｅｔによって低抵抗状態に遷移された抵抗変化型記憶素子に対して、ダミーパルスＰＬＤｍ１が供給される。
ダミーパルスＰＬＤｍ１による負荷が低抵抗状態の抵抗変化型記憶素子に与えられることによって、データのリテンション特性の悪い抵抗変化型記憶素子の抵抗値は、変化する。この結果として、ダミーパルスＰＬＤｍ１の供給によって、所定のスペックを満たさない（データ保持率の悪い）抵抗変化型記憶素子が、抽出される。
これによって、抵抗変化型記憶素子のデータ保持率の低下を改善でき、抵抗変化型メモリの動作の信頼性は向上する。
したがって、本実施形態の抵抗変化型メモリによれば、抵抗変化型メモリの動作特性を向上できる。
（ｂ） セット動作及びリセット動作
図９を用いて、本実施形態の抵抗変化型メモリのセット／リセット動作について、説明する。図９は、本実施形態の抵抗変化型メモリの動作例を示すフローチャートである。ここでは、図１、図４及び図８も用いて、抵抗変化型メモリの動作を説明する。
ここで、リセット動作及びセット動作の対象となるセルユニットは、図４のワード線ＷＬｊ及びビット線ＢＬｉに接続されたセルユニットＣＵとする。動作の対象のセルユニットのことを選択セルユニットとよび、選択セルユニットが接続されたワード線及びビット線のことを、選択ワード線及び選択ビット線とよぶ。選択セルユニット以外のセルユニットのことを、非選択セルユニットとよぶ。選択ワード線以外のワード線のことを非選択ワード線とよび、選択ビット線以外のビット線のことを、非選択ビット線とよぶ。
抵抗変化型メモリのセット動作は、以下のように実行される。
図９に示されるように、コマンド信号ＣＭＤが、外部から図１のチップ内のコマンドインターフェイス４内に入力される（ステップＳＴ０）。この際、データＤＴ及びアドレス信号ＡＤＲが、外部からデータ入出力バッファ５内及びアドレスバッファ６内に、それぞれ入力される。
入力された信号に基づいて、セット動作が要求されているとステートマシン７が判別すると、ステートマシン７は、セット動作に必要な制御を、チップ内の回路に対して行う（ステップＳＴ１Ｓ）。
ステートマシン７の制御下において、カラム制御回路２は、アドレス信号ＡＤＲが含むカラムアドレス信号に基づいて、ビット線ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１を駆動する。これと同様に、ロウ制御回路３は、アドレス信号ＡＤＲが含むロウアドレス信号に基づいて、ワード線ＷＬｊ−１，ＷＬｊ，ＷＬｊ＋１を駆動する。
また、パルス生成回路８は、ステートマシン７の制御下において、セット動作に用いられるパルス（例えば、電圧パルス）を順次生成する。
選択セルユニット内のダイオード３０に順バイアスが印加されるように、選択ビット線ＢＬｉ及び選択ワード線ＷＬｊに、所定のパルスがそれぞれ印加される（ステップＳＴ２Ｓ）。
選択ビット線ＢＬｉに、セットパルスＰＬＳｅｔが供給される。例えば、選択ビット線ＢＬｉの電位レベルは、セットパルスＰＬＳｅｔの振幅（電位レベル）ＶＳｅｔに設定され、選択ワード線ＷＬｊの電位レベルは、グランド電位Ｖｓｓに設定される。これによって、選択セルユニットＣＵ内の抵抗変化型記憶素子１０に、セットパルスＰＬＳｅｔが印加される。図８の（ａ）に示されるように、セットパルスＰＬＳｅｔは、パルス幅ＷＳｅｔを有し、振幅（電位差）ＶＳｅｔを有する。セットパルスＰＬＳｅｔの振幅ＶＳｅｔは、例えば、２Ｖ〜１０Ｖの範囲内で設定される。電位差ＶＳｅｔは、セットパルスＰＬＳｅｔのパルス幅ＷＳｅｔに相当する期間において、選択ビット線ＢＬｉ及び選択セルユニットＣＵに印加される。
セットパルスＰＬＳｅｔの供給によって、選択セルユニット内の抵抗変化型記憶素子の抵抗状態が、高抵抗状態から低抵抗状態に変化する。
抵抗変化型記憶素子１０の抵抗状態が変化するモデルの１つとしては、セットパルスＰＬＳｅｔが抵抗変化型記憶素子１０に印加されることによって、抵抗変化型記憶素子１０の抵抗変化膜１１内に電流が流れ易いフィラメント（電気経路）が形成される。これによって、抵抗変化型記憶素子の抵抗状態が、高抵抗状態から低抵抗状態に変化する。
選択セルユニットＣＵにセットパルスＰＬＳｅｔが供給されている間において、非選択セルユニット内のダイオード３０に対して逆バイアスが印加されるように、非選択ビット線及び非選択ワード線に、所定のパルスが印加される。例えば、非選択ビット線の電位レベルは、グランド電位Ｖｓｓ（０Ｖ）から０．５Ｖ程度に設定され、非選択ワード線の電位レベルは、所定の非選択電位（例えば、０Ｖ〜５Ｖ程度）に設定される。
但し、選択ビット線ＢＬｉと非選択ワード線ＷＬｊ−１，ＷＬｊ＋１とに接続された非選択セルユニット（半選択セルユニットともよばれる）において、それらのセルユニットの端子間の電位差が、実質的に０（ゼロ）になるように、選択ビット線−非選択ワード線間の電位差（例えば、ＶＳｅｔ−ＶＳｅｔ）が、それぞれ制御される。
これと同様に、選択ワード線ＷＬｊと非選択ビット線ＢＬｉ−１，ＷＬｉ＋１とに接続された非選択セルユニット（半選択セルユニット）において、それらのセルユニットの端子間の電位差が実質的に０（ゼロ）になるように、非選択ビット線−選択ワード線間の電位差（例えば、Ｖｓｓ−Ｖｓｓ）が、それぞれ制御される。
例えば、非選択ワード線に印加される非選択電位は、セットパルスの振幅ＰＬＳｅｔ以上の大きさ（但し、セットパルスと同じ極性）に設定される。また、非選択ビット線に印加される非選択電位は、０又はセットパルスに対して反対の極性の電位である。
このように、非選択セルユニット内のダイオードに逆バイアスが印加されることによって、或いは、非選択セルユニット（半選択セルユニット）に印加される電位差が小さいことによって、非選択セルユニットの抵抗変化型記憶素子の抵抗状態の変化が、防止される。
図８の（ａ）及び図９に示されるように、本実施形態の抵抗変化型メモリにおいて、セットパルスＰＬＳｅｔが選択セルユニットに供給された後に、ダミーパルスＰＬＤｍ１が、選択セルユニットに供給される。ダミーパルスＰＬＤｍ１は、セットパルスＰＬＳｅｔの立ち下がりから所定の期間Ｔ１を経過した後に、選択セルユニットに供給される。例えば、選択ビット線ＢＬｉの電位レベルは、ダミーパルスＰＬＤｍの振幅（電位レベル）ＶＤｍに設定され、選択ワード線ＷＬｊの電位レベルは、グランド電位Ｖｓｓに設定される。
ダミーパルスＰＬＤｍ１の振幅ＶＤｍは、セットパルスＰＬＳｅｔの振幅ＶＳｅｔより小さく、読み出しパルスＰＬＲｄの振幅ＶＲｄより大きい。また、ダミーパルスの振幅ＶＤｍ１は、リセットパルスＰＬＲｅｓｅｔの振幅ＶＲｅｓｅｔより小さい。
ダミーパルスＰＬＤｍ１が供給されることによって、選択セルユニットＣＵ内の抵抗変化型記憶素子１０に負荷が与えられる。ダミーパルスＰＬＤｍ１が抵抗変化型記憶素子１０に供給されると、リテンション特性が悪い抵抗変化型記憶素子は、その抵抗値が、例えば、高抵抗状態側へシフトする。
これに対して、十分なリテンション特性を有する抵抗変化型記憶素子は、ダミーパルスＰＬＤｍ１が供給されても、その抵抗値（抵抗状態）が変化することはない。これは、その抵抗変化型記憶素子が、高いリテンション特性により、ダミーパルスＰＬＤｍ１の負荷に対して耐性を有するためである。
尚、ダミーパルスＰＬＤｍ１が選択セルユニットに供給されている期間ＷＤｍ１において、非選択ビット線及び非選択ワード線の電位は、セットパルスＰＬＳｅｔが選択セルユニットに供給されている期間と実質的に同様に、０Ｖ又は逆バイアスが非選択セルユニットに印加されるように、制御される。
ダミーパルスＰＬＤｍが選択セルユニットＣＵに供給されてから所定の期間Ｔ２が経過した後、例えば、選択セルユニットに所定のデータ（ここでは、“０”データ）が書き込まれた否か判定するために、ベリファイが実行される（ステップＳＴ３Ｓ）。ベリファイは、選択セルユニットＣＵからのデータの読み出しによって行われる。そのため、図８の（ａ）に示されるように、ダミーパルスＰＬＤｍ１が選択セルユニットに供給された後に、選択セルユニットに読み出しパルスＰＬＲｄが供給される。本実施形態において、ベリファイのためのデータの読み出しのことを、ベリファイ読み出しとよぶ。
読み出しパルスＰＬＲｄは、抵抗変化型記憶素子１０の抵抗状態を変化させないパルス幅ＷＲｄ及び振幅ＶＲｄに設定されている。それゆえ、読み出しパルスＰＬＲｄの振幅ＶＲｄは、リセットパルスＰＬＳｅｔの振幅ＶＳｅｔより十分小さい。例えば、読み出しパルスＰＬＲｄの振幅ＶＲｄは、１Ｖ〜２Ｖ程度、又は、１Ｖ以下である。
読み出しノードにおける電位変動又は電流値に基づいて、選択セルユニットＣＵ内の抵抗変化型記憶素子１０の抵抗値が、“０”データに対応する低抵抗状態の分布内に納まっていないと判定されたならば、ステップＳＴ２Ｓ〜ＳＴ４Ｓの動作が再び実行される。
即ち、選択セルユニットＣＵにセットパルスＰＬＳｅｔが供給され、その後、ダミーパルスＰＬＤｍ１が選択セルユニットＣＵに供給される。そして、ベリファイ読み出しが実行される。
上記のように、ダミーパルスＰＬＤｍ１が供給されたことによって、リテンション特性が悪い抵抗変化型記憶素子は、その抵抗値が、“０”データ（所定の低い抵抗値）を示さない値にシフトされている。それゆえ、セット動作中において、ステップＳＴ４Ｓにおけるベリファイ読み出しによって、リテンション特性（データ保持率）が悪い抵抗変化型記憶素子が、抽出される。
読み出しノードにおける電流値又は電位の変動に基づいて、選択セルユニット内の抵抗変化型記憶素子の抵抗値が、“０”データに対応する低抵抗状態の分布内に存在すると判定された場合、セット動作は終了する。
例えば、本実施形態の抵抗変化型メモリにおいて、セット動作は、図８の（ａ）及び図９のステップＳＴ２Ｓ〜ＳＴ４Ｓのように、セットパルスＰＬＳｅｔの印加、ダミーパルスＰＬＤｍの印加及びベリファイ読み出し（読み出しパルスＰＬＤｍの印加）を含むサイクルを、１つの動作サイクルとする。
本実施形態の抵抗変化型メモリのリセット動作は、以下のように実行される。
上述のセット動作と同様に、ステートマシン７が、入力された信号ＣＭＤに基づいて、リセット動作が要求されていると判別すると、リセット動作が実行される（ステップＳＴ０，ＳＴ１Ｒ）。ステートマシン７の制御に基づいて、カラム及びロウ制御回路２，３は、アドレス信号ＡＤＲのカラム及びロウアドレス信号が示すビット線ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１及びワード線ＷＬｊ−１，ＷＬｊ，ＷＬｊ＋１をそれぞれ駆動する。パルス生成回路８は、リセット動作に用いられるパルスを生成する。
選択セルユニットＣＵ内のダイオード３０に順バイアスが印加されるように、選択ビット線ＢＬｉ及び選択ワード線ＷＬｊに、所定のパルスがそれぞれ印加される（ステップＳＴ２Ｒ）。
選択ビット線ＢＬｉには、リセットパルスＰＬＲｅｓｅｔが供給される。選択ワード線ＷＬｊの電位レベルは、グランド電位Ｖｓｓに設定される。選択セルユニット内の抵抗変化型記憶素子１０に、セットパルスＰＬＲｅｓｅｔが印加される。これによって、抵抗変化型記憶素子１０の抵抗状態が、低抵抗状態から高抵抗状態へ変化する。
図８の（ｂ）に示されるように、リセットパルスＰＬＳｅｔは、パルス幅ＷＲｅｓｅｔを有し、振幅ＶＲｅｓｅｔを有する。上述のように、リセットパルスＰＬＲｅｓｅｔの振幅ＶＲｅｓｅｔは、セットパルスＰＬＳｅｔの振幅ＶＳｅｔより小さい。セットパルスＰＬＳｅｔの振幅ＶＳｅｔの大きさに応じて、リセットパルスＰＬＲｅｓｅｔの振幅ＶＲｅｓｅｔは、例えば、１Ｖ〜１０Ｖ内の範囲内で設定される。
セット動作と同様に、選択セルユニットにリセットパルスＰＬＲｅｓｅｔが供給されている間、非選択セルユニット内のダイオード３０に逆バイアスが印加されるように、非選択ビット線及び非選択ワード線に、所定のパルス（電位）が印加される。例えば、非選択ビット線の電位レベルは、グランド電位Ｖｓｓから０．５Ｖ程度の値に設定され、非選択ワード線の電位レベルは、非選択電位（例えば、Ｖｓｓ）に設定される。
また、セット動作時と同様に、半選択セルユニットにおいて、それらのセルユニットの端子間の電位差が、実質的に０（ゼロ）になるように、選択ビット線−非選択ワード線間の電位差及び非選択ビット線−選択ワード線間の電位差が、それぞれ制御される。
リセット動作において、リセットパルスＰＬＲｅｓｅｔが選択セルユニットに供給されてから所定の期間Ｔ３が経過した後に、ダミーパルスの供給なしに、選択セルユニットに対するベリファイが実行される（ステップＳＴ３Ｒ）。
ベリファイ読み出しによって、選択セルユニット内の抵抗変化型記憶素子の抵抗値が、“１”に対応する高抵抗状態の分布内に存在しているか否か検証される。
選択セルユニットＣＵ内の抵抗変化型記憶素子１０が、“１”データに対応する抵抗値（或いは、読み出しノードにおける電位の変動又は電流値）を示していない場合には、リセットパルスＰＬＲｅｓｅｔの供給（ステップＳＴ２Ｒ）及びベリファイ読み出し（ステップＳＴ３Ｒ）が再び実行される。選択セルユニットＣＵ内の抵抗変化型記憶素子１０が、“１”データに対応する抵抗値を示している場合、リセット動作は終了する。
例えば、本実施形態の抵抗変化型メモリにおいて、リセット動作は、図８の（ｂ）及び図９のステップＳＴ２Ｒ〜ＳＴ３Ｒのように、リセットパルスＰＬＲｅｓｅｔの印加及びベリファイ読み出し（読み出しパルスＰＬＤｍの印加）を含むサイクルを、１つの動作サイクルとする。
以上のように、第１の実施形態の抵抗変化型メモリにおいて、セット動作時、セット動作の対象の抵抗変化型記憶素子１０に対して、セットパルスＰＬＳｅｔが供給された後、ダミーパルスＰＬＤｍ１が供給される。そして、例えば、ダミーパルスＰＬＤｍ１が供給された後に、読み出しパルスＰＬＲｄの供給によるベリファイが実行される。
ダミーパルスＰＬＤｍ１の振幅（電位差）ＶＤｍ１は、セットパルスＰＬＳｅｔの振幅ＶＳｅｔより小さく、読み出しパルスＰＬＲｄの振幅ＶＲｄより大きい。また、ダミーパルスＰＬＤｍ１の振幅ＶＤｍは、リセットパルスＰＬＲｅｓｅｔの振幅ＶＲｅｓｅｔより小さい。
図１０Ａは、抵抗変化型メモリのデータ保持率（単位：［％］）と時間との関係を示している。図１０Ａの横軸は、時間を示し、図１０Ａの縦軸は、抵抗変化型メモリのデータ保持率を示している。
図１０Ａにおいて、実線で示される特性線Ｐ１は、本実施形態の抵抗変化型メモリにおけるデータ保持率の変化を示している。図１０Ａにおいて、破線で示される特性線Ｐ２は、ダミーパルスが用いられない抵抗変化型メモリにおけるデータ保持率の変化を示している。尚、時間“０”は、セットパルスが供給された直後の時間を示している。データ保持率は、データに対して割り付けられた抵抗値に対して、相関関係を有している。つまり、データ保持率の変化は、セットパルスの供給後における抵抗変化型記憶素子の抵抗値の変動量に依存する。
抵抗変化型メモリにおいて、データ保持率が所定の値（以下、スペック値とよぶ）ＳＶ以下になると、所定のデータを保持していない記憶素子の個数が増加していると、判定される。例えば、スペック値ＳＶは、読み出しレベルやデータに対応する抵抗値の下限／上限を基準として求められる値である。スペック値ＳＶは、例えば、基準値の９０％程度の値で設定される。
抵抗変化型メモリのデータ保持率は、記憶素子（抵抗変化膜）の抵抗値の経時変化によって、メモリの動作中においてスペック値ＳＶ以下に低減する可能性がある。例えば、低抵抗状態の抵抗変化型記憶素子の抵抗値が、動作温度の変化や素子の不良などに起因して高抵抗状態側にシフトする不良が存在する。
図１０Ａの特性線Ｐ２は、ダミーパルスが供給されない通常のセット動作の場合における、抵抗変化型メモリのデータ保持率の時間変化を示している。
例えば、ある抵抗変化型メモリが、ある時間Ｔｘにおいて、スペック値ＳＶ以下になるとする。この素子に対してベリファイ読み出しが時間Ｔｘより前に実行された場合に関して、考える。
この場合、抵抗変化型メモリのデータ保持率がスペック値ＳＶ以下になる前に、ベリファイ読み出しが実行されるので、時間Ｔｘより前のベリファイ読み出しでは、要求されたスペック値を満たしていると判定される。しかし、時間Ｔｘにおいて、その抵抗変化型メモリのデータ保持率は、スペック値ＳＶ以下になる。この結果として、後の読み出し動作で、データの読み出しに不良が生じる。それゆえ、ダミーパルスを用いない通常のセット動作では、抵抗変化型メモリの信頼性が低下する。
また、時間Ｔｘにおいてスペック値ＳＶ以下になる可能性がある抵抗変化型記憶素子に対するデータの書き込み（セット動作）の信頼性を確保するために、時間Ｔｘより後に、セット動作に対するベリファイ読み出しを実行する必要がある。この場合において、抵抗変化型メモリの動作速度は、低下してしまう。
本実施形態の抵抗変化型メモリにおいて、図１０Ａの特性線Ｐ１に示されるように、ダミーパルスが供給された場合、リテンション特性が悪い抵抗変化型記憶素子は、ダミーパルスが供給されない場合よりも早い時間Ｔａで、スペック値ＳＶ以下になる。これは、ダミーパルスに起因する負荷により、リテンション特性が悪い抵抗変化型記憶素子の抵抗値が変化するためである。これに対して、ダミーパルスの振幅（電圧値）がセット及びリセットパルスの振幅より小さいため、リテンション特性が良好な抵抗変化型記憶素子にダミーパルスが印加されても、その記憶素子のデータ保持率（抵抗値）が変化することはない。
そして、図１０Ａの期間Ｔａ〜Ｔｘ内において、読み出しベリファイの実行及びセットパルスの再供給によって、抵抗変化型メモリのデータ保持率を改善できる。
また、ダミーパルスが供給される結果として、データ保持率が低下する可能性がある抵抗変化型メモリのデータ保持率がスペック値以下になる速度（時間Ｔａ）は、通常の経時変化によるデータ保持率の低下速度（時間Ｔｘ）よりも、速くなる。そのため、例えば、データ保持率の経時変化を考慮してベリファイ動作を実行する場合に比較して、図８の（ａ）に示される動作例において、セットパルスの供給から短い期間ＴＳｅｔで、信頼性の高いベリファイ読み出しを実行できる。それゆえ、セット動作の動作サイクルに、ダミーパルスが追加されても、抵抗変化型メモリの動作速度の過剰な低減は、抑制される。
尚、抵抗変化型メモリのデータ保持率が、ダミーパルスの供給によりスペック値ＳＶ以下になる時間Ｔａは、ダミーパルスの振幅及びパルス幅に依存する。
リセット動作は、抵抗変化型記憶素子１０の抵抗状態を低抵抗状態から高抵抗状態に変化させる動作である。抵抗変化型記憶素子の抵抗状態が高抵抗状態から低抵抗状態に遷移する不良は、低抵抗状態から高抵抗状態への経時変化に比較して、生じにくい。そのため、セット動作におけるデータ保持率の低下に比較して、抵抗変化型メモリに対するリセット動作におけるデータ保持率の低下の悪影響は、非常に小さい。
それゆえ、抵抗変化型メモリのリセット動作において、ダミーパルスを用いずとも、要求されるデータ保持率のスペックを、確保できる。但し、リセット動作時においても、リセットパルスが選択された抵抗変化型記憶素子に供給された後に、ダミーパルスがその抵抗変化型記憶素子に対して、供給されてもよい。
以上のように、本実施形態の抵抗変化型メモリは、セット動作の動作サイクルにおいて、セットパルスＰＬＳｅｔが選択セルユニット内の抵抗変化型記憶素子に供給された後、ダミーパルスＰＬＤｍが選択セルユニット内の抵抗変化型記憶素子に供給される。
これによって、セット動作において、動作速度が過度に低減することなしに、抵抗変化型記憶素子のデータ保持率の低下に起因する動作不良を、抑制できる。それゆえ、本実施形態において、抵抗変化型メモリの信頼性が向上する。
したがって、本実施形態の抵抗変化型メモリによれば、抵抗変化型メモリの動作特性を向上できる。
（４） ダミーパルスの振幅及びパルス幅
図１０Ｂを用いて、本実施形態の抵抗変化型メモリにおけるダミーパルスＰＬＤｍの振幅ＶＤｍ及びパルス幅ＷＤｍについて、述べる。
尚、ここで述べるダミーパルスＰＬＤｍの振幅ＶＤｍ及びパルス幅ＷＤｍは、一例であって、抵抗変化型記憶素子１０の抵抗変化膜１１に用いられる材料や、セルユニット内の非オーミック素子（ダイオード）３０の特性に応じて、異なるのはもちろんである。但し、素子に用いられる材料及び特性が異なっても、ほぼ同様の傾向が示される。
抵抗変化型メモリにおいて、低抵抗状態の抵抗変化型記憶素子に流す電流の最大値が制限される。この制限電流（コンプライアンス電流ともよばれる）より高い電流が、低抵抗状態の抵抗変化型記憶素子に流れると、抵抗変化膜内のフィラメントが切れ（又は消失し）、抵抗変化型記憶素子１が高抵抗状態に変化する。このコンプライアンス電流の大きさは、抵抗変化型記憶素子の材料／特性、及び、抵抗変化型メモリに要求されるスペックに応じて、異なる。それゆえ、本実施形態のダミーパルスの振幅／パルス幅の大きさは、コンプライアンス電流の大きさに依存する。
図１０Ｂの（ａ）及び（ｂ）は、抵抗変化型記憶素子が高抵抗状態から低抵抗状態に変化した後に、ダミーパルスが供給された場合における抵抗変化型記憶素子の存在確率の分布が示されている。
図１０Ｂの（ａ）及び（ｂ）において、グラフの横軸は、電流値を示している。この電流値は、抵抗変化型記憶素子の抵抗状態を変化させないパルス（例えば、読み出しパルス）がセルユニットに印加された場合において、抵抗変化型記憶素子（セルユニット）を流れた電流の電流値を示している。横軸に示される電流値は、抵抗変化型記憶素子の抵抗値に対して相関関係を有している。
図１０Ｂの（ａ）及び（ｂ）において、電流値ＩＳｅｔは、低抵抗状態（“０”データ）の抵抗変化型記憶素子の基準値に相当し、電流値ＩＲｅｓｅｔは、高抵抗状態（“１”データ）の抵抗変化型記憶素子の基準値に相当する。電流値ＩＳｅｔを基準値とした所定の許容範囲内に属しない電流値は、高抵抗状態の抵抗変化型記憶素子又はデータの判別が不可能な抵抗変化型記憶素子と見なされる。
図１０Ｂの（ａ）及び（ｂ）において、グラフの縦軸は、各電流値（抵抗値）におけるメモリセルアレイ内の抵抗変化型記憶素子（セルユニット）の存在確率を示している。
図１０Ｂの（ａ）及び（ｂ）において、特性線Ａ１，Ａ２は、セットパルスが抵抗変化型記憶素子に供給された直後の分布を示し、特性線Ｂ１，Ｂ２は、ダミーパルスが抵抗変化型記憶素子に供給された直後の分布を示している。また、特性線Ｃ１，Ｃ２は、ダミーパルスが抵抗変化型記憶素子に供給されてから１０秒から１００秒程度経過した後の分布を示している。
図１０Ｂの（ａ）及び（ｂ）において、ダミーパルスのパルス幅及び振幅を変化させて、それぞれ測定されている。図１０Ｂの（ｂ）におけるダミーパルスのパルス幅は、図１０の（ａ）におけるダミーパルスのパルス幅の１０３倍から１０４倍程度に設定される。図１０Ｂの（ｂ）におけるダミーパルスの振幅は、図１０Ｂの（ａ）におけるダミーパルスの振幅の１０倍から１０２倍程度に設定されている。
図１０Ｂの（ａ）に示される例において、例えば、ダミーパルスのパルス幅ＷＤｍは、１０ｎｓ≦ＷＤｍ＜１００ｎｓに設定され、ダミーパルスの振幅ＶＤｍは０．１Ｖ≦ＶＤｍ＜１Ｖに設定されている。
図１０Ｂの（ａ）の特性線Ａ１に示されるように、セットパルスの供給の直後において、抵抗変化型記憶素子は、所定の電流値ＩＳｅｔ以上の値を示している。即ち、セットパルスが供給された直後の抵抗変化型記憶素子は、低抵抗状態になり、所定のデータ（“０”データ）を保持している。
この後、上記の設定値（パルス形状）のダミーパルスが、低抵抗状態の抵抗変化型記憶素子に供給される。ダミーパルスが供給された直後の特性線Ｂ１に示されるように、ダミーパルスの供給によって、電流値ＩＳｅｔと電流値ＩＲｅｓｅｔとの間における抵抗変化型記憶素子の存在確率が、増加する。つまり、ダミーパルスが抵抗変化型記憶素子に供給されることによって、リテンション特性が悪い抵抗変化型記憶素子の抵抗値は、低抵抗状態側から高抵抗状態側へシフトする。
一方、所定のリテンション特性が確保されている抵抗変化型記憶素子は、ダミーパルスが供給されても、低抵抗状態から高抵抗状態へ変化することはない。
図１０Ｂの（ａ）の特性線Ｃ１に示されるように、ダミーパルスが供給されてから所定の期間（１０ｓ〜１００ｓ後）が経過した後、電流値ＩＳｅｔと電流値ＩＲｅｓｅｔとの間における存在確率は、ダミーパルスが供給された直後の分布（特性線Ｂ１）よりもさらに増加する。この結果として、ダミーパルスが供給されたとしても、抵抗変化型記憶素子の抵抗状態を変化させるためのダミーパルスの負荷が小さいと、経時変化によって抵抗変化型記憶素子の抵抗値の変化が生じることが、わかる。
図１０Ｂの（ｂ）に示される例において、例えば、ダミーパルスのパルス幅ＷＤｍは、１０μｓ≦ＷＤｍ＜１００μｓに設定され、ダミーパルスの振幅ＶＤｍは１Ｖ≦ＶＤｍ＜１０Ｖに設定されている。
図１０Ｂの（ｂ）に用いられた設定条件のダミーパルスは、経時変化による特性線Ｂ１から特性線Ｃ１への変化も小さい。つまり、ダミーパルスのパルス幅及び振幅が、図１０Ｂの（ａ）における設定条件であれば、経時変化（１０ｓ〜１００ｓ）よりも短い期間（１０μ〜１００μｓ）において、データ保持率の所定のスペックを満たさない可能性がある抵抗変化型記憶素子の大部分を、抽出できる。
また、図１０Ｂの（ｂ）におけるダミーパルスのパルス幅及び振幅のように、ダミーパルスのパルス幅及び振幅が図１０Ｂの（ａ）の設定条件より大きくなっても、所定のリテンション特性が確保されている抵抗変化型記憶素子は、その記憶素子の抵抗値がダミーパルスの負荷によって大きく変化することはない。
したがって、図１０Ｂの（ｂ）に用いられたダミーパルスの設定条件によれば、セットパルスの供給後における、ダミーパルスの供給の効果が、図１０Ｂの（ａ）の設定条件よりも、顕著になる。
但し、上述のように、本実施形態の抵抗変化型メモリに用いられるダミーパルスは、図１０Ｂの（ａ）又は（ｂ）に用いられたダミーパルスの振幅及びパルス幅に限定されるものではない。それゆえ、抵抗変化型メモリに要求される動作スペックに応じて、図１０Ｂの（ａ）又は（ｂ）に用いられたダミーパルスの設定値のいずれか一方が、抵抗変化型メモリに用いられてもよいし、図１０Ｂの（ａ）及び（ｂ）の中間の設定値が、抵抗変化型メモリに用いられてもよい。
以上のように、第１の実施形態の抵抗変化型メモリのように、セットパルスが抵抗変化型記憶素子に供給された後に、ダミーパルスが抵抗変化型記憶素子に供給されることで、抵抗変化型メモリのリテンション不良（データ保持率の低下）による動作特性の低減を抑制できる。
したがって、第１の実施形態の抵抗変化型メモリによれば、抵抗変化型メモリの動作特性を向上できる。
（５） 回路例
図１１を用いて、ダミーパルスを生成するための回路構成の一例について、説明する。
図１１は、パルス生成回路８の内部構成の一例を示している。
パルス生成回路８は、ビット線及びワード線にそれぞれ接続されるパルス供給部を有する。各ビット線ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１に対して、カラム用のパルス供給部８０が接続される。
パルス生成回路８は、カラム選択スイッチ（例えば、電界効果トランジスタ）ＳＣＬを介して、ビット線ＢＬｉに接続される。カラム選択スイッチＳＣＬがオン／オフされることによって、パルス生成回路８とビット線ＢＬｉとの接続状態が、制御される。カラム選択スイッチＳＣＬは、例えば、カラム制御回路２内に設けられている。
パルス生成回路８は、１つの電圧源Ｖｄｄを有している。電圧源Ｖｄｄは、一定の電位Ｖｄｄを出力する。
電圧源Ｖｄｄとカラム選択スイッチＳＣＬとの間に、複数の抵抗素子８１Ａ，８１Ｂ，８１Ｃが並列接続されている。抵抗素子８１Ａ，８１Ｂ，８１Ｃのそれぞれは、スイッチ素子としての電界効果トランジスタ８２Ａ，８２Ｂ，８２Ｃを介して、電圧源Ｖｄｄとビット線ＢＬｉとの間に接続されている。
電界効果トランジスタ８２Ａ，８２Ｂ，８２Ｃがオン／オフされることによって、電圧源Ｖｄｄと抵抗素子８１Ａ，８１Ｂ，８１Ｃとの接続状態が制御される。
電圧源Ｖｄｄが出力する電圧値が、抵抗素子８１Ａ，８１Ｂ，８１Ｃによって降圧される。例えば、抵抗素子８１Ａは、電圧源Ｖｄｄの電圧値からセットパルスＰＬＳｅｔの振幅ＶＳｅｔを生成するための抵抗値を有する。抵抗素子８１Ｂは、電圧源Ｖｄｄの電圧値からリセットパルスＰＬＲｅｓｅｔの振幅ＶＲｅｓｅｔを生成するための抵抗値を有する。抵抗素子８１Ｃは、電圧源Ｖｄｄの電圧値からダミーパルスＰＬＤｍの振幅ＶＤｍを生成するための抵抗値を有する。
このように、抵抗素子８１Ａ，８１Ｂ，８１Ｃによって、電圧源Ｖｄｄからの電圧値を降圧することによって、所定の振幅（電圧値）を有するパルスが生成される。
各パルスのパルス幅は、例えば、電圧源Ｖｄｄとビット線ＢＬｉとの間に接続された電界効果トランジスタ８２Ａ，８２Ｂ，８２Ｃ又は、カラム選択スイッチＳＣＬがオンしている期間によって、制御される。これによって、所定のパルス幅を有するパルスが生成される。
尚、１つのパルスが１つの抵抗素子によって形成される場合には、その抵抗素子が接続された１つのトランジスタ８２Ａ，８２Ｂ，８２Ｃのみがオンし、１つの抵抗素子と電圧源Ｖｄｄが電気的に接続される。そして、残りのトランジスタ８２Ａ，８２Ｂ，８２Ｃはオフし、残りの抵抗素子は電圧源Ｖｄｄから電気的に分離される。
但し、並列接続された２以上の抵抗素子８１Ａ，８１Ｂ，８１Ｃを用いて、所定の振幅を有するパルスを生成するための抵抗値（合成抵抗）を形成する場合には、２以上の電界効果トランジスタ８２Ａ，８２Ｂ，８２Ｃが同時にオンしてもよい。
図１１に示されるように、少なくとも１つの抵抗素子８２Ｃと少なくとも１つのスイッチ素子８２Ｃによって、ダミーパルス生成部８０が形成される。
それゆえ、本実施形態の抵抗変化型メモリにおいて、セット／リセットパルス及び読み出しパルスとはパルス形状が異なるダミーパルスＰＬＤｍを、生成できる。
尚、ビット線及びワード線は、パルス生成回路８内のスイッチ素子（図示せず）を経由して、グランド端（図示せず）にも接続される。スイッチ素子のオン／オフが制御されることによって、抵抗変化型メモリの動作時において、所定のビット線及びワード線に、グランド電位が印加される。上述のように、０．５Ｖ程度の電位が非選択ビット線に印加される場合もある。非選択ビット線に０．５Ｖ程度の非選択電位を供給するために、電圧源の電圧（電位）を０．５Ｖ程度に降圧する抵抗素子と、その抵抗素子と電圧源との接続状態を制御するスイッチ素子とが、パルス生成回路８内にさらに設けられてもよい。
（Ｂ） 第２の実施形態
図１２を参照して、第２の実施形態の抵抗変化型メモリについて、説明する。尚、本実施形態において、第１の実施形態との相違点について説明し、共通点に関しては、必要に応じて説明する。
図１２は、第２の実施形態の抵抗変化型メモリにおいて、セット動作時のセットパルスＰＬＳｅｔ及びダミーパルスＰＬＤｍ２のパルス形状の一例を、示している。
第１の実施形態の抵抗変化型メモリにおいて、ダミーパルスＰＬＤｍ１は、１つの矩形状のパルスによって、形成されている。
一方、第２の実施形態の抵抗変化型メモリにおいて、図１２に示されるように、１つのダミーパルスＰＬＤｍ２は、複数の短パルスｓＰＬを含んでいる。短パルスｓＰＬは、パルス幅ｓＷを有する。ダミーパルスＰＬＤｍ２は、パルス幅ＷＤｍ２を有する。
短パルスｓＰＬのパルス幅ｓＷは、セットパルスＰＬＳｅｔのパルス幅ＷＳｅｔ、リセットパルスＰＬＲｅｓｅｔのパルス幅ＷＲｅｓｅｔ及び読み出しパルスＰＬＲｄのパルス幅ＷＲｄより小さい。
短パルスｓＰＬの振幅ＶＤｍは、第１の実施形態と同様に、セットパルスＰＬＳｅｔの振幅ＶＳｅｔより小さく、読み出しパルスＰＬＲｄの振幅ＶＲｄより大きい。短パルスｓＰＬの振幅ＶＤｍは、リセットパルスＰＬＲｅｓｅｔの振幅ＶＲｅｓｅｔより小さい。
尚、本実施形態において、ダミーパルスＰＬＤｍ２に含まれる複数の短パルスｓＰＬの振幅ＶＤｍは、上記の他のパルスとの振幅の条件を満たす範囲内で、短パルスｓＰＬ毎に異なっていてもよい。
２つの短パルスｓＰＬは、期間Ｔｓで隣接している。１つの短パルスｓＰＬの周期は、“ｓＷ＋ｓＴ”で示される。
例えば、図１１に示される回路が、ダミーパルスを生成するために用いられた場合、ダミーパルスＰＬＤｍ２内に含まれる短パルスｓＰＬは、ダミーパルス生成部８０内のトランジスタ８２Ｃのオン／オフを、短パルスｓＰＬの周期（ｓＷ＋ｓＴ）で切り替えることによって、生成される。
以上のように、第２の実施形態の抵抗変化型メモリにおいて、ダミーパルスＰＬＤｍ２が、複数の短パルスｓＰＬからなる短パルス群であっても、第１の実施形態と同様に、セット動作におけるデータ保持率の低下による動作特性の劣化を低減できる。
これに加えて、第２の実施形態の抵抗変化型メモリにおいて、短パルスｓＰＬの周期（ｓＷ＋ｓＴ）と１つのダミーパルスＰＬＤｍ２内に含まれる短パルスｓＰＬの個数との積が、図８に示されるダミーパルスＰＬＤｍ１のパルス幅ＷＤｍ１より小さくなるように設定される。これによって、第２の実施形態の抵抗変化型メモリは、第１の実施形態の抵抗変化型メモリに比較して、セットパルスＰＬＳｅｔとダミーパルスＰＬＤｍ２とを含むセット動作に要する時間を短縮できる。それに伴って、抵抗変化型メモリの消費電力の低減にも貢献できる。
以上のように、第２の実施形態の抵抗変化型メモリによれば、抵抗変化型メモリの動作特性を向上できる。
（Ｃ） 第３の実施形態
図１３乃至図１７を参照して、第３の実施形態の抵抗変化型メモリについて、説明する。本実施形態において、第１及び第２の実施形態との相違点について主に説明し、共通点に関しては、必要に応じて説明する。
図１３は、第２の実施形態の抵抗変化型メモリにおいて、セット動作時のセットパルスＰＬＳｅｔ及びダミーパルスＰＬＤｍのパルス形状の一例を、示している。
第１及び第２の実施形態の抵抗変化型メモリにおいて、セットパルスＰＬＳｅｔが選択セルユニットに供給されてから所定の期間Ｔ１が経過した後に、ダミーパルスＰＬＤｍ１が、選択セルユニットに供給される。
第３の実施形態において、図１３に示されるように、セットパルスＰＬＳｅｔとダミーパルスＰＬＤｍとの間に、所定の期間が設けられていない。ダミーパルスＰＬＤｍは、セットパルスＰＬＳｅｔに連続している。つまり、ダミーパルスＰＬＤｍの供給が開始する時間は、セットパルスＰＬＳｅｔの供給が終了する時間に実質的に同じに設定されている。
それゆえ、第３の実施形態の抵抗変化型メモリは、第１及び第２の実施形態の抵抗変化型メモリに比較して、セット動作に要する時間を短縮できる。
本実施形態のように、セットパルスＰＬＳｅｔとダミーパルスＰＬＤｍとが連続したパルスＰＬＳ／Ｄ（以下では、セット／ダミーパルスＰＬＳ／Ｄとよぶ）が、抵抗変化型メモリのセット動作に用いられた場合においても、セットパルスＰＬＳｅｔの電位差（振幅）ＶＳｅｔが抵抗変化型記憶素子１０に所定の期間（パルス幅）ＷＳｅｔにおいて印加された後に、ダミーパルスＰＬＤｍの電位差ＶＤｍが、低抵抗状態の抵抗変化型記憶素子１０に所定の期間ＷＤｍにおいて印加される。
それゆえ、第３の実施形態の抵抗変化型メモリにおいても、第１及び第２の実施形態の抵抗変化型メモリと同様に、セット動作におけるデータ保持率の低下による動作特性の劣化を低減できる。
したがって、第３の実施形態の抵抗変化型メモリによれば、第１及び第２の実施形態と同様に、抵抗変化型メモリの動作特性を向上できる。
以下、図１４乃至図１７を用いて、図１３に示されるセット／ダミーパルスＰＬＳ／Ｄを生成するための回路及びその動作について、説明する。
（ａ） 回路例１
図１４及び図１５を用いて、セットパルスＰＬＳｅｔとダミーパルスＰＬＤｍとが連続したパルスＰＬＳ／Ｄを生成するための回路の一例について、説明する。
図１４は、セット／ダミーパルスＰＬＳ／Ｄを生成するための回路の一例を示している。
図１４に示されるように、セット／ダミーパルスＰＬＳ／Ｄは、キャパシタ（容量素子）６０を含んでいる回路（以下、セット／ダミーパルス生成部とよぶ）８０Ａによって、生成される。セット／ダミーパルス生成部８０Ａは、パルス生成回路８内に設けられる。但し、セット／ダミーパルス生成部８０Ａは、カラム制御回路２内に設けられてもよい。
セット／ダミーパルス生成部８０Ａは、各ビット線ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１に対して、１つずつ設けられている。但し、メモリセルアレイの回路構成及び動作に応じて、セット／ダミーパルス生成部８０Ａは、２以上のビット線で共有されてもよい。
図１４に示されるセット／ダミーパルス生成部８０Ａは、１つのキャパシタ６０と２つのスイッチ素子ＳＷ１，ＳＷ２とを含む。
キャパシタ（第１のキャパシタ）６０の一端（第１の端子）は、例えば、スイッチ素子ＳＷ１とビット線ＢＬｉとの接続ノードに接続される。キャパシタ６０の他端（第２の端子）は、グランド端に接続される。
キャパシタ６０は、図３に示されるように、半導体基板５１上に形成される。キャパシタ６０は、半導体基板５１内の半導体層６１と、半導体層６１上の絶縁膜６２と、絶縁膜６２上の導電層６３とからなる。
キャパシタ６０は、例えば、１ｐＦ以下の静電容量を有する。キャパシタ６０の静電容量が１ｐＦの場合、半導体基板５１上に形成されたキャパシタ６０の面積は、例えば、１０μｍ×２０μｍ程度になる。尚、キャパシタ６０は、層間絶縁膜５８上の配線領域２５内に、形成されてもよい。
スイッチ素子ＳＷ１は、例えば、電界効果トランジスタである。
電界効果トランジスタＳＷ１の電流経路の一端は、ビット線ＢＬｉに接続される。電界効果トランジスタＳＷ１の電流経路の他端は、例えば、抵抗素子（図示せず）を介して、電圧源Ｖｄｄに接続される。電界効果トランジスタＳＷ１のゲートには、制御信号ＳＣが入力される。制御信号ＳＣは、抵抗変化型メモリの動作クロック（グローバルクロック）ＣＬＫが、チップ内のロジック回路（以下、クロック変調部とよぶ）８９１を用いて変調されることによって、生成される。
電界効果トランジスタＳＷ１がオンしている間、セットパルスＰＬＳｅｔが、電界効果トランジスタＳＷ１を経由して、選択ビット線ＢＬｉ及びキャパシタ６０に供給される。電界効果トランジスタＳＷ１のオン／オフによって、キャパシタ６０の充電が制御される。以下では、電界効果トランジスタＳＷ１のことを、充電スイッチとよぶ。
スイッチ素子ＳＷ２は、例えば、電界効果トランジスタである。
電界効果トランジスタＳＷ２の電流経路の一端は、キャパシタ６０の一端に接続される。電界効果トランジスタＳＷ２の電流経路の他端は、グランド端に接続される。電界効果トランジスタＳＷ２のゲートには、制御信号ＳＤが入力される。制御信号ＳＤは、制御信号ＳＣと同様に、動作クロックＣＬＫがクロック変調部８９２によって変調されることによって、生成される。
電界効果トランジスタＳＷ２は、キャパシタ６０にセットパルスＰＬＳｅｔが供給されている期間において、オフしている。電界効果トランジスタＳＷ２がオンしたときに、キャパシタ６０内の蓄積電荷が、電界効果トランジスタＳＷ２を経由して、グランド端に放電される。電界効果トランジスタＳＷ２のオン／オフによって、キャパシタ６０の放電が制御される。以下では、電界効果トランジスタＳＷ２のことを、放電スイッチとよぶ。
以下、図１４及び図１５を用いて、本回路例におけるセット／ダミーパルス生成部８０Ａの動作について説明する。尚、本例においても、選択ビット線は、ビット線ＢＬｉとし、選択ワード線は、ワード線ＷＬｊとする。
図１５は、回路例１のセット／ダミーパルス生成部８０Ａを含む抵抗変化型メモリの動作のタイミングチャートを示している。
セット動作時、選択されたカラムスイッチ素子（図示せず）が、オンする。また、時間ｔ１において、セット／ダミーパルス生成部８０Ａの充電スイッチＳＷ１の制御信号ＳＣが“Ｌ”レベルから“Ｈ”レベルに設定される。これによって、セットパルスＰＬＳｅｔは、オン状態の充電スイッチＳＷ１及びカラム選択スイッチを経由して、選択ビット線ＢＬｉに供給される。例えば、充電スイッチ素子ＳＷ１は、カラム選択スイッチがオンされるのと実質的に同時にオンする。選択ワード線ＷＬｊの電位レベルは、グランド電位に設定される。
制御信号ＳＤは“Ｌ”レベルに設定され、放電スイッチＳＷ２はオフしている。
非選択セルユニット内のダイオードに逆バイアスが印加されるように、又は、非選択セルユニットの端子間の電位差がほぼ０になるように、非選択ビット線ＢＬｉ−１，ＢＬｉ＋１及び非選択ワード線ＷＬｊ−１，ＷＬｊ＋１の電位が制御される。尚、非選択セルユニットに逆バイアスを印加するための電位は、時間ｔ０において、非選択ワード線に印加される。時間ｔ０は、抵抗変化型メモリの動作が安定であれば、時間ｔ１の前であっても、時間ｔ１の後であってよい。非選択ビット線ＢＬｉ−１，ＢＬｉ＋１の電位は、例えば、グランド電位から０．５Ｖ程度の範囲に設定される。
セットパルスＰＬＳｅｔは、選択ビット線（選択セルユニット）ＢＬｉに供給されるのと同時に、充電スイッチＳＷ１を経由してキャパシタ６０に供給される。キャパシタ６０は、セットパルスＰＬＳｅｔによって、充電される。
所定の期間が経過した後、制御信号ＳＣの信号レベルが“Ｈ”レベルから“Ｌ”レベルにされ、充電スイッチＳＷ１がオフする。
これによって、電圧源ＶｄｄからのセットパルスＰＬＳｅｔの供給は、停止する。
しかし、電圧源Ｖｄｄがビット線ＢＬｉから電気的に分離されても、キャパシタ６０が、セットパルスＰＬＳｅｔの大きさ（振幅Ｖｓｅｔ）程度の電位差に、充電されている。そのため、選択ビット線ＢＬｉがオフ状態のスイッチＳＷ１によって電圧源Ｖｄｄから電気的に分離されても、ビット線ＢＬｉの電位レベルが急峻に変化することは無い。
電位差ＶＳｅｔが選択セルユニットに印加されることによって、選択された抵抗変化型記憶素子１０の抵抗状態が、高抵抗状態から低抵抗状態に変化する。
セットパルスＰＬＳｅｔのパルス幅ＷＳｅｔに相当する期間が経過した後、時間ｔ２において、制御信号ＳＤの信号レベルが“Ｌ”レベルから“Ｈ”レベルにされる。これによって、放電スイッチＳＷ２としての電界効果トランジスタＳＷ２が、オンする。
すると、オンした放電スイッチＳＷ２を経由して、キャパシタ６０の電荷が、グランド端に放電する。キャパシタ６０の放電に伴って、選択セルユニットに印加される電位差（パルスの振幅）が、減少し始める。尚、上述のように、選択ワード線ＷＬｉは、グランド電位に設定されているため、キャパシタ６０の放電電流は、選択セルユニットにも流れる可能性はある。しかし、放電スイッチＳＷ２としての電界効果トランジスタの電流転送能力が十分に高ければ、選択セルユニットに流れる放電電流は、微弱である。それゆえ、キャパシタ６０の放電電流が、抵抗変化型記憶素子に悪影響を及ぼすことは無い。
時間ｔ３において、キャパシタ６０の放電によって、セット／ダミーパルスＰＬＳ／Ｄの振幅（選択ビット線の電位）が、“ＶＤｍ”に達すると、放電スイッチＳＷ２の制御信号ＳＤが“Ｌ”レベルにされ、放電スイッチとしての電界効果トランジスタＳＷ２はオフする。
それから、ダミーパルスＰＬＤｍのパルス幅ＷＤｍに相当する期間（例えば、時間ｔ３から時間ｔ４の期間）が経過した後、制御信号ＳＤが“Ｈ”レベルに設定され、放電スイッチＳＷ２がオンされる。このため、キャパシタ６０に充電された電荷のほぼ全てが、放電スイッチＳＷ２を経由して、グランド端に放電される。これによって、選択ビット線ＢＬｉ及び選択ワード線ＷＬｊ間の電位差は、ほぼ０Ｖになる。
キャパシタ６０の放電が完了した後、時間ｔ５において、制御信号ＳＤが“Ｌ”レベルに設定され、放電スイッチＳＷ２がオフする。
このように、キャパシタ６０の充電及び放電によって、セットパルスＰＬＳｅｔとダミーパルスＰＬＤｍとが連続したパルスＰＬＳ／Ｄが、選択セルユニット内の抵抗変化型記憶素子に供給される。
この後、時間ｔ７において、非選択ワード線に対する電位の供給が、停止される。そして、図９に説明した動作と同様に、ベリファイ読み出しが実行され、セット動作が終了する。
以上のように、第３の実施形態の抵抗変化型メモリにおいて、図１４に示されるキャパシタ６０を含むパルス生成部８０Ａによって、セットパルスＰＬＳｅｔとダミーパルスＰＬＤｍとが連続したパルスＰＬＳ／Ｄが生成される。
それゆえ、本回路例の抵抗変化型メモリにおいて、選択セルユニットにセットパルスＰＬＳｅｔが供給されるのに続いて、ダミーパルスＰＬＤｍが供給されるのと実質的に同様の動作が実現される。
図１４に示される回路において、ダミーパルスＰＬＤｍは、セットパルスＰＬＳｅｔの供給によるキャパシタ６０の蓄積電荷が放電されることによって、形成される。つまり、セットパルスＰＬＳｅｔを用いて、ダミーパルスＰＬＤｍを生成できる。
それゆえ、本回路例は、セットパルスＰＬＳｅｔを利用して、ダミーパルスＰＬＤｍを生成できる。
したがって、図１４に示されるパルス生成部８０Ａによれば、ダミーパルスを生成するための独立した電源を追加する必要がないため、ダミーパルスを生成する機能を実現した上で、抵抗変化型メモリの回路面積の縮小や消費電力の削減に貢献できる。
また、本回路例において、キャパシタ６０が半導体基板上に形成されることによって、チップ面積の増大や記憶密度の低減が発生するのを防止できる。
（ｂ） 回路例２
図１６及び図１７を用いて、セットパルスＰＬＳｅｔとダミーパルスＰＬＤｍとが連続したパルスＰＬＳ／Ｄを生成するための回路の一例について、説明する。尚、ここでは、図１４及び図１５を用いて説明した例に相違する点に関して、主に説明し、図１４及び図１５に示される例と共通する点に関しては、必要に応じて説明する。
図１６に示されるように、本回路例においても、キャパシタ６０Ａ，６０Ｂを含んでいるパルス生成部８０Ｂによって、セット／ダミーパルスＰＬＳ／Ｄが生成される。
図１６に示される回路例では、２つのキャパシタ６０Ａ，６０Ｂのチャージ・シェアによって、セットパルスＰＬＳｅｔとダミーパルスＰＬＤｍが連続したセット／ダミーパルスＰＬＳ／Ｄが生成される。
図１６に示されるように、セット／ダミーパルス生成部８０Ａは、２つのキャパシタ６０Ａ，６０Ｂと３つのスイッチ素子（例えば、電界効果トランジスタ）ＳＷ１，ＳＷ２，ＳＷ３を含んでいる。
キャパシタ（第１のキャパシタ）６０Ａの一端（第１の端子）は、充電スイッチＳＷ１とビット線ＢＬｉとの接続ノードに接続される。キャパシタ６０Ａの他端（第２の端子）は、グランド端に接続される。
キャパシタ（第２のキャパシタ）６０Ｂの一端（第３の端子）は、スイッチ素子ＳＷ３を経由して、キャパシタ６０Ａの一端に接続される。キャパシタ６０Ｂの他端（第４の端子）は、グランド端に接続される。
スイッチ素子ＳＷ３としての電界効果トランジスタＳＷ３の電流経路の一端は、キャパシタ６０Ａの一端に接続される。電界効果トランジスタＳＷ３の電流経路の他端は、キャパシタ６０Ｂの一端に接続される。それとともに、電界効果トランジスタＳＷ３の電流経路の他端は、放電スイッチＳＷ２を経由して、グランド端に接続される。
電界効果トランジスタＳＷ３のゲートには、制御信号ＳＳが入力される。制御信号ＳＳは、制御信号ＳＣ，ＳＤと同様に、クロック変調部８９３によって、メモリの動作クロックＣＬＫが変調されることによって、生成される。
放電スイッチ素子としての電界効果トランジスタＳＷ２の一端は、キャパシタ６０Ｂの一端に接続され、電界効果トランジスタＳＷ２の他端は、グランド端に接続されている。
電界効果トランジスタＳＷ３は、キャパシタ６０Ａが充電している期間において、オフしている。ダミーパルスＰＬＤｍが生成される際に、電界効果トランジスタＳＷ３はオンする。これによって、キャパシタ６０Ａが蓄積している電荷の一部分が、オンした電界効果トランジスタＳＷ３を経由して、キャパシタ６０Ｂに移動する。即ち、電界効果トランジスタＳＷ３がオンすることによって、キャパシタ６０Ａとキャパシタ６０Ｂとの間に、チャージ・シェアが生じる。キャパシタ６０Ａからキャパシタ６０Ｂへ電荷が移動している間、放電スイッチＳＷ２はオフしている。
キャパシタ６０Ａの静電容量が“Ｃ１”で示され、キャパシタ６０Ｂの静電容量が“Ｃ２”で示される場合、２つのキャパシタ６０Ａ，６０Ｂ間のチャージ・シェア後において選択セルユニットに印加される電位ＶＣｅｌｌは、次式（式１）で示される。
ＶＣｅｌｌ＝｛Ｃ１／（Ｃ１＋Ｃ２）｝×ＶＳｅｔ ・・・（式１）
この電位ＶＣｅｌｌが、ダミーパルスの振幅ＶＤｍとほぼ同じ大きさになるように、各キャパシタ６０Ａ，６０Ｂの静電容量Ｃ１，Ｃ２の大きさがそれぞれ設定される。
このように、２つのキャパシタ６０Ａ，６０Ｂ間のチャージ・シェアによって、選択セルユニットに供給されるパルスＰＬＳ／Ｄの振幅が、セットパルスＰＬＳｅｔの振幅ＶＳｅｔからダミーパルスＰＬＤｍの振幅ＶＤｍへ低減する。
このように、本回路例のセット／ダミーパルス生成部８０Ｂは、キャパシタ間のチャージ・シェアによって、図１４に示されるセット／ダミーパルス生成部８０Ａと同様に、セットパルスＰＬＳｅｔとダミーパルスＰＬＤｍとが連続したパルスＰＬＳ／Ｄを生成できる。
それゆえ、本回路例の抵抗変化型メモリにおいても、図１４に示される回路と同様に、選択セルユニットにセットパルスＰＬＳｅｔが供給されるのに続いて、ダミーパルスＰＬＤｍが供給されるのと実質的に同様の動作が実現される。
以下、図１６及び図１７を用いて、回路例２のセット／ダミーパルス生成部８０Ｂの動作について説明する。
図１７は、回路例２におけるセット／ダミーパルス生成部８０Ｂを含む抵抗変化型メモリの動作のタイミングチャートを示している。
図１７に示されるように、時間ｔ０において、選択ワード線の電位レベル、非選択ビット線の電位レベル及び非選択ワード線の電位レベルが、所定のレベルに設定される。
そして、時間ｔ１において、制御信号ＳＣが“Ｌ”レベルから“Ｈ”レベルになると、充電スイッチとしての電界効果トランジスタＳＷ１がオンする。制御信号ＳＳ，ＳＤは、“Ｌ”レベルに設定されている。
充電スイッチＳＷ１がオンするのと実質的に同時に、カラム選択スイッチ（図示せず）がオンする。これによって、セットパルスＰＬＳｅｔが選択セルユニットに供給され、それとともに、セットパルスＰＬＳｅｔによって、キャパシタ６０Ａが充電される。この際、チャージ・シェアスイッチＳＷ３は、オフされているので、キャパシタ６０Ｂは充電されない。
セットパルスＰＬＳｅｔが選択セルユニットに供給されることによって、抵抗変化型記憶素子の抵抗状態は、高抵抗状態から低抵抗状態に変化する。
キャパシタ６０Ａが電圧ＶＳｅｔ程度に充電された後、制御線号ＳＣは“Ｌ”レベルに設定され、充電スイッチ（電界効果トランジスタ）ＳＷ１はオフする。
これによって、電圧源ＶｄｄからのセットパルスＰＬＳｅｔが選択ビット線ＢＬｉに供給されることは、無くなる。但し、図１４に示される回路例と同様に、キャパシタ６０Ａは、電圧ＶＳｅｔ程度に充電されているため、選択ビット線ＢＬｉの電位レベルが急峻に低減することはない。
セットパルスＰＬＳｅｔのパルス幅ＷＳｅｔに相当する期間が経過した後、例えば、時間ｔ２において、制御信号ＳＳが“Ｌ”レベルから“Ｈ”レベルに設定される。それゆえ、チャージ・シェアスイッチとしての電界効果トランジスタＳＷ３がオンする。オンしたトランジスタＳＷ３を経由して、キャパシタ６０Ａの電荷は、キャパシタ６０Ｂに移動し、２つのキャパシタ６０Ａ，６０Ｂ間のチャージ・シェアが生じる。尚、放電スイッチＳＷ２はオフしている。
この２つのキャパシタ６０Ａ，６０Ｂ間のチャージ・シェアによって、ビット線ＢＬｉの電位は、上述の（式１）に示される関係に基づいて低下し、ダミーパルスＰＬＤｍの振幅ＶＤｍ程度の電位差が、選択セルユニットに印加される。尚、チャージ・シェアが完了した後、チャージ・シェアスイッチＳＷ３はオンしたままでもよいし、一度オフされてもよい。
ダミーパルスＰＬＤｍのパルス幅ＷＤｍに相当する期間において、キャパシタ６０Ａの充電電位ＶＤｍが選択セルユニットに印加された後、時間ｔ４において、制御信号ＳＤが“Ｌ”レベルから“Ｈ”レベルに設定される。放電スイッチとしての電界効果トランジスタＳＷ２がオンし、２つのキャパシタ６０Ａ，６０Ｂの放電が開始する。この際、制御信号ＳＳは“Ｈ”レベルに設定され、チャージ・シェアスイッチＳＷ３はオンしている。
これによって、キャパシタ６０Ａの電荷は、２つのオンした電界効果トランジスタＳＷ２，ＳＷ３を経由して、グランド端に放電される。また、キャパシタ６０Ｂの電荷は、電界効果トランジスタＳＷ２を経由して、グランド端に放電される。
例えば、時間ｔ５において、選択ビット線ＢＬｉに供給されるパルスＰＬＳ／Ｄの電位は、実質的に０になる。
尚、カラム選択スイッチ（図示せず）をオフすることによって、キャパシタ６０Ａ，６０Ｂと選択セルユニットとを電気的に分離して、キャパシタ６０Ａ，６０Ｂから選択ビット線ＢＬｉへの電位の供給を停止してもよい。
時間ｔ６において、制御信号ＳＣ及び制御信号ＳＤが、“Ｈ”レベルから“Ｌ”レベルに設定され、チャージ・シェアスイッチＳＷ３及び放電スイッチＳＷ２はオフする。
この後、時間ｔ７において、非選択ワード線に対する電位の供給が、停止される。そして、図９に説明した動作と同様に、ベリファイ読み出しが実行され、セット動作が終了する。尚、チャージ・スイッチＳＷ３、放電スイッチＳＷ２及びワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１が、非活性化（オフ）される順序は、上記の順序に限定されない。
図１６に示されるパルス生成部８０Ｂは、２つのキャパシタ６０Ａ，６０Ｂとのチャージ・シェアによって、図１４に示されるパルス生成部８０Ａと同様に、セットパルスＰＬＳｅｔとダミーパルスＰＬＤｍとが連続したパルスＰＬＳ／Ｄを生成できる。それゆえ、図１６に示される抵抗変化型メモリは、図１４に示される回路例と同様の効果が得られる。
以上のように、第３の実施形態において、図１４及び図１６に示される回路を含む抵抗変化がメモリによれば、第１及び第２の実施形態と同様に、セットパルスＰＬＳｅｔが印加された後に、ダミーパルスＰＬＤｍが印加されることによって、抵抗変化型メモリの動作特性を向上できる。
第３の実施形態の抵抗変化型メモリによれば、セットパルスＰＬＳｅｔとダミーパルスＰＬＤｍとが連続したパルスＰＬＤｍを用いて、セット動作を実行することによって、第１の実施形態に比較して、抵抗変化型メモリの動作を高速化できる。
［その他］
第１乃至第３の実施形態に係る抵抗変化型メモリにおいて、抵抗変化型記憶素子１０と非オーミック素子（ダイオード）３０とを含むセルユニットＣＵは、ビット線ＢＬｉ−１，ＢＬｉ，ＢＬｉ＋１及びワード線ＷＬｊ−１，ＷＬｊ，ＷＬｊ＋１に対して、図１８に示される接続関係を有してもよい。
図１８に示されるように、抵抗変化型記憶素子１０の一端はワード線ＷＬｊに接続され、抵抗変化型記憶素子１０の他端はダイオード３０の一端（カソード）に接続され、ダイオード３０の他端（アノード）はビット線ＢＬｉに接続されている。
この場合、抵抗変化型記憶素子１０とダイオード３０との積層関係が、図５に示されるセルユニットの構造に対して、反対になる。つまり、セルユニットＣＵの構造は、抵抗変化型記憶素子１０が制御線７９上に設けられ、ダイオード３０が、抵抗変化型記憶素子１０上に積層される。制御線７０は、ダイオード３０上に設けられている。
抵抗変化型記憶素子１０及びダイオード３０が、ビット線ＢＬｉとワード線ＷＬｊとに対して、図１８に示される接続関係を有していても、第１乃至第３の実施形態に示される動作と同様に、選択された抵抗変化型記憶素子に対して、セットパルス及びダミーパルスを供給できる。
第１及び第３の実施形態において、選択されたビット線ＢＬにセットパルス／ダミーパルスを印加し、選択されたワード線にグランド電位を印加する例について、説明した。これとは反対に、本実施形態の抵抗変化型メモリは、選択されたワード線にセットパルス、リセットパルス、読み出しパルス及びダミーパルスを印加し、選択されたビット線にグランド電位を印加することによって、上述の動作を実行してもよい。この場合、図１１、図１４及び図１６に示されるダミーパルス生成部８０，８０Ａ，８０Ｂを有するパルス生成回路８は、ワード線ＷＬに接続される。これに応じて、セルユニットとワード線／ビット線との接続関係が適宜変更される。すなわち、メモリセルアレイ１の内部構成は、図４及び図１８に示される構成に限定されず、上述の各実施形態のメモリの動作と同様の動作が実行できれば、ビット線及びワード線に対する抵抗変化型記憶素子及びダイオードの接続関係は、適宜変更されてもよい。この接続関係の変更に伴って、メモリの動作時のビット線及びワード線の電位レベルに関係しても、適宜変更されてもよい。選択ワード線ＢＬにセットパルス／ダミーパルスが印加される抵抗変化メモリにおいても、第１乃至第３の実施形態と同様の効果が得られる。
また、多値型の抵抗変化型メモリのように、データに対応する抵抗値の分布を３以上有するメモリに対しても、第１乃至第３の実施形態が適用できるのはもちろんである。
第１乃至第３の実施形態において、クロスポイント型メモリセルアレイを有するメモリを例示して、実施形態に係る抵抗変化型メモリについて、述べた。しかし、実施形態の抵抗変化型メモリにおいて、メモリセルアレイが、少なくとも１つの抵抗変化型記憶素子と少なくとも１つの電界効果トランジスタを含むメモリセルによって形成されてもよいのは、もちろんである。
第１乃至第３の実施形態において、ユニポーラ動作の抵抗変化型メモリを例示して、ダミーパルスを用いた抵抗変化型メモリの動作について説明したが、バイポーラ動作の抵抗変化型メモリの動作に、本実施形態で述べたダミーパルスが用いられてもよい。
第１乃至第３の実施形態は、可変抵抗素子を記憶素子に用いた抵抗変化型メモリ（例えば、ReRAM）について、述べた。但し、相変化素子を記憶素子に用いた抵抗変化型メモリ（PCRAM）に、本実施形態を適用できるのは、もちろんである。相変化素子とは、与えられたエネルギーによって、結晶相の相変化が生じ、その相変化により抵抗値やキャパシタンスなどの電気的特性が変化する材料からなる素子のことである。カルコゲナイド材（例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅなど）が、相変化素子（抵抗変化膜）の材料として、用いられている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：メモリセルアレイ、２：カラム制御回路、３：ロウ制御回路、７：ステートマシン（制御回路）、８：パルス生成回路、８０，８０Ａ，８０Ｂ：ダミーパルス生成部。

Claims (6)

  1. 第１及び第２の制御線と、
    前記第１及び第２の制御線間に接続され、記憶するデータと可変な抵抗状態とが対応している抵抗変化型記憶素子と、
    前記抵抗変化型記憶素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる第１の振幅を有する第１のパルスと、前記抵抗変化型記憶素子の抵抗状態を低抵抗状態から高抵抗状態に変化させる第２の振幅を有する第２のパルスと、前記抵抗変化型記憶素子のデータを読み出すための前記第１の振幅より小さい第３の振幅を有する第３のパルスと、前記第１の振幅と前記第３の振幅との間の第４の振幅を有する第４のパルスと、を生成するパルス生成回路と、
    前記抵抗変化型記憶素子及び前記パルス生成回路の動作を制御する制御回路と、を具備し、
    前記制御回路は、前記第１のパルスを抵抗変化型記憶素子に供給した後に、前記第４のパルスを前記抵抗変化型記憶素子に供給する、ことを特徴とする抵抗変化型メモリ。
  2. 前記制御回路は、前記第４のパルスを供給した後に、前記第３のパルスを用いて、前記抵抗変化型記憶素子が記憶するデータをベリファイすることを特徴とする請求項１に記載の抵抗変化型メモリ。
  3. 前記第４のパルスは、前記第１のパルスに連続していることを特徴とする請求項１又は２に記載の抵抗変化型メモリ。
  4. 前記第１の制御線に接続される第１の端子とグランド端に接続される第２の端子とを有する第１のキャパシタと、
    電圧源と前記第1の端子との間に接続される第１のスイッチ素子と、
    前記第１の端子とグランド端との間に接続される第２のスイッチ素子と、
    をさらに具備することを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化型メモリ。
  5. 前記第１の端子と前記第２のスイッチとの間に接続された第３のスイッチ素子と、
    前記第２のスイッチと前記第３のスイッチの間に接続される第３の端子とグランド端に接続される第４の端子とを有する第２のキャパシタと、
    をさらに具備することを特徴とする請求項４に記載の抵抗変化型メモリ。
  6. 前記第４のパルスは、複数の短パルスを含んでいることを特徴とする請求項１乃至５のいずれか１項に記載の抵抗変化型メモリ。
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