JP2012022742A - 抵抗変化型メモリ - Google Patents
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Abstract
【解決手段】実施形態に関わる抵抗変化型メモリは、抵抗変化型記憶素子と、抵抗変化型記憶素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる振幅VSetを有する第1のパルスPLSetと、抵抗変化型記憶素子に対してデータを読み出すための第3の振幅VRdを有する第3のパルスPLRdと、振幅VSetと振幅VRdとの間の振幅VDmを有する第4のパルスと、を生成するパルス生成回路と、抵抗変化型記憶素子及び前記パルス生成回路の動作を制御する制御回路と、を具備し、制御回路は、第1のパルスPLSetを抵抗変化型記憶素子に供給した後に、第4のパルスPLDmを抵抗変化型記憶素子に供給する。
【選択図】図8
Description
以下、図面を参照しながら、実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
図1乃至図11を参照して、第1の実施形態に係る抵抗変化型メモリについて、説明する。以下の実施形態に係る抵抗変化型メモリは、例えば、ReRAM(Resistive RAM)やPCRAM(Phase change RAM)などである。
図1を用いて、第1の実施形態に係る抵抗変化型メモリの全体構成について説明する。
図2乃至図6を用いて、図1に示される抵抗変化型メモリのメモリセルアレイ1の構成例について、説明する。
電界効果トランジスタTrは、ソース/ドレイン52a,53b及びゲート電極54Aを有する。ソース及びドレインとしての2つの拡散層52a,52bは、半導体基板51のウェル領域(アクティブ領域)内に設けられる。2つの拡散層52a,52b間の半導体基板51表面(チャネル領域)上に、ゲート絶縁膜53Aが設けられる。ゲート電極54Aは、ゲート絶縁膜53A上に設けられる。拡散層52bは、コンタクト55aを介して、配線55bに接続される。
これによって、半導体基板51上に形成された素子Tr,60が、配線領域25内の配線LL1A,LL1B,LL3A,LL3B,LL5A,LL5B及びコンタクトプラグZCを経由して、層間絶縁膜58上に形成されたメモリセルアレイ1に、接続される。
尚、抵抗変化型メモリの配線レイアウトに応じて、y方向に延在する制御線L2,L4と同じ配線レベルの配線が、メモリセルアレイ1のx方向に隣接する配線領域内に、引き出されてもよいのはもちろんである。
図4は、クロスポイント型メモリセルアレイ1が含む1つのメモリセルアレイM1の等価回路を示している。
以下、図7乃至図10Bを用いて、本実施形態の抵抗変化型メモリの動作について、説明する。
図7は、抵抗変化型記憶素子10の抵抗状態とデータの対応関係を説明するための模式図である。図7において、横軸は抵抗変化型記憶素子の抵抗状態(抵抗値)を示し、縦軸はある抵抗状態における抵抗変化型記憶素子の存在確率(分布)を示している。
図7に示されるように、2値メモリ(SLC : Single Level cell)は、抵抗変化型記憶素子の抵抗値の大きさに応じて、1ビットのデータ、つまり、“0”又は“1”の2値を記憶する。
図8の(b)に示されるように、リセットパルス(第2のパルス)PLResetは、所定の振幅(第2の振幅)VResetと所定のパルス幅(第2のパルス幅)WResetとを有する。
読み出しパルスPLRdの振幅VRd及びパルス幅WRdは、抵抗変化型記憶素子10の抵抗状態を変化させない大きさに設定されている。但し、読み出しパルスPLRdの振幅VRd及びパルス幅WRdは、読み出しノードにおける電流値/電位変動を検知できる大きさに設定されることが好ましい。
ダミーパルスPLDm1のパルス幅(第4のパルス幅)WDm1は、例えば、セットパルスPLSetのパルス幅WSet以上である。ダミーパルスPLDm1のパルス幅WDm1は、例えば、読み出しパルスPLRdのパルス幅WRd以上である。但し、ダミーパルスPLDm1のパルス幅WDm1は、セットパルス又は読み出しパルスのパルス幅より小さくてもよい。
図9を用いて、本実施形態の抵抗変化型メモリのセット/リセット動作について、説明する。図9は、本実施形態の抵抗変化型メモリの動作例を示すフローチャートである。ここでは、図1、図4及び図8も用いて、抵抗変化型メモリの動作を説明する。
図9に示されるように、コマンド信号CMDが、外部から図1のチップ内のコマンドインターフェイス4内に入力される(ステップST0)。この際、データDT及びアドレス信号ADRが、外部からデータ入出力バッファ5内及びアドレスバッファ6内に、それぞれ入力される。
これと同様に、選択ワード線WLjと非選択ビット線BLi−1,WLi+1とに接続された非選択セルユニット(半選択セルユニット)において、それらのセルユニットの端子間の電位差が実質的に0(ゼロ)になるように、非選択ビット線−選択ワード線間の電位差(例えば、Vss−Vss)が、それぞれ制御される。
これに対して、十分なリテンション特性を有する抵抗変化型記憶素子は、ダミーパルスPLDm1が供給されても、その抵抗値(抵抗状態)が変化することはない。これは、その抵抗変化型記憶素子が、高いリテンション特性により、ダミーパルスPLDm1の負荷に対して耐性を有するためである。
即ち、選択セルユニットCUにセットパルスPLSetが供給され、その後、ダミーパルスPLDm1が選択セルユニットCUに供給される。そして、ベリファイ読み出しが実行される。
選択ビット線BLiには、リセットパルスPLResetが供給される。選択ワード線WLjの電位レベルは、グランド電位Vssに設定される。選択セルユニット内の抵抗変化型記憶素子10に、セットパルスPLResetが印加される。これによって、抵抗変化型記憶素子10の抵抗状態が、低抵抗状態から高抵抗状態へ変化する。
また、セット動作時と同様に、半選択セルユニットにおいて、それらのセルユニットの端子間の電位差が、実質的に0(ゼロ)になるように、選択ビット線−非選択ワード線間の電位差及び非選択ビット線−選択ワード線間の電位差が、それぞれ制御される。
それゆえ、抵抗変化型メモリのリセット動作において、ダミーパルスを用いずとも、要求されるデータ保持率のスペックを、確保できる。但し、リセット動作時においても、リセットパルスが選択された抵抗変化型記憶素子に供給された後に、ダミーパルスがその抵抗変化型記憶素子に対して、供給されてもよい。
これによって、セット動作において、動作速度が過度に低減することなしに、抵抗変化型記憶素子のデータ保持率の低下に起因する動作不良を、抑制できる。それゆえ、本実施形態において、抵抗変化型メモリの信頼性が向上する。
図10Bを用いて、本実施形態の抵抗変化型メモリにおけるダミーパルスPLDmの振幅VDm及びパルス幅WDmについて、述べる。
図11を用いて、ダミーパルスを生成するための回路構成の一例について、説明する。
但し、並列接続された2以上の抵抗素子81A,81B,81Cを用いて、所定の振幅を有するパルスを生成するための抵抗値(合成抵抗)を形成する場合には、2以上の電界効果トランジスタ82A,82B,82Cが同時にオンしてもよい。
それゆえ、本実施形態の抵抗変化型メモリにおいて、セット/リセットパルス及び読み出しパルスとはパルス形状が異なるダミーパルスPLDmを、生成できる。
図12を参照して、第2の実施形態の抵抗変化型メモリについて、説明する。尚、本実施形態において、第1の実施形態との相違点について説明し、共通点に関しては、必要に応じて説明する。
一方、第2の実施形態の抵抗変化型メモリにおいて、図12に示されるように、1つのダミーパルスPLDm2は、複数の短パルスsPLを含んでいる。短パルスsPLは、パルス幅sWを有する。ダミーパルスPLDm2は、パルス幅WDm2を有する。
短パルスsPLのパルス幅sWは、セットパルスPLSetのパルス幅WSet、リセットパルスPLResetのパルス幅WReset及び読み出しパルスPLRdのパルス幅WRdより小さい。
図13乃至図17を参照して、第3の実施形態の抵抗変化型メモリについて、説明する。本実施形態において、第1及び第2の実施形態との相違点について主に説明し、共通点に関しては、必要に応じて説明する。
図14及び図15を用いて、セットパルスPLSetとダミーパルスPLDmとが連続したパルスPLS/Dを生成するための回路の一例について、説明する。
電界効果トランジスタSW1の電流経路の一端は、ビット線BLiに接続される。電界効果トランジスタSW1の電流経路の他端は、例えば、抵抗素子(図示せず)を介して、電圧源Vddに接続される。電界効果トランジスタSW1のゲートには、制御信号SCが入力される。制御信号SCは、抵抗変化型メモリの動作クロック(グローバルクロック)CLKが、チップ内のロジック回路(以下、クロック変調部とよぶ)891を用いて変調されることによって、生成される。
電界効果トランジスタSW2の電流経路の一端は、キャパシタ60の一端に接続される。電界効果トランジスタSW2の電流経路の他端は、グランド端に接続される。電界効果トランジスタSW2のゲートには、制御信号SDが入力される。制御信号SDは、制御信号SCと同様に、動作クロックCLKがクロック変調部892によって変調されることによって、生成される。
しかし、電圧源Vddがビット線BLiから電気的に分離されても、キャパシタ60が、セットパルスPLSetの大きさ(振幅Vset)程度の電位差に、充電されている。そのため、選択ビット線BLiがオフ状態のスイッチSW1によって電圧源Vddから電気的に分離されても、ビット線BLiの電位レベルが急峻に変化することは無い。
それゆえ、本回路例は、セットパルスPLSetを利用して、ダミーパルスPLDmを生成できる。
図16及び図17を用いて、セットパルスPLSetとダミーパルスPLDmとが連続したパルスPLS/Dを生成するための回路の一例について、説明する。尚、ここでは、図14及び図15を用いて説明した例に相違する点に関して、主に説明し、図14及び図15に示される例と共通する点に関しては、必要に応じて説明する。
VCell={C1/(C1+C2)}×VSet ・・・(式1)
この電位VCellが、ダミーパルスの振幅VDmとほぼ同じ大きさになるように、各キャパシタ60A,60Bの静電容量C1,C2の大きさがそれぞれ設定される。
そして、時間t1において、制御信号SCが“L”レベルから“H”レベルになると、充電スイッチとしての電界効果トランジスタSW1がオンする。制御信号SS,SDは、“L”レベルに設定されている。
これによって、電圧源VddからのセットパルスPLSetが選択ビット線BLiに供給されることは、無くなる。但し、図14に示される回路例と同様に、キャパシタ60Aは、電圧VSet程度に充電されているため、選択ビット線BLiの電位レベルが急峻に低減することはない。
第1乃至第3の実施形態に係る抵抗変化型メモリにおいて、抵抗変化型記憶素子10と非オーミック素子(ダイオード)30とを含むセルユニットCUは、ビット線BLi−1,BLi,BLi+1及びワード線WLj−1,WLj,WLj+1に対して、図18に示される接続関係を有してもよい。
Claims (6)
- 第1及び第2の制御線と、
前記第1及び第2の制御線間に接続され、記憶するデータと可変な抵抗状態とが対応している抵抗変化型記憶素子と、
前記抵抗変化型記憶素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる第1の振幅を有する第1のパルスと、前記抵抗変化型記憶素子の抵抗状態を低抵抗状態から高抵抗状態に変化させる第2の振幅を有する第2のパルスと、前記抵抗変化型記憶素子のデータを読み出すための前記第1の振幅より小さい第3の振幅を有する第3のパルスと、前記第1の振幅と前記第3の振幅との間の第4の振幅を有する第4のパルスと、を生成するパルス生成回路と、
前記抵抗変化型記憶素子及び前記パルス生成回路の動作を制御する制御回路と、を具備し、
前記制御回路は、前記第1のパルスを抵抗変化型記憶素子に供給した後に、前記第4のパルスを前記抵抗変化型記憶素子に供給する、ことを特徴とする抵抗変化型メモリ。 - 前記制御回路は、前記第4のパルスを供給した後に、前記第3のパルスを用いて、前記抵抗変化型記憶素子が記憶するデータをベリファイすることを特徴とする請求項1に記載の抵抗変化型メモリ。
- 前記第4のパルスは、前記第1のパルスに連続していることを特徴とする請求項1又は2に記載の抵抗変化型メモリ。
- 前記第1の制御線に接続される第1の端子とグランド端に接続される第2の端子とを有する第1のキャパシタと、
電圧源と前記第1の端子との間に接続される第1のスイッチ素子と、
前記第1の端子とグランド端との間に接続される第2のスイッチ素子と、
をさらに具備することを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化型メモリ。 - 前記第1の端子と前記第2のスイッチとの間に接続された第3のスイッチ素子と、
前記第2のスイッチと前記第3のスイッチの間に接続される第3の端子とグランド端に接続される第4の端子とを有する第2のキャパシタと、
をさらに具備することを特徴とする請求項4に記載の抵抗変化型メモリ。 - 前記第4のパルスは、複数の短パルスを含んでいることを特徴とする請求項1乃至5のいずれか1項に記載の抵抗変化型メモリ。
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