JP2016500193A - 抵抗可変メモリにおけるドリフト加速 - Google Patents

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Abstract

本開示は、抵抗可変メモリにおけるドリフト加速を含む装置および方法を含む。いくつかの実施形態は、プログラミング信号を抵抗可変メモリセルに印加して、このセルを対象とする状態にプログラムすることと、続いて、先行読取信号を抵抗可変メモリセルに印加し、プログラムされたセルの抵抗のドリフトを加速することと、続いて、読取信号を抵抗可変メモリセルに印加することと、を含む。【選択図】図３

Description

本開示は、概して、半導体メモリ装置および方法に関し、さらに具体的には、抵抗可変メモリにおけるドリフト加速に関する。
メモリデバイスは、典型的に、コンピュータまたは他の電子デバイスにおいて、内部の半導体、集積回路、および／または外部の取り外し可能デバイスとして提供される。特に、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリ、および抵抗可変メモリを含む多くの異なる種類のメモリが存在する。抵抗可変メモリの種類としては、特に、プログラム可能導体メモリ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ、磁気ランダムアクセスメモリとも称される）、および導電性架橋ランダムアクセスメモリ（ＣＢＲＡＭ）が挙げられる。
メモリデバイスは、高メモリ密度、高信頼性、および低消費電力を必要とする広範囲の電子用途のための揮発性および非揮発性メモリとして用いられ得る。非揮発性メモリは、電子デバイスの中でも特に、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、携帯電話、例えば、ＭＰ３プレーヤなどの携帯音楽プレーヤ、および映画プレーヤにおいて使用される場合がある。プログラムコード、ユーザデータなどのデータ、および／または基本入力／出力システム（ＢＩＯＳ）などのシステムデータは、典型的に、非揮発性メモリデバイスに記憶される。
ＰＣＲＡＭなどの抵抗可変メモリは、記憶素子、例えば、可変抵抗を有する記憶素子の抵抗に基づいて、データを記憶し得る抵抗可変メモリセルを含む。このため、抵抗可変メモリセルは、抵抗可変記憶素子の抵抗レベルを変更することによって、対象とする状態に対応するデータを記憶するようにプログラムされ得る。抵抗可変メモリセルは、正または負の電気信号などの電界またはエネルギーの源、例えば、正または負の電圧または電流信号を、セル、例えば、セルの記憶素子に、特定の時間間隔で印加することによって、例えば、特定の抵抗に対応する対象とする状態に対してプログラムされ得る。
いくつかの状態のうちの１つ、例えば、抵抗状態が、抵抗可変メモリセルに関して設定され得る。例えば、単一レベルセル（ＳＬＣ）は、２つの状態のうちの１つ、例えば、セルが、特定のレベルを超えるまたは下回る抵抗に対してプログラムされているかどうかに依存し得る、論理１または０に対してプログラムされる場合がある。付加的な例として、種々の抵抗可変メモリセルは、複数のデータ状態、例えば、１０、０１、００、１１、１１１、１０１、１００、１０１０、１１１１、０１０１、０００１などに対応する、複数の異なる状態のうちの１つに対してプログラムされ得る。このようなセルは、多状態セル、複数桁のセル、および／または多重レベルセル（ＭＬＣ）と称されることもある。
抵抗可変メモリセルの状態は、印加された質問電圧に応答したセルを通して電流を感知することによって、決定され得る、例えば、読取られ得る。セルの抵抗に基づいて変化する感知された電流は、セルの状態、例えば、セルによって記憶されたバイナリデータを示し得る。しかしながら、プログラムされた抵抗可変メモリセルの抵抗は、時間がたつにつれて、ドリフト、例えば、移行し得る。抵抗ドリフトは、とりわけ、抵抗可変メモリセルの誤った感知、例えば、セルがプログラムされる状態以外の状態にあるという決定を生じる結果となる。
本開示のいくつかの実施形態による、動作され得る、抵抗可変メモリセルのアレイの一部の概略図である。 従来の試みに従って抵抗可変メモリセルを動作させることに関連する信号を示すグラフである。 本開示のいくつかの実施形態による、抵抗可変メモリセルを動作させることに関連する信号を示すグラフである。 本開示のいくつかの実施形態による、抵抗可変メモリセルを動作させることに関連する例示的な先行読取信号を示す。 本開示のいくつかの実施形態による、抵抗ドリフトの加速を示すグラフである。 本開示のいくつかの実施形態による、ドリフトを加速することに関連する回路を示す。 本開示のいくつかの実施形態による、メモリデバイスの形の装置である。
本開示は、抵抗可変メモリにおけるドリフト加速に関連する装置および方法を含む。いくつかの実施形態は、プログラミング信号を抵抗可変メモリセルに印加して、セルを対象とする状態にプログラムすることと、続いて、先行読取信号を抵抗可変メモリセルに印加し、プログラムされたセルの抵抗のドリフトを加速することと、続いて、読取信号を抵抗可変メモリセルに印加することとを含む。
本開示のいくつかの実施形態は、抵抗可変メモリセル、例えば、従来の試みと比較して、抵抗状態の改良された安定化を提供し得る相変化メモリセルの、プログラムされた状態に関連する抵抗ドリフトを加速し得る。例えば、本開示のいくつかの実施形態は、読出しの前にプログラムされたセルに対する先行読取信号、例えば、電圧信号の印加を介して、抵抗ドリフトを加速し得る。先行読取信号は、温度を通した、例えば、焼きなまし工程を介してのドリフト加速などの従来の試みと比較して、ドリフトを加速するためのさらに実行可能な方法となり得る。このため、本開示の実施形態は、利点の中でも特に、高められた精度および／または信頼性などの利点、例えば、誤差率の低下、および／またはメモリ寿命の延長を提供し得る。
本開示の以下の詳細な説明において、本開示の一部を形成し、図示する目的のみで、本開示のいくつかの実施形態がいかに実施され得るかが示される、添付の図面が参照される。これらの実施形態は、当業者が本開示の実施形態を実施することを可能にするために十分に詳細に記載されており、他の実施形態が用いられてもよく、本開示の範囲から逸脱することなく、工程、電気的、および／または構造的変更がなされてもよいことが理解されるべきである。
本明細書で使用される「いくつかの」ものは、１つ以上のそのようなものを言及し得る。例えば、いくつかのメモリセルは、１つ以上のメモリセルを言及し得る。さらに、本明細書で使用される「Ｍ」および「Ｎ」という指示子は、特に、図面中の参照数字について、そのように指定されたいくつかの特定の特徴が、本開示のいくつかの実施形態に含まれ得ることを示す。
本願の図面は、最初の桁（複数可）が図面の番号に対応し、残りの桁が図中の要素または構成要素を識別する、番号を付ける慣例に従う。異なる図における同様の要素または構成要素は、同様の数字を使用することによって識別され得る。理解されるように、本願における種々の実施形態に示される要素は、本開示のいくつかの付加的な実施形態を提供するように、付加され、交換され、および／または除外され得る。さらに、理解されるように、図に提供された要素の縮尺率および相対的な大きさは、本開示の実施形態を示すことが意図されるのであって、限定的な意味に取られるべきではない。
図１は、本開示のいくつかの実施形態によって動作され得る抵抗可変メモリセルのアレイ１００の一部の概略図である。図１に示される実施形態において、メモリアレイ１００は、いくつかのメモリセル、例えば、各々が関連するアクセスデバイス１０２および抵抗可変要素１０４、例えば、相変化材１０４を有する相変化メモリセルを含む。アクセスデバイス１０２は、抵抗可変要素１０４上でデータプログラミングおよび／またはデータ読取動作などの動作を行うためにメモリセルを選択するように、動作され得る、例えば、オン／オフされ得る。
図１に示される実施形態において、アクセスデバイス１０２は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。図１に示されるように、各メモリセルに関連する各ＭＯＳＦＥＴ １０２のゲートは、いくつかのアクセスライン１０５−０（ＷＬ０）、１０５−１（ＷＬ１）、・・・、１０５−Ｎ（ＷＬＮ）のうちの１つに結合される、すなわち、各アクセスライン１０５−０、１０５−１、・・・、１０５−Ｎは、１行のメモリセル、例えば、１行の相変化メモリセルに結合される。アクセスライン１０５−０、１０５−１、・・・、１０５−Ｎは、本願では、「ワード線」と称されることもある。指示子「Ｎ」は、メモリアレイがいくつかのアクセスラインを含み得ることを示すために使用される。
抵抗可変要素１０４は、例えば、インジウム（Ｉｎ）−アンチモン（Ｓｂ）−テルリウム（Ｔｅ）（ＩＳＴ）材などの相変化カルコゲニド合金、例えば、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７などであり得る、またはゲルマニウム−アンチモン−テルリウム（ＧＳＴ）材、例えば、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７などのＧｅ−Ｓｂ−Ｔｅ材であり得る。ハイフンで結んだ化学成分表記は、本願で使用されるように、特定の混合物または複合物に含まれる要素を示し、示された要素を含むすべての化学量論を表す意図がある。他の相変化材は、種々の相変化材の中でも特に、ＧｅＴｅ、Ｉｎ−Ｓｅ、Ｓｂ２Ｔｅ３、ＧａＳｂ、ＩｎＳｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、およびＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得る。
図１に示される実施形態において、各抵抗可変要素１０４は、いくつかの読取り線１０７−０（ＢＬ０）、１０７−１（ＢＬ１）、・・・、１０７−Ｍ（ＢＬＭ）のうちの１つに結合される、すなわち、各読取り線 （ｓｅｎｓｅ ｌｉｎｅ）１０７−０、１０７−１、・・・、１０７−Ｍｉは、１列のメモリセル、例えば、１列の相変化メモリセルに結合される。読取り線１０７−０、１０７−１、・・・、１０７−Ｍは、本願では、「ビット線」と称されることもある。指示子「Ｍ」は、メモリアレイがいくつかの読取り線を含み得ることを示すために使用される。デジタル環境でアドレス指定しやすくするために、アクセスライン１０５−１、・・・、１０５−Ｎの数と、読取り線１０７−１、・・・、１０７−Ｍの数は、それぞれ、何らかの２のべき乗、例えば、２５６アクセスライン掛ける４，０９６読取り線であり得る。しかしながら、実施形態は、特定の数のアクセスラインおよび／または読取り線に限定されない。
動作中、適切な電圧および／または電流信号、例えば、パルスは、アレイ１００のメモリセルに対してデータをプログラムするために、および／またはアレイ１００のメモリセルからデータを読取るために、読取り線１０７−０、１０７−１、・・・、１０７−Ｍおよびアクセスライン１０５−０、１０５−１、・・・、１０５−Ｎに印加され得る。一例として、アレイ１００のメモリセルによって記憶されるデータは、アクセスデバイス１０２をオンして、相変化要素１０４を通過する電流を感知することによって決定され得る。読取途中のメモリセルに関連するビット線、例えば、ビット線１０７−０、１０７−１、・・・、１０７−Ｍ上で感知される電流は、抵抗可変要素、例えば、相変化要素１０４の抵抗レベルに対応し、同様に、これは、特定のデータ値、例えば、１、０、００１、１１１、１０１１などのバイナリ値に対応する。
本開示の実施形態は、図１に示される例示的なアレイ１００に限定されない。例えば、当業者が理解するように、特定のメモリセルに関連するアクセスデバイス１０２は、ＭＯＳＦＥＴ以外のデバイスであり得る。いくつかの実施形態において、アクセスデバイス１０２は、アクセスデバイスの種類の中でも特に、二端子アクセスデバイス、例えば、ダイオード、三端子アクセスデバイス、例えば、バイポーラ接合トランジスタ（ＢＪＴ）であり得る。また、メモリアレイは、当業者が理解するように、図１に示される以外の構造を有し得る。
動作中、相変化メモリセルは、いくつかの状態のうちの１つにプログラムされ得る。例えば、単一レベルセル（ＳＬＣ）は、リセット状態（非結晶質状態）またはセット状態（結晶質状態）にプログラムされてもよい。リセットパルス、例えば、セルをリセット状態にプログラムするために使用されるパルスは、セルの相変化材が融解して急速に冷却するように、比較的短期間、セルに印加される比較的高電流のパルスを含むことができ、その結果、結晶化が比較的少量となる。逆に、セットパルス、例えば、セルをセット状態にプログラムするために使用されるパルスは、比較的長い時間間隔で、また、より緩慢なクエンチング速度で、セルに印加される比較的低電流のパルスを含むことができ、その結果、相変化材の結晶化が増す。一例として、リセット状態は、記憶されたバイナリデータ値の「０」に対応してもよく、セット状態は、例えば、記憶されたバイナリデータ値の「１」に対応してもよい。いくつかの実施形態において、相変化メモリセルは、２つ以上の状態のうちの１つにプログラムされ得る。例えば、多重レベルセル（ＭＬＣ）は、セット状態、リセット状態、およびいくつかの中間状態、例えば、セット状態に対応する抵抗レベルおよびリセット状態に対応する抵抗レベル間の抵抗レベルに対応するいくつかの状態のうちの１つにプログラムされ得る。このため、ＭＬＣは、複数の２進数を記憶し得る。例えば、４つの状態、例えば、セット状態、リセット状態、および２つの中間状態のうちの１つにプログラム可能な相変化セルは、２進数、例えば、１１、１０、０１、および００を記憶し得る。
図２Ａは、従来の試みに従って抵抗可変メモリセルを動作させることに関連する信号を示すグラフ２１０である。グラフ２１０は、プログラミング信号、例えば、パルス２１４および読取信号、例えば、パルス２１６を含む。プログラミング信号２１４は、セルを対象とする状態にプログラムするために、選択されたセルに印加され得る。読取信号２１６は選択されたセルに印加され、そのセルを読取り、そのセルの状態を決定し得る。プログラミング信号２１４および読取信号２１６は、例えば、電流および／または電圧パルスであり得る。
メモリセル、例えば、グラフ２１０に従って動作される相変化メモリセルは、プログラミングパルス２１４の印加および読取パルス２１６間の時間内に、抵抗ドリフトを経験し得る。すなわち、プログラムされたセルの抵抗は、時間がたつにつれて、移行し得る。このような抵抗ドリフトは、例えば、プログラミングの後のセルの抵抗の自発的増加、例えば、相変化要素の非晶質部分の構造緩和によるものであり得る。
図２Ｂは、本開示のいくつかの実施形態による、抵抗可変メモリセルを動作させることに関連する信号を示すグラフ２１８である。グラフ２１８は、プログラミング信号、例えば、パルス２１４、先行読取信号、例えば、パルス２２２、および読取信号、例えば、パルス２２０を含む。プログラミング信号２１４は、セルを選択された状態にプログラムするために、選択されたセルに印加され得る。読取信号２２０は、セルを読取るために、例えば、セルの状態を決定するために、選択されたセルに印加され得る。
先行読取信号２２２は、本開示に記載される実施形態に従って、プログラムされ選択されたセルの抵抗のドリフトを加速させるために、選択されたセルに印加され得る。特定の先行読取信号２２２は、例えば、対象とする状態に基づき決定され得る。プログラミング信号２１４、先行読取信号２２２、および読取信号２１６は、例えば、電流および／または電圧パルスであり得る。いくつかの実施形態において、先行読取信号２２２の印加は、利点の中でも特に、メモリセルの状態の安定性を高め、メモリセルの状態の安定化の速度を増し、精度、信頼性を高め、および／またはメモリセルの寿命を伸ばすことができる。
図３に関してさらに説明されるように、先行読取信号、例えば、信号２２２の印加は、電流および／または電圧を、特定の時間間隔で、メモリセルに印加することを含み得る。いくつかの実施形態において、先行読取信号２２２は、プログラミング信号２１６の印加の後に、および／または選択されたセル上で行われたいくつかのプログラミング動作の各々の後に、印加され得る。後続の先行読取信号は、いくつかの実施形態において、セル上で後続のプログラミング動作を行う後にのみ、セルに印加されてもよい。プログラミング信号、例えば、信号２１４は、特に、例えば、セット信号またはリセット信号を含み得る。先行読取信号は、特定の時間間隔で印加されることができ、読取信号は、先行読取信号の印加に続いて印加され得る。いくつかの実施形態において、先行読取信号は、セルを通して抵抗のドリフトを加速して、セルのプログラムされた状態の安定性を高めるように構成され得る。
図３は、本開示のいくつかの実施形態による、抵抗可変メモリセルの動作に関連する例示的な先行読取信号を示す。いくつかの異なる先行読取信号、例えば、３２２−１、３２２−２、３２２−３、および３２２−４は、抵抗ドリフトを加速するために用いられ得る。図３に示される例において、先読取信号３２２−１は、時間間隔３２３−１で選択されたセルに印加され、読取信号３２０−１の振幅と等しい振幅、例えば、ｖ先行読取＝ｖ読取を有する。いくつかの実施形態において、読取信号より長い時間間隔で先行読取信号を印加することは、例えば、加速されたドリフトおよび／または高められたプログラミング状態の安定性の結果を生む。いくつかの実施形態において、先行読取信号の時間間隔を伸ばすこと、例えば、３２３−１は、読取信号の長さにかかわらず、ドリフト加速および／または安定性を高めてもよい。
図３に示される例において、先読取信号３２２−２は、時間間隔３２３−２で選択されたセルに印加され、読取信号３２０−２振幅より小さい振幅、例えば、ｖ先行読取＜ｖ読取を有する。この例において、先読取信号３２２−３は、時間間隔３２３−３で選択されたセルに印加され、読取信号３２０−３の振幅より大きい振幅、例えば、ｖ先行読取＞ｖ読取を有する。先行読取信号３２２−４は、例えば、少なくとも２つのいくつかの間隔で、例えば、読取信号３２０−４を印加する前の時間間隔で、選択されたセルに印加される。いくつかの実施形態において、異なる振幅および時間間隔の一連の先行読取パルス３２２−４は、選択されたセルに印加される。
先行読取信号の振幅の拡大は、ドリフト加速および／または安定性を高めることを生じる結果となるが、閾値を超える先行読取の振幅は、外乱、例えば、メモリセルおよび／またはプログラミングリセットにおけるノイズの増加を生じる結果となる場合もある。先行読取の振幅の減少は、ドリフト加速の低下を生じる結果となる場合もある。いくつかの先行読取パルスの印加は、抵抗ドリフトを加速させることが可能であり、この印加は、動作の所望のポイントで停止され得る。例えば、アレイに対して作用を行いたい場合、先行読取パルスの印加が停止されることが可能であり、作用が行われることが可能であり、印加が再開され得る。
いくつかの実施形態において、印加された先行読取信号の振幅は、ドリフトの加速の速度に影響し得る。例えば、特定の振幅を有する先行読取信号の一部分は、セルに印加されることが可能であり、異なる振幅を有する先行読取信号の異なる一部分は、セルに印加されることが可能である。各部分は、互いに異なる速度で、セルの抵抗のドリフトを加速するように構成され得る。例えば、より大きい振幅の先行読取信号は、より低い振幅の先行読取信号と比べて、結果的に、ドリフト加速を高める結果となる場合がある。先行読取信号がセルに印加される時間間隔は調整され得る。先行読取信号の印加の時間間隔を伸ばすことは、結果的に、例えば、ドリフト加速を高める結果となる場合がある。
読取信号は、例えば、先行読取信号の印加に続くいくらかの期間の後にセルに印加され得る。読取信号の印加は、例えば、セルおよび／またはアレイに対して作用を行わせるのに間に合うように移行し得る。いくつかの実施形態において、読取信号は先行読取信号と連続して（例えば、介在期間なしにその直後に）印加され得る。いくつかの実施形態において、いくつかの先行読取信号は、読取信号の前に印加され得る。
いくつかの例において、抵抗可変メモリにおけるドリフト加速を含む方法は、ウエハー試験プロセス中に行われ得る。いくつかの実施形態において、抵抗可変メモリにおけるドリフト加速を含む方法は、メモリセルの試験を含み得る。例えば、プログラミング信号は、メモリセルに印加可能であり、先行読取信号は、メモリセルに印加可能である。メモリセルは、例えば、先行読取信号の印加に続いて試験されることが可能であり、読取信号は、メモリセルに印加されることが可能である。
図４は、本開示のいくつかの実施形態による、抵抗ドリフトの印加を示すグラフ４２５である。グラフ４２５は、いくつかのプログラムされた相変化メモリセルについて、時間に対する読取電流（ｎＡ）を示す。分布曲線４２４および４２６に示されるように、プログラムされたメモリセルに関連する読取電流は時間がたつにつれてドリフト、例えば、減少する。対数の対数縮尺率が、グラフ４２５で、読取電流の経時的減少、例えば、抵抗の増加の経験的べき乗則をハイライトするために使用され、
ここでＩ０は、基準時間ｔ０での抵抗であり、νはドリフト指数である。一例として、νは、完全なリセット状態、例えば、完全に非結晶質な状態にプログラムされたセルに関して室温で約０．１であり得る。分布曲線４２４は、本願に記載された実施形態による、先行読取信号を受信しないいくつかのセルに関連する、平均電流減少を表す。例えば、分布曲線４２４は、セルが読取られているときにのみ、例えば、４４４で示される読取時間においてのみ、印加されたバイアス電圧パルスを受信するプログラムされたセルを表す。
分布曲線４２６は、本願に記載された実施形態による、印加された先行読取信号を受信するいくつかのセルに関連する、平均電流減少を表す。この例において、分布曲線４２６は、特定の時間間隔で、一定印加バイアス電圧を受信するプログラムされたセルを表し、セルは、例えば、４４２で示されるように、先行読取信号が印加された後に読取られる。
図４に示されるように、分布曲線４２６は、分布曲線４２４より急速に減少する。すなわち、分布曲線４２６に対応するドリフト指数（ν）、例えば、０．１０５は、分布曲線４２４に対応するドリフト指数、例えば、０．０６５より大きい。このため、分布曲線４２６は、加速された読取電流ドリフト、例えば、分布曲線４２６に関連する増加した抵抗ドリフトに対応する、分布曲線４２４と比べて、ドリフト指数（ν）が約４０％増加していることを表す。分布曲線４２６に関連する増加したνは、セルのプログラミングの後で、かつ、セルの読取りの前に印加された、一定印加バイアス電圧に関連する電界誘導構造緩和強化によるものであり得る。加速されたドリフト、例えば、分布曲線４２６に関連して増加したνは、セルに対して行われた焼きなまし工程によるドリフト加速に類似することが可能である。従って、本開示のいくつかの実施形態は、例えば、構造緩和を誘導するために、焼きなまし工程を行うことなく、ドリフト加速を高める結果になり得る。
図５は、本開示のいくつかの実施形態による、ドリフトの加速に関連する回路５３０を示す。メモリセル５３２は、抵抗可変メモリセル、例えば、相変化メモリセルであり得る。回路５３０は、メモリセルを、プログラム信号５３４（ＰＧＭ）、先行読取信号５３６（先行読取）、および読取信号５３８（読取）に選択的に結合させるように動作可能なスイッチ５４０を含む。先行読取信号５３６は、例えば、図２Ｂおよび３に関連して記載されているような先行読取信号であり得る。
図６は、本開示のいくつかの実施形態による、メモリデバイス６５０の形の装置である。本願で使用されるように、「装置」は、例えば、回路または電気回路、１つまたは複数のダイ、１つまたは複数のモジュール、１つまたは複数のデバイス、または１つまたは複数のシステムなどの、種々の構成または構成の組み合わせのうちのいずれかを言及することが可能であるが、それらに限定されない。
図６に示されるように、メモリデバイス６５０は、メモリアレイ６００に結合されるコントローラ６５２を含む。メモリアレイ６００は、例えば、図１に関連して先に説明されたメモリアレイ１００であり得る。１つのメモリアレイが図６に示されるものの、本開示の実施形態はそのようには限定されない（例えば、メモリデバイス６５０は、コントローラ６５２に結合された１つ以上のメモリアレイを含み得る）。
コントローラ６５２は、例えば、制御回路および／またはファームウェアを含み得る。例えば、図６に示されるように、コントローラ６５２は、回路６３０を含み得る。コントローラ６５２は、メモリアレイ６００と同じ物理的デバイス（例えば、同じダイ）上に含まれることが可能であり、または、メモリアレイ６００を含む物理的デバイスに対して連通可能に結合されている別個の物理的デバイス上に含まれることが可能である。いくつかの実施形態において、コントローラ６５２の構成要素は、（例えば、アレイと同じダイ上にいくつかの構成要素、また異なるダイ、モジュール、または板の上にいくつかの構成要素というように）、複数のデバイスに渡って分散され得る。
本開示のいくつかの実施形態により、回路６３０は、メモリアレイ６００におけるメモリセルの状態を決定するために動作を行い得る。例えば、回路６３０は、例えば、図５に関連して先に説明された回路５３０であり得る。
図６に示される実施形態は、本開示の実施形態を曖昧にしないように示されてはいない付加的な回路を含む。例えば、メモリデバイス６３０は、Ｉ／Ｏ回路を通してＩ／Ｏコネクタで提供されるアドレス信号をラッチするアドレス回路を含み得る。アドレス信号は、メモリアレイ６００にアクセスするために、ローデコーダおよびカラムデコーダによって受け取られ、復号化され得る。
［結論］
本開示は、抵抗可変メモリにおけるドリフト加速を含む装置および方法を含む。いくつかの実施形態は、プログラミング信号を抵抗可変メモリセルに印加して、セルを対象とする状態にプログラムすることと、続いて、先行読取信号を抵抗可変メモリセルに印加し、プログラムされたセルの抵抗のドリフトを加速することと、続いて、読取信号を抵抗可変メモリセルに印加することと、を含む。
本願には特定の実施形態が示されているものの、当業者は、同じ結果を達成するように計算された配置が、図示された特定の実施形態によって置換え可能であることを理解するであろう。本開示は、本開示のいくつかの実施形態の適応例または変形例を網羅するように意図されている。上記の説明は実例としてなされたものであり限定的ではないことが、理解されるべきである。上記の実施形態の組み合わせおよび本願には具体的に説明されていない他の実施形態は、上記の説明を考慮して、当業者にとって自明であろう。本開示のいくつかの実施形態の範囲は、上記の構造および方法が使用される他の印加を含む。従って、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲を参照して、このような特許請求の範囲が権利を与えられるあらゆる均等物に沿って決定されなければならない。
先述の詳細な説明において、いくつかの特徴は、本開示を簡素化する目的で、単一の実施形態にまとめられている。本開示のこの方法は、本開示の開示された実施形態が、各請求項に明確に列挙されるよりもさらに多くの特徴を使用するべきであるという意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が示すように、発明の主題は、単一の開示された実施形態のすべての特徴より少ない特徴に存在する。このため、以下の特許請求の範囲は、これにより、詳細な説明に組み込まれ、各請求項はそれ自身が別々の実施形態に基づいている。

Claims (27)

  1. 抵抗可変メモリセルを動作させる方法であって、
    プログラミング信号を前記抵抗可変メモリセルに印加して、前記セルを対象とする状態にプログラムすることと、
    続いて、先行読取信号を前記抵抗可変メモリセルに印加し、前記プログラムされたセルの抵抗のドリフトを加速することと、
    続いて、読取信号を前記抵抗可変メモリセルに印加することと、を含む、方法。
  2. 前記先行読取信号を印加することが、前記読取信号の振幅と同等の振幅を有する先行読取信号を印加することを含む、請求項１に記載の方法。
  3. 前記先行読取信号を、前記読取信号が前記セルに印加される時間間隔より長い時間間隔で、前記セルに印加することを含む、請求項２に記載の方法。
  4. 前記先行読取信号を印加することが、前記読取信号の振幅より小さい振幅を有する先行読取信号を印加することを含む、請求項１または２のいずれか１項に記載の方法。
  5. 前記先行読取信号を印加することが、前記読取信号の振幅より大きい振幅を有する先行読取信号を印加することを含む、請求項１または２のいずれか１項に記載の方法。
  6. 前記先行読取信号を印加することが、少なくとも２つの先行読取信号パルスを印加することを含む、請求項１または２のいずれか１項に記載の方法。
  7. 前記方法が、ウエハーレベル試験プロセス中に行われる、請求項１または２のいずれか１項に記載の方法。
  8. 前記読取信号が、前記先行読取信号の印加に続く時間間隔の後に印加される、請求項１または２のいずれか１項に記載の方法。
  9. 前記読取信号が、前記先行読取信号と連続して印加される、請求項１または２のいずれか１項に記載の方法。
  10. 前記先行読取信号を印加することが、
    前記先行読取信号の第１の部分であって、第１の振幅を有する、前記第１の部分を前記セルに印加することと、
    前記先行読取信号の第２の部分であって、第２の振幅を有する、前記第２の部分を前記セルに印加することと、を含み、
    前記第２の部分が前記抵抗の前記ドリフトを加速するように構成される速度とは異なる速度で、前記第１の部分が前記抵抗の前記ドリフトを加速するように構成される、請求項１または２のいずれか１項に記載の方法。
  11. 前記方法が、後続のプログラミング動作を前記セルに対して行った後にのみ、後続の先行読取信号を前記セルに印加することを含む、請求項１または２のいずれか１項に記載の方法。
  12. 抵抗可変メモリセルのアレイと、
    前記アレイに結合されたコントローラと、を備え、前記コントローラが、
    選択されたメモリセルを対象とする状態にプログラムすることと、
    続いて、先行読取信号を前記選択されたメモリセルに印加することであって、前記先行読取信号が、前記選択されたメモリセルの抵抗のドリフトを加速するように構成される、印加することと、
    前記選択されたメモリセルを読取ることと、を制御するように構成される、装置。
  13. 前記選択されたメモリセルが相変化メモリセルであり、前記先行読取信号が、前記相変化メモリセルの非晶質部分における構造緩和を高めることによって、前記抵抗のドリフトを加速するように構成される、請求項１２に記載の装置。
  14. 前記コントローラが、いくつかのプログラミング動作の各々が前記選択されたセルに対して行われた後に、前記先行読取信号の前記選択されたセルへの印加を制御するようにさらに構成される、請求項１２に記載の装置。
  15. 前記装置が、前記アレイに結合された回路を備え、前記回路が、
    プログラミング中、プログラミング信号を前記選択されたメモリセルに選択的に印加し、
    前記先行読取信号を前記選択されたメモリセルに選択的に印加し、かつ
    読取中、読取信号を前記メモリセルに選択的に印加するように構成される、請求項１２から１４のいずれか１項に記載の装置。
  16. 前記回路が、前記プログラミング信号、前記先行読取信号、および前記読取信号を前記選択されたメモリセルに選択的に印加するように動作可能なスイッチを備える、請求項１５に記載の装置。
  17. 前記先行読取信号が、前記対象とする状態に基づいて決定された先行読取信号を含む、請求項１５に記載の装置。
  18. 相変化メモリセルを動作させる方法であって、
    前記相変化メモリセルを対象とする状態にプログラムすることと、
    先行読取信号を、特定の時間間隔で前記相変化メモリセルに印加することと、
    前記相変化メモリセルを読取ることであって、前記先行読取信号が、前記プログラムされたメモリセルの抵抗のドリフトを加速するように構成される、読取ることと、を含む、方法。
  19. 前記先行読取信号が複数の先行読取パルスを含み、前記相変化メモリセルを読取ることが、前記複数の先行読取パルスが前記相変化メモリセルに印加された後、読取信号を前記相変化メモリセルに印加することを含む、請求項１８に記載の方法。
  20. 前記ドリフトを加速することが、前記対象とする状態の安定性を高める、請求項１８に記載の方法。
  21. 前記先行読取信号を印加することが、いくつかの間隔で、いくつかの先行読取パルスを印加することを含む、請求項１８に記載の方法。
  22. 前記先行読取パルスのうちの少なくとも１つの振幅が、前記相変化メモリセルを読取るために使用される読取信号の振幅より小さい、請求項２１に記載の方法。
  23. 前記先行読取パルスのうちの少なくとも１つの振幅が、前記相変化メモリセルを読取るために使用される読取信号の振幅より大きい、請求項２１に記載の方法。
  24. 前記相変化メモリセルをプログラミングすることが、セット信号を前記相変化メモリセルに印加することを含む、請求項１８から２３のいずれか１項に記載の方法。
  25. 前記相変化メモリセルをプログラミングすることが、リセット信号を前記相変化メモリセルに印加することを含む、請求項１８から２３のいずれか１項に記載の方法。
  26. 前記先行読取信号が前記相変化メモリセルに印加される前記特定の時間間隔を調整することを含む、請求項１８から２３のいずれか１項に記載の方法。
  27. 相変化メモリセルのアレイと、
    前記アレイに結合されたコントローラと、を備え、前記コントローラが、
    前記アレイ内の相変化メモリセルを対象とする状態にプログラムすることと、
    続いて、先行読取信号を特定の時間間隔で前記相変化メモリセルに印加することであって、前記先行読取信号が、前記プログラムされた相変化メモリセルの抵抗のドリフトを加速するように構成される、印加することと、
    続いて、前記相変化メモリセルを読取ることと、を制御するように構成される、装置。
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