JP2016170848A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2016170848A JP2016170848A JP2015051855A JP2015051855A JP2016170848A JP 2016170848 A JP2016170848 A JP 2016170848A JP 2015051855 A JP2015051855 A JP 2015051855A JP 2015051855 A JP2015051855 A JP 2015051855A JP 2016170848 A JP2016170848 A JP 2016170848A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- write
- resistance
- memory cell
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0064—Verifying circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0097—Erasing, e.g. resetting, circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0073—Write using bi-directional cell biasing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
図1は、ReRAMで用いる抵抗変化素子の構造例について概要を示した図である。抵抗変化素子VRは、抵抗変化層VRLが金属層M1と金属層M2とによって挟まれている構成を有し、金属層M1と金属層M2がそれぞれ第1の電極と第2の電極を成している。金属層M1を基準に金属層M2に正の電圧を印加することで抵抗変化層VRLを低抵抗状態(On状態)に変化させ、金属層M2を基準に金属層M1に正の電圧を印加することで抵抗変化層VRLを高抵抗状態(Off状態)にそれぞれ変化させることができる。On状態とOff状態をそれぞれ0と1または1と0に対応させることで、1ビットの情報を記憶する。
図14は、実施の形態2におけるメモリセルMCをOff状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。本実施の形態では、実施の形態1の図7に示したものと同様のベリファイOff書込みにおいて、図示するように、ベリファイ後のOff書込みを行う前に印加するリセットパルスPrstを、通常のOn書込みパルスPonの極性と同じ極性としつつ、電圧をOn書込みパルスPonの電圧Vonよりも低くしている。これにより、実施の形態1と同様に、少ないベリファイ回数で所望のOff抵抗値に達することが可能となり、ベリファイOff書込みの効率を向上させることができる。
図16は、実施の形態3におけるメモリセルMCをOff状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。本実施の形態では、実施の形態1の図7に示したものと同様のベリファイOff書込みにおいて、図示するように、On書込みパルスPonの極性と同じ極性のリセットパルスPrstを印加する際に、ワード線WLに印加する電圧を、通常のOff書込み時にワード線WLに印加する電圧VWLよりも低くしている。これにより、実施の形態1と同様に、少ないベリファイ回数で所望のOff抵抗値に達することが可能となり、ベリファイOff書込みの効率を向上させることができる。また、ベリファイOn書込みについても適用することができ、同様の効果を得ることができる。
図17は、実施の形態4におけるメモリセルMCをOn状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。本実施の形態では、実施の形態1の図13に示したものと同様のベリファイOn書込みにおいて、図示するように、On書込みパルスPonのパルス幅の増加に代えて、同一のOn書込みパルスPonの連続印加回数を順次増やすことで、同様の効果を得る構成としている。なお、本実施の形態の構成は、基本的にOn書込みに限定して適用することができるものである。
図18は、実施の形態5におけるメモリセルMCをOff状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。また、図19は、本実施の形態におけるベリファイ書込みの手順の例を示したフローチャートである。本実施の形態では、実施の形態1の図7に示したものと同様のOff書込みパルスPoffのパルス幅を順次増加させるベリファイOff書込みと、パルス幅以外のパラメータによるベリファイ書込みとを組み合わせた例として、Off書込みパルスPoffの電圧振幅を順次増加させるベリファイOff書込みと組み合わせた場合について示している。
上述した実施の形態1〜5では、図2に示したように、1ビットの情報を格納するメモリセルMCが1個の抵抗変化素子VRと1個の選択トランジスタTRからなる構成を例として説明したが、各実施の形態で説明した手法は、実施の形態3に示したような選択トランジスタTRを要する構成を除き、基本的にはいわゆるクロスポイント型の構成のReRAMにも適用することができる。
M1、M2 金属層
VRL 抵抗変化層
MC メモリセル
WL ワード線
BL ビット線
PL プレート線
TR 選択トランジスタ
MCA メモリセルアレイ
NLR 非線形抵抗素子
Claims (12)
- 抵抗変化素子を含むメモリセルと、
前記メモリセルに対して、前記メモリセルの状態を前記抵抗変化素子の抵抗値が第1の基準を満たす第1の抵抗状態とするために第1の書込みパルスを印加する第1の書込み処理と、第2の基準を満たす第2の抵抗状態とするために前記第1の書込みパルスとは逆極性の第2の書込みパルスを印加する第2の書込み処理と、を行う制御回路と、を有し、
前記制御回路は、
前記メモリセルが前記第2の抵抗状態の場合において、前記メモリセルに対して、前記第1の書込みパルスを印加した後、前記抵抗変化素子が前記第1の抵抗状態もしくは前記第2の抵抗状態のいずれであるかを読み出すベリファイ処理のための読取りパルスを印加し、
前記ベリファイ処理の結果、前記メモリセルが前記第1の抵抗状態ではない場合に、前記メモリセルに対して、前記第2の書込みパルスからなるリセットパルスを印加した後、直前に印加した前記第1の書込みパルスよりもパルス幅を長くした前記第1の書込みパルスを印加して、その後前記ベリファイ処理を行う、半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記制御回路は、前記リセットパルスとして前記第2の書込みパルスよりも弱いパルスを印加する、半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
前記制御回路は、前記リセットパルスとして前記第2の書込みパルスよりも電圧振幅が小さいパルスを印加する、半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
前記制御回路は、前記リセットパルスを印加する際に、前記第2の書込みパルスを印加する際よりも書込み用の電流が小さくなるようにする、半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
前記制御回路は、前記リセットパルスとして前記第2の書込みパルスよりもパルス幅が短いパルスを印加する、半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記制御回路は、前記ベリファイ処理の結果、前記メモリセルが前記第1の抵抗状態ではない場合に、直前に印加した前記第1の書込みパルスのパルス幅に対して所定の値を加算してパルス幅を長くする、半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記制御回路は、前記ベリファイ処理の結果、前記メモリセルが前記第1の抵抗状態ではない場合に、直前に印加した前記第1の書込みパルスのパルス幅に対して所定の値を乗算してパルス幅を長くする、半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記制御回路は、前記ベリファイ処理の結果、前記メモリセルが前記第1の抵抗状態ではない場合に、前記メモリセルに対して、前記第2の書込みパルスからなるリセットパルスを印加した後、直前に印加した前記第1の書込みパルスと同じパルスを印加してその後前記ベリファイ処理を行うことを所定回数繰返し、しかる後でも前記第1の書込みが成功しなかった場合に、直前に印加した前記第1の書込みパルスよりもパルス幅を長くした前記第1の書込みパルスを印加して、その後前記ベリファイ処理を行う、半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記第1の抵抗状態は、前記抵抗変化素子の抵抗値が第1の基準値以上である状態であり、前記第2の抵抗状態は、前記抵抗変化素子の抵抗値が第2の基準値未満である状態である、半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記第1の抵抗状態は、前記抵抗変化素子の抵抗値が第1の基準値未満である状態であり、前記第2の抵抗状態は、前記抵抗変化素子の抵抗値が第2の基準値以上である状態である、半導体記憶装置。 - 請求項10に記載の半導体記憶装置において、
前記制御回路は、前記ベリファイ処理の結果、前記メモリセルが前記第1の抵抗状態ではない場合に、前記メモリセルに対して、前記第2の書込みパルスからなるリセットパルスを印加した後、直前に前記第1の書込みパルスを印加した際よりも印加回数を多くして前記第1の書込みパルスを印加し、その後前記ベリファイ処理を行う、半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記制御回路は、前記第1の書込みパルスの印加と前記ベリファイ処理とを所定の回数繰り返しても前記メモリセルが前記第1の抵抗状態とならない場合に、前記第1の書込みパルスの電圧振幅を大きくし、前記第1の書込みパルスのパルス幅を初期化した上で、前記第1の書込みパルスの印加と前記ベリファイ処理とを繰り返す、半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015051855A JP2016170848A (ja) | 2015-03-16 | 2015-03-16 | 半導体記憶装置 |
US14/962,777 US9711216B2 (en) | 2015-03-16 | 2015-12-08 | Semiconductor storage device |
US15/646,933 US20170309336A1 (en) | 2015-03-16 | 2017-07-11 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015051855A JP2016170848A (ja) | 2015-03-16 | 2015-03-16 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016170848A true JP2016170848A (ja) | 2016-09-23 |
Family
ID=56924922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015051855A Pending JP2016170848A (ja) | 2015-03-16 | 2015-03-16 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US9711216B2 (ja) |
JP (1) | JP2016170848A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017004579A (ja) * | 2015-06-10 | 2017-01-05 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2019212356A (ja) * | 2018-06-08 | 2019-12-12 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
JPWO2019082860A1 (ja) * | 2017-10-25 | 2020-12-17 | 日本電気株式会社 | 抵抗変化素子の書換え方法、および抵抗変化素子を用いた不揮発性記憶装置 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10553333B2 (en) * | 2017-09-28 | 2020-02-04 | Sterlite Technologies Limited | I-shaped filler |
US10354729B1 (en) * | 2017-12-28 | 2019-07-16 | Micron Technology, Inc. | Polarity-conditioned memory cell write operations |
US10515697B1 (en) * | 2018-06-29 | 2019-12-24 | Intel Corporation | Apparatuses and methods to control operations performed on resistive memory cells |
US10803939B2 (en) * | 2018-08-22 | 2020-10-13 | Micron Technology, Inc. | Techniques for programming a memory cell |
US10777275B2 (en) * | 2018-09-26 | 2020-09-15 | Intel Corporation | Reset refresh techniques for self-selecting memory |
KR20200129453A (ko) * | 2019-05-08 | 2020-11-18 | 에스케이하이닉스 주식회사 | 전자장치, 메모리 소자, 및 메모리 소자의 동작방법 |
US10861547B1 (en) * | 2019-05-21 | 2020-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-step reset technique to enlarge memory window |
TWI696179B (zh) * | 2019-07-09 | 2020-06-11 | 華邦電子股份有限公司 | 電阻式隨機存取記憶體及其重置方法 |
JP7150787B2 (ja) * | 2020-07-31 | 2022-10-11 | ウィンボンド エレクトロニクス コーポレーション | 抵抗変化型クロスバーアレイ装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009135409A (ja) * | 2007-11-29 | 2009-06-18 | Samsung Electronics Co Ltd | 相変化メモリ素子の動作方法 |
US20130250654A1 (en) * | 2012-03-26 | 2013-09-26 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
JP2014038675A (ja) * | 2012-08-15 | 2014-02-27 | Sony Corp | 記憶装置および駆動方法 |
US20140301129A1 (en) * | 2013-04-03 | 2014-10-09 | Panasonic Corporation | Writing method of variable resistance non-volatile memory element and variable resistance non-volatile memory device |
US20150016177A1 (en) * | 2013-07-12 | 2015-01-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2016100032A (ja) * | 2014-11-19 | 2016-05-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2016167326A (ja) * | 2015-03-09 | 2016-09-15 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5436913A (en) | 1992-06-02 | 1995-07-25 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device using successively longer write pulses |
JP3184366B2 (ja) | 1992-06-02 | 2001-07-09 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3225938B2 (ja) * | 1998-12-17 | 2001-11-05 | 日本電気株式会社 | 半導体装置およびその故障救済方法 |
JP2005044454A (ja) | 2003-07-24 | 2005-02-17 | Sony Corp | 半導体記憶装置、半導体記憶装置の駆動制御方法 |
JP4524455B2 (ja) * | 2004-11-26 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9099174B2 (en) * | 2012-10-09 | 2015-08-04 | Micron Technology, Inc. | Drift acceleration in resistance variable memory |
JP2011146111A (ja) * | 2010-01-18 | 2011-07-28 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
US8832888B2 (en) * | 2011-07-29 | 2014-09-16 | Dreamwell, Ltd. | Mattress and side rail assemblies having high airflow |
-
2015
- 2015-03-16 JP JP2015051855A patent/JP2016170848A/ja active Pending
- 2015-12-08 US US14/962,777 patent/US9711216B2/en not_active Expired - Fee Related
-
2017
- 2017-07-11 US US15/646,933 patent/US20170309336A1/en not_active Abandoned
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009135409A (ja) * | 2007-11-29 | 2009-06-18 | Samsung Electronics Co Ltd | 相変化メモリ素子の動作方法 |
US20130250654A1 (en) * | 2012-03-26 | 2013-09-26 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
JP2013200922A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータ書き込み方法 |
JP2014038675A (ja) * | 2012-08-15 | 2014-02-27 | Sony Corp | 記憶装置および駆動方法 |
US20140301129A1 (en) * | 2013-04-03 | 2014-10-09 | Panasonic Corporation | Writing method of variable resistance non-volatile memory element and variable resistance non-volatile memory device |
JP2014211937A (ja) * | 2013-04-03 | 2014-11-13 | パナソニック株式会社 | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 |
US20150016177A1 (en) * | 2013-07-12 | 2015-01-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2015018591A (ja) * | 2013-07-12 | 2015-01-29 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2016100032A (ja) * | 2014-11-19 | 2016-05-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2016167326A (ja) * | 2015-03-09 | 2016-09-15 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017004579A (ja) * | 2015-06-10 | 2017-01-05 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JPWO2019082860A1 (ja) * | 2017-10-25 | 2020-12-17 | 日本電気株式会社 | 抵抗変化素子の書換え方法、および抵抗変化素子を用いた不揮発性記憶装置 |
JP2019212356A (ja) * | 2018-06-08 | 2019-12-12 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
US10908989B2 (en) | 2018-06-08 | 2021-02-02 | Winbond Electronics Corp. | Variable resistance random-access memory and method for write operation having error bit recovering function thereof |
Also Published As
Publication number | Publication date |
---|---|
US20160276026A1 (en) | 2016-09-22 |
US20170309336A1 (en) | 2017-10-26 |
US9711216B2 (en) | 2017-07-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2016170848A (ja) | 半導体記憶装置 | |
JP4187197B2 (ja) | 半導体メモリ装置の制御方法 | |
JP4670252B2 (ja) | 記憶装置 | |
JP4297136B2 (ja) | 記憶装置 | |
JP4838399B2 (ja) | 不揮発性記憶装置及び不揮発性記憶装置への書き込み方法 | |
US8305793B2 (en) | Integrated circuit with an array of resistance changing memory cells | |
JP2016167326A (ja) | 半導体記憶装置 | |
US8411487B2 (en) | Semiconductor memory device | |
JP2023508515A (ja) | メモリセルのマルチステートプログラミング | |
US9293196B2 (en) | Memory cells, memory systems, and memory programming methods | |
JP5149358B2 (ja) | 半導体記憶装置 | |
US9627060B2 (en) | Memory circuit and method of programming memory circuit | |
CN109584932B (zh) | 记忆体装置及其操作方法 | |
JP5069339B2 (ja) | 不揮発性可変抵抗素子の抵抗制御方法 | |
JP6482959B2 (ja) | 半導体記憶装置 | |
JP6202576B2 (ja) | 不揮発性記憶装置およびその制御方法 | |
US9019745B1 (en) | Verify pulse delay to improve resistance window | |
US11929124B2 (en) | Method and system for accessing memory cells | |
US20160247564A1 (en) | Resistive switching memory with cell access by analog signal controlled transmission gate | |
US9697895B1 (en) | Integrated circuit | |
CN115527582A (zh) | 电阻式记忆体装置及对其进行程序化的方法 | |
WO2019082860A1 (ja) | 抵抗変化素子の書換え方法、および抵抗変化素子を用いた不揮発性記憶装置 | |
US9524777B1 (en) | Dual program state cycling algorithms for resistive switching memory device | |
US11869563B2 (en) | Memory circuits employing source-line and/or bit-line-applied variable programming assist voltages | |
US11972799B2 (en) | Filament forming method for resistive memory unit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171115 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180718 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180724 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180925 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190129 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190827 |