JP7150787B2 - 抵抗変化型クロスバーアレイ装置 - Google Patents

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Description

本発明は、抵抗変化型メモリ素子を用いたクロスバーアレイ装置に関し、特に、ニューロンネットワークに利用可能なシナプスアレイ装置の書込みに関する。
シナプスとは、神経情報を出力する側と入力される側の間に発達した情報伝達のための接触構造である。最も基本的な構造は、シナプス前細胞の軸索末端がシナプス後細胞の樹状突起に接触するものである。シナプス前細胞とシナプス後細胞がともに高頻度で連続発火するとシナプスの伝達効率が増加する。近年では、シナプス前細胞とシナプス後細胞の発火時間差のみによっても結合強度に変化が見られることが分かっている。これをスパイクタイミング依存シナプス可塑性（ＳＴＤＰ; Spike Timing Dependent Plasticity）という。
例えば特許文献１は、ＳＴＤＰを生成するニューロンネットワークに関し、ニューロンネットワークは複数の電子ニューロンと複数の電子ニューロンを相互接続するために結合された相互接続回路とを有する。相互接続回路は、軸索や樹状突起等のパスを介して電子ニューロンを相互接続するための複数のシナプス装置を含む。各シナプス装置は、可変抵抗とトランジスタとを含み、各シナプス装置は、軸索と樹上突起との間に結合される。また、特許文献２は、ヒステリシスによって交差部の可変抵抗素子の導電性の状態を規定するニューラルネットワーク用のクロスバーアレイを開示している。
米国特許第９，２６９，０４２号公報 米国特許公開２０１８／０２５３６４２Ａ１
人工ニューラルネットワークは、パターン認識などの認識分類技術においてソフトウエアのアルゴリズムとして取り入れられ、これは、高集積のデジタルＣＭＯＳ技術で実装される、必須の技術となっている。デジタル技術で実装されたニューラルネットワークは、電力・規模の点において限界に到達しつつあり、特に、将来を期待されるＩｏＴ分野においては、規模・電力・コストが重視されており、これをそのまま機器に取り込むのは難しい。一方、ここ数年、抵抗素子をシナプスとして用いたニューラルネットワークの研究・開発が行われ、低電力かつ小規模、究極の学習機能を実現するニューラルネットワークの実用化が進められている。
ニューラルネットワークにおける学習、すなわち、シナプスの結合強度を適切な値に設定することは、主に、バックプロパゲーションアルゴリズム（ＢＰＡ）によって行われる。ＢＰＡの最も重要な部分は、学習の間、シナプシスの強さをどのように微調整するかである。シナプスの強さの調整が非線形及び急勾配である場合、ＢＰＡの集束は困難になる。
クロスバー構造に可変抵抗素子を用いたシナプシスアレイは、集積度の観点で最も好ましい構成である。特に、ＣＭＯＳプロセスと高い親和性を有する酸化ハフニウム等の金属遷移酸化物を可変抵抗素子として用いるのが望ましい。図１に、可変抵抗素子を用いたクロスバーアレイの一例を示す。クロスバーアレイは、行方向に延在する複数の行ライン１０と、これと直交するように列方向に延在する複数の列ライン２０と、各行ライン１０と列ライン２０との交差部に接続された抵抗変化型メモリ素子３０とを含んで構成される。抵抗変化型メモリ素子３０は、電圧または電流を加えることで異なる抵抗状態を記憶する。バイポーラタイプの抵抗変化型メモリ素子は、書込み電圧の極性を変えることで低抵抗状態（ＬＲＳ）または高抵抗状態（ＨＲＳ）を記憶する。通常、低抵抗状態の書込みをセット、高抵抗状態の書込みをリセットという。
抵抗変化型メモリ素子への書込み速度、すなわち、抵抗変化の電圧依存は、酸化ハフニウム等の金属遷移酸化物において特有である。セット側の抵抗変化の電圧依存は、リセット側よりも非常に大きく、それ故、１つの抵抗変化型メモリセルに多ビットの抵抗状態を記憶するＭＬＣ（Multi level cell）の制御性は優れていない。このことは、学習プロセスの間、ＢＰＡを行うことを難しくすることを意味する。しかしながら、適切な低い書込み電力を用いれば、パルス幅制御によってセット書込みの抵抗値の変化をより緩やかにすることができる。
図２Ａは、酸化ハフニウムから構成された抵抗変化型メモリ素子のセット特性を示す図であり、縦軸はコンダクタンス、横軸は書込み電圧の印加するパルス数である。セット書込みのパルス電圧を、Ｖｐ＝０．ｔＶ、Ｖｐ＝０．８Ｖ、Ｖｐ＝０．９Ｖ、Ｖｐ＝１．０Ｖと変化させたときのコンダクタンスが示されている。パルス電圧が大きいほど、コンダクタンスが大きくなることが分かる。ここで注目すべきは、Ｖｐ＝１．０Ｖのとき、僅か３００ｍＶの範囲内の電圧で、抵抗値が急激に変化することである。
図２Ｂの上方のグラフは、パルス電圧をＶｐ＝０．９に固定し、パルス印加時間を、ｔｐ＝１０ｕｓ、ｔｐ＝１００ｕｓ、ｔｐ＝１ｍｓに変化させたときのコンダクタンスを示している。下方のグラフは、あるパルス回数のときのコンダクタンスとパルス幅（印加時間）との関係を示している。これらのグラフから、パルス幅が長いほど、コンダクタンスが大きくなることが分かる。このように、パルス電圧を低く設定し、パルス幅を適切に制御すれば、セット書込みの抵抗値の微調整が可能である。
本発明は、パルス幅制御によりセット書込み時の抵抗値の変化をより正確に制御することができる抵抗変化型クロスバーアレイ装置を提供することを目的とする。
本発明に係る書込み方法は、バイポーラタイプの抵抗変化型メモリ素子を用いたクロスバーアレイへのものであって、クロスバーアレイの選択された行ラインにパルス幅が制御された第１の書込み電圧を印加し、選択された列ラインにパルス幅が制御された第２の書込み電圧を印加することで、選択された抵抗変化型メモリ素子の低抵抗状態への書込みを行う。
ある実施態様では、複数の行ラインに第１の書込み電圧を印加することで複数の抵抗変化型メモリ素子の書込みを同時に行う。ある実施態様では、第２の書込み電圧は、列ラインに共通のＧＮＤ電極である。ある実施態様では、非選択の行ラインおよび非選択の列ラインに書込み禁止電圧を印加する。ある実施態様では、第２の書込み電圧のパルス幅は、第１の書込み電圧のパルス幅の最大パルス幅に設定される。ある実施態様では、第１の書込み電圧のパルスの立ち上がりエッジは、第２の書込み電圧のパルスの立ち上がりエッジに整合する。ある実施態様では、第１の書込み電圧のパルスの立下りエッジは、第２の書込み電圧のパルスの立下りエッジに整合する。
本発明に係るアレイ装置は、複数の行ラインと複数の列ラインとのそれぞれの交差部に抵抗変化型メモリ素子が接続されたクロスバーアレイと、クロスバーアレイの行ラインを選択する行選択手段と、クロスバーアレイの列ラインを選択する列選択手段と、前記行選択手段により選択された行ラインおよび前記列選択手段により選択された列ラインに接続された抵抗変化型メモリ素子に書込みを行う書込み手段とを有し、前記書込み手段は、パルス幅が制御された第１の書込み電圧を行ラインに印加し、パルス幅が制御された第２の書込み電圧を列ラインに印加し、選択された抵抗変化型メモリ素子の低抵抗状態への書込みを行う。
ある実施態様では、前記書込み手段は、複数の行ラインに第１の書込み電圧を印加することで、複数の抵抗変化型メモリ素子の書込みを同時に行う。ある実施態様では、前記書込み手段は、第１の書込み電圧のパルス幅を調整し、第２の書込み電圧として列ラインに共通のＧＮＤを印加する。ある実施態様では、前記書込み手段は、非選択の行ラインおよび非選択の列ラインに書込み禁止電圧を印加する。ある実施態様では、前記書込み手段は、第２の書込み電圧のパルス幅を、第１の書込み電圧のパルス幅の最大パルス幅に設定する。ある実施態様では、前記書込み手段は、第１の書込み電圧のパルスの立ち上がりエッジを、第２の書込み電圧のパルスの立下りエッジに整合させる。ある実施態様では、前記書込み手段は、第１の書込み電圧のパルスの立下りエッジを、第２の書込み電圧のパルスの立下りエッジに整合させる。ある実施態様では、前記抵抗変化型メモリ素子の各々は、順方向バイアスおよび逆方向バイアスにおいてしきい値を超える電圧が印加されたときに電流を流すことができるセレクタを集積する。ある実施態様では、クロスバーアレイは、シナプスアレイに適用される。
本発明によれば、パルス幅が制御された電圧を用いて抵抗変化型メモリ素子への書込みを行うようにしたので、抵抗変化型メモリ素子の抵抗値の変化を高精度に制御することができる。
クロスバーアレイの構成例を示す図である。 ＨｆＯｘのセット書込み特性を示すグラフである。 ＨｆＯｘのセット書込み特性を示すグラフである。 本発明の実施例に係るシナプスアレイ装置の一例を示すブロック図である。 図４（Ａ）は、本実施例に係る抵抗変化型メモリ素子の構成を示し、図４（Ｂ）は、セレクタのＩ－Ｖ特性を示すグラフである。 本発明の実施例に係る行選択／駆動回路および列選択／駆動回路の行選択回路および列選択回路を示す図である。 図６（Ａ）は、本実施例の行選択／駆動回路の内部構成を示すブロック図、図６（Ｂ）は、列選択／駆動回路の内部構成を示すブロック図である。 クロスバーアレイにおいてセット書込みされる抵抗変化型メモリ素子を例示する図である。 ビット単位でシーケンシャルにセット書込みをするときに印加されるパルス波形を示す図である。 本発明の実施例により列単位で同時並列にセット書込みをするときに印加されるパルス波形を示す図である。 本発明の他の実施例により列単位で同時並列にセット書込みをするときに印加されるパルス波形を示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明のある実施態様では、クロスバーアレイは、ニューラルネットワークを構成するためのシナプスアレイ装置として使用される。クロスバーアレイは、行列の交差部にメモリスタとしての抵抗変化型メモリ素子を含み、抵抗変化型メモリ素子は、極性の異なる電流または電圧を印加することで異なるコンダクタンス状態（高抵抗状態と低抵抗状態）を記憶することができるバイポーラタイプである。抵抗変化型メモリ素子はシナプスを構成し、クロスバーアレイは、シナプスアレイ装置を構成する。シナプスアレイ装置は、コンピュータ装置あるいはコンピュータシステムに組み込まれ、マイクロプロセッサあるいはＣＰＵ等によるデータ処理または演算処理の少なくとも一部を担う。本発明の他の実施態様では、クロスバーアレイは、ＡＩハードウエアを構成するための積和演算処理装置として使用される。以下の実施例では、クロスバーアレイをニューラルネットワークのシナプスアレイ装置に適用する例示を説明する。
図３は、本発明の実施例に係るシナプスアレイ装置の構成例を示すブロック図である。本実施例のシナプスアレイ装置１００は、抵抗変化型メモリ素子を含むクロスバーアレイ１１０、行選択／駆動回路１２０、列選択／駆動回路１３０、制御部１４０および入出力（Ｉ／Ｏ）部１５０を含んで構成される。シナプスアレイ装置１００は、例えば、ＡＩチップまたは半導体集積回路に実装される。
クロスバーアレイ１１０は、例えば、図１に示すように、行方向に延在する複数の行ライン（例えば、Ｘライン）と、列方向に延在する複数の列ライン（例えば、Ｙライン）と、行ラインと列ラインとの交差部に接続された抵抗変化型メモリ素子（メモリスタ）とを含んで構成される。抵抗変化型メモリ素子は、例えば、酸化ハフニウム（ＨｆＯｘ）や酸化タンタル（ＴａＯｘ）等の金属遷移酸化物から構成される。ある実施態様では、抵抗変化型メモリ素子の各々は、ダイオードのようなセレクタ（選択器）を集積する。但し、セレクタの集積は必須ではない。
図４（Ａ）は、抵抗変化型メモリ素子の模式的な断面図である。抵抗変化型メモリ素子ＭＣは、上部電極ＴＥと下部電極ＢＥとの間に、金属遷移酸化物を含む抵抗スイッチング層ＲＳを含み、さらに上部電極ＴＥ上にセレクタ（選択器）ＳＥＬが形成される。下部電極ＢＥは、ビア１１２を介して下部導電層１１４に電気的に接続され、セレクタＳＥＬは、ビア１１２を介して上部導電層１１６に接続される。
図４（Ｂ）は、セレクタＳＥＬのＩ－Ｖ特性を示すグラフである。横軸は、上部導電層１１６と下部導電層１１２との間のバイアス電圧Ｖｂｅ（Ｖｂｅ＝上部電極電圧Ｖｔｅ－株電極電圧Ｖｂｅ）であり、縦軸は、セレクタＳＥＬを流れる電流Ｉｃｅｌｌである。セレクタＳＥＬは、順方向バイアスが一定以上になると順方向に電流を流し、また、逆方向バイアスが一定以上になると逆方向に電流を流す特性を有する双方向のダイオードである。Ｖｉｎｈは、セット書込み時に非選択の抵抗変化型メモリ素子の行ラインおよび列ラインに印加される書込み禁止電圧または書込み保護電圧であり、Ｖｉｎｈ２は、リセット書込み時に非選択の抵抗変化型メモリ素子の行ラインおよび列ラインに印加される書込み禁止電圧または書込み保護電圧である。書込み禁止電圧Ｖｉｎｈ、Ｖｉｎｈ２は、セレクタＳＥＬが電流を流すときのしきい値電圧よりも小さい電圧である。
なお、クロスバーアレイ１１０の行ラインおよび列ラインの数、形状、導電性材料等は任意である。また、クロスバーアレイ１１０は、図１に示すようなクロスバーアレイを垂直方向に多数積層する３次元構造であってもよい。
行選択／駆動回路１２０は、制御部１４０からの行選択信号や制御信号等に基づきクロスバーアレイ１１０の行ラインを選択し、選択した行ラインに書込み電圧や読出し電圧を印加したり、非選択の行ラインに書込み禁止電圧等を印加する。行選択／駆動回路１２０は、後述するように（図６（Ａ）を参照）、行選択回路１２２およびパルス生成回路１２４を含む。
列選択／駆動回路１３０は、制御部１４０からの列選択信号や制御信号等に基づきクロスバーアレイ１１０の列ラインを選択し、選択した列ラインに書込み電圧や読出し電圧を印加したり、非選択の列ラインに書込み禁止電圧等を印加する。列選択／駆動回路１３０は、後述するように（図６（Ｂ）を参照）、列選択回路１３２およびパルス生成回路１３４を含む。
制御部１４０は、ハードウエアおよび／またはソフトウエアにより構成され、読出し動作、書込み動作あるいはその他の演算（例えば、行列の積和演算等）を制御する。ある実施態様では、制御部１４０は、ＲＯＭ／ＲＡＭを含むマイクロコントローラ、マイクロプロセッサ、あるいはステートマシン等を含み、例えば、ＲＯＭ／ＲＡＭに格納されたソフトウエアを実行することで読出し動作や書込み動作を制御する。また、制御部１４０は、読出し動作時に、行選択／駆動回路１２０または列選択／駆動回路１３０によって選択された行または列の電圧または電流をセンスするセンス回路を含むことができる。
入出力部１５０は、例えば、内部データバスを介して制御部１４０と接続され、外部から受け取ったデータを制御部１４０へ提供したり、制御部１４０から受け取ったデータを外部に出力する。制御部１４０は、抵抗変化型メモリ素子ＭＣへの書込みを行うためのデータを入出力部１５０から得ることができる。
図５は、行選択／駆動回路１２０に含まれる行選択回路１２２および列選択／駆動回路１３０に含まれる列選択回路１３２の構成を示す図である。ここでは、クロスバーアレイ１１０の一部として３行×３列のアレイを例示し、また、行方向をＸ方向、列方向をＹ方向とする。行選択回路１２２は、行ライン毎に、パルス生成回路１２６で生成されたパルス駆動信号ＸＤ［ｎ］を入力するＣＭＯＳパストランジスタと、行選択信号ＸＳ［ｎ］を入力するインバータと、行選択信号／ＸＳがゲートに印加されるＮＭＯＳトランジスタとを含む。行選択信号ＸＳ［ｎ］がＨレベルのとき、ＣＭＯＳパストランジスタがオンしパルス駆動信号ＸＤ［ｎ］が行ラインＸ［ｎ］に印加され、ＮＭＯＳトランジスタがオフする。行選択信号ＸＳ［ｎ］がＬレベルのとき、ＣＭＯＳパストランジスタがオフし、ＮＭＯＳトランジスタがオンし、行ラインＸ［ｎ］がＧＮＤレベルに接続される。
列選択回路１３２は、列ライン毎に、パルス生成回路１３６で生成されたパルス駆動信号ＹＤ［ｎ］を入力するＣＭＯＳパストランジスタと、列選択信号ＹＳ［ｎ］を入力するインバータと、列選択信号／ＹＳがゲートに印加されるＮＭＯＳトランジスタとを含む。
列選択信号ＹＳ［ｎ］がＨレベルのとき、ＣＭＯＳパストランジスタがオンしパルス駆動信号ＹＤ［ｎ］が列ラインＹ［ｎ］に印加され、ＮＭＯＳトランジスタがオフする。列選択信号ＹＳ［ｎ］がＬレベルのとき、ＣＭＯＳパストランジスタがオフし、ＮＭＯＳトランジスタがオンし、列ラインＹ［ｎ］がＧＮＤレベルに接続される。
図６（Ａ）は、行選択／駆動回路１２０の内部構成を示すブロック図である。上記したように、行選択／駆動回路１２０は、行選択回路１２２およびパルス生成回路１２４を含んで構成される。パルス生成回路１２４は、制御部１４０からの制御信号Ｓ１に基づきパルス幅が制御された矩形状のパルス駆動信号ＸＤ［ｎ］を生成する。セット書込みが行われるとき、パルス生成回路１２４は、セット書込みの対象となる抵抗変化型メモリ素子（選択された抵抗変化型メモリ素子）に印加するためのセット電圧Ｖｓｅｔ＿Ｘのパルス駆動信号ＸＤを生成し、非選択の抵抗変化型メモリ素子に印加するための書込み禁止電圧Ｖｉｎｈのパルス駆動信号ＸＤを生成する。リセット書込みが行われるとき、パルス生成回路１２４は、選択された抵抗変化型メモリ素子に印加するためのリセット電圧Ｖｒｓｔ＿Ｘのパルス駆動信号ＸＤを生成し、非選択の抵抗変化型メモリ素子に印加するための書込み禁止電圧Ｉｎｈ２のパルス駆動信号ＸＤを生成する。パルス生成回路１２４は、制御部１４０の制御信号Ｓ１に基づきセット電圧Ｖｓｅｔ＿Ｘ、リセット電圧Ｖｒｓｔ＿Ｘ、書込み禁止電圧Ｖｉｎｈ、Ｖｉｎｈ２のパルス駆動信号ＸＤのパルス幅を制御する。
図６（Ｂ）は、列選択／駆動回路１３０の内部構成を示すブロック図である。上記したように、列選択／駆動回路１３０は、列選択回路１３２およびパルス生成回路１３４を含んで構成される。パルス生成回路１３４は、制御部１４０からの制御信号Ｓ２に基づきパルス幅が制御された矩形状のパルス駆動信号ＹＤ［ｎ］を生成する。セット書込みが行われるとき、パルス生成回路１３４は、セット書込みの対象となる抵抗変化型メモリ素子（選択された抵抗変化型メモリ素子）に印加するためのセット電圧Ｖｓｅｔ＿Ｙのパルス駆動信号ＹＤを生成し、非選択の抵抗変化型メモリ素子に印加するための書込み禁止電圧Ｖｉｎｈのパルス駆動信号ＹＤを生成する。リセット書込みが行われるとき、パルス生成回路１３４は、選択された抵抗変化型メモリ素子に印加するためのリセット電圧Ｖｒｓｔ＿Ｙのパルス駆動信号ＹＤを生成し、非選択の抵抗変化型メモリ素子に印加するための書込み禁止電圧Ｉｎｈ２のパルス駆動信号ＹＤを生成する。パルス生成回路１３４は、制御部１４０の制御信号Ｓ２に基づきセット電圧Ｖｓｅｔ＿Ｙ、リセット電圧Ｖｒｓｔ＿Ｙ、書込み禁止電圧Ｖｉｎｈ、Ｖｉｎｈ２のパルス駆動信号ＹＤのパルス幅を制御する。
次に、本実施例のシナプスアレイ装置１００のセット書込み動作について説明する。図７は、クロスバーアレイ１１０の一部（３行×３列）を示し、斜線の抵抗変化型メモリ素子にセット書込みを行うものとする。セット書込みの対象となる抵抗変化型メモリ素子の座標位置とパルス幅との関係は次にようになる。
ＸＹ（座標位置）：Ｐ（パルス幅）＝（２，０）：３、（１，０）：２、（０，０）：１、（２，１）：１、（１，１）：３、（１，２）：１
例えば、Ｘ［２］とＹ［０］のメモリ素子には、パルス幅Ｐ３の駆動信号ＸＤ［２］が印加され、Ｘ［１］とＹ［０］のメモリ素子には、パルス幅Ｐ２の駆動信号ＸＤ［１］が印加され、Ｘ［０］とＹ［０］のメモリ素子には、パルス幅Ｐ１の駆動信号ＸＤ［０］が印加される。パルス幅Ｐ３、Ｐ２、Ｐ１は、制御部１４０からの制御信号Ｓ１によって規定される。
図８は、図７に示す抵抗変化型メモリ素子にパルス幅制御によってビット単位でセット書込みを行うときのパルス波形を示している。時刻ｔ１で、全てのアレイに非選択バイアスが印加される。つまり、全ての行ラインＸ［０］、Ｘ［１］、Ｘ［２］にＧＮＤが印加され、全ての列ラインＹ［０］、Ｙ［１］、Ｙ［２］にＧＮＤが印加される。ここでは、電圧Ｖｓｅｔ＿Ｙ＝ＧＮＤである。
時刻ｔ２で、行ラインＸ［０］、Ｘ［１］、Ｘ［２］および列ラインＹ［０］、Ｙ［１］、Ｙ［２］に書込み禁止電圧Ｖｉｎｈが印加される。書込み禁止電圧Ｖｉｎｈは、セレクタＳＥＬが電流Ｉｃｅｌｌを流すしきい値よりも低い電圧である。従って、書込み禁止電圧Ｖｉｎｈによって可変抵抗素子のセット書込みは行われない。
時刻ｔ３で、パルス幅Ｐ３のセット書込み電圧Ｖｓｅｔ＿Ｘのパルス駆動信号ＸＤ［２］が行ラインＸ［２］に印加され、同時に、パルス幅Ｐ３のセット書込み電圧Ｖｓｅｔ＿Ｙ（ＧＮＤ）のパルス駆動信号ＹＤ［２］が列ラインＹ［０］に印加される。Ｖｓｅｔ＿Ｘは、セレクタＳＥＬのしきい値電圧よりも高い電圧であり、可変抵抗素子にはパルス幅Ｐ３に応じた低抵抗状態が記憶される。パルス幅Ｐ３が立ち下がる時刻ｔ４で、行ラインＸ［２］に書込み禁止電圧Ｖｉｎｈが印加され、列ラインＹ［０］に書込み禁止電圧Ｖｉｎｈが印加される。
時刻ｔ５で、行ラインＸ［１］にパルス幅Ｐ２のセット書込み電圧Ｖｓｅｔ＿Ｘのパルス駆動信号ＸＤ［１］が印加され、同時に列ラインＹ［０］にパルス幅Ｐ２のセット書込み電圧Ｖｓｅｔ＿Ｙ（ＧＮＤ）のパルス駆動信号ＹＤ［１］が印加される。パルス幅Ｐ２が立ち下がる時刻に同期して、行ラインＸ［１］および列ラインＹ［０］に書込み禁止電圧Ｖｉｎｈが印加される。この書込み期間中、座標位置（２，０）のメモリ素子は低抵抗状態にあるため、ディスターブを受ける（図中の破線ＤＴ１で示す期間）。
時刻ｔ６で、行ラインＸ［０］にパルス幅Ｐ１のセット書込み電圧Ｖｓｅｔ＿Ｘのパルス駆動信号ＸＤ［０］が印加され、同時に列ラインＹ［０］にパルス幅Ｐ１のセット書込み電圧Ｖｓｅｔ＿Ｙ（ＧＮＤ）のパルス駆動信号ＹＤ［０］が印加される。パルス幅Ｐ１が立ち下がる時刻に同期して、行ラインＸ［０］および列ラインＹ［０］に書込み禁止電圧Ｖｉｎｈが印加される。この書込み期間中、座標位置（２，０）、（１，０）の各メモリ素子は低抵抗状態にあるため、ディスターブを受ける（図中の破線ＤＴ２、ＤＴ３で示す期間）。
次に、時刻ｔ７で、行ラインＸ［２］にパルス幅Ｐ１のセット書込み電圧Ｖｓｅｔ＿Ｘのパルス駆動信号ＸＤ［２］が印加され、同時に列ラインＹ［１］にパルス幅Ｐ１のセット書込み電圧Ｖｓｅｔ＿Ｙ（ＧＮＤ）のパルス駆動信号ＹＤ［１］が印加される。時刻ｔ８で、行ラインＸ［１］にパルス幅Ｐ３のセット書込み電圧Ｖｓｅｔ＿Ｘのパルス駆動信号ＸＤ［１］が印加され、同時に列ラインＹ［１］にパルス幅Ｐ３のセット書込み電圧Ｖｓｅｔ＿Ｙ（ＧＮＤ）のパルス駆動信号ＹＤ［１］が印加される。この書込みにより、ＤＴ４で示す期間中、座標位置（２，１）のメモリ素子がディスターブされる。時刻ｔ９で、行ラインＸ［１］にパルス幅Ｐ１のセット書込み電圧Ｖｓｅｔ＿Ｘのパルス駆動信号ＸＤ［１］が印加され、同時に列ラインＹ［２］にパルス幅Ｐ１のセット書込み電圧Ｖｓｅｔ＿Ｙ（ＧＮＤ）のパルス駆動信号ＹＤ［２］が印加される。
上記の書込み方法は、メモリ素子毎に書込みが行われるので、書込み時の電流密度は最小であるが、書込み時間はセット書込みのデータパターンに依存する。
一方、本実施例によるセット書込み方法は、図８のメモリ素子毎の書込み方法を改善するものであり、列ラインをＧＮＤの共通電極として列毎に行方向のメモリ素子に同時並列的に書込みを行う。図９に、本実施例のパルス幅制御によるセット書込みを行うときのパルス波形を示す。
時刻ｔ１で、全てのアレイに非選択バイアスが印加される。つまり、全ての行ラインＸ［０］、Ｘ［１］、Ｘ［２］にＧＮＤが印加され、全ての列ラインＹ［０］、Ｙ［１］、Ｙ［２］にＧＮＤが印加される。時刻ｔ２で、行ラインＸ［０］、Ｘ［１］、Ｘ［２］および列ラインＹ［０］、Ｙ［１］、Ｙ［２］に書込み禁止電圧Ｖｉｎｈが印加される。
時刻ｔ３で、行ラインＸ［２］にパルス幅Ｐ３のパルス駆動信号ＸＤ［２］、行ラインＸ［１］にパルス幅Ｐ２のパルス駆動信号ＸＤ［１］、行ラインＸ［０］にパルス幅Ｐ１の
パルス駆動信号ＸＤ［０］が一斉に印加され、かつ列ラインＹ［０］にセット書込み電圧Ｖｓｅｔ＿Ｙ（ＧＮＤ）のパルス駆動信号ＹＤ［０］が印加される。行ラインに印加されるパルス駆動信号ＸＤの各パルス幅Ｐ１、Ｐ２、Ｐ３の立ち上がりエッジは、列ラインに印加されるパルス駆動信号ＹＤの電圧Ｖｓｅｔ＿Ｙの立下りエッジに整合される。また、パルス駆動信号ＹＤのセット書込み電圧Ｖｓｅｔ＿Ｙのパルス幅は、行ラインに印加されるパルス幅の最大値に設定されるか、またはアルゴリズムの最大値に固定される。後者の場合、書込み時間は一定となり、ホストコントローラにとって制御し易い利点がある。ここでは、パルス駆動信号ＹＤのパルス幅をＰ３に設定している。
この書込み中、ＤＴ１、ＤＴ２で示す期間中、座標（１，０）、（０，０）のメモリ素子にディスターブが生じする。しかしながら、ディスターブの期間ＤＴ１は、Ｐ３－Ｐ２であり、期間ＤＴ２は、Ｐ３―Ｐ１である。それ故、図８に示すメモリ素子毎に書込みを行う場合よりもディスターブの時間が低減される。
次の時刻ｔ４で、行ラインＸ［２］にパルス幅Ｐ１のパルス駆動信号ＸＤ［２］、行ラインＸ［１］にパルス幅Ｐ３のパルス駆動信号ＸＤ［１］が印加され、列ラインＹ［１］にパルス幅Ｐ３のセット書込み電圧Ｖｓｅｔ＿Ｙ（ＧＮＤ）のパルス駆動信号ＹＤ［１］が印加される。この書込みにより、ＤＴ３で示す期間中、座標（２，１）のメモリ素子にディスターブが生じるが、ディスターブの期間ＤＴ３は、Ｐ３－Ｐ１であるため、図８のときよりもディスターブが低減され得る。
次の時刻ｔ５で、行ラインＸ［１］にパルス幅Ｐ１のパルス駆動信号ＸＤ［１］が印加され、列ラインＹ［２］にパルス幅Ｐ３のセット書込み電圧Ｖｓｅｔ＿Ｙ（ＧＮＤ）のパルス駆動信号ＹＤ［２］が印加される。この書込みにより、ＤＴ４で示す期間中、座標（１，２）のメモリ素子にディスターブが生じるが、ディスターブの期間ＤＴ４は、Ｐ３－Ｐ１であり、図８のときよりもディスターブが低減され得る。
このように本実施例のセット書込み方法によれば、列単位で複数のメモリ素子に同時に書込みを行うため、メモリ素子毎に書込みを行うときよりも書込み時間を短縮し、かつ非選択のメモリ素子へのディスターブを低減し、メモリ素子の抵抗値の変化をより正確に制御することができる。
上記実施例により書込み方法は、行ラインのセット書込み電圧Ｖｓｅｔ＿Ｘのパルスの立ち上がりエッジが、列ラインのセット書込み電圧Ｖｓｅｔ＿Ｙのパルスの立下りエッジに同期するため、パルス生成回路１２４、１３４の回路構成を簡略化することができる利点がある。しかし、このことは、低抵抗状態（ＬＲＳ）の非選択のメモリ素子がディスターブされることを意味する。
そこで、上記実施例の書込み方法をさらに改善した書込み方法を図１０に示す。この書込み方法では、行ラインのセット書込み電圧Ｖｓｅｔ＿Ｘのパルスの立下りエッジを列ラインのセット書込み電圧Ｖｓｅｔ＿Ｙのパルスの立下りエッジに整合される。
列ラインＹ［０］の書込みを行うとき、時刻ｔ３で、行ラインＸ［２］にパルス幅Ｐ３のセット書込み電圧Ｖｓｅｔ＿Ｘが印加される。ＤＴ１、ＤＴ２で示す期間中、行ラインＸ［１］、Ｘ［０］は書込み禁止電圧Ｖｉｎｈであり、座標位置（１，０）、（０，０）のメモリ素子は高抵抗状態（ＨＲＳ）であるため、これらのメモリ素子へのディスターブは、図９に示す書込み方法よりも低減され得る。列ラインＹ［１］、Ｙ［２］の書込みを行うときも同様に、ＤＴ３、ＤＴ４で示す期間中、非選択のメモリ素子がＨＲＳであるため、非選択のメモリ素子へのディスターブは、図９に示す書込み方法よりも低減され得る。
以上詳細に説明したように、本実施例によれば、低電圧書込み状況の下、非選択のメモリ素子に書込み禁止電圧を印加することでディスターブを電圧差によって抑制することができる。加えて、メモリ素子の抵抗値の変化（書込みレベル）は、パルス幅制御による時間で調整することができ、このようなパルス幅制御による書込みは、クロスバーアレイの制御と両立することができる。また、ディスチャージ側のパルスを列方向に共通に生成し、そのパルス幅を最大固定値に設定した場合、行方向のチャージ側のパルス幅を制御することによって、各実行パルス幅の制御が可能である。本実施例によるセット書込み方法を用いると、シナプスのセット側の抵抗値の微細な変化を容易に実現することができ、シーケンシャルなビット単位の書込み方法と比べて、高速書込みおよびディスターブの低減が実現され得る。
また、本実施例のシナプスアレイ装置は、クロスバーアレイを構成する抵抗変化型メモリ素子がシナプスとして用いられ、シナプスの結合強度の制御がパルス時間によって正確に制御される。電圧降下が予期されるアレイ構造において書込み電力を補償するのは簡単ではないが、パルス持続時間による抵抗値の制御において、アレイにおける電圧降下の補償は、低電圧、低電流なので、無視または最小化することができる。また、シナプスへの適用において、タイムペナルティは一般的なメモリの使用ほど大きくなく、それ故、パルス持続時間の制御による書込み方法は効果的である。
本実施例では、クロスバーアレイをシナプスアレイに適用する例を示したが、これに限らず、本実施例のクロスバーアレイの書込み方法は、他のデバイス（例えば、メモリや演算ロジックなど）に適用することも可能である。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：シナプスアレイ装置
１１０：クロスバーアレイ
１２０：行選択／駆動回路
１２２：行選択回路
１２４：パルス生成回路
１３０：列選択／駆動回路
１３２：列選択回路
１３４：パルス生成回路
１４０：制御部
１５０：入出力部

Claims (11)

  1. バイポーラタイプの抵抗変化型メモリ素子を用いたクロスバーアレイへの書込み方法であって、
    クロスバーアレイの選択された複数の行ラインにパルス幅が異なるように制御された第１の書込み電圧を、それぞれ印加し、選択された列ラインにパルス幅が制御された第２の書込み電圧を印加することで、選択された抵抗変化型メモリ素子の低抵抗状態への書込みを行い、
    第２の書込み電圧のパルス幅は、第１の書込み電圧のパルス幅の最大パルス幅に設定される、書込み方法。
  2. 複数の行ラインに第１の書込み電圧を印加することで複数の抵抗変化型メモリ素子の書込みを同時に行う、請求項１に記載の書込み方法。
  3. 第２の書込み電圧は、列ラインに共通のＧＮＤ電極である、請求項１または２に記載の書込み方法。
  4. 非選択の行ラインおよび非選択の列ラインに書込み禁止電圧を印加する、請求項１または２に記載の書込み方法。
  5. 第１の書込み電圧のパルスの立ち上がりエッジは、第２の書込み電圧のパルスの立下りエッジに整合する、請求項１ないし４いずれか１つに記載の書込み方法。
  6. 複数の行ラインと複数の列ラインとのそれぞれの交差部に抵抗変化型メモリ素子が接続されたクロスバーアレイと、
    クロスバーアレイの行ラインを選択する行選択手段と、
    クロスバーアレイの列ラインを選択する列選択手段と、
    前記行選択手段により選択された行ラインおよび前記列選択手段により選択された列ラインに接続された抵抗変化型メモリ素子に書込みを行う書込み手段とを有し、
    前記書込み手段は、パルス幅が異なるように制御された第１の書込み電圧を複数の行ラインに、それぞれ印加し、パルス幅が制御された第２の書込み電圧を列ラインに印加し、選択された抵抗変化型メモリ素子の低抵抗状態への書込みを行い、
    前記書込み手段は、第２の書込み電圧のパルス幅を、第１の書込み電圧のパルス幅の最大パルス幅に設定する、アレイ装置。
  7. 前記書込み手段は、複数の行ラインに第１の書込み電圧を印加することで、複数の抵抗変化型メモリ素子の書込みを同時に行う、請求項６に記載のアレイ装置。
  8. 前記書込み手段は、非選択の行ラインおよび非選択の列ラインに書込み禁止電圧を印加する、請求項６または７に記載のアレイ装置。
  9. 前記書込み手段は、第１の書込み電圧のパルスの立ち上がりエッジを、第２の書込み電圧のパルスの立下りエッジに整合させる、請求項６ないし８いずれか１つに記載のアレイ装置。
  10. 前記抵抗変化型メモリ素子の各々は、順方向バイアスおよび逆方向バイアスにおいてしきい値を超える電圧が印加されたときに電流を流すことができるセレクタを集積する、請求項６ないし９いずれか１つに記載のアレイ装置。
  11. クロスバーアレイは、シナプスアレイに適用される、請求項６ないし１０いずれか１つに記載のアレイ装置。
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