TW202207225A - 陣列裝置及其寫入方法 - Google Patents

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Abstract

本發明提供一種陣列裝置及其寫入方法，通過脈衝寬度控制可更準確地控制設置寫入時的電阻值的變化。本發明的突觸陣列裝置包括：交叉式陣列，在多個列線與多個行線各自的交叉部連接有可變電阻式記憶元件；列選擇/驅動電路，選擇交叉式陣列的列線並對所選擇的列線施加脈衝信號；行選擇/驅動電路，選擇交叉式陣列的行線並對所選擇的行線施加脈衝信號；以及寫入構件，對連接於所選擇的列線及所選擇的行線的可變電阻式記憶元件進行寫入。對所選擇的列線施加脈衝寬度經控制的第一寫入電壓，並對所選擇的行線施加脈衝寬度經控制的第二寫入電壓，來進行可變電阻式記憶元件的設置寫入。

Description

陣列裝置及其寫入方法
本發明涉及一種使用可變電阻式記憶元件的交叉式陣列裝置，尤其涉及一種可用於神經元網路（neuron network）的突觸陣列裝置的寫入。
人工類神經網路（artificial neural network）在圖案識別等識別分類技術中作為軟體的演算法而被引入，其已成為通過高集成的數位互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）技術進行安裝的必要技術。通過數位技術安裝的類神經網路在功率、規模的方面逐漸達到極限。另一方面，最近幾年進行將電阻元件用作突觸的類神經網路的研究及開發。
類神經網路中的學習、亦即將突觸的結合強度設定為適當的值主要通過反向傳播演算法（back propagation algorithm，BPA）來進行。BPA的最重要的部分是在學習期間如何對突觸的強度進行微調整。在突觸的強度的調整為非線性的及陡坡度的情況下，BPA難以收斂。
就集成度的觀點而言，在交叉式結構中使用了可變電阻元件的突觸陣列（synapse array）為最優選的結構。特別理想的是使用與CMOS工藝具有高親和性的氧化鉿等金屬過渡氧化物作為可變電阻元件。圖1中示出使用了可變電阻元件的交叉式陣列的一例。交叉式陣列包括在列方向上延伸存在的多個列線10、以與所述列線10正交的方式在行方向上延伸存在的多個行線20、以及連接於各列線10與行線20之間的交叉部的可變電阻式記憶元件30。可變電阻式記憶元件30通過施加電壓或電流來儲存不同的電阻狀態。
向可變電阻式記憶元件的寫入速度、即電阻變化的電壓依存性是氧化鉿等金屬過渡氧化物中所特有的。設置側的電阻變化的電壓依存性與重置側相比非常大，因此，在一個可變電阻式儲存單元中儲存多位元的電阻狀態的多級單元（Multi level cell，MLC）的控制性並不優異。這意味著在學習過程期間難以進行BPA。然而，若使用適當低的寫入功率，則可通過脈衝寬度控制來使設置寫入的電阻值的變化更緩和。
圖2A是表示包含氧化鉿的可變電阻式記憶元件的設置特性的圖，且縱軸為電導，橫軸為寫入電壓施加的脈衝數。示出了使設置寫入的脈衝電壓變化為Vp=0.7 V、Vp=0.8 V、Vp=0.9 V、Vp=1.0 V時的電導。可知脈衝電壓越大，則電導越大。此處應注意的是，當Vp=1.0 V時，電阻值在僅300 mV的範圍內的電壓下急劇變化。
圖2B中上方的圖表示出了將脈衝電壓固定為Vp=0.9、使脈衝施加時間變化為tp=10 us、tp=100 us、tp=1 ms時的電導。下方的圖表示出了某脈衝次數時的電導與脈衝寬度（施加時間）的關係。根據這些圖表可知，脈衝寬度越長，則電導越大。如此，若將脈衝電壓設定得低並適當地控制脈衝寬度，則可實現設置寫入的電阻值的微調整。
本發明的目的在於提供一種可變電阻式交叉式陣列裝置，其通過脈衝寬度控制可更準確地控制設置寫入時的電阻值的變化。
本發明的寫入方法是向使用了雙極型的可變電阻式記憶元件的交叉式陣列進行寫入的方法，其對交叉式陣列的所選擇的列線施加脈衝寬度經控制的第一寫入電壓，並對所選擇的行線施加脈衝寬度經控制的第二寫入電壓，由此向所選擇的可變電阻式記憶元件進行寫入。
本發明的陣列裝置包括：交叉式陣列，在多個列線與多個行線各自的交叉部連接有可變電阻式記憶元件；列選擇構件，選擇交叉式陣列的列線；行選擇構件，選擇交叉式陣列的行線；以及寫入構件，對連接於由所述列選擇構件選擇的列線及由所述行選擇構件選擇的行線的可變電阻式記憶元件進行寫入，所述寫入構件將脈衝寬度經控制的第一寫入電壓施加至列線，將脈衝寬度經控制的第二寫入電壓施加至行線，從而向所選擇的可變電阻式記憶元件進行寫入。
根據本發明，由於使用脈衝寬度經控制的電壓來進行向可變電阻式記憶元件的寫入，故可高精度地控制可變電阻式記憶元件的電阻值的變化。
參照附圖對本發明的實施形態進行詳細說明。在本發明的某實施方式中，交叉式陣列被用作用於構成類神經網路的突觸陣列裝置。交叉式陣列在矩陣的交叉部包括作為憶阻器（memristor）的可變電阻式記憶元件，可變電阻式記憶元件為雙極型，可通過施加極性不同的電流或電壓來儲存不同的電導狀態（高電阻狀態與低電阻狀態）。可變電阻式記憶元件構成突觸，交叉式陣列構成突觸陣列裝置。突觸陣列裝置被組入電腦裝置或電腦系統中，負責由微處理器或中央處理器（central processing unit，CPU）等進行的資料處理或運算處理的至少一部分。在本發明的其他實施方式中，交叉式陣列被用作用於構成人工智慧（artificial intelligence，AI）硬體的乘積累加運算處理裝置。在以下的實施例中，說明將交叉式陣列應用於類神經網路的突觸陣列裝置的例示。
圖3是表示本發明實施例的突觸陣列裝置的結構例的框圖。本實施例的突觸陣列裝置100包括具有可變電阻式記憶元件的交叉式陣列110、列選擇/驅動電路120、行選擇/驅動電路130、控制部140及輸入/輸出（input/output，I/O）部150。突觸陣列裝置100例如安裝於AI晶片或半導體積體電路中。
交叉式陣列110包括在列方向上延伸存在的多個列線（例如，X線）、在行方向上延伸存在的多個行線（例如，Y線）、以及連接於列線與行線之間的交叉部的可變電阻式記憶元件。可變電阻式記憶元件例如包含氧化鉿（HfOx）或氧化鉭（TaOx）等金屬過渡氧化物。在一實施方式中，各個可變電阻式記憶元件與二極體這樣的選擇器（selector）整合。但並非必須進列選擇器的整合。
圖4的（A）是可變電阻式記憶元件的示意性剖面圖。可變電阻式記憶元件MC在上部電極TE與下部電極BE之間包括包含金屬過渡氧化物的電阻切換層RS，進而在上部電極TE上形成選擇器SEL。下部電極BE經由通孔112而與下部導電層114電連接，選擇器SEL經由通孔112而與上部導電層116連接。
圖4的（B）是表示選擇器SEL的I-V特性的圖表。橫軸為上部導電層116與下部導電層112之間的偏壓電壓Vtb（Vtb=上部電極電壓Vte-下部電極電壓Vbe），縱軸是流經選擇器SEL的電流Icell。選擇器SEL是具有如下特性的雙向二極體：當正向偏壓成為一定以上時，正向地流動電流，另外，當反向偏壓成為一定以上時，反向地流動電流。Vinh是在進行設置寫入時對非選擇的可變電阻式記憶元件的列線及行線施加的寫入禁止電壓或寫入保護電壓，Vinh2是在進行重設寫入時對非選擇的可變電阻式記憶元件的列線及行線施加的寫入禁止電壓或寫入保護電壓。寫入禁止電壓Vinh、寫入禁止電壓Vinh2是比電流流經選擇器SEL時的閾值電壓小的電壓。
此外，交叉式陣列110的列線及行線的數量、形狀、導電性材料等為任意的。另外，交叉式陣列110也可為在垂直方向上層疊多個的交叉式陣列的三維結構。
列選擇/驅動電路120基於來自控制部140的列選擇信號或控制信號等選擇交叉式陣列110的列線，並對所選擇的列線施加寫入電壓或讀出電壓，或者對非選擇的列線施加寫入禁止電壓等。如後所述（參照圖6的（A）），列選擇/驅動電路120包括列選擇電路122及脈衝生成電路124。
行選擇/驅動電路130基於來自控制部140的行選擇信號或控制信號等選擇交叉式陣列110的行線，並對所選擇的行線施加寫入電壓或讀出電壓，或者對非選擇的行線施加寫入禁止電壓等。如後所述（參照圖6的（B）），行選擇/驅動電路130包括行選擇電路132及脈衝生成電路134。
控制部140由硬體和/或軟體構成，並對讀出動作、寫入動作或其他運算（例如，矩陣的乘積累加運算等）進行控制。在一實施方式中，控制部140包括具有唯讀記憶體/隨機存取記憶體（read-only memory/random access memory，ROM/RAM）的微控制器、微處理器或狀態機（state machine）等，並例如通過執行ROM/RAM中所保存的軟體來對讀出動作或寫入動作進行控制。另外，控制部140可包括感測電路，當進行讀出動作時，所述感測電路感測由列選擇/驅動電路120或行選擇/驅動電路130選擇的列或行的電壓或電流。
輸入/輸出部150例如經由內部資料匯流排而與控制部140連接，並向控制部140提供自外部接收的資料，或者將自控制部140接收的資料輸出至外部。控制部140可自輸入/輸出部150獲得用於向可變電阻式記憶元件MC進行寫入的資料。
圖5是表示列選擇/驅動電路120中所含的列選擇電路122及行選擇/驅動電路130中所含的行選擇電路132的結構的圖。此處，作為交叉式陣列110的一部分而例示3列×3行的陣列，另外，將列方向設為X方向，將行方向設為Y方向。列選擇電路122針對每個列線而包括：輸入由脈衝生成電路126生成的脈衝驅動信號XD[n]的CMOS通路電晶體、輸入列選擇信號XS[n]的反相器、以及在閘極被施加列選擇信號XSB[n]的NMOS電晶體。當列選擇信號XS[n]為H電平時，CMOS通路電晶體導通，脈衝驅動信號XD[n]被施加至列線X[n]，NMOS電晶體關斷。當列選擇信號XS[n]為L電平時，CMOS通路電晶體關斷，NMOS電晶體導通，列線X[n]被連接於GND電平。
行選擇電路132針對每個行線而包括：輸入由脈衝生成電路136生成的脈衝驅動信號YD[n]的CMOS通路電晶體、輸入行選擇信號YS[n]的反相器、以及在閘極被施加行選擇信號YSB[n]的NMOS電晶體。當行選擇信號YS[n]為H電平時，CMOS通路電晶體導通，脈衝驅動信號YD[n]被施加至行線Y[n]，NMOS電晶體關斷。當行選擇信號YS[n]為L電平時，CMOS通路電晶體關斷，NMOS電晶體導通，行線Y[n]被連接於GND電平。
圖6的（A）是表示列選擇/驅動電路120的內部結構的框圖。脈衝生成電路124基於來自控制部140的控制信號S1，生成脈衝寬度經控制的矩形的脈衝驅動信號XD[n]。在進行設置寫入時，脈衝生成電路124生成用於施加至作為設置寫入的對象的可變電阻式記憶元件（所選擇的可變電阻式記憶元件）的設置電壓Vset_X的脈衝驅動信號XD，並生成用於施加至非選擇的可變電阻式記憶元件的寫入禁止電壓Vinh的脈衝驅動信號XD。在進行重置寫入時，脈衝生成電路124生成用於施加至所選擇的可變電阻式記憶元件的重置電壓Vrst_X的脈衝驅動信號XD，並生成用於施加至非選擇的可變電阻式記憶元件的寫入禁止電壓Vinh2的脈衝驅動信號XD。脈衝生成電路124基於控制部140的控制信號S1，對設置電壓Vset_X、重置電壓Vrst_X、寫入禁止電壓Vinh、寫入禁止電壓Vinh2的脈衝驅動信號XD的脈衝寬度進行控制。
圖6的（B）是表示行選擇/驅動電路130的內部結構的框圖。脈衝生成電路134基於來自控制部140的控制信號S2，生成脈衝寬度經控制的矩形的脈衝驅動信號YD[n]。在進行設置寫入時，脈衝生成電路134生成用於施加至作為設置寫入的對象的可變電阻式記憶元件（所選擇的可變電阻式記憶元件）的設置電壓Vset_Y的脈衝驅動信號YD，並生成用於施加至非選擇的可變電阻式記憶元件的寫入禁止電壓Vinh的脈衝驅動信號YD。在進行重置寫入時，脈衝生成電路134生成用於施加至所選擇的可變電阻式記憶元件的重置電壓Vrst_Y的脈衝驅動信號YD，並生成用於施加至非選擇的可變電阻式記憶元件的寫入禁止電壓Vinh2的脈衝驅動信號YD。脈衝生成電路134基於控制部140的控制信號S2，對設置電壓Vset_Y、重置電壓Vrst_Y、寫入禁止電壓Vinh、寫入禁止電壓Vinh2的脈衝驅動信號YD的脈衝寬度進行控制。
接著，對本實施例的突觸陣列裝置100的設置寫入動作進行說明。圖7示出交叉式陣列110的一部分（3列×3行），且設為對斜線表示的可變電阻式記憶元件進行設置寫入。作為設置寫入的物件的可變電阻式記憶元件的座標位置與脈衝寬度的關係如下。 XY（座標位置）：P（脈衝寬度）=（2，0）：3、（1，0）：2、（0，0）：1、（2，1）：1、（1，1）：3、（1，2）：1 例如，對X[2]及Y[0]的記憶元件施加脈衝寬度P3的驅動信號XD[2]，對X[1]及Y[0]的記憶元件施加脈衝寬度P2的驅動信號XD[1]，對X[0]及Y[0]的記憶元件施加脈衝寬度P1的驅動信號XD[0]。脈衝寬度P3、脈衝寬度P2、脈衝寬度P1由來自控制部140的控制信號S1規定。
圖8示出了通過脈衝寬度控制且以位元為單位對圖7所示的可變電阻式記憶元件進行設置寫入時的脈衝波形。在時刻t1，對全部的陣列施加非選擇偏壓。即，對全部的列線X[0]、列線X[1]、列線X[2]施加GND，且對全部的行線Y[0]、行線Y[1]、行線Y[2]施加GND。此處，電壓Vset_Y=GND。
在時刻t2，對列線X[0]、列線X[1]、列線X[2]及行線Y[0]、行線Y[1]、行線Y[2]施加寫入禁止電壓Vinh。寫入禁止電壓Vinh是比選擇器SEL中流動電流Icell時的閾值低的電壓。因此，不會通過寫入禁止電壓Vinh進行可變電阻元件的設置寫入。
在時刻t3，將脈衝寬度P3的設置寫入電壓Vset_X的脈衝驅動信號XD[2]施加至列線X[2]，同時，將脈衝寬度P3的設置寫入電壓Vset_Y（GND）的脈衝驅動信號YD[2]施加至行線Y[0]。Vset_X是比選擇器SEL的閾值電壓高的電壓，在可變電阻元件中儲存有與脈衝寬度P3對應的低電阻狀態。在脈衝寬度P3下降的時刻t4，對列線X[2]施加寫入禁止電壓Vinh，並對行線Y[0]施加寫入禁止電壓Vinh。
在時刻t5，對列線X[1]施加脈衝寬度P2的設置寫入電壓Vset_X的脈衝驅動信號XD[1]，同時對行線Y[0]施加脈衝寬度P2的設置寫入電壓Vset_Y（GND）的脈衝驅動信號YD[1]。與脈衝寬度P2下降的時刻同步地對列線X[1]及行線Y[0]施加寫入禁止電壓Vinh。在此寫入期間中，座標位置（2，0）的記憶元件處於低電阻狀態，因此會受到干擾（圖中的虛線DT1所表示的期間）。
在時刻t6，對列線X[0]施加脈衝寬度P1的設置寫入電壓Vset_X的脈衝驅動信號XD[0]，同時對行線Y[0]施加脈衝寬度P1的設置寫入電壓Vset_Y（GND）的脈衝驅動信號YD[0]。與脈衝寬度P1下降的時刻同步地對列線X[0]及行線Y[0]施加寫入禁止電壓Vinh。在此寫入期間中，座標位置（2，0）、座標位置（1，0）的各記憶元件處於低電阻狀態，因此會受到干擾（圖中的虛線DT1、虛線DT3所表示的期間）。
接著，在時刻t7，對列線X[2]施加脈衝寬度P1的設置寫入電壓Vset_X的脈衝驅動信號XD[2]，同時對行線Y[1]施加脈衝寬度P1的設置寫入電壓Vset_Y（GND）的脈衝驅動信號YD[1]。在時刻t8，對列線X[1]施加脈衝寬度P3的設置寫入電壓Vset_X的脈衝驅動信號XD[1]，同時對行線Y[1]施加脈衝寬度P3的設置寫入電壓Vset_Y（GND）的脈衝驅動信號YD[1]。通過此寫入，在DT4所表示的期間中，座標位置（2，1）的記憶元件被干擾。在時刻t9，對列線X[1]施加脈衝寬度P1的設置寫入電壓Vset_X的脈衝驅動信號XD[1]，同時對行線Y[2]施加脈衝寬度P1的設置寫入電壓Vset_Y（GND）的脈衝驅動信號YD[2]。
所述寫入方法是按照每個記憶元件進行寫入，因此寫入時的電流密度最小，但寫入時間依存於設置寫入的資料模式。
另一方面，由本實施例提供的設置寫入方法對圖8的按照每個記憶元件的寫入方法進行了改善，且是將行線作為GND的共用電極，按照每個列對列方向的記憶元件同時並行地進行寫入。圖9中表示基於本實施例的脈衝寬度控制進行設置寫入時的脈衝波形。
在時刻t1，對全部的陣列施加非選擇偏壓。即，對全部的列線X[0]、列線X[1]、列線X[2]施加GND，且對全部的行線Y[0]、行線Y[1]、行線Y[2]施加GND。在時刻t2，對列線X[0]、列線X[1]、列線X[2]及行線Y[0]、行線Y[1]、行線Y[2]施加寫入禁止電壓Vinh。
在時刻t3，一同對列線X[2]施加脈衝寬度P3的脈衝驅動信號XD[2]，對列線X[1]施加脈衝寬度P2的脈衝驅動信號XD[1]，對列線X[0]施加脈衝寬度P1的脈衝驅動信號XD[0]，且對行線Y[0]施加設置寫入電壓Vset_Y（GND）的脈衝驅動信號YD[0]。對列線施加的脈衝驅動信號XD的各脈衝寬度P1、脈衝寬度P2、脈衝寬度P3的上升沿與對行線施加的脈衝驅動信號YD的電壓Vset_Y的下降沿對齊。另外，脈衝驅動信號YD的設置寫入電壓Vset_Y的脈衝寬度被設定為對列線施加的脈衝寬度的最大值、或者固定為演算法的最大值。在後者的情況下，寫入時間成為一定的，對於主機控制器（host controller）而言具有容易控制的優點。此處，將脈衝驅動信號YD的脈衝寬度設定為P3。
此寫入過程中，在DT1、DT2所表示的期間中，對座標（1，0）、座標（0，0）的記憶元件產生干擾。然而，干擾的期間DT1為P3-P2，期間DT2為P3-P1。因此，與圖8所示的按照每個記憶元件進行寫入的情況相比，干擾的時間減少。
在下一個時刻t4，對列線X[2]施加脈衝寬度P1的脈衝驅動信號XD[2]，對列線X[1]施加脈衝寬度P3的脈衝驅動信號XD[1]，且對行線Y[1]施加脈衝寬度P3的設置寫入電壓Vset_Y（GND）的脈衝驅動信號YD[1]。通過此寫入，在DT3所表示的期間中，對座標（2，1）的記憶元件產生干擾，但干擾的期間DT3為P3-P1，因此與圖8的情況相比可減少干擾。
在下一個時刻t5，對列線X[1]施加脈衝寬度P1的脈衝驅動信號XD[1]，對行線Y[2]施加脈衝寬度P3的設置寫入電壓Vset_Y（GND）的脈衝驅動信號YD[2]。通過此寫入，在DT4所表示的期間中，對座標（1，2）的記憶元件產生干擾，但干擾的期間DT4為P3-P1，因此與圖8的情況相比可減少干擾。
如此，根據本實施例的設置寫入方法，以行為單位同時對多個記憶元件進行寫入，因此與按照每個記憶元件進行寫入的情況相比，可縮短寫入時間，且可減少對非選擇的記憶元件的干擾，可更準確地控制記憶元件的電阻值的變化。
根據所述實施例，寫入方法使列線的設置寫入電壓Vset_X的脈衝的上升沿與行線的設置寫入電壓Vset_Y的脈衝的下降沿同步，因此具有可簡化脈衝生成電路124、脈衝生成電路134的電路結構的優點。但此情況意味著低電阻狀態（LRS）的非選擇的記憶元件會被干擾。
在圖10中示出對所述實施例的寫入方法進一步進行了改善的寫入方法，使列線的設置寫入電壓Vset_X的脈衝的下降沿與行線的設置寫入電壓Vset_Y的脈衝的上升沿對齊。脈衝寬度P3的下降沿與脈衝寬度P2、P1的下降沿對齊。
當進行行線Y[0]的寫入時，在時刻t3，對列線X[2]施加脈衝寬度P3的設置寫入電壓Vset_X。在DT1、DT2所表示的期間中，列線X[1]、列線X[0]為寫入禁止電壓Vinh，且座標位置（1，0）、座標位置（0，0）的記憶元件為高電阻狀態（HRS），因此與圖9所示的寫入方法相比，可減少對所述記憶元件的干擾。同樣地，當進行行線Y[1]、行線Y[2]的寫入時，在DT3、DT4所表示的期間中非選擇的記憶元件為HRS，因此與圖9所示的寫入方法相比，可減少對非選擇的記憶元件的干擾。
如以上所詳細說明，根據本實施例，在低電壓寫入狀況下，對非選擇的記憶元件施加寫入禁止電壓，由此可利用電壓差來抑制干擾。除此之外，還可利用基於脈衝寬度控制的時間來調整記憶元件的電阻值的變化（寫入電平），此種基於脈衝寬度控制的寫入可與交叉式陣列的控制並存。另外，當在行方向共同生成放電側的脈衝、並將其脈衝寬度設定為最大固定值時，通過對列方向的充電側的脈衝寬度進行控制，可實現對各執行脈衝寬度的控制。若使用由本實施例提供的設置寫入方法，則可容易地實現突觸的設置側的電阻值的細微變化，與順序的以位元為單位的寫入方法相比，可實現高速寫入及干擾的減少。
另外，在本實施例的突觸陣列裝置中，將構成交叉式陣列的可變電阻式記憶元件用作突觸，關於突觸的結合強度的控制，利用脈衝時間準確地進行控制。在預期有電壓降的陣列結構中補償寫入功率並不簡單，但在通過脈衝持續時間進行的電阻值的控制中，陣列中電壓降的補償為低電壓、低電流，故可忽略或最小化。另外，在應用于突觸時，時間損失（time penalty）並不像使用一般的記憶體時那樣大，因此，基於脈衝持續時間的控制的寫入方法是有效的。
在本實施例中，示出將交叉式陣列應用於突觸陣列的例子，但並不限於此，本實施例的交叉式陣列的寫入方法也可應用於其他器件（例如，記憶體、運算邏輯等）。
對本發明的優選實施形態進行了詳述，但本發明並不限定於特定的實施形態，而是可在權利要求書所記載的本發明的主旨的範圍內進行各種變形、變更。
10:列線 20:行線 30:可變電阻式記憶元件 100:突觸陣列裝置 110:交叉式陣列 112:通孔 114:下部導電層 116:上部導電層 120:列選擇/驅動電路 122:列選擇電路 124、126:脈衝生成電路 130:行選擇/驅動電路 132:行選擇電路 134、136:脈衝生成電路 140:控制部 150:輸入/輸出部 BE:下部電極 DT1、DT2、DT3、DT4:期間 Icell:電流 MC:可變電阻式記憶元件 P1、P2、P3:脈衝寬度 RS:電阻切換層 S1、S2:控制信號 SEL:選擇器 t1、t2、t3、t4、t5、t6、t7、t8、t9:時刻 TE:上部電極 tp:脈衝施加時間 Vbe:下部電極電壓 Vinh、Vinh2:寫入禁止電壓/寫入保護電壓 Vp:脈衝電壓 Vset_X、Vset_Y:設置電壓 Vtb:偏壓電壓 Vte:上部電極電壓 X[0]、X[1]、X[2]、X[n]:列線 XD[0]、XD[1]、XD[2]、XD[n]、YD[0]、YD[1]、YD[2]、YD[n]:脈衝驅動信號 XS[0]、XS[1]、XS[2]、XSB[0]、XSB[1]、XSB[2]、XS[n]:列選擇信號 Y[0]、Y[1]、Y[2]、Y[n]:行線 YS[0]、YS[1]、YS[2]、YSB[0]、YSB[1]、YSB[2]、YS[n]:行選擇信號
圖1是表示交叉式陣列的結構例的圖。 圖2A是表示HfOx的設置寫入特性的圖表。 圖2B是表示HfOx的設置寫入特性的圖表。 圖3是表示本發明實施例的突觸陣列裝置的一例的框圖。 圖4的（A）表示本實施例的可變電阻式記憶元件的結構。 圖4的（B）是表示選擇器的I-V特性的圖表。 圖5是表示本發明實施例的列選擇/驅動電路及行選擇/驅動電路的列選擇電路及行選擇電路的圖。 圖6的（A）是表示本實施例的列選擇/驅動電路的內部結構的框圖，圖6的（B）是表示行選擇/驅動電路的內部結構的框圖。 圖7是例示在交叉式陣列中受到設置寫入的可變電阻式記憶元件的圖。 圖8是表示當以位元為單位且順序地進行設置寫入時施加的脈衝波形的圖。 圖9是表示根據本發明的實施例，當以行為單位且同時並行地進行設置寫入時施加的脈衝波形的圖。 圖10是表示根據本發明的另一實施例，當以行為單位且同時並行地進行設置寫入時施加的脈衝波形的圖。
110:交叉式陣列
122:列選擇電路
132:行選擇電路
MC:可變電阻式記憶元件
X[0]、X[1]、X[2]:列線
XD[0]、XD[1]、XD[2]、YD[0]、YD[1]、YD[2]:脈衝驅動信號
XS[0]、XS[1]、XS[2]、XSB[0]、XSB[1]、XSB[2]:列選擇信號
Y[0]、Y[1]、Y[2]:行線
YS[0]、YS[1]、YS[2]、YSB[0]、YSB[1]、YSB[2]:行選擇信號

Claims (14)

  1. 一種寫入方法，向使用了雙極型的可變電阻式記憶元件的交叉式陣列進行寫入，其特徵在於， 所述寫入方法對交叉式陣列的所選擇的列線施加脈衝寬度經控制的第一寫入電壓，並對所選擇的行線施加脈衝寬度經控制的第二寫入電壓，由此向所選擇的可變電阻式記憶元件進行寫入。
  2. 如請求項1所述的寫入方法，其中，通過對多個列線施加第一寫入電壓，而同時進行多個可變電阻式記憶元件的寫入。
  3. 如請求項1所述的寫入方法，其中，第二寫入電壓是在行線中共用的接地電極。
  4. 如請求項1所述的寫入方法，其中，對非選擇的列線及非選擇的行線施加寫入禁止電壓。
  5. 如請求項1所述的寫入方法，其中，第二寫入電壓的脈衝寬度設定為第一寫入電壓的脈衝寬度的最大脈衝寬度。
  6. 如請求項1所述的寫入方法，其中，第一寫入電壓的脈衝的上升沿與第二寫入電壓的脈衝的下降沿對齊。
  7. 如請求項1所述的寫入方法，其中，第一寫入電壓的脈衝的下降沿與第二寫入電壓的脈衝的上升沿對齊。
  8. 一種陣列裝置，其特徵在於包括： 交叉式陣列，在多個列線與多個行線各自的交叉部連接有可變電阻式記憶元件； 列選擇構件，選擇交叉式陣列的列線； 行選擇構件，選擇交叉式陣列的行線；以及 寫入構件，對連接於由所述列選擇構件選擇的列線及由所述行選擇構件選擇的行線的可變電阻式記憶元件進行寫入， 所述寫入構件將脈衝寬度經控制的第一寫入電壓施加至列線，並將脈衝寬度經控制的第二寫入電壓施加至行線，從而向所選擇的可變電阻式記憶元件進行寫入。
  9. 如請求項8所述的陣列裝置，其中，所述寫入構件通過對多個列線施加第一寫入電壓，而同時進行多個可變電阻式記憶元件的寫入。
  10. 如請求項8所述的陣列裝置，其中，所述寫入構件將第二寫入電壓的脈衝寬度設定為第一寫入電壓的脈衝寬度的最大脈衝寬度。
  11. 如請求項8所述的陣列裝置，其中，所述寫入構件使第一寫入電壓的脈衝的上升沿與第二寫入電壓的脈衝的下降沿對齊。
  12. 如請求項8所述的陣列裝置，其中，所述寫入構件使第一寫入電壓的脈衝的下降沿與第二寫入電壓的脈衝的上升沿對齊。
  13. 如請求項8所述的陣列裝置，其中，各個所述可變電阻式記憶元件與選擇器整合，所述選擇器在正向偏壓及反向偏壓中施加有超過閾值的電壓時流動電流。
  14. 如請求項8所述的陣列裝置，其中，交叉式陣列應用於突觸陣列。
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