KR102560900B1 - 어레이 장치 및 그 기입 방법 - Google Patents

어레이 장치 및 그 기입 방법 Download PDF

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Abstract

펄스폭 제어에 의해 세트 기입 시의 저항값의 변화를 보다 정확하게 제어할 수 있는 어레이 장치 및 그 기입 방법을 제공하는 것을 과제로 한다.
본 발명의 시냅스 어레이 장치는, 복수의 행 라인과 복수의 열 라인과의 각각의 교차부에 저항 변화형 메모리 소자가 접속된 크로스바 어레이와, 크로스바 어레이의 행 라인을 선택하고 선택한 행 라인에 펄스 신호를 인가하는 행 선택/구동 회로와, 크로스바 어레이의 열 라인을 선택하고 선택한 열 라인에 펄스 신호를 인가하는 열 선택/구동 회로와, 선택된 행 라인 및 선택된 열 라인에 접속된 저항 변화형 메모리 소자에 기입를 실시하는 기입 수단을 가진다. 선택된 행 라인에 펄스폭이 제어된 제1 기입 전압이 인가되고, 선택된 열 라인에 펄스폭이 제어된 제2 기입 전압이 인가되어, 저항 변화형 메모리 소자의 세트 기입가 실시되는 것을 해결수단으로 한다.

Description

어레이 장치 및 그 기입 방법{ARRAY DEVICE AND WRITING METHOD THEREOF}
본 발명은, 저항 변화형 메모리 소자를 이용한 크로스바 어레이 장치에 관한 것으로, 특히, 뉴런 네트워크에 이용 가능한 시냅스 어레이 장치의 기입(write)에 관한 것이다.
인공 뉴럴 네트워크는, 패턴 인식 등의 인식 분류 기술에 있어서 소프트웨어의 알고리즘으로서 받아들여지고, 이는, 고집적의 디지털 CMOS 기술로 구현되는, 필수적인 기술이 되고 있다. 디지털 기술로 구현된 뉴럴 네트워크는, 전력·규모의 점에서 한계에 도달하고 있다. 한편, 최근 수 년, 저항 소자를 시냅스로서 이용한 뉴럴 네트워크의 연구·개발이 실시된다.
뉴럴 네트워크에서의 학습, 즉, 시냅스의 결합 강도를 적절한 값으로 설정하는 것은, 주로, 역전파 알고리즘(Back-Propagation Algorithm)(BPA)에 의해 행해진다. BPA의 가장 중요한 부분은, 학습 동안, 시냅스의 강도를 어떻게 미세조정할 것인가이다. 시냅스 강도의 조정이 비선형 및 급경사인 경우, BPA의 수렴(集束)은 곤란해진다.
크로스바 구조에 가변 저항 소자를 이용한 시냅스 어레이는, 집적도의 관점에서 가장 바람직한 구성이다. 특히, CMOS 프로세스와 높은 친화성을 가지는 산화하프늄 등의 금속 천이 산화물을 가변 저항 소자로서 이용하는 것이 바람직하다. 도 1에, 가변 저항 소자를 이용한 크로스바 어레이의 일례를 나타낸다. 크로스바 어레이는, 행방향으로 연재하는 복수의 행 라인(10)과, 이와 직교하도록 열방향으로 연재하는 복수의 열 라인(20)과, 각 행 라인(10)과 열 라인(20)과의 교차부에 접속된 저항 변화형 메모리 소자(30)를 포함해 구성된다. 저항 변화형 메모리 소자(30)는, 전압 또는 전류를 가함으로써 상이한 저항 상태를 기억한다.
저항 변화형 메모리 소자에의 기입 속도, 즉, 저항 변화의 전압 의존은, 산화하프늄 등의 금속 천이 산화물에 있어서 특유하다. 세트측 저항 변화의 전압 의존은, 리셋측 보다 매우 크고, 그러므로, 1개의 저항 변화형 메모리 셀에 다 비트의 저항 상태를 기억하는 MLC(Multi level cell)의 제어성은 우수하지 않다. 이 점은, 학습 프로세스 동안, BPA를 실시하는 것을 어렵게 하는 것을 의미한다. 그렇지만, 적절한 낮은 기입 전력을 이용하면, 펄스폭 제어에 의해 세트 기입의 저항값 변화를 보다 완만하게 할 수 있다.
도 2a는, 산화하프늄으로부터 구성된 저항 변화형 메모리 소자의 세트 특성을 나타내는 도이며, 세로축은 컨덕턴스, 가로축은 기입 전압의 인가하는 펄스 수이다. 세트 기입의 펄스 전압을, Vp=0.7V, Vp=0.8V, Vp=0.9V, Vp=1.0V로 변화시켰을 때의 컨덕턴스가 나타나고 있다. 펄스 전압이 클수록, 컨덕턴스가 커지는 것을 알 수 있다. 여기서 주목해야 할 것은, Vp=1.0V일 때, 불과 300mV의 범위 내의 전압에서 저항값이 급격하게 변화하는 것이다.
도 2b의 상방의 그래프는, 펄스 전압을 Vp=0.9에 고정하고, 펄스 인가 시간을, tp=10us, tp=100us, tp=1ms로 변화시켰을 때의 컨덕턴스를 나타내고 있다. 하방의 그래프는, 어느 펄스 횟수일 때의 컨덕턴스와 펄스폭(인가 시간)과의 관계를 나타내고 있다. 이들 그래프로부터, 펄스폭이 길수록, 컨덕턴스가 커지는 것을 알 수 있다. 이와 같이, 펄스 전압을 낮게 설정해 펄스폭을 적절히 제어하면, 세트 기입의 저항값의 미세조정이 가능하다.
본 발명은, 펄스폭 제어에 의해 세트 기입 시의 저항값 변화를 보다 정확하게 제어할 수 있는 저항 변화형 크로스바 어레이 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 기입 방법은, 바이폴라 타입의 저항 변화형 메모리 소자를 이용한 크로스바 어레이에 대한 것이며, 크로스바 어레이의 선택된 행 라인에 펄스폭이 제어된 제1 기입 전압을 인가하고, 선택된 열 라인에 펄스폭이 제어된 제2 기입 전압을 인가함으로써, 선택된 저항 변화형 메모리 소자에의 기입(Write)를 실시한다.
본 발명에 따른 어레이 장치는, 복수의 행 라인과 복수의 열 라인과의 각각의 교차부에 저항 변화형 메모리 소자가 접속된 크로스바 어레이와, 크로스바 어레이의 행 라인을 선택하는 행 선택 수단과, 크로스바 어레이의 열 라인을 선택하는 열 선택 수단과, 상기 행 선택 수단에 의해 선택된 행 라인 및 상기 열 선택 수단에 의해 선택된 열 라인에 접속된 저항 변화형 메모리 소자에 기입를 실시하는 기입 수단을 가지고, 상기 기입 수단은, 펄스폭이 제어된 제1 기입 전압을 행 라인에 인가하고, 펄스폭이 제어된 제2 기입 전압을 열 라인에 인가하여, 선택된 저항 변화형 메모리 소자에의 기입를 실시한다.
본 발명에 의하면, 펄스폭이 제어된 전압을 이용해 저항 변화형 메모리 소자에의 기입를 실시하도록 했으므로, 저항 변화형 메모리 소자의 저항값의 변화를 고정밀도로 제어할 수 있다.
[도 1] 도 1은, 크로스바 어레이의 구성 예를 나타내는 도이다.
[도 2a] 도 2a는, HfOx의 세트 기입 특성을 나타내는 그래프이다.
[도 2b] 도 2b는, HfOx의 세트 기입 특성을 나타내는 그래프이다.
[도 3] 도 3은, 본 발명의 실시예에 따른 시냅스 어레이 장치의 일례를 나타내는 블록도이다.
[도 4] 도 4의 (A)는, 본 실시예에 따른 저항 변화형 메모리 소자의 구성을 나타내고, 도 4의 (B)는, 셀렉터(selector)의 I－V특성을 나타내는 그래프이다.
[도 5] 도 5는, 본 발명의 실시예에 따른 행 선택/구동 회로 및 열 선택/구동 회로의 행 선택 회로 및 열 선택 회로를 나타내는 도이다.
[도 6] 도 6의 (A)는, 본 실시예의 행 선택/구동 회로의 내부 구성을 나타내는 블록도, 도 6의 (B)는, 열 선택/구동 회로의 내부 구성을 나타내는 블록도이다.
[도 7] 도 7은, 크로스바 어레이에서 세트 기입되는 저항 변화형 메모리 소자를 예시하는 도이다.
[도 8] 도 8은, 비트 단위로 시퀀셜(sequential)한 세트 기입를 할 경우에 인가되는 펄스 파형을 나타내는 도이다.
[도 9] 도 9는, 본 발명의 실시예에 의해 열 단위로 동시 병렬로 세트 기입를 할 경우에 인가되는 펄스 파형을 나타내는 도이다.
[도 10] 도 10은, 본 발명의 다른 실시예에 의해 열 단위로 동시 병렬로 세트 기입를 할 경우에 인가되는 펄스 파형을 나타내는 도이다.
본 발명의 실시의 형태에 대해 도면을 참조해 상세하게 설명한다. 본 발명의 어느 실시 형태에서는, 크로스바 어레이는, 뉴럴 네트워크를 구성하기 위한 시냅스 어레이 장치로서 사용된다. 크로스바 어레이는, 행렬의 교차부에 멤리스터(Memristor)로서의 저항 변화형 메모리 소자를 포함하고, 저항 변화형 메모리 소자는, 극성이 다른 전류 또는 전압을 인가함으로써 상이한 컨덕턴스(conductance) 상태(고(高)저항 상태와 저(低)저항 상태)를 기억할 수 있는 바이폴라(bipolar) 타입이다. 저항 변화형 메모리 소자는 시냅스를 구성하고, 크로스바 어레이는, 시냅스 어레이 장치를 구성한다. 시냅스 어레이 장치는, 컴퓨터 장치 혹은 컴퓨터 시스템에 편입되어, 마이크로 프로세서 혹은 CPU 등에 의한 데이터 처리 또는 연산 처리의 적어도 일부를 담당한다. 본 발명의 다른 실시 형태에서는, 크로스바 어레이는, AI 하드웨어를 구성하기 위한 적화(積和) 연산 처리 장치로서 사용된다. 이하의 실시예에서는, 크로스바 어레이를 뉴럴 네트워크의 시냅스 어레이 장치에 적용하는 예시를 설명한다.
도 3은, 본 발명의 실시예에 따른 시냅스 어레이 장치의 구성 예를 나타내는 블록도이다. 본 실시예의 시냅스 어레이 장치(100)는, 저항 변화형 메모리 소자를 포함한 크로스바 어레이(110), 행 선택/구동 회로(120), 열 선택/구동 회로(130), 제어부(140) 및 입출력(I/O)부(150)를 포함해 구성된다. 시냅스 어레이 장치(100)는, 예를 들면, AI칩 또는 반도체 집적회로에 구현된다.
크로스바 어레이(110)는, 행방향으로 연재하는 복수의 행 라인(예를 들면, X라인)과, 열방향으로 연재하는 복수의 열 라인(예를 들면, Y라인)과, 행 라인과 열 라인과의 교차부에 접속된 저항 변화형 메모리 소자를 포함해 구성된다. 저항 변화형 메모리 소자는, 예를 들면, 산화하프늄(HfOx)이나 산화탄탈(TaOx) 등의 금속 천이 산화물로 구성된다. 어느 실시 형태에서는, 저항 변화형 메모리 소자의 각각은, 다이오드와 같은 셀렉터(선택기)를 집적(集積)한다. 단, 셀렉터의 집적은 필수는 아니다.
도 4의 (A)는, 저항 변화형 메모리 소자의 모식적인 단면도이다. 저항 변화형 메모리 소자(MC)는, 상부전극(TE)과 하부전극(BE)과의 사이에, 금속 천이 산화물을 포함하는 저항스위칭층(RS)을 포함하고, 게다가, 상부전극(TE) 상에 셀렉터(SEL)가 형성된다. 하부전극(BE)은, 비아(via)(112)를 통해 하부도전층(114)에 전기적으로 접속되고, 셀렉터(SEL)는, 비아(112)를 통해 상부도전층(116)에 접속된다.
도 4의 (B)는, 셀렉터(SEL)의 I－V특성을 나타내는 그래프이다. 가로축은, 상부도전층(116)과 하부도전층(114)과의 사이의 바이어스전압(Vtb)(Vtb=상부전극전압(Vte)－하부전극전압(Vbe))이며, 세로축은, 셀렉터(SEL)를 흐르는 전류(Icell)이다. 셀렉터(SEL)는, 순방향 바이어스가 일정 이상이 되면 순방향으로 전류를 흘리고, 또, 역방향 바이어스가 일정 이상이 되면 역방향으로 전류를 흘리는 특성을 가지는 쌍방향의 다이오드이다. Vinh는, 세트 기입(Set Write)시에 비선택의 저항 변화형 메모리 소자의 행 라인 및 열 라인에 인가되는 기입 금지 전압 또는 기입 보호 전압이며, Vinh2는, 리셋 기입(Reset Write)시에 비선택의 저항 변화형 메모리 소자의 행 라인 및 열 라인에 인가되는 기입 금지 전압 또는 기입 보호 전압이다. 기입 금지 전압(Vinh, Vinh2)은, 셀렉터(SEL)가 전류를 흘릴 때의 임계치 전압 보다 작은 전압이다.
덧붙여, 크로스바 어레이(110)의 행 라인 및 열 라인의 수, 형상, 도전성 재료 등은 임의이다. 또, 크로스바 어레이(110)는, 크로스바 어레이를 수직 방향으로 다수 적층한 3차원 구조여도 무방하다.
행 선택/구동 회로(120)는, 제어부(140)로부터의 행 선택 신호나 제어 신호 등에 근거해 크로스바 어레이(110)의 행 라인을 선택하고, 선택한 행 라인에 기입 전압이나 독출 전압을 인가하거나, 비선택의 행 라인에 기입 금지 전압 등을 인가한다. 행 선택/구동 회로(120)는, 후술하는 바와 같이(도 6의 (A)를 참조), 행 선택 회로(122) 및 펄스 생성 회로(124)를 포함한다.
열 선택/구동 회로(130)는, 제어부(140)로부터의 열 선택 신호나 제어 신호 등에 근거해 크로스바 어레이(110)의 열 라인을 선택하고, 선택한 열 라인에 기입 전압이나 독출 전압을 인가하거나, 비선택의 열 라인에 기입 금지 전압 등을 인가한다. 열 선택/구동 회로(130)는, 후술하는 바와 같이(도 6의 (B)를 참조), 열 선택 회로(132) 및 펄스 생성 회로(134)를 포함한다.
제어부(140)는, 하드웨어 및/또는 소프트웨어에 의해 구성되고, 독출 동작, 기입 동작 혹은 그 외의 연산(예를 들면, 행렬의 적화 연산 등)을 제어한다. 어느 실시 형태에서는, 제어부(140)는, ROM/RAM을 포함하는 마이크로 컨트롤러, 마이크로 프로세서, 혹은 스테이트 머신 등을 포함하고, 예를 들면, ROM/RAM에 저장된 소프트웨어를 실행함으로써 독출 동작이나 기입 동작을 제어한다. 또, 제어부(140)는, 독출 동작 시에, 행 선택/구동 회로(120) 또는 열 선택/구동 회로(130)에 의해 선택된 행 또는 열의 전압 또는 전류를 감지하는 센스 회로를 포함할 수 있다.
입출력부(150)는, 예를 들면, 내부 데이터 버스를 통해 제어부(140)와 접속되고, 외부로부터 받은 데이터를 제어부(140)에 제공하거나, 제어부(140)로부터 받은 데이터를 외부에 출력한다. 제어부(140)는, 저항 변화형 메모리 소자(MC)에의 기입를 행하기 위한 데이터를 입출력부(150)로부터 얻을 수 있다.
도 5는, 행 선택/구동 회로(120)에 포함되는 행 선택 회로(122) 및 열 선택/구동 회로(130)에 포함되는 열 선택 회로(132)의 구성을 나타내는 도이다. 여기에서는, 크로스바 어레이(110)의 일부로서 3행×3열의 어레이를 예시하고, 또, 행방향을 X방향, 열방향을 Y방향으로 한다. 행 선택 회로(122)는, 행 라인 마다, 펄스 생성 회로(124)에서 생성된 펄스 구동 신호(XD[n])를 입력하는 CMOS 패스 트랜지스터(Pass Transistor)와, 행 선택 신호(XS[n])를 입력하는 인버터와, 행 선택 신호(XSB[n])가 게이트에 인가되는 NMOS 트랜지스터를 포함한다. 행 선택 신호(XS[n])가 H레벨일 때, CMOS 패스 트랜지스터가 온(On)하여, 펄스 구동 신호(XD[n])가 행 라인(X[n])에 인가되고, NMOS 트랜지스터가 오프한다. 행 선택 신호(XS[n])가 L레벨일 때, CMOS 패스 트랜지스터가 오프하고, NMOS 트랜지스터가 온 하고, 행 라인(X[n])이 GND 레벨에 접속된다.
열 선택 회로(132)는, 열 라인 마다, 펄스 생성 회로(134)에서 생성된 펄스 구동 신호(YD[n])를 입력하는 CMOS 패스 트랜지스터와, 열 선택 신호(YS[n])를 입력하는 인버터와, 열 선택 신호(YSB[n])가 게이트에 인가되는 NMOS 트랜지스터를 포함한다. 열 선택 신호(YS[n])가 H레벨일 때, CMOS 패스 트랜지스터가 온하여, 펄스 구동 신호(YD[n])가 열 라인(Y[n])에 인가되고, NMOS 트랜지스터가 오프한다. 열 선택 신호(YS[n])가 L레벨일 때, CMOS 패스 트랜지스터가 오프하고, NMOS 트랜지스터가 온 하고, 열 라인(Y[n])이 GND 레벨에 접속된다.
도 6의 (A)는, 행 선택/구동 회로(120)의 내부 구성을 나타내는 블록도이다. 펄스 생성 회로(124)는, 제어부(140)로부터의 제어 신호(S1)에 근거해 펄스폭이 제어된 직사각형 형상의 펄스 구동 신호(XD[n])를 생성한다. 세트 기입가 실시될 때, 펄스 생성 회로(124)는, 세트 기입의 대상이 되는 저항 변화형 메모리 소자(선택된 저항 변화형 메모리 소자)에 인가하기 위한 세트 전압(Vset＿X)의 펄스 구동 신호(XD)를 생성하고, 비선택의 저항 변화형 메모리 소자에 인가하기 위한 기입 금지 전압(Vinh)의 펄스 구동 신호(XD)를 생성한다. 리셋 기입가 실시될 때, 펄스 생성 회로(124)는, 선택된 저항 변화형 메모리 소자에 인가하기 위한 리셋 전압(Vrst＿X)의 펄스 구동 신호(XD)를 생성하고, 비선택의 저항 변화형 메모리 소자에 인가하기 위한 기입 금지 전압(Vinh2)의 펄스 구동 신호(XD)를 생성한다. 펄스 생성 회로(124)는, 제어부(140)의 제어 신호(S1)에 근거해 세트 전압(Vset＿X), 리셋 전압(Vrst＿X), 기입 금지 전압(Vinh, Vinh2)의 펄스 구동 신호(XD)의 펄스폭을 제어한다.
도 6의 (B)는, 열 선택/구동 회로(130)의 내부 구성을 나타내는 블록도이다. 펄스 생성 회로(134)는, 제어부(140)로부터의 제어 신호(S2)에 근거해 펄스폭이 제어된 직사각형 형상의 펄스 구동 신호(YD[n])를 생성한다. 세트 기입가 실시될 때, 펄스 생성 회로(134)는, 세트 기입의 대상이 되는 저항 변화형 메모리 소자(선택된 저항 변화형 메모리 소자)에 인가하기 위한 세트 전압(Vset＿Y)의 펄스 구동 신호(YD)를 생성하고, 비선택의 저항 변화형 메모리 소자에 인가하기 위한 기입 금지 전압(Vinh)의 펄스 구동 신호(YD)를 생성한다. 리셋 기입가 실시될 때, 펄스 생성 회로(134)는, 선택된 저항 변화형 메모리 소자에 인가하기 위한 리셋 전압(Vrst＿Y)의 펄스 구동 신호(YD)를 생성하고, 비선택의 저항 변화형 메모리 소자에 인가하기 위한 기입 금지 전압(Vinh2)의 펄스 구동 신호(YD)를 생성한다. 펄스 생성 회로(134)는, 제어부(140)의 제어 신호(S2)에 근거해 세트 전압(Vset＿Y), 리셋 전압(Vrst＿Y), 기입 금지 전압(Vinh, Vinh2)의 펄스 구동 신호(YD)의 펄스폭을 제어한다.
다음에, 본 실시예의 시냅스 어레이 장치(100)의 세트 기입 동작에 대해 설명한다. 도 7은, 크로스바 어레이(110)의 일부(3행×3열)를 나타내고, 사선의 저항 변화형 메모리 소자에 세트 기입를 실시하는 것으로 한다. 세트 기입의 대상이 되는 저항 변화형 메모리 소자의 좌표 위치와 펄스폭의 관계는 다음과 같이 된다.
XY(좌표 위치)：P(펄스폭)=(2, 0)：3, (1, 0)：2, (0, 0)：1, (2, 1)：1, (1, 1)：3, (1, 2)：1
예를 들면, X[2]와 Y[0]의 메모리 소자에는, 펄스폭(P3)의 구동 신호 XD[2]가 인가되고, X[1]과 Y[0]의 메모리 소자에는, 펄스폭(P2)의 구동 신호 XD[1]이 인가되고, X[0]과 Y[0]의 메모리 소자에는, 펄스폭(P1)의 구동 신호 XD[0]이 인가된다. 펄스폭(P3, P2, P1)은, 제어부(140)로부터의 제어 신호(S1)에 의해 규정된다.
도 8은, 도 7에 나타내는 저항 변화형 메모리 소자에 펄스폭 제어에 의해 비트 단위로 세트 기입를 실시할 때의 펄스 파형을 나타내고 있다. 시각(t1)에서, 모든 어레이에 비선택 바이어스가 인가된다. 즉, 모든 행 라인(X[0], X[1], X[2])에 GND가 인가되고, 모든 열 라인(Y[0], Y[1], Y[2])에 GND가 인가된다. 여기에서는, 전압 Vset＿Y=GND이다.
시각(t2)에서, 행 라인(X[0], X[1], X[2]) 및 열 라인(Y[0], Y[1], Y[2])에 기입 금지 전압(Vinh)이 인가된다. 기입 금지 전압(Vinh)은, 셀렉터(SEL)가 전류(Icell)를 흘리는 임계치 보다 낮은 전압이다. 따라서, 기입 금지 전압(Vinh)에 의해 가변 저항 소자의 세트 기입는 행해지지 않는다.
시각(t3)에서, 펄스폭(P3)의 세트 기입 전압(Vset＿X)의 펄스 구동 신호(XD[2])가 행 라인(X[2])에 인가되고, 동시에, 펄스폭(P3)의 세트 기입 전압(Vset＿Y)(GND)의 펄스 구동 신호(YD[2])가 열 라인(Y[0])에 인가된다. Vset＿X는, 셀렉터(SEL)의 임계치 전압 보다 높은 전압이며, 가변 저항 소자에는 펄스폭(P3)에 따른 저저항 상태가 기억된다. 펄스폭(P3)이 입하(立下)하는 시각(t4)에서, 행 라인(X[2])에 기입 금지 전압(Vinh)이 인가되고, 열 라인(Y[0])에 기입 금지 전압(Vinh)이 인가된다.
시각(t5)에서, 행 라인(X[1])에 펄스폭(P2)의 세트 기입 전압(Vset＿X)의 펄스 구동 신호(XD[1])가 인가되고, 동시에 열 라인(Y[0])에 펄스폭(P2)의 세트 기입 전압(Vset＿Y)(GND)의 펄스 구동 신호(YD[1])가 인가된다. 펄스폭(P2)이 입하하는 시각에 동기하여, 행 라인(X[1]) 및 열 라인(Y[0])에 기입 금지 전압(Vinh)이 인가된다. 이 기입 기간 중, 좌표 위치 (2, 0)의 메모리 소자는 저저항 상태에 있기 때문에, 디스터브(disturb)를 받는다(도면 중의 파선(DT1)으로 가리키는 기간).
시각(t6)에서, 행 라인(X[0])에 펄스폭(P1)의 세트 기입 전압(Vset＿X)의 펄스 구동 신호(XD[0])가 인가되고, 동시에 열 라인(Y[0])에 펄스폭(P1)의 세트 기입 전압(Vset＿Y)(GND)의 펄스 구동 신호(YD[0])가 인가된다. 펄스폭(P1)이 입하하는 시각에 동기하여, 행 라인(X[0]) 및 열 라인(Y[0])에 기입 금지 전압(Vinh)이 인가된다. 이 기입 기간 중, 좌표 위치 (2, 0), (1, 0)의 각 메모리 소자는 저저항 상태에 있기 때문에, 디스터브를 받는다(도면 중의 파선(DT2, DT3)으로 가리키는 기간).
다음에, 시각(t7)에서, 행 라인(X[2])에 펄스폭(P1)의 세트 기입 전압(Vset＿X)의 펄스 구동 신호(XD[2])가 인가되고, 동시에 열 라인 Y[1]에 펄스폭(P1)의 세트 기입 전압(Vset＿Y)(GND)의 펄스 구동 신호(YD[1])가 인가된다. 시각(t8)에서, 행 라인(X[1])에 펄스폭(P3)의 세트 기입 전압(Vset＿X)의 펄스 구동 신호(XD[1])가 인가되고, 동시에 열 라인 Y[1]에 펄스폭(P3)의 세트 기입 전압(Vset＿Y)(GND)의 펄스 구동 신호(YD[1])가 인가된다. 이 기입에 의해, DT4로 가리키는 기간 중, 좌표 위치 (2, 1)의 메모리 소자가 디스터브 된다. 시각(t9)에서, 행 라인(X[1])에 펄스폭(P1)의 세트 기입 전압(Vset＿X)의 펄스 구동 신호(XD[1])가 인가되고, 동시에 열 라인 Y[2]에 펄스폭(P1)의 세트 기입 전압(Vset＿Y)(GND)의 펄스 구동 신호(YD[2])가 인가된다.
상기의 기입 방법은, 메모리 소자 마다 기입가 실시되므로, 기입 시의 전류 밀도는 최소이지만, 기입 시간은 세트 기입의 데이터 패턴에 의존한다.
한편, 본 실시예에 의한 세트 기입 방법은, 도 8의 메모리 소자 마다의 기입 방법을 개선하는 것이고, 열 라인을 GND의 공통 전극으로서 열 마다 행방향의 메모리 소자에 동시 병렬적으로 기입를 실시한다. 도 9에, 본 실시예의 펄스폭 제어에 의한 세트 기입를 실시할 때의 펄스 파형을 나타낸다.
시각(t1)에서, 모든 어레이에 비선택 바이어스가 인가된다. 즉, 모든 행 라인(X[0], X[1], X[2])에 GND가 인가되고, 모든 열 라인(Y[0]), Y[1], Y[2])에 GND가 인가된다. 시각(t2)에서, 행 라인(X[0], X[1], X[2]) 및 열 라인(Y[0], Y[1], Y[2])에 기입 금지 전압(Vinh)이 인가된다.
시각(t3)에서, 행 라인(X[2])에 펄스폭(P3)의 펄스 구동 신호(XD[2]), 행 라인(X[1])에 펄스폭(P2)의 펄스 구동 신호(XD[1]), 행 라인(X[0])에 펄스폭(P1)의 펄스 구동 신호(XD[0])가 일제히 인가되면서, 열 라인(Y[0])에 세트 기입 전압(Vset＿Y)(GND)의 펄스 구동 신호(YD[0])가 인가된다. 행 라인에 인가되는 펄스 구동 신호(XD)의 각 펄스폭(P1, P2, P3)의 입상(立上) 엣지는, 열 라인에 인가되는 펄스 구동 신호(YD)의 전압(Vset＿Y)의 입하(立下) 엣지에 정합된다. 또, 펄스 구동 신호(YD)의 세트 기입 전압(Vset＿Y)의 펄스폭은, 행 라인에 인가되는 펄스폭의 최대치로 설정되거나, 또는 알고리즘의 최대치로 고정된다. 후자의 경우, 기입 시간은 일정해지고, 호스트 컨트롤러에 있어 제어하기 쉬운 이점이 있다. 여기에서는, 펄스 구동 신호(YD)의 펄스폭을 P3으로 설정하고 있다.
이 기입 중, DT1, DT2로 가리키는 기간 중, 좌표 (1, 0), (0, 0)의 메모리 소자에 디스터브가 생긴다. 그렇지만, 디스터브의 기간(DT1)은, P3－P2이며, 기간(DT2)은, P3－P1이다. 그러므로, 도 8에 나타내는 메모리 소자 마다 기입를 실시하는 경우 보다 디스터브의 시간이 저감된다.
다음의 시각(t4)에서, 행 라인(X[2])에 펄스폭(P1)의 펄스 구동 신호(XD[2]), 행 라인(X[1])에 펄스폭(P3)의 펄스 구동 신호(XD[1])가 인가되고, 열 라인 Y[1]에 펄스폭(P3)의 세트 기입 전압(Vset＿Y)(GND)의 펄스 구동 신호(YD[1])가 인가된다. 이 기입에 의해, DT3으로 가리키는 기간 중, 좌표 (2, 1)의 메모리 소자에 디스터브가 생기지만, 디스터브의 기간(DT3)은, P3－P1이기 때문에, 도 8일 때 보다 디스터브가 저감될 수 있다.
다음의 시각(t5)에서, 행 라인(X[1])에 펄스폭(P1)의 펄스 구동 신호(XD[1])가 인가되고, 열 라인 Y[2]에 펄스폭(P3)의 세트 기입 전압(Vset＿Y)(GND)의 펄스 구동 신호(YD[2])가 인가된다. 이 기입에 의해, DT4로 가리키는 기간 중, 좌표 (1, 2)의 메모리 소자에 디스터브가 생기지만, 디스터브의 기간(DT4)은, P3－P1이며, 도 8일 때 보다 디스터브가 저감될 수 있다.
이와 같이, 본 실시예의 세트 기입 방법에 의하면, 열 단위로 복수의 메모리 소자에 동시에 기입를 실시하기 때문에, 메모리 소자 마다 기입를 실시할 때 보다 기입 시간을 단축하면서, 비선택의 메모리 소자에의 디스터브를 저감해, 메모리 소자의 저항값의 변화를 보다 정확하게 제어할 수 있다.
상기 실시예에 의해 기입 방법은, 행 라인 세트 기입 전압(Vset＿X)의 펄스의 입상 엣지가, 열 라인 세트 기입 전압(Vset＿Y)의 펄스의 입하 엣지에 동기하기 때문에, 펄스 생성 회로(124, 134)의 회로 구성을 간략화 할 수 있는 이점이 있다. 그러나, 이는, 저저항 상태(LRS)의 비선택의 메모리 소자가 디스터브 되는 것을 의미한다.
상기 실시예의 기입 방법을 한층 개선한 기입 방법을 도 10에 나타내고, 행 라인의 세트 기입 전압(Vset＿X)의 펄스의 입하 엣지는, 열 라인의 세트 기입 전압(Vset＿Y)의 펄스의 입상 엣지에 정합된다. 펄스폭(P3)의 입하 엣지는, 펄스폭(P2 및 P1)의 입하 엣지에 정합된다.
열 라인(Y[0])의 기입를 실시할 때, 시각(t3)에서, 행 라인(X[2])에 펄스폭(P3)의 세트 기입 전압(Vset＿X)이 인가된다. DT1, DT2로 가리키는 기간 중, 행 라인(X[1], X[0])은 기입 금지 전압(Vinh)이며, 좌표 위치 (1, 0), (0, 0)의 메모리 소자는 고저항 상태(HRS)이기 때문에, 이러한 메모리 소자에의 디스터브는, 도 9에 나타내는 기입 방법 보다 저감될 수 있다. 열 라인(Y[1], Y[2])의 기입를 실시할 때도 마찬가지로, DT3, DT4로 가리키는 기간 중, 비선택의 메모리 소자가 HRS이기 때문에, 비선택의 메모리 소자에의 디스터브는, 도 9에 나타내는 기입 방법 보다 저감될 수 있다.
이상 상세히 설명한 것처럼, 본 실시예에 의하면, 저전압 기입 상황하에서, 비선택의 메모리 소자에 기입 금지 전압을 인가함으로써, 디스터브를 전압차에 의해 억제할 수 있다. 이에 더하여, 메모리 소자의 저항값의 변화(기입 레벨)는, 펄스폭 제어에 의한 시간으로 조정할 수 있고, 이러한 펄스폭 제어에 의한 기입는, 크로스바 어레이의 제어와 양립할 수 있다. 또, 디스차지측 펄스를 열방향에 공통으로 생성하고, 그 펄스폭을 최대 고정치로 설정했을 경우, 행방향의 차지측 펄스폭을 제어하는 것에 의해, 각 실행 펄스폭의 제어가 가능하다. 본 실시예에 의한 세트 기입 방법을 이용하면, 시냅스의 세트측 저항값의 미세한 변화를 용이하게 실현할 수 있고, 시퀀셜한 비트 단위의 기입 방법과 비교해, 고속 기입 및 디스터브의 저감이 실현될 수 있다.
또, 본 실시예의 시냅스 어레이 장치는, 크로스바 어레이를 구성하는 저항 변화형 메모리 소자가 시냅스로서 이용되고, 시냅스의 결합 강도의 제어가 펄스 시간에 의해 정확하게 제어된다. 전압 강하가 예기되는 어레이 구조에서 기입 전력을 보상하는 것은 간단하지 않지만, 펄스 지속 시간에 의한 저항값의 제어에 있어서, 어레이에서의 전압 강하의 보상은, 저전압, 저전류이므로, 무시 또는 최소화할 수 있다. 또, 시냅스에의 적용에 있어서, 타임 패널티는 일반적인 메모리의 사용만큼 크지 않고, 그러므로, 펄스 지속 시간의 제어에 의한 기입 방법은 효과적이다.
본 실시예에서는, 크로스바 어레이를 시냅스 어레이에 적용하는 예를 나타냈지만, 이것에 한정하지 않고, 본 실시예의 크로스바 어레이의 기입 방법은, 다른 디바이스(예를 들면, 메모리나 연산 로직 등)에 적용하는 것도 가능하다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은 특정 실시 형태로 한정되는 것은 아니고, 특허 청구 범위에 기입된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.
100：시냅스 어레이 장치
110：크로스바 어레이
120：행 선택/구동 회로
122：행 선택 회로
124：펄스 생성 회로
130：열 선택/구동 회로
132：열 선택 회로
134：펄스 생성 회로
140：제어부
150：입출력부

Claims (12)

  1. 바이폴라 타입의 저항 변화형 메모리 소자를 이용한 크로스바 어레이에의 기입 방법에 있어서,
    크로스바 어레이의 선택된 행 라인에 펄스폭이 제어된 제1 기입 전압을 인가하고, 선택된 열 라인에 펄스폭이 제어된 제2 기입 전압을 인가함으로써, 선택된 저항 변화형 메모리 소자에의 기입를 실시하고, 상기 펄스폭을 제어함으로써 세트 기입 시의 상기 저항 변화형 메모리 소자의 저항값의 변화를 제어하는,
    기입 방법.
  2. 제1항에 있어서,
    복수의 행 라인에 제1 기입 전압을 인가함으로써, 복수의 저항 변화형 메모리 소자의 기입를 동시에 실시하는,
    기입 방법.
  3. 제1항에 있어서,
    제2 기입 전압은, 열 라인에 공통의 GND 전극인,
    기입 방법.
  4. 제1항에 있어서,
    비선택의 행 라인 및 비선택의 열 라인에 기입 금지 전압을 인가하는,
    기입 방법.
  5. 제1항에 있어서,
    제2 기입 전압의 펄스폭은, 제1 기입 전압의 펄스폭의 최대 펄스폭으로 설정되는,
    기입 방법.
  6. 제1항에 있어서,
    제1 기입 전압의 펄스의 입상 엣지는, 제2 기입 전압의 펄스의 입하 엣지에 정합하는,
    기입 방법.
  7. 제1항에 있어서,
    제1 기입 전압의 펄스의 입하 엣지는, 제2 기입 전압의 펄스의 입상 엣지에 정합하는,
    기입 방법.
  8. 복수의 행 라인과 복수의 열 라인과의 각각의 교차부에 저항 변화형 메모리 소자가 접속된 크로스바 어레이와,
    크로스바 어레이의 행 라인을 선택하는 행 선택 수단과,
    크로스바 어레이의 열 라인을 선택하는 열 선택 수단과,
    상기 행 선택 수단에 의해 선택된 행 라인 및 상기 열 선택 수단에 의해 선택된 열 라인에 접속된 저항 변화형 메모리 소자에 기입를 실시하는 기입 수단
    을 포함하고,
    상기 기입 수단은,
    펄스폭이 제어된 제1 기입 전압을 행 라인에 인가하고, 펄스폭이 제어된 제2 기입 전압을 열 라인에 인가하여, 선택된 저항 변화형 메모리 소자에의 기입를 실시하고, 상기 펄스폭을 제어함으로써 세트 기입 시의 상기 저항 변화형 메모리 소자의 저항값의 변화를 제어하는,
    어레이 장치.
  9. 제8항에 있어서,
    상기 기입 수단은,
    복수의 행 라인에 제1 기입 전압을 인가함으로써, 복수의 저항 변화형 메모리 소자의 기입를 동시에 실시하는,
    어레이 장치.
  10. 제8항에 있어서,
    상기 기입 수단은,
    제2 기입 전압의 펄스폭을, 제1 기입 전압의 펄스폭의 최대 펄스폭으로 설정하는,
    어레이 장치.
  11. 제8항에 있어서,
    상기 저항 변화형 메모리 소자의 각각은,
    순방향 바이어스 및 역방향 바이어스에 있어서 임계치를 넘는 전압이 인가되었을 때에 전류를 흘리는 셀렉터를 집적하는,
    어레이 장치.
  12. 제8항에 있어서,
    크로스바 어레이는, 시냅스 어레이에 적용되는,
    어레이 장치.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100054017A1 (en) 2008-07-30 2010-03-04 Kabushiki Kaisha Toshiba Semiconductor memory device
US20140346433A1 (en) 2010-10-14 2014-11-27 Sandisk 3D Llc Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
US20160267974A1 (en) 2015-03-12 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor storage device and driving method of the same
US20200082879A1 (en) * 2018-09-12 2020-03-12 Winbond Electronics Corporation Circuit and method for memory operation
JP6723402B1 (ja) * 2019-02-28 2020-07-15 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5479579A (en) * 1992-09-04 1995-12-26 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Cascaded VLSI neural network architecture for on-line learning
JP2006179582A (ja) * 2004-12-21 2006-07-06 Matsushita Electric Ind Co Ltd 記憶素子の再生方法及びメモリ回路
JP4469319B2 (ja) 2005-06-17 2010-05-26 シャープ株式会社 半導体記憶装置
JP4398945B2 (ja) * 2006-02-23 2010-01-13 シャープ株式会社 不揮発性半導体記憶装置及びデータ書き換え方法
JP4088323B1 (ja) * 2006-12-06 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
US7916516B2 (en) * 2007-02-23 2011-03-29 Panasonic Corporation Nonvolatile memory apparatus and method for writing data in nonvolatile memory apparatus
US7646625B2 (en) * 2007-06-29 2010-01-12 Qimonda Ag Conditioning operations for memory cells
JP5100292B2 (ja) * 2007-10-05 2012-12-19 株式会社東芝 抵抗変化メモリ装置
US8094482B2 (en) * 2007-10-29 2012-01-10 Panasonic Corporation Nonvolatile memory apparatus and nonvolatile data storage medium
CN101599301B (zh) * 2008-06-06 2012-09-05 西格斯教育资本有限责任公司 存储器与存储器写入方法
JP5198573B2 (ja) * 2008-10-09 2013-05-15 株式会社東芝 クロスポイント型抵抗変化メモリ
WO2010095296A1 (ja) 2009-02-20 2010-08-26 株式会社村田製作所 抵抗記憶素子およびその使用方法
JP2010225227A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
US8488363B2 (en) * 2010-05-11 2013-07-16 Qualcomm Incorporated Write energy conservation in memory
JP2014211937A (ja) * 2013-04-03 2014-11-13 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
US9135975B2 (en) * 2013-10-28 2015-09-15 Qualcomm Incorporated Write pulse width scheme in a resistive memory
US9202561B1 (en) * 2014-06-05 2015-12-01 Integrated Silicon Solution, Inc. Reference current generation in resistive memory device
KR102140785B1 (ko) * 2014-06-27 2020-08-03 삼성전자주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
CN105304129B (zh) * 2014-07-23 2019-07-12 华邦电子股份有限公司 电阻可变型存储器及其写入方法
JP2016033843A (ja) * 2014-07-31 2016-03-10 株式会社東芝 不揮発性記憶装置およびその駆動方法
KR102204389B1 (ko) * 2015-01-06 2021-01-18 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
JP2016170848A (ja) * 2015-03-16 2016-09-23 ルネサスエレクトロニクス株式会社 半導体記憶装置
TWI571875B (zh) * 2015-10-30 2017-02-21 華邦電子股份有限公司 電阻式記憶體裝置及其寫入方法
US10558910B2 (en) * 2015-12-30 2020-02-11 SK Hynix Inc. Neuromorphic device and method of adjusting a resistance change ratio thereof
JP6481667B2 (ja) 2016-07-20 2019-03-13 株式会社デンソー ニューラルネットワーク回路
WO2018069785A1 (en) 2016-10-12 2018-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and system using the same
KR101997868B1 (ko) * 2017-02-14 2019-07-09 서울대학교 산학협력단 뉴로모픽 시스템, 및 기억 장치
US10755170B2 (en) 2017-03-01 2020-08-25 International Business Machines Corporation Resistive processing unit with hysteretic updates for neural network training
CN111095417B (zh) 2017-09-07 2023-08-29 松下控股株式会社 使用非易失性半导体存储元件的神经网络运算电路
US10573375B1 (en) * 2018-08-28 2020-02-25 Intel Corporation Methods and circuitry for programming non-volatile resistive switches using varistors
JP6810725B2 (ja) * 2018-10-03 2021-01-06 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100054017A1 (en) 2008-07-30 2010-03-04 Kabushiki Kaisha Toshiba Semiconductor memory device
US20140346433A1 (en) 2010-10-14 2014-11-27 Sandisk 3D Llc Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
US20160267974A1 (en) 2015-03-12 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor storage device and driving method of the same
US20200082879A1 (en) * 2018-09-12 2020-03-12 Winbond Electronics Corporation Circuit and method for memory operation
JP6723402B1 (ja) * 2019-02-28 2020-07-15 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ

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Publication number Publication date
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