KR20210023277A - 단일 게이트의 피드백 전계효과 전자소자를 이용하는 축적 및 발화 뉴런회로 - Google Patents

단일 게이트의 피드백 전계효과 전자소자를 이용하는 축적 및 발화 뉴런회로 Download PDF

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Abstract

본 발명은 적은 면적과 낮은 전력 소비를 위해 단일 게이트의 피드백 전계효과 전자소자(FBFET)를 사용하는 새로운 축적 및 발화 뉴런회로(integrate-and-fire (IF) neuron circuit)에 관한 것으로서, 일실시예에 따른 뉴런회로는 커패시터를 통해 시냅스로부터 입력되는 전류를 충전하여 포텐셜(potential)를 생성하고, 상기 생성되는 포텐셜이 임계값을 초과하면, 상기 커패시터에 연결된 단일 게이트의 피드백 전계효과 전자소자를 이용해서, 상기 생성되는 포텐셜에 상응하는 스파이크 전압을 생성하여 출력하며, 상기 피드백 전계효과 전자소자에 연결되는 트랜지스터들을 이용해서 상기 생성된 스파이크 전압을 리셋할 수 있다.

Description

단일 게이트의 피드백 전계효과 전자소자를 이용하는 축적 및 발화 뉴런회로{Integrate-and-fire neuron circuit using single-gated feedback field-effect transistor}
본 발명은 단일 게이트의 피드백 전계효과 전자소자(FBFET)를 이용하는 뉴런회로에 관한 것으로서, 특히, 적은 면적과 낮은 전력 소비를 위해 단일 게이트의 피드백 전계효과 전자소자를 사용하는 새로운 축적 및 발화 뉴런회로(integrate-and-fire (IF) neuron circuit)에 관한 것이다.
인간의 신경 구조를 전자소자 및 회로로 모방하기 위한 기술로서 뉴로모픽(Neuromorphic) 기술이 존재한다.
기존의 폰 노이만 기반의 컴퓨터는 순차적인 수학적 계산에서는 빠른 동작 속도를 보이지만, 동시다발적인 입력과 출력을 계산하는데 속도 및 전력 소모 측면의 한계성을 나타내고 있다.
인공 신경 네트워크에 대한 관심이 커지면서 CNN(convolution neural network), RNN(recurrent neural networks) 및 SNN(spiking neural networks) 등의 생물 뉴런 및 뇌의 행동을 모방하는 전자 장치 개발이 가속화되고 있다.
다양한 뉴로모픽 기술 중 스파이킹 뉴럴 네트워크(spiking neural network) 기술은 뇌의 신경 네트워크 및 뇌파의 작용까지 모방해 보다 정교한 사고 능력을 구현할 수 있다.
이러한 스파이킹 뉴럴 네트워크를 구현하기 위해서는 뉴런과 시냅스가 전자소자로 구현돼야 하고, 특히 뇌의 기억 및 학습을 담당하는 시냅스를 전자소자로 구현하려는 연구가 전 세계적으로 진행되고 있다.
시냅스 모방소자는 양방향 병렬 동작, 시냅스 가소성, 저전력, 고집적화 특성을 요구한다.
기존의 메모리 소자는 양방향 병렬 동작이 불가하고, 시냅스 가소성을 구현하기에 어려움이 있기 때문에 ReRAM(resistive random-access memory), PCM(phase change memory), CBRAM(conductive bridge memory) 등 다양한 소재 및 구조를 갖는 메모리 소자에 대한 연구가 진행되고 있다.
특히, SNN은 고속, 실시간 동작 및 생물학적 충실도로 인해 복잡한 패턴 인식, 분류 및 기능 평가를 위한 가장 강력한 연산 도구로 간주된다.
SNN은 이미 널리 이용되는 DNN(Deep Neural Network) 기반의 기술과는 달리 인간 뇌의 동작을 모사하는 네트워크로서, 뉴런 간 상호작용을 통해 시냅스의 연결 강도를 조절하며 전기 신호를 주고받아 정보를 처리할 수 있다.
SNN에서 뉴런회로는 정보를 전달하기 위해 일련의 스파이크를 생성하며, 스파이크를 생성하기 위해 입력 신호를 인코딩한다. SNN에서 다수의 뉴런회로는 축적되어 상호 연결되는 입력과 출력을 처리하기 위해 신경 미세 칩에 연결된다.
따라서, 하드웨어 기반의 SNN을 구성하기 위해서는 적은 면적과 저전력 소모를 갖는 효율적인 뉴런회로 설계가 가장 중요한 고려 사항이다.
그럼에도 불구하고, 근래 대부분의 연구는 입력 펄스의 축적(integration), 임계 트리거링, 및 스파이크 전압을 구현하는데 필요한 뉴런의 기능들에 치중하고, 있다. 특히, 이러한 뉴런 기능을 위한 CMOS 기반 회로 설계에 중점을 두고 있다. 또한, 이러한 기능을 구현하기 위해 설계된 뉴런회로는 많은 전력을 소비하는 다수의 트랜지스터를 사용해야만 한다.
따라서, 뉴런회로에 있어 적은 면적과 저전력 소모를 위한 기술 개발이 필요한 실정이다.
한국공개특허 제2017-0138047호 "뉴런 모방 소자 및 회로" 한국공개특허 제2018-0127153호 "뉴런회로와 시냅스 소자 어레이가 결합된 신경계 모방 집적회로 및 그 제조방법"
M. Vardhana, N. Arunkumar, S. Lasrado, E. Abdulhay, and, G. Ramirez. "Convolutional neural network for bio-medical image segmentation with hardware acceleration." Cognitive Systems, vol.50, pp.10-14, Aug. 2018, doi: 10.1016/j.cogsys.2018.03.005. G. Cauwenberghs. "An analog VLSI recurrent neural network learning a continuous-time trajectory." IEEE Transactions on Neural Networks, vol.7, no.2, pp.346-361, Mar.1996, doi: 10.1109/72.485671.
본 발명은 적은 면적과 낮은 전력 소비를 위해 단일 게이트의 피드백 전계효과 전자소자(FBFET)를 사용하는 새로운 축적 및 발화 뉴런회로(integrate-and-fire (IF) neuron circuit)를 제공하는 것을 목적으로 한다.
본 발명은 20 kHz 수준의 높은 점화 주파수와 4개의 트랜지스터만으로 7μW의 낮은 전력 소비를 포함한 우수한 특성을 나타내는 뉴런회로(integrate-and-fire (IF) neuron circuit)를 제공하는 것을 목적으로 한다.
본 발명은 VLSI (very large scale of integration)를 위한 하드웨어 기반 SNN의 가능성을 제공하는 것을 목적으로 한다.
일실시예에 따른 뉴런회로는 커패시터를 통해 시냅스로부터 입력되는 전류를 충전하여 포텐셜(potential)를 생성하고, 상기 생성되는 포텐셜이 임계값을 초과하면, 상기 커패시터에 연결된 단일 게이트의 피드백 전계효과 전자소자(FBFET)를 이용해서, 상기 생성되는 포텐셜에 상응하는 스파이크 전압을 생성하여 출력하며, 상기 피드백 전계효과 전자소자에 연결되는 트랜지스터들을 이용해서 상기 생성된 스파이크 전압을 리셋할 수 있다.
일실시예에 따른 상기 단일 게이트의 피드백 전계효과 전자소자는, 드레인단이 상기 커패시터에 병렬 연결되고, 소스단이 3개의 트랜지스터들에 연결되며, 게이트단이 제1 워드라인에 연결될 수 있다.
일실시예에 따르면 상기 3개의 트랜지스터들 중에서 제1 트랜지스터는, 게이트단이 제2 워드라인에 연결되고, 드레인단이 상기 피드백 전계효과 전자소자의 소스단에 직렬 연결되며, 제2 트랜지스터의 게이트단 및 드레인단은, 상기 제1 트랜지스터의 드레인단과 상기 피드백 전계효과 전자소자의 소스단에 공통 연결되고, 제3 트랜지스터는, 드레인단이 상기 커패시터 및 상기 피드백 전계효과 전자소자의 드레인단에 공통 연결되고, 상기 제3 트랜지스터의 게이트단이 상기 제2 트랜지스터의 게이트단 및 드레인단에 공통 연결될 수 있다.
일실시예에 따른 상기 스파이크 전압은, 상기 제1 트랜지스터와 상기 피드백 전계효과 전자소자의 전압 분할(voltage division)에 의해서 결정될 수 있다.
일실시예에 따른 상기 스파이크 전압은, 상기 제1 워드라인의 전압에 변화에 따라 주기가 변화될 수 있다.
일실시예에 따른 상기 스파이크 전압은, 상기 입력 펄스의 시간 폭에 대한 변화에 따라 주파수가 변화될 수 있다.
일실시예에 따른 상기 단일 게이트의 피드백 전계효과 전자소자는, 채널 영역에 복수의 포텐셜 베리어(potential barriers)을 구비하고, 상기 복수의 포텐셜 베리어(potential barriers)를 이용해서 상기 드레인 전압이 인가되기 전에 전하 캐리어 주입을 차단할 수 있다.
일실시예에 따른 상기 단일 게이트의 피드백 전계효과 전자소자는, 상기 드레인 전압이 기설정된 기준전압으로 증가 할 때, 상기 드레인 전압을 통해 비게이트 채널 영역(non-gated channel region)의 밸런스 밴드(valence band)에서 상기 복수의 포텐셜 베리어의 높이가 낮아지도록 유도하며, 상기 복수의 포텐셜 베리어의 높이가 낮아지는 경우 게이트 채널 영역의 포텐셜 웰(potential well)에 홀을 주입하도록 동작할 수 있다.
일실시예에 따른 상기 단일 게이트의 피드백 전계효과 전자소자는, 상기 게이트 채널 영역의 포텐셜 웰에 홀을 주입하도록 동작하되, 상기 복수의 포텐셜 베리어의 높이가 낮아지는 경우 상기 드레인 영역의 정공이 진성 영역의 밸런스 밴드의 포텐셜 웰에 주입되도록 동작할 수 있다.
일실시예에 따른 상기 단일 게이트의 피드백 전계효과 전자소자는, 상기 포텐셜 베리어의 높이가 반복적으로 낮아짐에 따라, 포지티브 피드백 루프 현상을 발생하여 일정시간 동안에만 상기 포텐셜 베리어를 제거하도록 동작할 수 있다.
일실시예에 따른 상기 단일 게이트의 피드백 전계효과 전자소자는, 상기 제2 트랜지스터의 게이트단에 발생하는 전압에 리셋 전류를 유도하여 상기 스파이크 전압을 감소시키고, 상기 제3 트랜지스터에 방전 전류를 흐르게 하여 상기 생성된 스파이크 전압을 리셋할 수 있다.
일실시예에 따른 뉴런회로는 커패시터를 통해 시냅스로부터 입력되는 전류를 충전하여 포텐셜(potential)를 생성하고, 상기 생성되는 포텐셜이 임계값을 초과하면, 상기 커패시터에 연결된 단일 게이트의 피드백 전계효과 전자소자(FBFET)를 이용해서, 상기 생성되는 포텐셜에 상응하는 스파이크 전류를 생성하여 출력하며, 상기 피드백 전계효과 전자소자에 연결되는 3개의 트랜지스터들을 이용해서 상기 생성된 스파이크 전류를 리셋할 수 있다.
일실시예에 따른 뉴런회로는 상기 제 1 트랜지스터를 저항으로 대체하여 단일 게이트의 피드백 전계효과 전자소자(FBFET)인 제1 워드라인에 인가되는 전원 전압만을 이용하며, 상기 제 1 트랜지스터를 대체한 저항과 상기 피드백 전계효과 전자소자의 전압 분할(voltage division)에 의해서 스파이크 전압이 결정될 수 있다.
일실시예에 따르면, 적은 면적과 낮은 전력 소비를 위해 단일 게이트의 피드백 전계효과 전자소자(FBFET)를 사용하는 새로운 축적 및 발화 뉴런회로(integrate-and-fire (IF) neuron circuit)를 제공할 수 있다.
일실시예에 따르면, 20 kHz 수준의 높은 점화 주파수와 4개의 트랜지스터만으로 7μW의 낮은 전력 소비를 포함한 우수한 특성을 나타내는 뉴런회로(integrate-and-fire (IF) neuron circuit)를 제공할 수 있다.
일실시예에 따르면, VLSI (very large scale of integration)를 위한 하드웨어 기반 SNN의 가능성을 제공할 수 있다.
도 1a 과 1b는 일실시예에 따른 다이오드 구조체와 접근 전자소자가 직렬 연결되어 피드백 전계효과 전자소자를 형성하는 구조를 설명하는 도면이다.
도 1c는 다이오드 구조체의 구성요소를 보다 구체적으로 설명하는 도면이다.
도 1d는 접근 전자소자의 구성요소를 보다 구체적으로 설명하는 도면이다.
도 2는 일실시예에 따른 뉴런회로의 블록 다이어그램을 나타내는 도면이다.
도 3a는 드레인 바이어스가 없는 FBFET의 에너지 밴드 다이어그램을 설명하는 도면이다.
도 3b는 다양한 드레인 전압에 따른 FBFET의 에너지 밴드 다이어그램을 설명하는 도면이다.
도 3c는 VGS = 270 mV에서의 ID-VD 출력 곡선과 드레인 전압에 따른 FBFET의 채널 영역에서의 홀 농도와 non-gated 채널영역에서의 전자 농도를 설명하는 도면이다.
도 4a는 Vmem에 따른 에너지 밴드 다이어그램을 가진 뉴런회로의 스파이크 메커니즘을 설명하는 도면이다.
도 4b는 Vmem에 의존하는 에너지 밴드 다이어그램으로 뉴런회로의 리셋 동작을 설명하는 도면이다.
도 4c는 전류모드로 동작하는 뉴런회로의 실시예를 설명하는 도면이다.
도 4d는 일실시예에 따른 뉴런회로의 시뮬레이션된 타이밍 다이어그램을 설명하는 도면이다.
도 5a는 1.0μs의 입력 펄스로 시뮬레이션되는 다른 입력(VWL1)에 대한 IF 기능을 나타내는 도면이다.
도 5b는 다양한 입력 펄스 시간을 갖는 뉴런회로의 시뮬레이션 된 타이밍 다이어그램을 설명하는 도면이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1a 과 1b는 일실시예에 따른 다이오드 구조체(110)와 접근 전자소자(120)가 직렬 연결되어 피드백 전계효과 전자소자를 형성하는 구조를 예시한다.
도 1a를 참고하면, 다이오드 구조체(110)의 제1 드레인 영역(114)은 비트 라인(BL)에 연결되고, 도 1b를 참고하면, 접근 전자소자(120)의 제2 소스 영역(121)은 소스 라인(SL)에 연결된다. 또한, 다이오드 구조체(110)의 제1 소스 영역(111)과 접근 전자소자(120)의 제2 드레인 영역(123)이 상호간에 직렬로 연결되어 하나의 소자를 이룰 수 있다.
예를 들어, 다이오드 구조체는 단일 게이트 SiNW FBFET, p-n-i-n 트랜지스터, 메모리 소자, 반도체 소자 또는 저장 소자 중 어느 하나로도 지칭될 수 있다.
도 1a를 참고하면, 다이오드 구조체(110)는 제1 소스 영역(111), 진성 영역(112), 게이트 영역(113) 및 제1 드레인 영역(114)을 포함하고, 진성 영역(112)에 제1 게이트 전극(115)이 형성 및 배치될 수 있다.
일실시예에 따르면 제1 게이트 전극(115)은 진성 영역(112)을 둘러싸도록 배치될 수 있다.
일실시예에 따르면 제1 게이트 전극(115)은 제1 워드 라인(WL1)에 연결되어 전압을 인가받을 수 있다.
일례로, 도 1b의 접근 전자소자(120)는 제2 소스 영역(121), 진성 영역(122), 제2 드레인 영역(123) 및 진성 영역(122)을 둘러싸도록 배치되는 제2 게이트 전극(124)을 포함할 수 있다.
일실시예에 따르면 다이오드 구조체(110)의 제1 소스 영역(111)과 접근 전자소자(120)의 제2 드레인 영역(123)은 상호간에 직렬로 연결될 수 있다.
또한, 제2 게이트 전극(124)은 제2 워드 라인(WL2)에 연결될 수 있다.
일실시예에 따르면 다이오드 구조체(110)는 비트 라인(BL), 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)에 인가되는 전압의 크기에 따라 제1 논리 상태의 데이터 또는 제2 논리 상태의 데이터 중 어느 하나를 저장할 수 있다.
또한, 다이오드 구조체(110)는 저장된 데이터에 상응하는 전류를 출력하거나 저장된 데이터를 손실 없이 유지할 수도 있다.
예를 들어, 제1 논리 상태의 데이터는 '1'을 나타낼 수도 있고, 제2 논리 상태의 데이터는 '0'을 나타낼 수도 있다. 한편, 상술한 설명에서 제1 논리 상태의 데이터는 '1'로 제2 논리 상태의 데이터는 '0'으로 설명하였으나, 메모리의 설정에 따라 유동적으로 변경될 수도 있다.
한편, 다이오드 구조체(110)가 메모리로서, 제1 논리 상태의 데이터를 저장하는 동작은 프로그래밍(programming)으로도 지칭될 수 있다.
또한, 다이오드 구조체(110)가 메모리로서, 제2 논리 상태의 데이터를 저장하는 동작은 이레이징(erasing)으로도 지칭될 수 있다.
한편, 각 영역의 길이는 50 nm일 수 있다. 다이오드 구조체(110)의 도핑 농도는 소스, 드레인 및 n+ 도핑 채널 영역에 대해 1 x 1020 cm-3일 수 있다.
진성 영역(112)은 2 x 1015 cm-3의 도핑 농도로 p형 도핑된다. 접근 트랜지스터는 각각 소스/드레인 및 채널 영역에 대해 1 x 1020 cm-3 및 1 x 1017 cm-3의 도핑 농도를 가질 수도 있다.
제1 게이트 전극(115) 또는 제2 게이트 전극(124) 중 어느 하나는 백금 게이트 전극일 수도 있다. 백금 게이트 전극은 (일 함수 = 5.65 eV)은 양의 임계값을 위해 사용될 수 있다.
한편, 드레인 및 소스 전극에 알루미늄 전극이 이용될 수 있다.
예를 들어, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 제어선으로도 지칭될 수도 있다.
본 발명은 p-n-i-n 트랜지스터와 접근 트랜지스터를 직렬 연결하여 스위칭 특성을 개선하고, 낮은 동작 전압을 제공할 수 있다.
또한, 본 발명은 p-n-i-n 트랜지스터와 접근 트랜지스터를 직렬 연결하여 기존 MOSFET이 가지는 문턱전압 이하의 한계성을 극복하여 높은 전류 감지 폭을 확보할 수 있다.
도 1c는 다이오드 구조체(110)의 구성요소를 보다 구체적으로 설명한다.
도 1c를 참고하면, 다이오드 구조체(110)는 제1 소스 영역(111), 제1 드레인 영역(114), 제1 소스 영역(111)과 제1 드레인 영역(114) 사이에 배치된 진성 영역(112) 및 진성 영역(112)과 제1 드레인 영역(114) 사이에 배치되는 게이트 영역(113)을 포함할 수 있다.
일실시예에 따르면 다이오드 구조체(110)는 진성 영역(112)을 둘러싸도록 제1 게이트 전극(115)이 배치될 수 있다.
일례로, 다이오드 구조체(110)는 제1 드레인 영역(114)으로 인가되는 드레인 전압과 제1 게이트 전극(115) 및 제2 게이트 전극(미도시)을 통하여 인가되는 게이트 전압에 기초하여 스위치 또는 휘발성 메모리로서 동작할 수 있다. 여기서, 제2 게이트 전극은 접근 전자소자에 위치할 수 있다.
일실시예에 따르면 다이오드 구조체(110)의 채널 길이(LCH)는 100 nm일 수 있고, 채널 직경은 10 nm일 수 있으며, 게이트 산화물의 두께는 2 nm일 수 있다.
일실시예에 따르면 다이오드 구조체(110)는 n 채널 반도체 소자로서 동작하고 MOSFET의 n 채널 소자와 히스테리시스 특성을 제외한 유사 특성을 나타낼 수도 있다.
일실시예에 따르면 다이오드 구조체(110)는 기판상에 수직 또는 수평으로 형성될 수 있으며, 기판은 단결정 실리콘 기판이고, 다이오드 구조체(110)는 다결정 상태 또는 단결정 상태의 실리콘일 수 있다.
다른 실시예에 따르면, 다이오드 구조체(110)는 기판 상에서 수직 위치에 따라 제1 도전형 또는 제2 도전형으로 도핑될 수 있다.
여기서, 제1 도전형은 n형이고, 제2 도전형은 p형일 수 있다.
일례로, 제1 게이트 전극(115)은 진성 영역(112)을 둘러싸도록 배치될 수 있다.
일례로, 다이오드 구조체(110)는 p+-n+-i-n+구조를 나타낼 수 있고, 제1 p-n접합, 제2 p-n 접합, 그리고 제3 p-n 접합을 포함할 수도 있다.
여기서, p+는 p형 불순물이 고농도로 도핑된 경우를 나타낼 수 있고, n+는 n형 불순물이 고농도로 도핑된 경우를 나타낼 수 있다.
예를 들어, n채널은 다이오드 구조체(110)의 진성 영역(112)을 기준으로 양측에 n형 불순물이 도핑된 경우를 나타낼 수 있다.
한편, p채널은 다이오드 구조체(110)의 진성 영역(112)을 기준으로 양측에 p형 불순물이 도핑된 경우를 나타낼 수 있다.
따라서, 본 발명은 p-n-i-n 트랜지스터와 접근 트랜지스터를 직렬 연결하여 고속 메모리 동작을 수행하면서도 누설전류의 증가가 없는 피드백 전계효과 전자소자를 구현할 수 있다.
또한, 본 발명은 p-n-i-n 트랜지스터와 접근 트랜지스터를 직렬 연결하여 스위칭 특성을 개선하고, 낮은 동작 전압을 제공할 수 있다.
일실시예에 따르면 다이오드 구조체(110)는 제1 워드 라인과 제2 워드 라인을 통하여 게이트 전압을 인가받은 경우, 비트라인의 전압 크기에 기초하여 데이터를 저장할 수 있다.
즉, 다이오드 구조체(110)는 제1 워드 라인과 제2 워드 라인을 통하여 게이트 전압을 인가받고, 비트라인의 전압 크기가 기준 전압보다 클 경우, 제1 논리 상태의 데이터를 저장할 수 있다.
한편, 다이오드 구조체(110)는 비트라인의 전압 크기가 기준 전압보다 작을 경우, 제2 논리 상태의 데이터를 저장할 수 있다.
여기서, 기준 전압은 1.2 V의 전압에 상응할 수 있다.
일례로, 다이오드 구조체(110)는 제1 워드 라인과 제2 워드 라인을 통하여 게이트 전압이 인가되지 않고, 비트라인의 전압 크기가 기준 전압보다 클 경우, 미리 저장된 데이터를 유지할 수 있다.
한편, 다이오드 구조체(110)는 제1 워드 라인의 제1 게이트 전압이 제1 문턱 전압보다 높을 경우, 제1 게이트 전압을 제1 상태로 인식할 수 있다. 예를 들어 제1 문턱 전압은 약 0.6 V의 전압에 상응할 수 있다.
일실시예에 따르면 다이오드 구조체(110)는 제2 워드 라인의 제2 게이트 전압이 제2 문턱 전압보다 높을 경우, 제2 게이트 전압을 제1 상태로 인식할 수 있다. 예를 들어, 제2 문턱 전압은 약 1 V의 전압에 상응할 수 있다.
예를 들어, 제1 상태는 논리 회로 상에서 '1'에 상응하는 상태일 수 있고, 제2 상태는 논리 회로 상에서 '0'에 상응하는 상태를 나타낼 수도 있다.
일실시예에 따르면 다이오드 구조체(110)는 제1 워드 라인과 제2 워드 라인 중 제2 워드 라인만을 통하여 게이트 전압이 인가되고, 비트라인의 전압 크기가 기준 전압보다 클 경우, 제2 소스 영역을 통하여 소스 라인으로 전류를 출력할 수 있다.
예를 들어, 다이오드 구조체(110)가 소스 라인을 통하여 전류를 출력하는 동작은 리드 동작에 상응할 수도 있다.
도 1d는 접근 전자소자(120)의 구성요소를 보다 구체적으로 설명한다.
도 1d를 참고하면, 접근 전자소자(120)는 제2 소스 영역(121), 진성 영역(122), 제2 드레인 영역(123) 및 진성 영역(122)을 둘러싸도록 배치되는 제2 게이트 전극(124)을 포함할 수 있다. 예를 들어, 접근 전자소자(120)는 접근 트랜지스터 또는 n 채널 SiNW MOSFET 트랜지스터로도 지칭될 수 있다.
본 발명의 일실시예에 따르면 접근 전자소자(120)는 제2 소스 영역(121)과 제2 드레인 영역(123)에 n형 불순물이 도핑되고, 진성 영역에는 p형 불순물이 도핑될 수 있다.
일례로, p는 p형 불순물이 저농도로 도핑된 경우를 나타낼 수 있고, n+는 n형 불순물이 고농도로 도핑된 경우를 나타낼 수 있다.
도 2는 일실시예에 따른 뉴런회로의 블록 다이어그램을 나타내는 도면이다.
본 발명에서는 피드백 전계효과 전자소자와 MOSFET을 포함한 4 개의 트랜지스터만을 사용하여 축적-발화(integrate-and-fire)를 수행하는 뉴런회로(neuron circuit)를 제공한다.
특히, 피드백 전계효과 전자소자의 포지티브 피드백 루프는 축적 및 발화(integrate-and-fire) 기능을 구현하는 뉴런회로에서 주요 역할을 하는데, 일실시예에 따른 뉴런회로는 이러한 피드백 전계효과 전자소자의 포지티브 피드백 루프를 활용하여 입력 펄스의 축적(integrate), 스파이크(spike) 생성 및 리셋 동작을 제공할 수 있다.
도 2는 몇 개의 시냅스 소자(210, 220)와 하드웨어 기반의 SNN을 구현하는 뉴런회로로 구성된 기본적인 뉴로모픽 블록을 갖춘 제안된 IF(integrate-and-fire) 뉴런회로를 나타낸다.
일실시예에 따른 뉴런회로(200)는 단일 게이트의 피드백 전계효과 전자소자(FBFET), 3 개의 MOSFET(M1 ~ M3) 및 축적 동작을 위한 커패시터(Cmem)로 구성된다.
전 시냅스(pre-synapse, 210)는 연결된 다른 뉴런 세포로부터의 시냅스 출력을 수신하고 시냅스의 가중치를 반영하여 전류 입력으로 변환한다.
시냅스 전류 입력은 뉴런회로(200)의 커패시터를 충전하여 포텐셜을 생성함으로써, 축적(integrate)될 수 있다.
또한, 일실시예에 따른 뉴런회로(200)는 충전되는 포텐셜이 임계값에 도달하면, 출력 스파이크(201)를 생성할 수 있다.
뉴런회로(200)의 출력 스파이크는 도 2와 같이 후 시냅스(post-synapse, 220)로 전달될 수 있다.
뉴런회로(200)의 각 소자별 동작은 이후 도 4a 및 도 4b를 통해 보다 상세히 설명한다.
도 3a는 드레인 바이어스가 없는 피드백 전계효과 전자소자의 에너지 밴드 다이어그램(310)을 설명하는 도면이다.
뉴런회로를 위한 피드백 전계효과 전자소자의 동작은 드레인 전압에 의한 채널 영역의 포지티브 피드백 루프를 기반으로 한다.
도 3a의 에너지 밴드 다이어그램(310)은 게이트 및 소스간 전압(VGS)이 270 mV인 조건에서 드레인 바이어스 조건 하에서 피드백 전계효과 전자소자의 에너지 밴드 다이어그램을 나타낸다.
인가된 포지티브 게이트 전압은 더 낮은 드레인 전압에서 피드백 전계효과 전자소자의 포지티브 피드백 루프를 가속시킬 수 있다. 이를 위에 드레인 전압이 인가되기 전에, 피드백 전계효과 전자소자는 도 3a에 나타낸 바와 같이 전하 캐리어의 주입을 차단하기 위해 채널 영역에 2 개의 포텐셜 베리어(potential barriers)을 구비한다.
일실시예에 따른 뉴런회로의 드레인 전압이 0.0 V에서 1.5 V로 증가 할 때, 비 게이트 채널 영역(non-gated channel)의 밸런스 밴드(valence band)에서 포텐셜 베리어의 높이가 낮춰지며, 게이트 채널 영역에서 포텐셜 웰(potential well)에 홀을 주입 할 수 있다.
드레인 전압은 비 게이트 채널 영역의 밸런스 밴드에서 포텐셜 베리어의 저하를 유도할 수 있다. 또한, 포텐셜 베리어(potential barriers)의 저하에 따라 드레인 영역의 정공이 진성 영역의 밸런스 밴드의 포텐셜 웰(potential well)에 주입될 수 있다.
결국, 포텐셜 웰 내에서 축적된 홀은 게이트 채널 영역의 전도대에서 포텐셜 베리어의 높이를 전기적으로 낮출 수 있다.
동일한 방식으로, 축적된 전자는 비 게이트 채널 영역의 전도대에서 포텐셜 베리어의 높이를 낮출 수 있다.
도 3b는 드레인 전압의 변화에 따른 피드백 전계효과 전자소자의 에너지 밴드 다이어그램(320)을 설명하는 도면이다.
도 3b에 도시된 에너지 밴드 다이어그램(320)에서 확인할 수 있는 바와 같이, 베리어의 높이가 반복적으로 낮아지면 포지티브 피드백 루프 현상이 나타나고 결국 매우 짧은 시간 내에 포텐셜 베리어가 사라진다.
따라서, 드레인 전압은 VD = 1.4 V에서 피드백 전계효과 전자소자의 포지티브 피드백 루프를 유도하여 도 3c와 같이 드레인 전류를 급격히 증가시킨다.
도 3c는 게이트와 소스간 전압(VGS)이 270 mV에서의 IDS-VDS 출력 곡선과 드레인 전압에 따른 피드백 전계효과 전자소자의 채널 영역에서의 홀 농도를 나타낸다. 특히, 게이트 채널 영역의 홀 농도는 1x1018 cm-3에서 5x1019 cm-3으로 증가된다.
도 4a는 Vmem에 따른 에너지 밴드 다이어그램을 가진 뉴런회로(410)의 스파이크 메커니즘을 설명하는 도면이다.
도 4a와 도 4b는 피드백 전계효과 전자소자의 다양한 에너지 밴드 다이어그램을 포함하는 뉴런회로(410)의 스파이크 및 리셋 메커니즘을 도시한 것이다.
뉴런회로(410)는 시냅스로부터 입력되는 전류를 커패시터(411)에 충전하여 포텐셜(potential)를 생성할 수 있다. 또한, 뉴런회로(410)는 생성되는 포텐셜이 임계값을 초과하면, 커패시터(411)에 연결된 단일 게이트의 피드백 전계효과 전자소자(412)를 이용해서, 생성되는 포텐셜에 상응하는 스파이크 전압을 생성하여 출력할 수 있다. 또한, 뉴런회로(410)는 피드백 전계효과 전자소자에 연결되는 트랜지스터들(413, 414, 415)을 이용해서 상기 생성된 스파이크 전압을 리셋할 수 있다.
단일 게이트의 피드백 전계효과 전자소자(412)는 드레인단이 커패시터(411)에 병렬 연결되고, 소스단이 3개의 트랜지스터들(413, 414, 415)에 연결되며, 게이트단이 제1 워드라인(WL1)에 연결될 수 있다.
트랜지스터들(413, 414, 415) 간의 연결관계를 살펴보면, 먼저, 제1 트랜지스터(M1, 413)는 게이트단이 제2 워드라인(WL2)에 연결되고, 드레인단이 피드백 전계효과 전자소자(412)의 소스단에 직렬 연결될 수 있다.
또한, 제2 트랜지스터(M2, 414)의 게이트단 및 드레인단은, 제1 트랜지스터(M1, 413)의 드레인단과 피드백 전계효과 전자소자(412)의 소스단에 공통 연결될 수 있다.
뿐만 아니라, 제3 트랜지스터(M3, 415)는 드레인단이 커패시터(411) 및 피드백 전계효과 전자소자(41 2)의 드레인단에 공통 연결되고, 제3 트랜지스터(M3, 415)의 게이트단이 제2 트랜지스터(M2, 414)의 게이트단 및 드레인단에 공통 연결될 수 있다.
한편, 피드백 전계효과 전자소자(412)의 드레인단의 전압은 Vmem로 정의될 수 있고, 드레인단의 임계값 또는 Vmem의 임계값은 스파이크 및 리셋 동작을 위한 전압이다.
제1 워드 라인(WL1) 및 제2 워드 라인(WL2)의 전압은 출력전압(Vspike)의 적절한 임계값 및 스파이크 전압에 대해 결정될 수 있다.
이러한 전압들은 트리거링을 위한 임계값, 스파이크 주파수와 같은 뉴런회로 특성을 변경할 수 있다.
제1 워드 라인(WL1) 및 제2 워드 라인 2(WL2)에 일정한 전압 (예, VWL1 = 270 mV, VWL2 = 450 mV)이 인가되면, 축적 및 발화(integrate-and-fire) 동작은 시냅스 전류 입력 Isynaptic에 의한 Vmem의 증가로부터 구현된다.
현재 입력 펄스 Isynaptic이 뉴런회로(410)에 적용되면 입력 전류의 총합은 커패시터(411)에서 Vmem 포텐셜을 증가시키면서 축적(integrate)될 수 있다.
따라서, 전류 입력 펄스 (Isynaptic)가 인가될 때마다, Vmem은 도 4a의 도면부호 416에 도시 된 바와 같이 점진적으로 증가한다.
Vmem이 양의 피드백 루프 생성을 위한 임계값을 초과하면 Vspike은 스파이크가 발생하면 갑자기 증가한다. 스파이크 전압은 피드백 전계효과 전자소자(412)와 제1 트랜지스터(M1, 413)의 전압 분할(voltage division)에 의해 결정될 수 있다.
일예로, 뉴런회로(410)는 제1 트랜지스터(M1, 413)를 저항으로 대체하여 단일 게이트의 피드백 전계효과 전자소자(FBFET)인 제1 워드라인(WL1)에 인가되는 전원 전압만을 이용하며, 제1 트랜지스터(M1, 413)를 대체한 저항과 피드백 전계효과 전자소자의 전압 분할(voltage division)에 의해서 스파이크 전압이 결정될 수 있다.
도 4b는 Vspike에 의존하는 에너지 밴드 다이어그램으로 뉴런회로의 리셋 동작을 설명하는 도면이다.
도 4b의 뉴런회로(420)는 리셋 동작으로 Vspike을 감소시킴으로써 포지티브 피드백 루프가 제거된 피드백 전계효과 전자소자(422)의 포텐셜 베리어가 재생성 되었음을 나타낸다.
이후, Vspike이 단시간에 증가하면 제2 트랜지스터(M2, 424)의 게이트 전압이 리셋 전류 Ireset를 유도할 수 있다. 또한, 유도된 리셋 전류 Ireset에 따라 Vspike이 감소될 수 있다.
스파이크 및 리셋 기능에서 제1 트랜지스터(M1, 423)는 가변 저항으로 작동하고 피드백 전계효과 전자소자(422)는 Vspike를 생성하며 제2 트랜지스터(M2, 424) 및 제3 트랜지스터(M3, 425)는 스파이킹 및 Vmem의 리셋을 각각 담당한다.
스파이킹 및 리셋 동안의 피드백 전계효과 전자소자(422)의 에너지 밴드 다이어그램이 도면부호 420에 도시될 수 있다.
제1 워드 라인 전압(VWL1) 및 제2 워드 라인 전압(VWL2)은 임계치 및 Vspike에 대해 결정될 수 있다.
제1 워드 라인 전압(VWL1) 및 제2 워드 라인 전압(VWL2)의 조정은 뉴런회로(420)의 트리거링, Vspike 및 발화 주파수 주파수에 대한 임계값을 변경할 수 있다.
제1 워드 라인 전압(VWL1)이 270 mV 및 제2 워드 라인 전압(VWL2)이 450 mV인 경우, Isynaptic가 뉴런회로로 흐를 때, Isynaptic에 의해 전달되는 전하는 Cmem에 통합되어 Vmem이 증가할 수 있다.
포지티브 피드백 루프 생성을 위해 Vmem이 1.5V의 임계값에 도달하면 Vspike가 갑자기 생성되며, 이 값은 피드백 전계효과 전자소자(422) 및 제1 트랜지스터(M1, 423)의 전압 분할에 의해 결정될 수 있다. 또한, 양의 피드백 루프가 생성됨으로써 뉴런회로가 Vspike를 발생시킬 수 있다.
결과적으로 Vspike의 발화는 제2 트랜지스터(M2, 424) 및 제3 트랜지스터(M3, 425)의 게이트 전압을 빠르게 증가시켜 채널을 개방할 수 있다.
제2 트랜지스터(M2, 424)의 채널에서 Ireset 및 제3 트랜지스터(M3, 425)의 채널에서 Iout의 흐름은 각각 Vspike 및 Vmem를 급격하게 감소시킬 수 있다.
즉, Vspike의 발화는 Vmem을 1.5V 미만으로 빠르게 감소시켜 포지티브 피드백 루프를 제거할 수 있다.
결과적으로, 뉴런회로(420)는 Vmem가 0.0V에서 초기 상태를 갖도록 즉시 리셋되고, 뉴런회로에 의해 발생된 Vspike는 후 시냅스로 전송된다.
이로써, 에너지 밴드 다이어그램(426)에서 보는 바와 같이, 충전된 피드백 전계효과 전자소자의 Vmem은 방전과 함께 서서히 낮아질 수 있다.
리셋 동작 후, 시냅스 입력 전류 Isynaptic가 뉴런회로(420)에 흐를 때마다 축적 및 발화(integrate-and-fire)의 반복 동작이 발생한다.
도 4c는 전류모드로 동작하는 뉴런회로의 실시예를 설명하는 도면이다.
뉴런회로(430)는 시냅스로부터 입력되는 전류를 커패시터(431)에 충전하여 포텐셜(potential)를 생성할 수 있다. 또한, 뉴런회로(430)는 생성되는 포텐셜이 임계값을 초과하면, 커패시터(431)에 연결된 단일 게이트의 피드백 전계효과 전자소자(432)를 이용해서, 생성되는 포텐셜에 상응하는 스파이크 전류를 생성하여 출력(Ireset)할 수 있다. 또한, 뉴런회로(430)는 피드백 전계효과 전자소자에 연결되는 트랜지스터들(433, 434, 435)을 이용해서 생성된 스파이크 전류를 리셋할 수 있다.
단일 게이트의 피드백 전계효과 전자소자(432)는 드레인단이 커패시터(431)에 병렬 연결되고, 소스단이 3개의 트랜지스터들(433, 434, 435)에 연결되는 구조로 구현될 수 있다.
트랜지스터들(433, 434, 435) 간의 연결관계를 살펴보면, 먼저, 제1 트랜지스터(M1, 433)는 게이트단이 제2 워드라인(WL2)에 연결되고, 드레인단이 피드백 전계효과 전자소자(432)의 소스단에 직렬 연결될 수 있다.
또한, 제2 트랜지스터(M2, 434)의 게이트단 및 드레인단은, 제1 트랜지스터(M1, 433)의 드레인단과 피드백 전계효과 전자소자(432)의 소스단에 공통 연결될 수 있다.
뿐만 아니라, 제3 트랜지스터(M3, 435)는 드레인단이 커패시터(411) 및 피드백 전계효과 전자소자(432)의 드레인단에 공통 연결되고, 제3 트랜지스터(M3, 435)의 게이트단이 제2 트랜지스터(M2, 434)의 게이트단 및 드레인단에 공통 연결될 수 있다.
도 4d는 일실시예에 따른 뉴런회로의 시뮬레이션된 타이밍 다이어그램(440)을 설명하는 도면이다.
뉴런회로는 IF 동작을 위해 피드백 전계효과 전자소자에서 일련의 초기화 동작을 필요로 할 수 있다. 뉴런회로의 초기화 동작 후 10 μA의 입력 전류 펄스 Isynaptic이 10 μs의 주기로 1 μs 동안 뉴런회로에 인가된다. 입력 펄스(441)가 인가될 때마다 Vmem(442)이 0.3 V 증가한다. 입력 펄스(441) 5 번에 의해 Vmem(442)이 임계값을 초과할 수 있다.
임계값이 초과되면 0.0V ~ 0.6V의 출력 스파이크 펄스(Vspike)가 생성된다.
재설정이 완료되면, IF 동작의 반복 동작을 위해 Vspike 및 Vmem은 초기 값 (Vspike = Vmem = 0.0 V)으로 돌아갈 수 있다. 이후, 다음 반복된 시냅스 입력 펄스가 Vmem을 다시 증가시킬 수 있고, 이러한 축적 및 발화 동작의 사이클은 도 4d와 같이 정상적으로 발생한다.
결과적으로 본 발명의 일실시예에 따른 뉴런회로는 단지 4 개의 트랜지스터를 사용하여 약 20 kHz 발화 주파수의 IF 동작을 나타낼 수 있다.
본 발명에 따른 뉴런회로의 성능은 사용된 트랜지스터의 수, 장치 유형, 시냅스 입력 유형, 전력 소비 및 발화 주파수를 포함하여 기존의 뉴런회로의 성능보다 우위에 있다.
종래의 뉴런회로들 중, Conductance 기반 및 Hindmarsh-Rose 모델을 사용하는 뉴런회로는 많은 트랜지스터를 사용하여 낮은 발화 주파수로 최고 전력을 소비하는 것처럼 보인다. 또한, CMOS 기반 뉴런회로의 경우 우수한 발화 주파수를 보이는 izhikevich 모델은 14 개의 트랜지스터와 40 μW의 높은 전력 소모를 필요로 한다. 이 밖에, 기존의 뉴런회로는 모든 장치 유형에서 20개 이상의 트랜지스터가 필요하다.
특히, 단일 게이트의 피드백 전계효과 전자소자를 사용하는 이전 뉴런회로의 경우, 피드백 전계효과 전자소자의 특성으로 인해 좋은 점화 주파수를 가지지만 9 개의 트랜지스터, 1 개의 저항 및 1 개의 커패시터를 포함한 많은 수의 트랜지스터를 소비해야 한다.
결론적으로, 본 발명의 뉴런회로는 회로 면적이 작고, 전력 소비와 발화 주파수면에서 가장 단순하고 또한 가장 효율적인 회로이다.
특히 뉴런회로에 있어, 피드백 전계효과 전자소자의 게이트 전극은 게이트 회로의 피드백 전계효과 전자소자가 270 mV의 일정한 전압을 유지하기 때문에 게이트 채널 영역에서 추가 도핑 공정으로 대체 될 수도 있다.
도 5a는 1.0 μs의 입력 펄스로 시뮬레이션되는 다른 입력(VWL1)에 대한 IF 기능을 나타내는 도면(510)이다.
본 발명의 뉴런회로는 작동을 위해 특별한 바이어스 체계가 필요하지 않다. 단일 게이트의 피드백 전계효과 전자소자를 사용한 시뮬레이션 결과는 2 단자 형 피드백 전계효과 전자소자에 대한 뉴런회로의 가능성을 보여준다.
입력 전압과 펄스 폭에 대한 본 발명의 뉴런회로에서의 IF 동작의 의존성을 조사하기 위해 제1 워드라인(WL1)으로서 전압 260 mV 및 280 mV와 입력 펄스 폭 0.5 μs와 1.5 μs에 대해 시뮬레이션을 수행했다. 도면부호 510에서 보는 바와 같이, 제1 워드라인(WL1) 전압과 입력 펄스 폭의 변화는 트리거링 및 스파이크에 대한 점화 주파수 및 임계값에 영향을 미친다.
보다 구체적으로, 도 5a는 다양한 제1 워드라인(WL1) 전압에 대한 시뮬레이션 된 타이밍 다이어그램을 보여준다.
먼저, 도면부호 511은 제1 워드라인(WL1) 전압 260 mV일때의 Vmem의 변화를 나타내고, 도면부호 512는 도면부호 511의 환경에서의 출력(Vspike)을 나타낸다.
또한, 도면부호 513은 제1 워드라인(WL1) 전압 280 mV일때의 입계 전압(Vmem)의 변화를 나타내고, 도면부호 514는 도면부호 513의 환경에서의 출력(Vspike)을 나타낸다.
포지티브 VWL1은 게이트 채널 영역에서 포텐셜 베리어를 낮춤으로써 피드백 전계효과 전자소자에서 포지티브 피드백 루프를 유도할 수 있다. 그러므로 트리거링과 스파이크를 위한 임계값은 일반적인 피드백 전계효과 전자소자의 특성에 상응하는 양의 제1 워드라인(WL1) 전압만큼 낮아질 수 있다. 따라서 제1 워드라인 전압(VWL1)은 뉴런회로가 문턱 전압을 초과하여 빠르게 상승하여 스파이크 및 리셋을 발생시킬 수 있다.
제1 워드라인(WL1) 전압이 260 mV에서 280 mV로 변함에 따라 Vmem의 임계값은 1.8 V에서 1.5 V로 감소하지만 점화 주파수는 14.7 kHz에서 21.3 kHz까지 점진적으로 증가한다. 제1 워드라인 전압(VWL1)은 뉴런회로의 임계값(Vmem) 및 발화 주파수 주파수를 제어한다.
도 5b는 다양한 입력 펄스 시간을 갖는 뉴런회로의 시뮬레이션 된 타이밍 다이어그램을 설명하는 도면이다.
또한 도 5b에서 입력 펄스의 합은 입력 전류의 합이 커패시터에 축적되어 입계 전압의 포텐셜을 증가시키기 때문에 축적 동작에서 중요한 부분을 차지한다. 입력 펄스 폭이 도면부호 521의 0.5 μs에서 도면부호 523의 1.5 μs로 증가함에 따라, 그림 5 (b)에서 보는 바와 같이 도면부호 522의 6.3 kHz에서 도면부호 524의 28.5 kHz의 문턱 전압 (발화)에 도달하는 발화 주파수 주파수가 증가한다.
결국, 본 발명을 이용하면 적은 면적과 낮은 전력 소비를 위해 단일 게이트의 피드백 전계효과 전자소자를 사용하는 새로운 축적 및 발화 뉴런회로(integrate-and-fire (IF) neuron circuit)를 제공할 수 있다.
일실시예에 따르면, 20 kHz 수준의 높은 점화 주파수와 4개의 트랜지스터만으로 7 μW의 낮은 전력 소비를 포함한 우수한 특성을 나타내는 뉴런회로(integrate-and-fire (IF) neuron circuit)를 제공할 수 있다.
일실시예에 따르면, VLSI (very large scale of integration)를 위한 하드웨어 기반 SNN의 가능성을 제공할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
110: 다이오드 구조체 111: 제1 소스 영역
112: 진성 영역 113: 게이트 영역
114: 제1 드레인 영역 115: 제1 게이트 전극
120: 접근 전자소자 121: 제2 소스 영역
122: 진성 영역 123: 제2 드레인 영역
124: 제2 게이트 전극

Claims (14)

  1. 커패시터를 통해 시냅스로부터 입력되는 전류를 충전하여 포텐셜(potential)를 생성하고,
    상기 생성되는 포텐셜이 임계값을 초과하면, 상기 커패시터에 연결된 단일 게이트의 피드백 전계효과 전자소자(FBFET)를 이용해서, 상기 생성되는 포텐셜에 상응하는 스파이크 전압을 생성하여 출력하며,
    상기 피드백 전계효과 전자소자에 연결되는 3개의 트랜지스터들을 이용해서 상기 생성된 스파이크 전압을 리셋하는
    뉴런회로.
  2. 제1항에 있어서,
    상기 단일 게이트의 피드백 전계효과 전자소자는,
    드레인단이 상기 커패시터에 병렬 연결되고, 소스단이 상기 3개의 트랜지스터들에 연결되며, 게이트단이 제1 워드라인에 연결되는
    뉴런회로.
  3. 제2항에 있어서,
    상기 3개의 트랜지스터들 중에서.
    제1 트랜지스터는,
    게이트단이 제2 워드라인에 연결되고, 드레인단이 상기 피드백 전계효과 전자소자의 소스단에 직렬 연결되며,
    제2 트랜지스터의 게이트단 및 드레인단은, 상기 제1 트랜지스터의 드레인단과 상기 피드백 전계효과 전자소자의 소스단에 공통 연결되고,
    제3 트랜지스터는,
    드레인단이 상기 커패시터 및 상기 피드백 전계효과 전자소자의 드레인단에 공통 연결되고, 상기 제3 트랜지스터의 게이트단이 상기 제2 트랜지스터의 게이트단 및 드레인단에 공통 연결되는
    뉴런회로.
  4. 제3항에 있어서,
    상기 스파이크 전압은,
    상기 제1 트랜지스터와 상기 피드백 전계효과 전자소자의 전압 분할(voltage division)에 의해서 결정되는 뉴런회로.
  5. 제3항에 있어서,
    상기 스파이크 전압은,
    상기 제1 워드라인의 전압에 변화에 따라 주기가 변화되는 뉴런회로.
  6. 제3항에 있어서,
    상기 스파이크 전압은,
    상기 입력 펄스의 시간 폭에 대한 변화에 따라 주파수가 변화되는 뉴런회로.
  7. 제1항에 있어서,
    상기 단일 게이트의 피드백 전계효과 전자소자는,
    드레인 전압에 의해 채널 영역에서 생성되는 포지티브 피드백 루프 현상을 이용해서 상기 생성되는 포텐셜에 상응하는 스파이크 전압을 생성하는
    뉴런회로.
  8. 제7항에 있어서,
    상기 단일 게이트의 피드백 전계효과 전자소자는,
    채널 영역에 복수의 포텐셜 베리어(potential barriers)을 구비하고, 상기 복수의 포텐셜 베리어(potential barriers)를 이용해서 상기 드레인 전압이 인가되기 전에 전하 캐리어 주입을 차단하는
    뉴런회로.
  9. 제8항에 있어서,
    상기 단일 게이트의 피드백 전계효과 전자소자는,
    상기 드레인 전압이 기설정된 기준전압으로 증가 할 때, 상기 드레인 전압을 통해 비게이트 채널 영역(non-gated channel region)의 밸런스 밴드(valence band)에서 상기 복수의 포텐셜 베리어의 높이가 낮아지도록 유도하며, 상기 복수의 포텐셜 베리어의 높이가 낮아지는 경우 게이트 채널 영역의 포텐셜 웰(potential well)에 홀을 주입하도록 동작하는
    뉴런회로.
  10. 제9항에 있어서,
    상기 단일 게이트의 피드백 전계효과 전자소자는,
    상기 게이트 채널 영역의 포텐셜 웰에 홀을 주입하도록 동작하되,
    상기 복수의 포텐셜 베리어의 높이가 낮아지는 경우 상기 드레인 영역의 정공이 진성 영역의 밸런스 밴드의 포텐셜 웰에 주입되도록 동작하는
    뉴런회로.
  11. 제10항에 있어서,
    상기 단일 게이트의 피드백 전계효과 전자소자는,
    상기 포텐셜 베리어의 높이가 반복적으로 낮아짐에 따라, 포지티브 피드백 루프 현상을 발생하여 일정시간 동안에만 상기 포텐셜 베리어를 제거하도록 동작하는
    뉴런회로.
  12. 제3항에 있어서,
    상기 단일 게이트의 피드백 전계효과 전자소자는,
    상기 제2 트랜지스터의 게이트단에 발생하는 전압에 리셋 전류를 유도하여 상기 스파이크 전압을 감소시키고,
    상기 제3 트랜지스터에 방전 전류를 흐르게 하여 상기 생성된 스파이크 전압을 리셋하는 뉴런회로.
  13. 커패시터를 통해 시냅스로부터 입력되는 전류를 충전하여 포텐셜(potential)를 생성하고,
    상기 생성되는 포텐셜이 임계값을 초과하면, 상기 커패시터에 연결된 단일 게이트의 피드백 전계효과 전자소자(FBFET)를 이용해서, 상기 생성되는 포텐셜에 상응하는 스파이크 전류를 생성하여 출력하며,
    상기 피드백 전계효과 전자소자에 연결되는 3개의 트랜지스터들을 이용해서 상기 생성된 스파이크 전류를 리셋하는
    뉴런회로.
  14. 제3항에 있어서,
    상기 제 1 트랜지스터를 저항으로 대체하여
    단일 게이트의 피드백 전계효과 전자소자(FBFET)인 제1 워드라인에 인가되는 전원 전압만을 이용하며,
    상기 제 1 트랜지스터를 대체한 저항과 상기 피드백 전계효과 전자소자의 전압 분할(voltage division)에 의해서
    스파이크 전압이 결정되는 뉴런회로.
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