CN111194467A - 差分忆阻电路 - Google Patents

Abstract

本发明涉及一种差分忆阻电路(27)。所述电路包括(a)归一化器(11)；(b)第一忆阻器(D_pos)，其连接在第一顶部节点(V_topp)和第一底部节点(V_botp)之间，所述第一忆阻元件(D_pos)具有第一可调电阻值；(c)第一开关(S1)，其连接在第一底部节点(V_botp)和归一化器之间；(d)第二忆阻器(D_neg)，其连接在第二顶部节点(V_topn)和第二底部节点(V_botn)之间，所述第二忆阻器(D_neg)具有第二可调电阻值；(e)第二开关(S2)，其连接在第二底部节点(V_botn)和归一化器之间；以及(f)一组电压源(3、5、13、19)，其被配置为产生大于0V的电压。这组电压源(3、5、13、19)在第一忆阻器(D_pos)上产生第一电压值，在第二忆阻器(D_neg)上产生第二电压值。第一输出信号取决于第一可调电阻值，而第二输出信号取决于第二可调电阻值。获得忆阻电路网输出信号，作为第一输出信号和第二输出信号之间的差值。

Description

差分忆阻电路

技术领域

本发明涉及一种差分忆阻电路，其可用于例如人工神经网络。本发明还涉及一种操作该电路的方法。

背景技术

纳米电子技术的进步导致了一种称为忆阻器的新型装置的诞生。尽管几十年前就已经设想出来，但直到最近，在摩尔标度律即将结束的时候，这些装置才显示出维持电子技术进步的潜力。忆阻器是一种非线性无源双端电气元件。忆阻器是一种电气元件，该电气元件限制或调整电路中的电流，并记住先前流过电路的电荷量。忆阻器是有用的，因为忆阻器是非易失性的，即，在没有电源的情况下保持存储器。

自2008年制造第一忆阻装置以来，研究操作主要集中在解决传统存储器和计算应用需求上。然而，近年来，还研究了用于实现人工神经网络架构和基于尖峰或基于事件的神经形态架构的忆阻装置。例如，已知使用忆阻装置作为突触，并且使用尖峰时序相关塑性(STDP)型机制来编程存储单元。在大多数这些设计中，更新机制包括在忆阻装置的终端上产生重叠脉冲，使得目标装置上的有效电压差超过开关阈值。非目标装置上的电压保持低于开关阈值，并且保持不变。这种机制非常适合基于STDP的学习，但对于基于梯度下降等其他机制的学习来说并不是最佳的。还提出将其中一个终端保持在固定的直流(DC)电位，并且通过在另一终端上施加电压脉冲来对装置进行编程。这种方法更易于实现基于梯度下降的学习。其他解决方案也是已知的。这些解决方案使用基于梯度下降的学习规则来编程具有忆阻突触的神经网络。

无论怎么应用，以快速和节能的方式对忆阻装置进行感测和编程对于各种使用情况都是有用的，从传统的数字存储器到混合模拟/数字神经形态突触。已经提出了几种方法来感测忆阻装置的电导。例如，已经提出了通过使用利用运算放大器反馈电路控制其终端上的电压的电路来感测忆阻装置。还提出了一种通过在反馈配置中使用电压放大器将装置的电阻与参考电阻元件进行比较来感测装置状态的方法。还已知使用两个电压放大器来创建反馈电路，该反馈电路产生输出电流，该输出电流与当忆阻装置的两个终端箝位到受控电压时由忆阻装置产生的电流成比例。

已知的忆阻电路的问题在于，忆阻电路具有相当高的忆阻装置电导可变性。此外，至少一些已知的解决方案需要参考装置或有源元件(例如，运算放大器)来感测。此外，对于许多已知的解决方案来说，系统级的高电流消耗仍然是一个问题，并且许多解决方案也具有小的动态范围。

发明内容

因此，本发明的目的是克服与忆阻电路相关的至少一些上述限制。

根据本发明的第一方面，提供了根据权利要求1所述的忆阻电路。

与先前提出的忆阻电路不同，所提出的电路使用以差分模式配置的两个忆阻装置来感测其输入信号并产生输出信号，输出信号可以通过可调比例因子进行缩放，并通过两个输入信号的和进行归一化。差分操作模式有助于降低输出信号的可变性。不需要参考装置或有源元件(例如，运算放大器)来感测。电路的信号缩放和/或归一化特征降低了系统级的功耗。此外，电路中的装置可以差分互补模式编程，以降低装置可变性的影响。与差分电路设置一起，这也有助于增加电路的整体动态范围。

根据本发明的第二方面，提供了一种包括忆阻电路的存储单元。

根据本发明的第三方面，提供了一种包括存储单元的纵横制突触电路。

根据本发明的第四方面，提供了一种操作根据本发明第一方面的忆阻电路的方法。

在所附的从属权利要求中叙述本发明的其他方面。

附图说明

参考附图，从以下对非限制性示例实施例的描述中，本发明的其他特征和优点将变得显而易见，其中：

图1是示出根据本发明示例的忆阻电路的读取模式部分的示意电路图；

图2是示出根据本发明示例的根据三种不同的电压设置的忆阻装置电阻的图1的电路的理论输入电流的示图；

图3是示出根据本发明示例的根据三种不同的电压设置的忆阻装置电阻的图1的电路的理论输出电流的示图；

图4是示出根据本发明示例的完整忆阻电路的示意电路图；

图5是示出了图4的电路的示意电路图，但是进一步示出了各种电流可以如何被配置为在电路中流动，以调整忆阻装置电阻；

图6是示出根据本发明示例的忆阻电路的读取模式部分的第一变型的示意电路图；

图7是示出根据本发明示例的忆阻电路的读取模式部分的第二变型的示意电路图；

图8是示出根据本发明的示例的如何获得多装置存储器的示意电路图；以及

图9是示出根据本发明示例的本发明的教导可以如何应用于密集纵横制阵列的示意电路图。

具体实施方式

现在将参考附图详细描述本发明的实施例。出现在不同附图中的相同或相应的功能和结构元件具有相同的附图标记。

本发明的示例性实施例涉及一种差分电流模式忆阻电路，用于测量、感测或读取电路的忆阻装置的电导(或电阻)，并用于产生与感测装置电导成比例的可缩放输出电流。在本说明书中，差分电路被理解为这样一种电路，其中，关键信号由两个信号(而不是单个信号)的差值或另一数学关系来表示。此外，因为本实施例的电路是电流模式电路，所以这些信号是电流。所提出的电路可以使用一个忆阻装置作为存储元件，另一个作为参考，或者可以使用两个忆阻装置作为互补的存储元件，其中，存储器更新操作在忆阻装置中引起相反方向的电导变化。该电路旨在以两种不同的模式操作：读取模式操作用于感测忆阻装置的状态，而写入模式操作用于改变其状态。在读取模式下，电路产生与输入电流近似线性相关的缩放(相对于忆阻器输入电流)归一化输出电流。然后可以确定通过每个忆阻装置的电流。根据输入电流，可以获得反映忆阻装置状态的忆阻装置电导。例如，所提出的电路对于使用差分忆阻对作为尖峰神经网络的突触元件将忆阻装置连接到神经形态计算架构是理想的。下面解释的实施例使用电路的差分电流模式操作，并产生与输入电流成比例的归一化缩放输出电流。

图1是示出读取模式电路部分1的示意图，该读取模式电路部分1基于经典吉尔伯特归一化电路，但是在该示例中使用在亚阈值区域中操作的金属氧化物半导体场效应晶体管(MOSFET)以及称为正忆阻装置D_pos的第一忆阻装置和称为负忆阻装置D_neg的第二忆阻装置。第一忆阻装置D_pos连接在称为第一顶部节点或终端V_topp的第一电路节点和称为第一底部节点或终端V_botp的第三电路节点之间。第二忆阻装置D_neg连接在称为第二顶部节点V_topn的第二电路节点和称为第二底部节点V_botn的第四电路节点之间。第一顶部节点V_topp连接到被配置为产生恒定模拟电压V_RD的称为电源电压源的第一电压源3，而第二顶部节点V_topn连接到第二电压源5，在该示例中，第二电压源5被配置为产生电压V_RD。第一底部节点V_botp连接到第一开关S1，而第二底部节点V_botn连接到第二开关S2。在本示例中，第一和第二开关S1、S2是晶体管，更具体地，是MOSFET。第一和第二开关S1、S2均有三个节点，即漏极、栅极和源极节点。在本示例中，第一和第二开关S1、S2的漏极节点分别连接到第一底部节点V_botp和第二底部节点V_botn。第一和第二开关S1、S2的栅极节点分别连接到第三电压源7和第四电压源9。第三和第四电压源7、9被配置为产生称为V_read的电压电平。换言之，当这些电压源启用(通过串联开关)时，获得逻辑1，并且一旦禁用，结果获得逻辑0。第一和第二开关S1、S2的源极节点连接到归一化电路11。

在本示例中，吉尔伯特归一化电路用作归一化电路11。如图1所示，归一化电路11包括第一、第二、第三、第四、第五和第六归一化晶体管M1至M6。在本示例中，所有这些晶体管都是MOSFETS。第一归一化晶体管M1(更具体地，其漏极节点)连接到第一开关S1的源极节点。第一归一化晶体管M1的源极节点连接到第五电压源13，该第五电压源13被配置为产生称为V_S的恒定模拟电压，使得V_S>0。第一归一化晶体管M1的栅极节点连接到第二归一化晶体管M2，更具体地，连接到其栅极节点。第一归一化晶体管M1是二极管连接的晶体管，并且与第二归一化晶体管M2一起形成修改的电流镜配置或缩放电流镜。然而，应当注意，第一和第二归一化晶体管M1、M2不形成传统的电流镜，因为第一归一化晶体管M1的源极节点不接地，即第一和第二归一化晶体管M1、M2的源极节点不处于相同的电压。第二归一化晶体管M2的漏极节点连接到第一电路输出节点15，而第二归一化晶体管M2的源极节点在偏置电路输入节点18处连接到偏置电路17。应当注意，该节点处的电压由V_C表示。因此，第一和第二归一化晶体管M1、M2形成缩放电流镜，其中，输出电流由作为电压V_C函数的因子缩放。还应当注意，有源装置(例如，晶体管)应该适当偏置，以处理信号。在模拟信号处理电路中，通常有两个基本部分：信号处理部分和偏置电路。信号处理部分致力于阐述信号动态要求，而偏置电路致力于向信号处理部分提供电流和/或电压，以允许其正常操作。

第三和第四归一化晶体管M3、M4也形成了与第一和第二归一化晶体管M1、M2的配置类似的修改的电流镜配置。第四晶体管M4的源极节点连接到第六电压源19，第六电压源19被配置为产生称为V_S的恒定模拟电压，使得V_S>0。第三归一化晶体管M3的漏极节点连接到第二电路输出节点21，而第三归一化晶体管M3的源极节点连接到偏置电路17。

偏置电路17包括串联连接的第五和第六归一化晶体管M5、M6。第五归一化晶体管M5的漏极节点连接到第二和第三归一化晶体管M2、M3的源极节点。第五归一化晶体管M5的栅极节点连接到称为偏置电压源的第七电压源23，并且被配置为产生作为模拟信号的偏置电压V_b。更具体地，V_b是缩放电路输出电流的亚阈值偏置电压。第五归一化晶体管M5的源极节点连接到第六归一化晶体管M6的漏极节点。第六归一化晶体管M6的栅极连接到第八电压源25，第八电压源25被配置为产生与第三和第四电压源(即，V_read)相同的电压。在该示例中，第六归一化晶体管M6的源极接地。由归一化器11执行的归一化操作的目的是将大小可以变化很大的两个输入值x1和x2(即，流经忆阻装置的电流)重新缩放到定义明确的参考值，使得可以作为输入而发送到期望输入位于特定范围内的下一计算阶段。这可以通过以下数学运算来实现：x1_norm＝x1/(x1+x2)**常数和x2_norm＝x2/(x1+x2)**常数。以这种方式，可以产生缩放的输出信号。归一化器为两个或多个输入电流源实现这一点。

当忆阻装置D_pos和D_neg连接到电源电压V_RD时，电路1处于其读取模式操作状态。在这种操作模式下，流过忆阻装置D_pos和D_neg的电流可以在其相应的顶部节点V_topp、V_topn处确定，并且每当启用信号V_read时，在电路输出端15、21产生该电流的归一化版本。计算I_pos-I_neg作为净输出信号的差分电流模式读出电路可以使电导/存储器状态感测操作的分辨率加倍。应当注意，在上述示例中，读取模式电路部分1的所有晶体管都是n沟道MOSFET。然而，可以将上述所有晶体管实现为p沟道MOSFET。接下来将更详细地解释输入电流感测操作。还应当注意，代替以电流模式操作电路，可以以电压模式操作。更具体地，通过向电路输出节点15、21添加负载，例如，电阻器或晶体管，来自电路的输出将是电压而不是电流。因此，该电路可用于电压模式或电流模式。在本说明书中，信号表示为电压的电路是电压模式电路，信号表示为电流的电路是电流模式电路。

当V_read高(即，启用V_read)时，流经忆阻装置D_pos、D_neg的电流也流经其连接的二极管连接晶体管M1、M4。具体地：

并且

其中，I_Dx是流经装置D_x流的电流和I_Mi是流经晶体管M_i的电流。

对于低功耗操作，希望有非常小的电流流经忆阻装置D_pos、D_neg。应当注意，这些电流的大小可以通过升高电压V_S来减小。如果满足这一条件，则可以进行近似，使我们能够解析地导出电路参数和流经电路外部支路(即包括忆阻装置的支路)的电流之间的关系。通过编写装置等式并使流经装置的电流相等，可以获得：

I_x＝I_Mi (2)

其中，R_X表示忆阻装置D_x的电阻，V_RD表示读取模式下提供的电源电压，V_S表示晶体管M₁和M₄的源极电压，V_i表示晶体管M_i的栅极电压，k表示亚阈值斜率因子，U_T表示热电压。通过求出V_i：

其中，I₀表示晶体管泄漏电流。如果I_X足够小，则

然后：

等式5描述了电路输入电流如何随忆阻装置的电阻或电导以及V_RD和V_S电压而变化。具体地，对于较大的V_RD-V_S值，电流与忆阻装置电导近似线性，但采用相对较大的值(较大的值会降低电路的功率效率)。对于非常小的V_RD-V_S值，电路产生线性变化的非常小的电流，但对装置忆阻R_X的依赖性非常小。图2突出显示了这种折衷的效果，该图绘制了不同值的等式5，V_S设置为1.8V。接下来解释输出电流归一化操作。

差分忆阻电路1具有两个输出电流I_pos、I_neg，这两个输出电流与从相应输入支路感测到的输入电流成正比，并由偏置电流I_b缩放。更具体地，如果所有晶体管在饱和状态和亚阈值下操作：

则通过使用额外条件I_b＝I_pos+I_neg求解

并替换等式6中的项，可以获得：

这使得可以产生输出电流I_pos、I_neg，所述输出电流近似线性地依赖于流经忆阻装置D_pos、D_neg的电流，并且可能小得多，从而能够设计超低功率电流模式忆阻感测架构。为了确保差分忆阻输出归一化行为的正常运行，同时最小化输入电流感测阶段中的消耗的功率，具有大V_S值和小值V_RD-V_S是有益的。独立V_S设置(否则默认况下会接地)是本发明的一个方面。

图3显示了偏置电流I_b＝20nA、从1KΩ增加到20KΩ的电阻值D_pos以及从20KΩ成比例减少到1KΩ的电阻值D_neg的理论归一化输出电流I_pos。

图4的电路图示出了完整的忆阻电路27，包括读取模式部分1，但也包括写入模式部分。如图4所示，写入模式部分包括一组开关和一组电压源。写入模式部分可以分成连接到左外部读取模式电路支路的第一写入模式电路子部分和连接到右外部读取模式电路支路的第二写入模式电路子部分。第一写入模式电路子部分包括第三开关S3、第四开关S4、第五开关S5、第六开关S6和第七开关S7。在本示例中，所有这些开关都是晶体管，更具体地是MOSFET。此外，在该示例中，第四和第七开关S4、S7是n沟道MOSFET，而第三、第五和第六开关S3、S5、S7是p沟道MOSFET。以这种方式，写入模式开关可以在互补金属氧化物半导体(CMOS)逻辑中实现。第三开关S3连接在第一电压源3和第一顶部节点V_topp之间。第三开关S3的栅极节点连接到第九电压源31，第九电压源31被配置为产生称为

的电压。应当注意，带有上划线的信号(例如，

)表示原始信号X的反转版本。例如，如果原始信号X的值是逻辑1，则反相信号

的值将是逻辑0，反之亦然。第四开关S4与第三开关S3并联设置，但是使得第四开关S4的源极接地。第四开关S4的栅极连接到第十电压源33，第十电压源33被配置为产生被称为V_reset的电压。第五开关S5与第三和第四开关S3、S4并联设置，但是使得第五开关S5的漏极连接到第十一电压源35，第十一电压源35被配置为产生称为V_st的作为恒定模拟电压的电压。第五开关S5的栅极连接到第12电压源37，第12电压源37被配置为产生称为

的电压。

第六开关S6与第一开关S1并联设置，使得第六开关S6的源极连接到第十三电压源39，第十三电压源39被配置为产生电压V_RST，该电压是恒定的模拟电压。第六开关S6的栅极连接到第十四电压源41，该第十四电压源41被配置为产生称为

的电压。第七开关S7与第一和第六开关S1、S6平行设置。第七开关S7的栅极连接到第15电压源43，第15电压源43被配置为产生称为V_set的电压。第七开关S7的源极节点连接到第一限流晶体管C1。第一限流晶体管C1的栅极连接到第16电压源45，该第16电压源45被配置为产生称为V_lim的电压。第一限流晶体管C1的源极节点接地。第一限流晶体管C1的目的是保护第一忆阻装置D_pos在编程(写入模式操作)期间免受损坏。该信号V_lim是限流偏置电压，选择该限流偏置电压，以确保第一忆阻装置D_pos在写入模式操作期间免受损坏。

第二写入模式电路子部分非常类似于第一写入模式电路子部分，因此此处没有给出第二写入模式电路子部分的详细描述。可以看出，第二写入模式电路子部分包括第八、第九、第十、第11和第12开关S8、S9、S10、S11、S12。其栅极节点连接到一组电压源，如图4所示。然而，与第一写入模式电路子部分相比，在第二写入模式电路子部分中，已经进行了以下改变：

V_set→V_reset、V_reset→V_set和

第二写入模式电路子部分还包括第二限流晶体管C2，其目的是保护第二忆阻装置D_neg在写入模式操作期间免受损坏。第二写入模式电路子部分中的恒定模拟电压源被配置为产生与第一写入模式电路子部分中的相应恒定模拟电压源相同的电压值。应当注意，写入模式部分的所有开关(在其栅极节点)由二进制控制信号(电压)控制。接下来将更详细地解释紧接在读取模式操作之后发生的写入模式操作。

如果在写入模式操作中，以互补的方式更新忆阻装置D_pos、D_neg的状态，所提出的忆阻电路27可以最好地利用其特征。例如，如果驱动一个装置，以增加其电导，则应驱动互补装置，以降低其电导，反之亦然。为了分离读取模式和写入模式操作，如上所述引入了开关组。这些开关可以选择性地将忆阻装置的顶部和底部节点V_topx、V_botx连接到读取或写入模式电路。接下来解释实现这种行为的方法。

在读取模式下，开关S1、S2、S3和S8接通，而所有其它开关晶体管S4-S7、S9-S12断开。当晶体管称为关断时，不传导电流通过其中。换言之，漏极节点和源极节点之间的电路路径不导电。在读取模式下，数字控制信号V_read设置为逻辑1，V_set和V_reset都设置为逻辑0。在这种操作模式下，第一和第二忆阻装置D_pos、D_neg通过第三和第八开关S3、S8连接到电源电压V_RD。如上所述，归一化晶体管M1-M6实现电流模式归一化电路11。

在本示例中，在写入模式操作期间，开关晶体管导通，使得忆阻装置D_pos、D_neg上的最终电压引起其电导的相反变化。例如，为了增加净输出电流(I_pos-I_neg)，D_pos的电导增加，而D_neg的电导减少。这是通过将V_set信号编程为逻辑1并将V_read和V_reset信号编程为逻辑0来启用(接通)开关S5、S7、S9和S10来实现的。这将节点V_topp连接到V_ST、V_botp连接到C1，将V_botn连接到V_RST、并且将V_topn接地。图5示出了电路27中SET电流(实线)的路径和方向。类似地，要降低电路网络输出电流(I_pos-I_neg)，则V_reset将设置为逻辑1，并将V_read和V_set都设置为逻辑0。图5用虚线示出了在这种情况下RESET电流将如何在电路27中流动。为了将功耗降至最低，所有开关和选择信号仅在读取或写入事件期间激活。

为了提高忆阻电路27的线性度，可以将一个或多个有源元件添加到差分忆阻电路27的电流感测支路。以这种方式，可以将忆阻装置的底部终端V_botx处的电压箝位到期望的控制电压V_REF，并施加该类型的线性传递函数I_x＝I_Mi＝(V_RD-V_REF)/R_x(与等式5的传递函数相反)。使用这些有源元件的电路示例如图6和7所示。图6示出了连接在负反馈回路中的运算放大器47，以将忆阻装置的V_botx节点设置为固定电压V_REF。这种反馈设置确保通过晶体管M1、M4的电流是忆阻器电导的线性函数。然后，该电流由归一化电路11归一化。应当注意，晶体管M1和M4不是二极管连接的(与图1的配置相反)。因此，图6的归一化电路11不包括任何电流镜和缩放电流镜。换言之，电流缩放操作是在这种配置下实现的，而不使用任何电流镜。图7所示的电路不使用反馈电路将电压箝位为V_botx。相反，使用电流传输电路49将电压设置为V_botx。这确保了流经二极管连接晶体管M1、M3的电流是忆阻装置电导的线性函数。应当注意，图7所示的电流传送器是强制I_Y＝0，复制在节点X到节点Y处的电压并设置I_Z到I_X的电路。类似的功能也可以通过其他类型的电流传输电路来实现。

图8示出了用于扩展忆阻电路27以包括多于两个忆阻装置从而获得例如多装置存储块或单元的示例过程。图8所示的扩展电路示出了包含三个忆阻装置的概念。每个忆阻装置支路包括显示在虚线圆圈内的晶体管设置，还包括缩放镜配置。在图8的示例中，对应于忆阻装置的三个支路连接，以形成一个归一化电路设置。归一化电路的每个支路产生输出电流，在图中表示为I₁、I₂和I₃，大致等于：

其中，G_X是装置D_X的电导。

然后，根据应用，可以将这些电流组合起来，以各种方式产生正负输出电流。例如，

I_pos＝I₁+I₂ (9)

I_neg＝I₃ (10)

扩展输出电流动态范围的另一种可能性是(通过使用加权因子)对每

个支路或一些支路输出的电流进行加权，如下所示：

I_neg＝2·I₂+I₃· (11)

应当注意，这些想法可以扩展到多个装置。

当V_sel、V_read和

信号分别设为逻辑1和0时，组合电路的读取操作启用。在这种模式下，图8所示的三个支路中的晶体管S1和S3均导通，归一化电路产生由等式8给出的输出。净输出电流或总输出电流可以通过I_pos和I_neg之间的差值再次获得。

与双装置差分设置的情况一样，在图8的配置中，通过将相应装置支路的相应V_setx和V_resetx信号设置为适当的逻辑值来实现对装置D₁、D₂、D₃的状态的编程。然而，与双装置差分情况不同，用于确定V_setx和V_resetx信号的控制电路更加复杂。这取决于用于产生输出电流I_pos和I_neg的特定等式。例如，如果使用等式9，则可以通过增加G₁和/或G₂，同时减少G₃，来实现增加突触权重。当在该电路中使用两个状态忆阻装置时，这种设置允许实现多状态存储装置。

多装置存储单元可以以图9所示的方式集成到紧凑的纵横制阵列设置中。纵横制设置可以是突触电路的一部分，突触电路将其权重存储为两个忆阻装置的电导之间的差值，一个表示正项，另一个表示负项。在图9中，纵横制阵列中的每个忆阻装置被示出为与选择器相关联，在本示例中，选择器是位于相应忆阻装置下方的晶体管，需要开启该选择器来读取或写入忆阻装置。在某些技术中，该选择器也可以使用二极管来实现。如图9所示，图8的归一化电路可以分成单独的组件，其方式是在密集的纵横制阵列中具有简单的晶体管-电阻器或电阻器结构，该纵横制阵列适当地连接到阵列侧的电路的其余部分。单个归一化器一次只能用于感测一对装置(D_pos和D_neg)。如果多个装置(即两个以上的装置)将电流驱动到归一化器中，则会创建多装置存储单元或信元。这在某些应用中可能是理想的。然而，对于图1所示的双忆阻器架构，所需的归一化电路数量等于可以并行访问的装置数量。如果一次只读取一个存储块，则对于整个阵列来说，一个归一化器就足够了。接下来将解释如何将前面描述的读取和写入操作包含到纵横制存储器阵列中。

当读取第一列时，读取包括编号为D1、D2和D3的装置(形成第一存储单元)的第一组忆阻装置。第一组忆阻装置形成了如图8所示的配置。并行地，还读取包括装置D4、D5和D6(形成第二存储单元)的第二组忆阻装置。应当注意，在这种情况下，每列包括两个存储单元，每个存储单元包括三个忆阻装置。由于多个忆阻元件共享电路元件，所提出的设置导致了更紧凑的存储器阵列。即，在本示例中，一列中的所有忆阻装置共享开关晶体管S3、S4和S5。类似地，一行中的所有忆阻装置共享开关晶体管S1、S6和S7。图中所示的两个归一化电路子部分也由整个阵列共享。每个归一化子部分包括的第五和第六归一化晶体管M5、M6。应当注意，每一行和每一列在其一个终端处具有类似的开关晶体管设置。在下文中，这些装置将称为晶体管的副本。

当访问(即读取)包含忆阻装置D1、D2和D3的第一列时，晶体管S1启用的路径及其每行中的副本将忆阻装置连接到归一化电路。当列1的读取信号启用时，归一化电路产生的电流I₁、I₂和I₃分别与装置D1、D2和D3的电导成比例(由等式8给出)。类似地，电流I₄、I₅和I₆归一化，并分别与装置D4、D5和D6的电导成比例。

当读取第二列时，用于第一列的开关晶体管S3、S4和S5关闭，并且其用于第二列的副本导通。开关晶体管S1及其每行中的副本保持导通。这允许归一化电路为第二列中的忆阻装置服务。

图9的设置中的写入模式操作是通过控制器来实现的，该控制器跟踪忆阻装置电导将如何增加或减少。在读取操作完成后，控制器分两个阶段更新整个阵列的状态。在第一阶段，所有需要增加电导的装置都通过启用相应的SetColx和SetRowy信号进行编程。在下一阶段，通过对RstColx和RstRowy信号进行编程，对电导将降低的装置进行编程。在这种情况下，控制器比双装置差分情况下的控制器复杂得多。然而，作为由整个阵列共享的纯数字块，可以做得相当紧凑。

该电路的另一应用是嵌入到基于尖峰的学习神经形态计算阵列中。这些架构通常使用混合模式模拟/数字CMOS晶体管设计，并使用标准超大规模集成电路(VLSI)工艺制造。与他们建模的生物系统相似，这些架构使用非常节能的异步和事件驱动的方法来处理信息。通过增加片上学习电路和自适应电路，以这种方式构建的整个系统可以是自适应的和容错的。神经形态系统和传统信息处理系统之间的一个显著区别在于它们使用的存储结构：虽然基于经典冯·诺依曼架构的传统计算系统具有一个或多个与主存储区域物理分离的中央处理单元，但是神经形态架构的特征在于共同定位的存储和计算结构(例如，所提出的差分忆阻电流模式电路)，其可以用于模拟生物神经处理系统中突触的特性。大脑启发的神经形态信息处理系统使用先进和新兴技术，为实现非冯·诺依曼计算范式的替代方案提供了一个有吸引力的解决方案。其原因在于，与存储器相关的约束(例如，大小、访问延迟和吞吐量)表示传统计算架构中的一个主要性能瓶颈，并且生物神经系统可以使用缓慢、不均匀、随机和有缺陷的存储和计算元件来执行稳定计算。这些神经形态结构可以通过集体计算、自适应和反馈机制，在网络级别解决这些效应，而不是试图减少纳米级装置的装置失配效应，或者在电路设计级别使用蛮力工程技术实现容错电路。此处提出的电路可以直接连接到基于尖峰的学习神经形态电路，这些电路在设计上本质上是抗失配的，并且不需要精确匹配的装置。

可以利用非常密集和可靠的电阻随机存取存储器(RRAM)装置来非常有效地实现神经形态系统的一个主要特征：可塑性，从而实现在线学习能力。此处提出的电路可以与有效的CMOS电路技术相结合，以允许基本的神经可塑性学习规则，例如，STDP及其变化。

虽然已经在附图和前面的描述中详细说明和描述了本发明，但是这种说明和描述应被认为是说明性的或示例性的，而不是限制性的，本发明不限于所公开的实施例。基于对附图、公开内容和所附权利要求的研究，可以理解其他实施例和变型，并且本领域技术人员在执行所要求的发明时可以实现这些实施例和变型。例如，并未获得净输出电流I_out，作为I_pos和I_neg之间的差值，净输出电流可以是两个或多个输入电流的任何数学组合。例如，净输出电流可以是I_out＝I_pos/I_neg。

在权利要求中，词语“包括”不排除其他元件或步骤，不定冠词“a”或“an”不排除多个。在相互不同的从属权利要求中列举不同特征这一事实并不表示不能有利地使用这些特征的组合。权利要求中的任何附图标记不应被解释为限制本发明的范围。

Claims (15)

1.一种差分忆阻电路(27)，包括：

归一化器(11)，包括第一归一化电路输入节点、第二归一化电路输入节点、第一归一化电路输出节点(15)和第二归一化电路输出节点(21)，所述归一化电路(11)被配置为缩放第一输入信号和第二输入信号，以分别产生第一输出信号和第二输出信号；

第一忆阻元件(D_pos)，其连接在第一电路节点(V_topp)和第一归一化电路输入节点之间，所述第一忆阻元件(D_pos)的特征在于第一可调电阻值；

第二忆阻元件(D_neg)，其连接在第二电路节点(V_topn)和第二归一化电路输入节点(V_botn)之间，所述第二忆阻元件(D_neg)的特征在于第二可调电阻值；以及

一组电压源(3、5、13、19)，其被配置为产生大于0V的电压，这组电压源(3、5、13、19)被配置为在第一忆阻元件(D_pos)上产生第一电压值，在第二忆阻元件(D_neg)上产生第二电压值，

其中，第一输出信号取决于第一可调电阻值，而第二输出信号取决于第二可调电阻值，并且其中，忆阻电路网输出信号取决于第一输出信号和第二输出信号。

2.根据权利要求1所述的差分忆阻电路(27)，其中，所述差分忆阻电路(27)是电流模式电路，其中，所述第一输出信号是第一电流输出信号，所述第二输出信号是第二电流输出信号。

3.根据权利要求1或2所述的差分忆阻电路(27)，其中，所述归一化电路(11)包括在第一归一化电路输入节点和第一归一化电路输出节点(15)之间的第一缩放电流镜以及在第二归一化电路输入节点和第二归一化电路输出节点(21)之间的第二缩放电流镜(M3、M4)。

4.根据权利要求3所述的差分忆阻电路(27)，其中，所述第一缩放镜(M1、M2)连接到被配置为产生大于0V的电压值的第一缩放电流镜电压源(13)，而所述第二缩放镜(M3、M4)连接到被配置为产生大于0V的电压值的第二缩放电流镜电压源(19)。

5.根据前述权利要求中任一项所述的差分忆阻电路(27)，其中，所述第一电路节点(V_topp)连接到第一开关电路，以选择性地将第一电路节点(V_topp)连接到第一电压源(V_RD、V_ST)，而第二电路节点(V_topn)连接到第二开关电路，以选择性地将第二电路节点(V_topn)连接到第二电压源(V_RD、V_ST)。

6.根据前述权利要求中任一项所述的差分忆阻电路(27)，其中，所述第一忆阻元件(D_pos)连接到第一电路节点(V_topp)和第三电路节点(V_botp)，所述第三电路节点连接到第三开关电路，以选择性地将第三电路节点(V_botp)连接到第三电压源(V_RST、V_S)，而第二忆阻元件(D_neg)连接到第二电路节点(V_topn)和第四电路节点(V_botn)，所述第四电路节点连接到第四开关电路，以选择性地将第四电路节点(V_botn)连接到第四电压源(V_RST、V_S)。

7.根据权利要求6所述的差分忆阻电路(27)，其中，所述第三开关电路包括限制通过所述第一忆阻元件(D_pos)的电流的第一限流元件(C1)，并且所述第四开关电路包括限制通过所述第二忆阻元件(D_neg)的电流的第二限流元件(C2)。

8.根据前述权利要求中任一项所述的差分忆阻电路(27)，其中，所述第一忆阻元件连接到所述第一电路节点(V_topp)和第三电路节点(V_botp)，而所述第二忆阻元件连接到所述第二电路节点(V_topn)和第四电路节点(V_botn)，并且其中，所述差分忆阻电路(27)还包括用于箝位所述第三和第四电路节点(V_botp、V_botn)处的电压的电压箝位装置(47、49)。

9.根据前述权利要求中任一项所述的差分忆阻电路(27)，其中，所述差分忆阻电路(27)还包括连接在第一忆阻元件和第一归一化电路输入节点之间的第一开关(S1)、连接在第二忆阻元件和第二归一化电路输入节点之间的第二开关(S2)。

10.根据前述权利要求中任一项所述的差分忆阻电路(27)，其中，所述差分忆阻电路(27)还包括连接在第五电路节点(V_top3)和第六电路节点(V_bot3)之间的第三忆阻元件(D3)，并且其中，所述第五电路节点(V_top3)连接到第五开关电路，并且所述第六电路节点(V_bot3)连接到第六开关电路。

11.一种存储单元，包括根据前述权利要求中任一项所述的差分忆阻电路(27)。

12.一种纵横制突触电路，包括根据权利要求11所述的存储单元。

13.根据权利要求12所述的纵横制突触电路，其中，所述归一化电路(11)至少分成通过其他电路元件彼此连接的第一子归一化器和第二子归一化器，并且其中，所述归一化电路(11)被配置为服务于多于一个存储单元或者具有多于两个忆阻元件(D1、D2、D3)的一个存储单元。

14.一种操作根据权利要求1至10中任一项所述的差分忆阻电路(27)的方法，其中，所述方法包括：

确定第一和第二忆阻元件(D_pos、D_neg)的状态；并且

通过选择性地将第一和第二忆阻元件(D_pos、D_neg)连接到这组电压源(3、5、13、19)的电压源，来改变第一和第二忆阻元件(D_pos、D_neg)的状态。

15.根据权利要求14所述的方法，其中，所述方法包括增大第一可调电阻值，同时减小第二可调电阻值，反之亦然。

Images