KR102514931B1 - 확장 가능한 뉴로모픽 회로 - Google Patents

확장 가능한 뉴로모픽 회로 Download PDF

Info

Publication number
KR102514931B1
KR102514931B1 KR1020200142592A KR20200142592A KR102514931B1 KR 102514931 B1 KR102514931 B1 KR 102514931B1 KR 1020200142592 A KR1020200142592 A KR 1020200142592A KR 20200142592 A KR20200142592 A KR 20200142592A KR 102514931 B1 KR102514931 B1 KR 102514931B1
Authority
KR
South Korea
Prior art keywords
array
neuron
synapse
synaptic
arrays
Prior art date
Application number
KR1020200142592A
Other languages
English (en)
Other versions
KR20220057386A (ko
Inventor
곽준영
이수연
김인호
박종극
이경석
김재욱
박종길
정연주
황규원
Original Assignee
한국과학기술연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술연구원 filed Critical 한국과학기술연구원
Priority to KR1020200142592A priority Critical patent/KR102514931B1/ko
Priority to US17/205,620 priority patent/US20220138546A1/en
Priority to CN202111255117.0A priority patent/CN114429199A/zh
Publication of KR20220057386A publication Critical patent/KR20220057386A/ko
Application granted granted Critical
Publication of KR102514931B1 publication Critical patent/KR102514931B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Molecular Biology (AREA)
  • General Health & Medical Sciences (AREA)
  • Evolutionary Computation (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Linguistics (AREA)
  • Artificial Intelligence (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명의 실시 예에 따른 뉴로모픽 회로는, 스파이크 신호를 생성하는 복수의 뉴런 회로들을 포함하는 제 1 뉴런 어레이, 상기 제 1 뉴런 어레이로부터 전달되는 상기 스파이크 신호를 처리하여 출력하는 복수의 제 1 시냅스 회로들을 포함하는 제 1 시냅스 어레이, 복수의 제 2 시냅스 회로들을 포함하는 제 2 시냅스 어레이, 상기 제 1 시냅스 어레이와 상기 제 2 시냅스 어레이 사이에 위치하며, 제어 신호에 응답하여 상기 제 1 시냅스 어레이와 상기 제 2 시냅스 어레이를 연결하는 제 1 커넥팅 블록, 그리고 상기 제어 신호를 생성하는 제어 로직을 포함한다.
본 발명의 뉴로모픽 회로는 커넥팅 블록의 활용을 통하여 시냅스 어레이를 다양한 크기로 확장하거나, 프루닝(Pruning)이나 드랍아웃(Dropout)과 같은 연산 효과를 하드웨어로 구현할 수 있다.

Description

확장 가능한 뉴로모픽 회로{EXPANDABLE NEUROMORPHIC CIRCUIT}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 확장 가능한 뉴로모픽 회로에 관한 것이다.
컴퓨팅 패러다임이 CPU 중심 시스템에서 데이터 중심 시스템으로 전환함에 따라, 현재 폰 노이만 아키텍처(Von Neumann Architecture)의 성능 한계를 극복하기 위해 새로운 컴퓨팅 아키텍처가 요구되고 있다. 특히, 생물학적 뇌에서 영감을 받은 신경 모사 컴퓨팅(Bio-inspired neuromorphic computing)은 폰 노이만 아키텍쳐의 대안적 접근들 중 하나이다. 다수의 새로운 장치들이 CMOS 기반 뉴런 및 시냅스와 비교하여 전력 소비, 확장성 및 계산 속도 측면에서 높은 잠재력을 가지기 때문에, 뇌신경 시스템의 기본 빌딩 블록으로서 인공 신경(Neuron) 및 시냅스(Synapses)를 위한 새로운 장치가 광범위하게 연구되고 있다.
인공 시냅스의 이상적인 아날로그 동작은 인공 신경망 알고리즘을 기반으로 한 신경계 시스템의 높은 학습 정확도에 중요한 요소 중 하나이다. 이상적인 아날로그 시냅스 소자는 반복적인 전기 스파이크에 의해 선형적이고 대칭적인 시냅스 컨덕턴스 업데이트와 큰 온/오프 저항비(On/Off ratio)의 특성을 가져야 한다. 이러한 이유로 요구되는 조건에 부합하는 시냅스 소자의 형성에는 많은 어려움이 따른다. 또한, 요구되는 기능을 처리할 수 있는 적합한 사이즈의 시냅스 소자 어레이 또는 뉴런 소자 어레이의 구성에도 많은 어려움이 있다.
본 발명의 목적은, 용이하게 확장 가능한 뉴로모픽 회로를 제공하는 데 있다.
본 발명의 일 실시 예에 따른 뉴로모픽 회로는, 스파이크 신호를 생성하는 복수의 뉴런 회로들을 포함하는 제 1 뉴런 어레이, 상기 제 1 뉴런 어레이로부터 전달되는 상기 스파이크 신호를 처리하여 출력하는 복수의 제 1 시냅스 회로들을 포함하는 제 1 시냅스 어레이, 복수의 제 2 시냅스 회로들을 포함하는 제 2 시냅스 어레이, 상기 제 1 시냅스 어레이와 상기 제 2 시냅스 어레이 사이에 위치하며, 제어 신호에 응답하여 상기 제 1 시냅스 어레이와 상기 제 2 시냅스 어레이를 연결하는 제 1 커넥팅 블록, 그리고 상기 제어 신호를 생성하는 제어 로직을 포함한다.
이 실시 예에서, 상기 제 1 커넥팅 블록은 상기 제어 신호에 응답하여 상기 제 1 시냅스 회로들의 입력 라인들 또는 출력 라인들의 신호를 레벨 변경없이 전달하는 복수의 스위치들을 포함한다.
이 실시 예에서, 상기 복수의 스위치들 각각은 상보적 패스 트랜지스터 로직(Complementary Pass Transistor Logic)을 포함한다.
이 실시 예에서, 상기 제 1 시냅스 어레이와 상기 제 1 커넥팅 블록 사이에 위치하는 제 2 뉴런 어레이, 그리고 상기 제 2 시냅스 어레이의 출력 라인들에 연결되고 출력 스파이크 신호를 생성하는 제 3 뉴런 어레이를 더 포함한다.
이 실시 예에서, 상기 제 2 시냅스 어레이는 상기 제 1 시냅스 어레이에 대해 제 1 방향에 형성되며, 상기 제 1 시냅스 어레이에 대해 수직인 제 2 방향에 형성되는 제 3 시냅스 어레이, 그리고 상기 제 1 시냅스 어레이와 상기 제 3 시냅스 어레이를 연결하는 제 2 커넥팅 블록을 더 포함한다.
상술한 본 발명의 실시 예에 따르면 뉴로모픽 회로는 커넥팅 블록을 사용하여 시냅스 소자 어레이의 사이즈를 원하는 크기로 쉽게 확장할 수 있다.
도 1은 본 발명의 실시 예에 따른 뉴로모픽 회로를 예시적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 시냅스 회로들의 회로 모델을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 일 실시 예에 따른 확장 가능한 뉴로모픽 회로를 보여주는 도면이다.
도 4는 도 3의 제 1 커넥팅 블록의 구성을 예시적으로 보여주는 블록도이다.
도 5는 도 4의 제 1 스위치의 예시적인 구성을 보여주는 회로도이다.
도 6은 본 발명의 다른 실시 예에 따른 뉴로모픽 회로를 보여주는 도면이다.
도 7은 본 발명의 또 다른 실시 예에 따른 뉴로모픽 회로를 보여주는 도면이다.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시 예에 따른 뉴로모픽 회로를 예시적으로 보여주는 블록도이다. 뉴로모픽 회로(100)는 제 1 뉴런 어레이(110), 시냅스 어레이(130), 제 2 뉴런 어레이(150), 페리 회로(170), 그리고 제어 로직(190)을 포함할 수 있다.
제 1 뉴런 어레이(110)는 스파이크 신호를 생성하여 시냅스 어레이(130)로 전달한다. 제 1 뉴런 어레이(110)는 입력 스파이크 신호들을 생성하는 축색 돌기(axon)들을 포함할 수 있다. 축색 돌기는 생물학적 신경망의 축색 돌기와 유사하게 다른 뉴런에 신호를 출력하는 기능을 수행할 수 있다. 예를 들어, 제 1 뉴런 어레이(110)의 축색 돌기들 각각은 외부로부터 입력된 데이터 또는 정보에 기초하여 입력 스파이크 신호를 생성할 수 있다. 입력 스파이크 신호는 짧은 시간 동안에 토글링하는 펄스 신호일 수 있다.
시냅스 어레이(130)는 제 1 뉴런 어레이(110)와 제 2 뉴런 어레이(150)를 연결할 수 있다. 시냅스 어레이(130)는 제 1 뉴런 어레이(110)의 축색 돌기들과 제 2 뉴런 어레이(150)의 뉴런들의 연결 여부 및 연결 강도를 결정하는 시냅스 회로들(131)을 포함할 수 있다. 시냅스 회로들(131)은 로우 배선(133)을 통해서 입력되는 스파이크 신호를 처리하고, 처리 결과를 칼럼 배선(135)을 통해서 출력할 수 있다. 시냅스 회로들(131)을 구성하기 위한 소자로는 플래시 메모리, RRAM, PRAM, FRAM, MRAM 등의 소자가 활용될 수 있다.
시냅스 회로들(131) 각각은 고유의 가중치를 가질 수 있다. 시냅스 회로들(131) 각각은 입력 스파이크 신호를 수신하고, 입력 스파이크 신호에 가중치를 적용할 수 있다. 가중치는 상술한 축색 돌기와 뉴런간의 상관 관계, 제 1 뉴런 어레이(110)의 축색 돌기들과 제 2 뉴런 어레이(150)의 뉴런들 간의 연결 강도, 입력 스파이크 신호에 대한 제 2 뉴런 어레이(150)의 상관 관계 등을 나타내는 수치화된 값일 수 있다. 시냅스 회로들(131) 각각은 입력 스파이크 신호에 따라 가중치를 제 2 뉴런 어레이(150)로 출력할 수 있다. 시냅스 회로들(131) 각각은 입력 스파이크 신호와 가중치에 기초하여 연산 신호를 생성하고 연산 신호를 제 2 뉴런 어레이(150)로 출력할 수 있다.
도 1을 참조하면, 시냅스 회로들(131)은 제 1 방향과 제 2 방향의 2차원 어레이(Array) 상에 배치되는 것으로 도시되었다. 입력 스파이크 신호들은 제 1 뉴런 어레이(110)에서 시냅스 어레이(130)를 향하는 제 1 방향으로 전송될 수 있다. 입력 스파이크 신호에 가중치가 적용된 연산 신호(즉, 연산 결과)는 시냅스 어레이(130)에서 제 2 뉴런 어레이(150)로 향하는 제 2 방향으로 전송될 수 있다. 예를 들어, 제 1 방향과 제 2 방향은 서로 수직할 수 있다. 다만, 도 1의 도시와 달리, 시냅스 회로들(131)은 3차원 어레이 상에 배치될 수도 있음은 잘 이해될 것이다.
제 2 뉴런 어레이(150)의 뉴런 회로들(151)은 시냅스 어레이(130)에서 입력 스파이크 신호들에 가중치들이 적용된 연산 신호들을 각각 수신할 수 있다. 뉴런 회로들(151) 각각은 생물학적 신경망의 수상 돌기와 유사하게 다른 뉴런에서 출력된 신호를 수신하는 기능을 수행할 수 있다. 도 1을 참조하면, 뉴런 회로들(151) 각각은 시냅스 회로들(131)과 연결될 수 있고 그 시냅스 회로들(131)로부터 출력되는 연산 신호들을 수신할 수 있다.
뉴런 회로들(151) 각각에서 제 2 방향을 따라 배치되는 시냅스 회로들(131)의 연산 신호들이 누적될 수 있다. 다만, 뉴런 회로들(151) 각각과 연결되는 시냅스 회로들(131)의 개수, 배치 등은 도 1에서 도시된 것으로 한정되지 않는다. 뉴런 회로들(151) 각각은 시냅스 회로들(131)의 연산 신호들이 누적된 합계 신호와 임계 신호(즉, 기준 신호)를 비교하고 합계 신호가 임계 신호보다 크면 출력 스파이크 신호를 생성할 수 있다(즉, 뉴런의 발화(fire)). 제 2 뉴런 어레이(150)의 출력 스파이크 신호들은 제 1 뉴런 어레이(110)로 다시 제공되거나, 뉴로모픽 회로(100)의 외부로 출력되거나, 또는 뉴로모픽 회로(100)의 다른 구성 요소로 출력될 수 있다.
페리 회로(170)는 뉴로모픽 회로(100)의 제반 아날로그 동작을 제어할 수 있다. 페리 회로(170)는 특히, 제 1 및 제 2 뉴런 어레이(110, 150)와 시냅스 어레이(130)의 동작 조건을 제공하고 제어할 수 있다.
제어 로직(190)은 뉴로모픽 회로(100)의 동작 시퀀스를 제어할 수 있다. 제어 로직(190)은 제 1 및 제 2 뉴런 어레이(110, 150)와 시냅스 어레이(130)의 스파이크 신호의 전달이나 처리, 업데이트 등을 제어할 수 있다.
이상에서는 본 발명의 뉴로모픽 회로(100)의 기본적인 구성이 간략히 설명되었다. 하드웨어적으로 뉴로모픽 회로(100)를 구성하는데 있어서, 상대적으로 큰 사이즈의 시냅스 어레이(130)가 요구될 수 있다. 또는, 히든 레이어(Hidden Layer)의 수가 증가하거나 프루닝(Pruning)이나 드랍아웃(Droupout) 방식의 동작이 요구될 수도 있다. 이러한 특성을 제공하기 위해서는 시냅스 어레이(130)의 확장 방법이 요구된다.
도 2는 도 1에 도시된 시냅스 회로들의 회로 모델을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 시냅스 회로(131)는 AND 게이트(132), 전류 소스(134), 그리고 스위치(SW, 136)를 포함할 수 있다. 시냅스 회로(131)의 AND 게이트(132)는 제 1 뉴런 어레이(110)의 뉴런 회로로부터 생성된 입력 스파이크 신호(Si)를 입력받을 수 있다. 입력 스파이크 신호(Si)는 곱셈 연산에서 곱해지는 수인 피승수일 수 있다. 한편, 가중치(W)도 시냅스 회로(131)의 AND 게이트(132)에 입력될 수 있다. 예를 들어, 가중치(W)는 곱셈 연산에서 곱하는 수인 승수일 수 있다. 가중치(W)는 외부로부터 입력되거나, 시냅스 회로(131) 내부에 저장되거나, 또는 시냅스 어레이(130)에 포함되는 저장 소자에 저장될 수 있다.
시냅스 회로(131)는 복수의 곱 연산들을 수행할 수 있다. 시냅스 회로(131)는 승수(Si)와 피승수(W)에 대한 곱셈 연산을 수행할 수 있다. 여기서, 곱연산의 결과는 전류 'I'로 나타날 수 있다.
스위치(136)는 AND 게이트(132)에 의해 수행된 연산 결과에 따라 스위칭-온 되거나 스위칭-오프될 수 있다. 예를 들어, AND 게이트에 의해 수행된 연산 결과가 논리 '1'이면, 스위치(136)는 스위칭-온 될 것이며, AND 게이트에 의해 수행된 연산 결과가 논리 '0'이면, 스위치(136)는 스위칭-오프 될 것이다. 스위치(136)가 스위칭-온 됨으로써, 전류원(CS)에 의해 생성된 전류는 시냅스 회로(131)의 칼럼 배선으로 흐르게 될 것이다.
전류원(134)은 칼럼 배선의 용량(미도시)에 충전되는 전하에 의한 전압 레벨이 선형적으로 증가하도록 구성될 수 있다. 일반적으로, 커패시터와 같은 저장 소자가 충전될 때, 커패시터 양단의 전압 레벨은 비선형적으로 증가한다. 따라서, 칼럼 배선의 선형성이 보장되지 않는다면, 복수의 시냅스 회로들의 출력의 합 연산에 어려움이 발생한다.
상술한 모델의 시냅스 회로(131)는 위해 예컨대, 가변 저항 소자를 포함할 수 있다. 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있는 소자로서, 복수의 저항 상태를 가질 수 있는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 가변 저항 소자 및/또는 시냅스 회로(131)가 고저항 상태에서 저저항 상태로 변하는 동작을 셋(set) 동작이라 하고, 저저항 상태에서 고저항 상태로 변하는 동작을 리셋(reset) 동작이라 할 수 있다.
단, 시냅스 회로(131)는, 플래시 메모리, RRAM, PRAM, FRAM, MRAM 등의 메모리 장치에 이용되는 가변 저항 소자와 달리, 셋 동작과 리셋 동작에서 급격한(abrupt) 저항 변화가 없고, 입력되는 전기적 펄스의 개수에 따라 전도도가 점진적으로 변화하는 아날로그 거동(analog behavior)을 보이는 등, 메모리에서의 가변 저항 소자와 구별되는 여러 가지 특성을 갖도록 구현될 수 있다. 이는 메모리에서 가변 저항 소자에 요구되는 특성과 인공 신경망 장치의 코어에서 시냅스 회로(131)에 요구되는 특성이 서로 상이하기 때문이다.
도 3은 본 발명의 일 실시 예에 따른 확장 가능한 뉴로모픽 회로를 보여주는 도면이다. 도 3을 참조하면, 뉴로모픽 회로(200)는 제 1 및 제 2 뉴런 어레이(210, 215), 제 1 내지 제 4 시냅스 어레이(230, 232, 234, 236), 제 3 및 제 4 뉴런 어레이(250, 255), 페리 회로(270), 그리고 제어 로직(290)을 포함한다. 특히, 뉴로모픽 회로(200)는 이웃하는 시냅스 어레이들(230, 232, 234, 236)을 연결하는 커넥팅 블록들(220, 222, 224, 226)을 포함한다.
제 1 및 제 2 뉴런 어레이(210, 215)는 스파이크 신호를 생성하여 시냅스 어레이들(230, 234)로 전달한다. 제 1 및 제 2 뉴런 어레이(210, 215)의 축색 돌기들은 외부로부터 입력된 데이터 또는 정보에 기초하여 스파이크 신호를 생성할 수 있다. 제 1 뉴런 어레이(210)와 제 2 뉴런 어레이(215)에 의해서 입력 스파이크 신호를 전달하는 행들의 수를 증가시킬 수 있다. 예를 들면, 제 1 뉴런 어레이(210)와 제 2 뉴런 어레이(215)가 각각 4개의 뉴런 회로들을 포함하는 경우, 제 1 및 제 2 뉴런 어레이(210, 215)의 배열에 의해 스파이크 신호를 생성하기 위한 뉴런은 8개로 확장될 수 있다.
제 3 및 제 4 뉴런 어레이(250, 255)는 제 3 및 제 4 시냅스 어레이(234, 236)에서 스파이크 신호들에 가중치들이 적용된 연산 신호들을 각각 수신할 수 있다. 제 3 및 제 4 뉴런 어레이(250, 255)에 포함되는 뉴런들은 제 3 및 제 4 시냅스 어레이(234, 236)의 시냅스들의 연산 신호들이 누적된 합계 신호와 임계 신호(즉, 기준 신호)를 비교하고 합계 신호가 임계 신호보다 크면 출력 스파이크 신호를 생성할 수 있다. 제 3 및 제 4 뉴런 어레이(250, 255)는 출력 스파이크 신호들을 제 1 및 제 2 뉴런 어레이(210, 215)로 다시 제공하거나, 뉴로모픽 회로(200)의 외부로 출력할 수 있다. 제 3 뉴런 어레이(250)와 제 4 뉴런 어레이(255)에 의해서 스파이크 신호를 수신하는 열들의 수를 증가시킬 수 있다. 예를 들면, 제 3 뉴런 어레이(250)와 제 4 뉴런 어레이(255)가 각각 4개의 뉴런 회로들을 포함하는 경우, 8개 열의 뉴런 회로들로 확장될 수 있다.
시냅스 어레이들(230, 232, 234, 236)은 제 1 및 제 2 뉴런 어레이(210, 215)와 제 3 및 제 4 뉴런 어레이(250, 255)를 연결할 수 있다. 제 1 뉴런 어레이(210)와 제 3 뉴런 어레이(250)는 제 1 및 제 3 시냅스 어레이(230, 234)에 의해서 연결될 수 있다. 제 1 시냅스 어레이(230)와 제 3 시냅스 어레이(234)는 제 1 커넥팅 블록(220)에 의해서 연결된다. 따라서, 제 1 시냅스 어레이(230)와 제 3 시냅스 어레이(250)는 하나의 시냅스 어레이로 동작할 수 있다. 제 1 뉴런 어레이(210)와 제 4 뉴런 어레이(255)는 3개의 시냅스 어레이들(230, 232, 236)에 의해서 연결될 수 있다. 3개의 시냅스 어레이들(230, 232, 236)은 제 2 커넥팅 블록(222)과 제 3 커넥팅 블록(224)에 의해서 연결된다.
동일한 방식으로, 제 2 뉴런 어레이(215)와 제 3 뉴런 어레이(250)는 제 3 시냅스 어레이(234)에 의해서 연결될 수 있다. 더불어, 제 2 뉴런 어레이(215)와 제 4 뉴런 어레이(255)는 2개의 시냅스 어레이들(234, 236)을 통해서 연결된다. 제 4 커넥팅 블록(226)은 2개의 시냅스 어레이들(234, 236)을 연결한다.
제 1 내지 제 4 커넥팅 블록(220, 222, 224, 226)은 시냅스 어레이들(230, 232, 234, 236)을 제 1 방향 또는 제 2 방향으로 연결할 수 있다. 제 1 커넥팅 블록(220)은 제 1 시냅스 어레이(230)와 제 3 시냅스 어레이(234)를 연결하여 하나의 시냅스 어레이로 동작하도록 한다. 제 2 커넥팅 블록(222)은 제 1 시냅스 어레이(230)와 제 2 시냅스 어레이(232)를 연결한다. 제 3 커넥팅 블록(224)은 제 2 시냅스 어레이(232)와 제 4 시냅스 어레이(236)를 연결할 수 있다. 제 4 커넥팅 블록(226)은 제 3 시냅스 어레이(234)와 제 4 시냅스 어레이(236)를 연결하여 하나의 시냅스 어레이로 동작하도록 한다.
시냅스 어레이들 간 이상적인 연결을 위해 제 1 내지 제 4 커넥팅 블록(220, 222, 224, 226)은 상보적 패스 트랜지스터 로직(Complementary Pass Transistor Logic: 이하, CPTL)을 포함할 수 있다. 상보적 패스 트랜지스터 로직(CPTL)은 시냅스 어레이들을 신호의 소실이나 감쇄, 또는 왜곡이 없이 연결할 수 있다. 하지만, 시냅스 어레이들을 하드와이어 방식으로 연결하기 위한 커넥팅 블록의 구성은 상보적 패스 트랜지스터 로직(CPTL)에만 국한되지 않음은 잘 이해될 것이다.
상술한 방식으로 각각의 시냅스 어레이들 4×4 사이즈로 동일한 것으로 가정하면, 제 1 내지 제 4 커넥팅 블록(220, 222, 224, 226)을 사용하면, 16×16 사이즈의 시냅스 어레이가 구성될 수 있다. 4×4 사이즈의 4개의 시냅스 어레이들(230, 232, 234, 236)이 제 1 내지 제 4 커넥팅 블록들(220, 222, 224, 226)에 의해서 마치 하나의 16×16 사이즈의 시냅스 어레이로 사용될 수 있다. 더불어, 4×8, 4×16과 같이 시냅스 어레이의 형태와 사이즈는 커넥팅 블록의 연결에 따라 다양한 형태로 확장 가능하다. 더불어, 2차원 확장이 아닌 3차원으로도 시냅스 어레이들을 확장할 수도 있을 것이다.
도 4는 도 3의 제 1 커넥팅 블록의 구성을 예시적으로 보여주는 블록도이다. 도 4를 참조하면, 제 1 커넥팅 블록(220)은 제 1 시냅스 어레이(230)의 칼럼 배선들(S1_1~Sj_1, j는 자연수)과 제 3 시냅스 어레이(234)의 칼럼 배선들(S1_3~Sj_3)을 하드와이어(Hardwire) 방식으로 연결할 수 있다. 제 1 커넥팅 블록(220)은 스위칭 제어 신호들(SC1~SCj)에 의해서 제어되는 복수의 스위치들(SW1~SWj)을 포함할 수 있다. 스위칭 제어 신호들(SC1~SCj)은 예를 들면, 제어 로직(290)으로부터 제공될 수 있다.
제 1 스위치(SW1)는 제 1 스위칭 제어 신호(SC1)에 의해서 제 1 시냅스 어레이(230)의 칼럼 배선(S1_1)과 제 3 시냅스 어레이(234)의 칼럼 배선(S1_3)을 연결하거나 차단할 수 있다. 만일, 신호가 칼럼 배선(S1_1)으로부터 칼럼 배선(S1_3) 방향으로 흐르는 경우, 제 1 스위치(SW1)는 문턱 전압에 의한 문제없이 칼럼 배선(S1_1)의 신호 레벨과 동일한 신호 레벨을 칼럼 배선(S1_3)으로 전달할 수 있다.
제 2 스위치(SW2)를 위시한 스위치들 모두(SW2~SWj)는 스위칭 제어 신호들(SC2~SCj)에 의해서 제 1 시냅스 어레이(230)의 칼럼 배선들(S2_1~Sj_1)과 제 3 시냅스 어레이(234)의 칼럼 배선들(S2_3~Sj_3)을 연결하거나 차단할 수 있다. 앞서 간략히 설명된 바와 같이 스위치들(SW1~SWj) 각각은 바람직하게는 상보적 패스 트랜지스터 로직(CPTL)으로 구현될 수 있다.
도 5는 도 4의 제 1 스위치의 예시적인 구성을 보여주는 회로도이다. 도 5를 참조하면, 제 1 스위치(SW1)는 상보적 패스 트랜지스터 로직(CPTL)으로 구성될 수 있다.
상보적 패스 트랜지스터 로직(CPTL)으로 구성되는 제 1 스위치(SW1)는 인버터(INV)와 PMOS 트랜지스터(PM), NMOS 트랜지스터(NM)를 포함한다. 제 1 스위칭 제어 신호(SC1)에 의해서 PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM)가 동시에 턴온 또는 턴오프된다. PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM)의 문턱 전압 보완 관계에 의해서 제 1 스위치(SW1)는 칼럼 배선(S1_1)의 신호 레벨을 칼럼 배선(S1_3)에 레벨 변화없이 전달할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 뉴로모픽 회로를 보여주는 도면이다. 도 6을 참조하면, 뉴로모픽 회로(300)는 뉴런 어레이들(310, 315, 350, 355, 360, 365), 제 1 내지 제 4 시냅스 어레이(330, 332, 334, 336), 페리 회로(370), 그리고 제어 로직(390)을 포함한다. 특히, 뉴로모픽 회로(300)는 시냅스 어레이들을 연결하는 제 2 및 제 4 커넥팅 블록(322, 326)과, 뉴런 어레이와 시냅스 어레이를 연결하는 제 1 및 제 3 커넥팅 블록(320, 324)을 포함한다.
제 1 및 제 2 뉴런 어레이(310, 315)는 스파이크 신호를 생성하여 시냅스 어레이들(330, 334)로 전달한다. 제 1 및 제 2 뉴런 어레이(310, 315)의 축색 돌기들은 외부로부터 입력된 데이터 또는 정보에 기초하여 스파이크 신호를 생성할 수 있다. 제 1 뉴런 어레이(310)와 제 2 뉴런 어레이(315)에 의해서 스파이크 신호를 전달하는 행들의 수를 증가시킬 수 있다. 예를 들면, 제 1 뉴런 어레이(310)와 제 2 뉴런 어레이(315)가 각각 4개의 뉴런 회로들을 포함하는 경우, 제 1 및 제 2 뉴런 어레이(310, 315)의 배열에 의해 스파이크 신호를 생성하기 위한 뉴런은 8개로 확장될 수 있다.
제 3 및 제 4 뉴런 어레이(350, 355)는 제 3 및 제 4 시냅스 어레이(334, 336)에서 스파이크 신호들에 가중치들이 적용된 연산 신호들을 각각 수신할 수 있다. 제 3 및 제 4 뉴런 어레이(350, 355)에 포함되는 뉴런들은 제 3 및 제 4 시냅스 어레이(334, 336)의 시냅스들의 연산 신호들이 누적된 합계 신호와 임계 신호(즉, 기준 신호)를 비교하고 합계 신호가 임계 신호보다 크면 출력 스파이크 신호를 생성할 수 있다. 제 3 뉴런 어레이(350)와 제 4 뉴런 어레이(355)에 의해서 스파이크 신호를 수신하는 열들의 수를 증가시킬 수 있다. 예를 들면, 제 3 뉴런 어레이(350)와 제 4 뉴런 어레이(355)가 각각 4개의 뉴런 회로들을 포함하는 경우, 8개 열의 뉴런 회로들로 확장될 수 있다.
제 5 및 제 6 뉴런 어레이(360, 365)는 제 1 및 제 2 시냅스 어레이(330, 332)에서 스파이크 신호들에 가중치들이 적용된 연산 신호들을 각각 수신할 수 있다. 제 5 및 제 6 뉴런 어레이(360, 365)에 포함되는 뉴런들은 제 1 및 제 2 시냅스 어레이(330, 332)의 시냅스들의 연산 신호들이 누적된 합계 신호와 임계 신호(즉, 기준 신호)를 비교하고 합계 신호가 임계 신호보다 크면 출력 스파이크 신호를 생성할 수 있다. 제 5 뉴런 어레이(360)는 제 1 커넥팅 블록(320)에 의해서 제 3 시냅스 어레이(334)와 연결된다. 제 6 뉴런 어레이(365)는 제 3 커넥팅 블록(324)에 의해서 제 4 시냅스 어레이(336)와 연결된다.
시냅스 어레이들(330, 332, 334, 336)은 제 1 및 제 2 뉴런 어레이(310, 315)와 제 3 및 제 4 뉴런 어레이(350, 355) 사이에 위치한다. 제 1 시냅스 어레이(330)와 제 2 시냅스 어레이(332)는 제 2 커넥팅 블록(322)에 의해서 연결된다. 제 3 시냅스 어레이(334)와 제 4 시냅스 어레이(336)는 제 4 커넥팅 블록(326)에 의해서 연결된다.
제 1 커넥팅 블록(320)은 제 5 뉴런 어레이(360)와 제 3 시냅스 어레이(334)를 연결한다. 제 3 커넥팅 블록(324)은 제 6 뉴런 어레이(365)와 제 4 시냅스 어레이(336)를 연결한다. 그리고 제 2 커넥팅 블록(322)은 제 1 시냅스 어레이(330)와 제 2 시냅스 어레이(332)를 연결한다. 제 4 커넥팅 블록(326)은 제 3 시냅스 어레이(334)와 제 4 시냅스 어레이(336)를 연결한다.
뉴런 어레이와 시냅스 어레이 사이 또는 시냅스 어레이들 사이에서 이상적인 연결을 위해 제 1 내지 제 4 커넥팅 블록(320, 322, 324, 326)은 상보적 패스 트랜지스터 로직(Complementary Pass Transistor Logic: 이하, CPTL)을 포함할 수 있다. 하지만, 시냅스 어레이들을 하드와이어 방식으로 연결하기 위한 커넥팅 블록의 구성은 상보적 패스 트랜지스터 로직(CPTL)에만 국한되지 않음은 잘 이해될 것이다.
시냅스 어레이들(330, 332, 334, 336) 각각이 4×4 사이즈인 것으로 가정하면, 제 1 내지 제 4 커넥팅 블록(320, 322, 324, 326)을 사용하면, 16×16 사이즈의 시냅스 어레이가 구성될 수 있다. 4×4 사이즈의 4개의 시냅스 어레이들(330, 332, 334, 336)이 제 1 내지 제 4 커넥팅 블록들(320, 322, 324, 326)에 의해서 16×16 사이즈의 시냅스 어레이로 사용될 수 있다. 특히, 제 5 및 제 6 뉴런 어레이(360, 365)의 추가에 의해서 뉴로모픽 회로(300)는 히든 레이어(Hidden layer)를 포함할 수 있다. 더불어, 제 1 내지 제 4 커넥팅 블록(320, 322, 324, 326)의 스위칭 제어 신호(SC)를 통해서 프루닝(Pruning)이나 드랍아웃(Dropout)과 같은 연산 효과를 제공할 수도 있다. 또한, 4×8, 4×16과 같이 시냅스 어레이의 형태와 사이즈는 커넥팅 블록의 연결에 따라 다양한 형태로 확장 가능하다.
페리 회로(370)는 뉴로모픽 회로(300)의 제반 아날로그 동작을 제어할 수 있다. 페리 회로(370)는 뉴런 어레이들(310, 315, 350, 355, 360, 365)와 시냅스 어레이들(330, 332, 334, 336)의 동작 조건이나 바이어스 조건을 제공 또는 제어할 수 있다.
제어 로직(390)은 외부의 제어 요청에 뉴로모픽 회로(300)의 동작 시퀀스를 제어할 수 있다. 제어 로직(390)은 뉴런 어레이들(310, 315, 350, 355, 360, 365)와 시냅스 어레이들(330, 332, 334, 336)의 스파이크 신호의 전달이나 처리, 업데이트 등을 제어할 수 있다. 특히, 제어 로직(390)은 제 1 내지 제 4 커넥팅 블록(320, 322, 324, 326)에 스위칭 제어 신호(SC)를 제공할 수 있다. 스위칭 제어 신호(SC)를 통해서 하드웨어로 구현되는 뉴로모픽 회로(300)에서 프루닝(Pruning)이나 드랍아웃(Dropout)과 같은 연산 효과를 제공할 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 뉴로모픽 회로를 보여주는 도면이다. 도 7을 참조하면, 뉴로모픽 회로(400)는 뉴런 어레이들(410, 415, 450, 455, 460, 465, 480, 483, 485), 제 1 내지 제 4 시냅스 어레이(430, 432, 434, 436), 페리 회로(470), 그리고 제어 로직(490)을 포함한다. 제 5 및 제 6 뉴런 어레이(460, 465)는 시냅스 어레이 들(430, 432)의 제 2 방향으로 배열되는 칼럼 배선들에 연결된다. 하지만, 제 7 내지 제 9 뉴런 어레이(480, 483, 485)는 제 1 방향으로 코어를 확장하는데 사용될 수 있다.
제 1 및 제 2 뉴런 어레이(410, 415)는 스파이크 신호를 생성하여 시냅스 어레이들(430, 434)로 전달한다. 제 1 및 제 2 뉴런 어레이(410, 415)의 축색 돌기들은 외부로부터 입력된 데이터 또는 정보에 기초하여 스파이크 신호를 생성할 수 있다. 제 1 뉴런 어레이(410)와 제 2 뉴런 어레이(415)에 의해서 스파이크 신호를 전달하는 행들의 수를 증가시킬 수 있다.
제 3 및 제 4 뉴런 어레이(450, 455)는 제 3 및 제 4 시냅스 어레이(434, 436)에서 스파이크 신호들에 가중치들이 적용된 연산 신호들을 각각 수신할 수 있다. 제 3 및 제 4 뉴런 어레이(450, 455)에 포함되는 뉴런들은 제 3 및 제 4 시냅스 어레이(434, 436)의 시냅스들의 연산 신호들이 누적된 합계 신호와 임계 신호(즉, 기준 신호)를 비교하고 합계 신호가 임계 신호보다 크면 출력 스파이크 신호를 생성할 수 있다. 제 3 뉴런 어레이(450)와 제 4 뉴런 어레이(455)에 의해서 스파이크 신호를 수신하는 열들의 수를 증가시킬 수 있다.
제 5 및 제 6 뉴런 어레이(460, 465)는 제 1 및 제 2 시냅스 어레이(430, 432)에서 스파이크 신호들에 가중치들이 적용된 연산 신호들을 각각 수신할 수 있다. 제 5 및 제 6 뉴런 어레이(460, 465)에 포함되는 뉴런 회로들은 제 1 및 제 2 시냅스 어레이(430, 432)의 시냅스들의 연산 신호들이 누적된 합계 신호와 임계 신호를 비교하고 합계 신호가 임계 신호보다 크면 출력 스파이크 신호를 생성할 수 있다. 제 5 뉴런 어레이(460)는 제 1 커넥팅 블록(420)에 의해서 제 3 시냅스 어레이(434)와 연결된다. 제 6 뉴런 어레이(465)는 제 3 커넥팅 블록(424)에 의해서 제 4 시냅스 어레이(436)와 연결된다. 제 7 뉴런 어레이(480)는 제 1 시냅스 어레이(430)와 제 2 시냅스 어레이(432) 사이에서 하나의 스테이지를 형성할 수 있다. 제 7 뉴런 어레이(480)의 출력 스파이크 신호는 제 2 커넥팅 블록(422)에 의해서 제 2 시냅스 어레이(432)에 전달될 수 있다.
제 8 뉴런 어레이(485)는 제 2 시냅스 어레이(432)의 로우 배선에 연결된다. 그리고 제 9 뉴런 어레이(483)는 제 5 커넥팅 블록(428)에 의해서 제 4 시냅스 어레이(436)의 로우 배선과 연결될 수 있다.
제 1 내지 제 5 커넥팅 블록(420, 422, 424, 426, 428)은 뉴런 어레이와 시냅스 어레이를 연결하거나, 시냅스 어레이들을 연결할 수 있다. 뉴런 어레이와 시냅스 어레이 사이 또는 시냅스 어레이들 사이에서 이상적인 연결을 위해 제 1 내지 제 5 커넥팅 블록(420, 422, 424, 426, 428)은 상보적 패스 트랜지스터 로직(CPTL)을 포함할 수 있다. 하지만, 시냅스 어레이들을 하드와이어 방식으로 연결하기 위한 커넥팅 블록의 구성은 상보적 패스 트랜지스터 로직(CPTL)에만 국한되지 않음은 잘 이해될 것이다.
제 1 내지 제 5 커넥팅 블록(420, 422, 424, 426, 428)에 의해 각각의 시냅스 어레이들은 제 1 방향 또는 제 2 방향으로 확장될 수 있다. 제한된 사이즈의 시냅스 어레이들을 본 발명의 커넥팅 블록을 사용하면, 필요한 사이즈의 코어로 확장할 수 있다. 또한, 제 1 내지 제 5 커넥팅 블록(420, 422, 424, 426, 428)의 스위치 제어 신호(SC)의 제어를 통해서 뉴로모픽 회로(400)는 하드웨어적으로 프루닝(Pruning)이나 드랍아웃(Dropout)과 같은 연산 효과를 제공할 수 있다.
페리 회로(470)는 뉴로모픽 회로(400)의 제반 아날로그 동작을 제어할 수 있다. 페리 회로(470)는 뉴런 어레이들(410, 415, 450, 455, 460, 465, 480, 483, 485), 제 1 내지 제 4 시냅스 어레이(430, 432, 434, 436)의 동작 조건이나 바이어스 조건을 제공 또는 제어할 수 있다.
제어 로직(490)은 외부의 제어 요청에 뉴로모픽 회로(400)의 동작 시퀀스를 제어할 수 있다. 제어 로직(490)은 뉴런 어레이들(410, 415, 450, 455, 460, 465, 480, 483, 485), 제 1 내지 제 4 시냅스 어레이(430, 432, 434, 436)의 스파이크 신호의 전달이나 처리, 업데이트 등을 제어할 수 있다. 특히, 제어 로직(490)은 제 1 내지 제 5 커넥팅 블록(420, 422, 424, 426, 428)에 스위칭 제어 신호(SC)를 제공할 수 있다. 스위칭 제어 신호(SC)를 통해서 하드웨어로 구현되는 뉴로모픽 회로(400)에서 프루닝(Pruning)이나 드랍아웃(Dropout) 연산을 구현할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (5)

  1. 뉴로모픽 회로에 있어서:
    스파이크 신호를 생성하는 복수의 뉴런 회로들을 포함하는 제 1 뉴런 어레이;
    상기 제 1 뉴런 어레이로부터 전달되는 상기 스파이크 신호를 처리하여 출력하는 복수의 제 1 시냅스 회로들을 포함하는 제 1 시냅스 어레이;
    상기 제 1 시냅스 어레이에 대해 제 1 방향에 형성되며 복수의 제 2 시냅스 회로들을 포함하는 제 2 시냅스 어레이;
    상기 제 1 시냅스 어레이와 상기 제 2 시냅스 어레이 사이에 위치하며, 제어 신호에 응답하여 상기 제 1 시냅스 어레이와 상기 제 2 시냅스 어레이를 연결하는 제 1 커넥팅 블록;
    상기 제 1 시냅스 어레이에 대해 수직인 제 2 방향에 형성되는 제 3 시냅스 어레이;
    상기 제 1 시냅스 어레이와 상기 제 3 시냅스 어레이를 연결하는 제 2 커넥팅 블록; 그리고
    상기 제어 신호를 생성하는 제어 로직을 포함하는 뉴로모픽 회로.
  2. 제 1 항에 있어서,
    상기 제 1 커넥팅 블록은 상기 제어 신호에 응답하여 상기 제 1 시냅스 회로들의 입력 라인들 또는 출력 라인들의 신호를 레벨 변경없이 전달하는 복수의 스위치들을 포함하는 뉴로모픽 회로.
  3. 제 2 항에 있어서,
    상기 복수의 스위치들 각각은 상보적 패스 트랜지스터 로직(Complementary Pass Transistor Logic)을 포함하는 뉴로모픽 회로.
  4. 제 1 항에 있어서,
    상기 제 1 시냅스 어레이와 상기 제 1 커넥팅 블록 사이에 위치하는 제 2 뉴런 어레이; 그리고
    상기 제 2 시냅스 어레이의 출력 라인들에 연결되고 출력 스파이크 신호를 생성하는 제 3 뉴런 어레이를 더 포함하는 뉴로모픽 회로.
  5. 삭제
KR1020200142592A 2020-10-29 2020-10-29 확장 가능한 뉴로모픽 회로 KR102514931B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200142592A KR102514931B1 (ko) 2020-10-29 2020-10-29 확장 가능한 뉴로모픽 회로
US17/205,620 US20220138546A1 (en) 2020-10-29 2021-03-18 Expandable neuromorphic circuit
CN202111255117.0A CN114429199A (zh) 2020-10-29 2021-10-27 可扩展的仿神经电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200142592A KR102514931B1 (ko) 2020-10-29 2020-10-29 확장 가능한 뉴로모픽 회로

Publications (2)

Publication Number Publication Date
KR20220057386A KR20220057386A (ko) 2022-05-09
KR102514931B1 true KR102514931B1 (ko) 2023-03-29

Family

ID=81311874

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200142592A KR102514931B1 (ko) 2020-10-29 2020-10-29 확장 가능한 뉴로모픽 회로

Country Status (3)

Country Link
US (1) US20220138546A1 (ko)
KR (1) KR102514931B1 (ko)
CN (1) CN114429199A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210125049A1 (en) * 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. System for executing neural network
JP6968941B1 (ja) * 2020-07-08 2021-11-24 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型クロスバーアレイ装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102114356B1 (ko) * 2018-08-28 2020-05-22 이화여자대학교 산학협력단 3차원 크로스바 메모리 구조를 이용한 뉴로 모픽 소자
KR102618546B1 (ko) * 2018-09-03 2023-12-27 삼성전자주식회사 2차원 어레이 기반 뉴로모픽 프로세서 및 그 동작 방법

Also Published As

Publication number Publication date
CN114429199A (zh) 2022-05-03
US20220138546A1 (en) 2022-05-05
KR20220057386A (ko) 2022-05-09

Similar Documents

Publication Publication Date Title
Thakur et al. Large-scale neuromorphic spiking array processors: A quest to mimic the brain
JP7336819B2 (ja) 抵抗処理ユニット・アレイのクロスポイント・デバイスに重みを記憶するための方法、そのクロスポイント・デバイス、ニューラル・ネットワークを実施するためのクロスポイント・アレイ、そのシステム、およびニューラル・ネットワークを実施するための方法
US9779355B1 (en) Back propagation gates and storage capacitor for neural networks
CN107924227B (zh) 电阻处理单元
US9466362B2 (en) Resistive cross-point architecture for robust data representation with arbitrary precision
US9342780B2 (en) Systems and methods for modeling binary synapses
US11157803B2 (en) Neuromorphic device including a synapse having a variable resistor and a transistor connected in parallel with each other
US11531871B2 (en) Stacked neuromorphic devices and neuromorphic computing systems
CN112005252B (zh) 具有单独权重更新和干扰电路的电阻式处理单元架构
US11620505B2 (en) Neuromorphic package devices and neuromorphic computing systems
KR102514931B1 (ko) 확장 가능한 뉴로모픽 회로
KR102434119B1 (ko) 시냅스 스트링 어레이를 이용한 신경망
KR20190114212A (ko) 이진값 기반 신경회로망을 위한 단일 컬럼 멤리스터 크로스바 및 ｃｍｏｓ 활성화 함수 회로
CN111194467A (zh) 差分忆阻电路
KR20210151737A (ko) 신경망을 위한 시냅스 스트링 및 시냅스 스트링 어레이
US11977970B2 (en) Spintronic computing architecture and method
US20220027712A1 (en) Neural mosaic logic unit
Indiveri et al. Neuromorphic Networks of Spiking Neurons
AU2021296187B2 (en) Suppressing undesired programming at half-selected devices in a crosspoint array of 3-terminal resistive memory
Rai et al. Neuron Network with a Synapse of CMOS transistor and Anti-Parallel Memristors for Low power Implementations
Indiveri et al. System-level integration in neuromorphic co-processors
CN114761973A (zh) 电容性处理单元
Indiveri et al. 10.1 Neuromorphic vs. Conventional Use of VLSI Technology

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant