KR102283624B1 - 뉴로모픽 컴퓨팅을 위한 저전압 아날로그 또는 멀티레벨 메모리 - Google Patents

뉴로모픽 컴퓨팅을 위한 저전압 아날로그 또는 멀티레벨 메모리 Download PDF

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Abstract

메모리 셀, 신경 회로, 신경망, 및 프로그래밍 및 판독 방법이 제공된다. 메모리 셀은, 신경망(neural network)에 사용되는 메모리 셀으로, 제한 채널을 포함하는 전계 효과 트랜지스터를 포함하고, 전계 효과 트랜지스터는, 신경망 내의 시냅스 가중치(synaptic weight)에 대응되는 값을 저장하도록 구성되고, 저장된 값은 제한 채널 내의 과잉 소수 캐리어(excess minority carriers)의 수에 대응된다.

Description

뉴로모픽 컴퓨팅을 위한 저전압 아날로그 또는 멀티레벨 메모리{LOW POWER ANALOG OR MULTI-LEVEL MEMORY FOR NEUROMORPHIC COMPUTING}
본 발명은 뉴로모픽 컴퓨팅을 위한 저전압 아날로그 또는 멀티레벨 메모리에 관한 것이다.
인공 신경망(artificial neural networks)라고도 불리는 신경망은, 생물학적 뇌의 작용에 의해 영감을 얻은 컴퓨터 패러다임이다. 입력에 따라, 노드(nodes) 및 가중 경로(weighted paths)가 출력을 제공한다. 이들은 패턴 인식(pattern recognition), 분류(classification), 언어 처리(language processing), 및 인공 지능(artificial intelligence)과 같은 영역에 사용될 수 있다. 신경망은 소프트웨어 및/또는 하드웨어로 구현될 수 있다.
상기 정보는 본 발명의 기술적 사상의 배경에 대한 이해도를 높이기 위한 것일 뿐이다. 이에 따라, 상기 정보는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 이미 알려진 종래 기술을 형성하지 않는 정보를 포함할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 성능이 개선된 메모리 셀을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 성능이 개선된 신경 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 성능이 개선된 신경망을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 성능이 개선된 프로그래밍 및 판독 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 메모리 셀은, 신경망(neural network)에 사용되는 메모리 셀으로, 제한 채널을 포함하는 전계 효과 트랜지스터를 포함하고, 전계 효과 트랜지스터는, 신경망 내의 시냅스 가중치(synaptic weight)에 대응되는 값을 저장하도록 구성되고, 저장된 값은 제한 채널 내의 과잉 소수 캐리어(excess minority carriers)의 수에 대응된다.
몇몇 실시예에서, 전계 효과 트랜지스터는 실리콘 온 인슐레이터(silicon on insulator) 전계 효과 트랜지스터이다.
몇몇 실시예에서, 전계 효과 트랜지스터는 부분 공핍(partially depleted) 또는 완전 공핍(fully depleted) 실리콘 온 인슐레이터 전계 효과 트랜지스터이다.
몇몇 실시예에서, 전계 효과 트랜지스터는 게이트 올 어라운드(gate all around) 전계 효과 트랜지스터이다.
몇몇 실시예에서, 전계 효과 트랜지스터의 제한 채널은, 제한 채널의 밴드갭보다 큰 밴드갭을 갖는 반도체 물질에 의해 제한된다.
몇몇 실시예에서, 전계 효과 트랜지스터의 게이트에 접속되어 게이트에 선택 전압을 인가하는 워드 라인과, 전계 효과 트랜지스터의 드레인에 접속되어 드레인에 프로그래밍 전압을 인가하는 비트 라인을 더 포함하고, 전계 효과 트랜지스터의 소스는 접지 전압(ground voltage)에 접속되고, 프로그래밍 전압의 레벨은 저장된 값을 결정한다.
몇몇 실시예에서, 선택 전압 및 프로그래밍 전압은 2.5 V 이하의 레벨을 갖는다.
몇몇 실시예에서, 프로그래밍 전압의 레벨은, 충격 이온화(impact ionization)를 유도하기에 충분한 최소 레벨 이상이고, 전계 효과 트랜지스터의 접합 파괴(junction breakdown)를 야기하지 않도록 허용되는 최대 레벨 이하이다.
몇몇 실시예에서, 프로그래밍 전압의 레벨은, 제한 채널의 밴드갭 이상이고, 제한 채널의 밴드갭의 2배 이하이다.
몇몇 실시예에서, 프로그래밍 전압의 레벨은, 저장된 값의 디지털 레벨에 대응되는 복수의 디지털 레벨 중 하나이다.
몇몇 실시예에서, 복수의 디지털 레벨은 4개 이상의 레벨을 포함한다.
몇몇 실시예에서, 메모리 셀은, 선택 전압이 워드 라인에 인가되고 입력 전압이 메모리 셀의 전체 스택에 인가될 때 판독되도록 구성되고, 입력 전압은 제한 채널의 밴드갭보다 작은 레벨을 갖고, 입력 전압의 레벨 및 저장된 값에 기초하는 레벨의 가중 전압(weighted voltage)을 갖는다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 신경 회로는, 제한 채널을 포함하고, 소스 및 드레인들이 직렬로(in series) 연결되는 복수의 전계 효과 트랜지스터, 복수의 입력 전압을 제공받고, 복수의 전계 효과 트랜지스터 중 대응되는 하나의 드레인 단자에 각각 접속되는 복수의 입력 단자, 전계 효과 트랜지스터의 게이트에 접속되는 워드 라인, 및 접지(ground)와 전계 효과 트랜지스터의 소스 및 드레인 사이에 접속되는 출력 저항을 포함하고, 출력 저항에 인가되는 전압은, 뉴런 출력 전압의 생성에 사용되는 가중 전압(weighted voltage)이다.
몇몇 실시예에서, 출력 저항에 접속되고, 가중 전압에 기초하는 뉴런 출력 전압을 생성하도록 구성되는 비선형 증폭기(non-linear amplifier)를 더 포함한다.
몇몇 실시예에서, 워드 라인은, 복수의 전계 효과 트랜지스터의 모든 게이트에 접속되어 모든 게이트에 선택 전압을 인가하고, 판독(reading) 또는 기록(writing)을 위해 복수의 모든 전계 효과 트랜지스터를 활성화시킨다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 신경망은, 복수의 입력(inputs)을 포함하는 입력층, 및 복수의 제 13항의 신경 회로를 포함하는 은닉층을 포함하고, 각각의 신경 회로는 각각의 입력을 제공받는다.
몇몇 실시예에서, 각각의 신경 회로의 전계 효과 트랜지스터의 수는, 입력층의 입력의 수와 동일하다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 프로그래밍 및 판독 방법은, 신경망에 사용되는 메모리 셀에 의해 저장된 값의 프로그래밍 및 판독 방법으로, 메모리 셀은, 제한 채널을 포함하며 저장된 값이 제한 채널의 과잉 소수 캐리어의 수에 대응되는 전계 효과 트랜지스터와, 전계 효과 트랜지스터의 게이트에 접속되는 워드 라인과, 전계 효과 트랜지스터의 드레인에 접속되는 비트 라인을 포함하고, 워드 라인에 선택 전압을 인가하여 저장된 값을 프로그래밍하고, 비트 라인에 제한 채널의 밴드갭 이상이고 제한 채널의 밴드갭의 2배 이하인 프로그래밍 전압을 인가하되, 저장된 값은 프로그래밍 전압의 레벨에 의해 결정되고, 워드 라인에 선택 전압을 인가하여, 저장된 값을 판독하고, 메모리 셀의 전체 스택에 제한 채널의 밴드갭보다 작은 레벨을 갖는 입력 전압을 인가하고, 입력 전압의 레벨 및 저장된 값에 기초하는 레벨의 가중 전압을 제공받는 것을 포함한다.
몇몇 실시예에서, 프로그래밍 전압의 레벨은, 저장된 값의 디지털 레벨에 대응되는 복수의 디지털 레벨 중 하나이다.
몇몇 실시예에서, 가중 전압은 복수의 디지털 레벨 중 하나로 임계되어(thresholded) 출력 전압을 생성한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 신경망의 블럭 다이어그램이다.
도 2a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 메모리 셀의 개략도이다.
도 2b는 도 2a의 메모리 셀의 서로 다른 값의 문턱 전압에 대한 드레인 전류와 드레인 전압 사이의 관계를 나타내는 그래프이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 신경 회로의 블럭 다이어그램이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 신경 회로의 블럭 다이어그램이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 뉴로모픽 코어(neuromorphic core)의 블럭 다이어그램이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 뉴로모픽 메모리(neuromorphic memory)의 회로도다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 신경망의 블럭 다이어그램이다.
도 1의 신경망은 하드웨어로 구현되는(hardware-implemented) 신경망이다. 도 1의 신경망은 입력층(input layer), 하나 이상의 은닉층, 및 출력층(output layer)을 포함할 수 있다.
제1 은닉층(hidden layer 1) 및 제2 은닉층(hidden layer 2)과 같은 은닉층 및 출력층은 각각 복수의 신경 회로(neuron circuits)를 포함할 수 있다. 예를 들어, 도 1에서, 제1 은닉층은 신경 회로(N11-N1N)를 포함하고, 제2 은닉층은 신경 회로(N21-N2N)를 포함하고, 출력층은 신경 회로(NO1-NON)
입력층은 일련의 입력값(I1-IN)을 제공받을 수 있다. 입력층은 이러한 입력값(I1-IN)을 제1 은닉층으로 전달할 수 있다. 각각의 은닉층은 이전 층으로부터 입력(inputs)을 제공받을 수 있고, 이러한 입력에 기초하여, 다음 층으로 전달되는 출력(outputs)을 생성할 수 있다. 출력층은 최종 은닉층의 출력을 제공받고, 출력값(O1-ON)을 생성할 수 있다.
각각의 층들은 서로 다른 수의 신경 회로를 포함할 수 있다. 각각의 신경 회로는, 이전 층의 각각의 출력을 별도의 입력으로 제공받을 수 있고, 하나의 출력을 생성할 수 있다. 이에 따라, 한 층이 갖는 출력의 수는 그 층 내의 신경 회로의 수일 수 있다. 또한, 한 층이 갖는 입력의 수는 이전 층 내의 신경 회로의 수일 수 있다.
신경 회로는, 그들이 제공받은 입력 각각에 적용되고 시냅스 가중치(synaptic weight)라 불리는 독립적인 가중치를 가질 수 있다. 신경 회로는 가중된 입력들(weighted inputs)을 결합하고, 이들에 전달 함수를 적용하여 이들 각각의 출력을 생성할 수 있다.
도 2a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 메모리 셀(200)의 개략도이다.
메모리 셀(200)은, 아날로그 또는 멀티레벨 메모리를 구현하는 프로그래밍 가능한 저항성 장치일 수 있다. 메모리 셀 내에 저장된 아날로그 또는 멀티레벨 값은, 신경망에서 시냅스 가중치로 사용될 수 있다.
메모리 셀(200)은 제한 채널(confined channel)을 갖는 전계 효과 트랜지스터(이하에서, "FET")일 수 있다(또는 포함할 수 있다). 예를 들어, 도 2a에 도시된 것처럼, 메모리 셀(200)은, 부분 공핍(partially depleted) 또는 완전 공핍(fully depleted) 실리콘 온 인슐레이터(silicon on insulator)와 같은, 실리콘 온 인슐레이터 FET일 수 있다. 절연층(202)은, 벌크 기판(206)으로부터 제한 채널(204)을 분리시킬 수 있다. 몇몇 실시예에서, FET은 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide semiconductor field effect transistor)일 수 있다.
메모리 셀(200)은, FET의 문턱 전압(VT; threshold voltage)을 변경함으로써 프로그래밍되어 값을 저장할 수 있다. 이 때문에, 메모리 셀(200)은 충격 이온화(impact ionization) 및 기생 양극 효과(parasitic bipolar effect)를 활용할 수 있다.
선택 전압이 FET의 게이트에 인가될 수 있고, 프로그래밍 전압 차이가 FET의 소스 및 드레인에 인가될 수 있다. 제한 채널(204)은 절연층(202)에 의해 제한되므로, 이들은 제한 채널(204)에 과잉 소수 캐리어(excess minority carriers)를 생성할 수 있다. 이 때, 과잉 소수 캐리어는 벌크 기판(206)으로 분산되지 않는다. 이에 따라, 프로그래밍 전압이 FET으로부터 제거된 후에도, 과잉 소수 캐리어는 FET의 문턱 전압(VT)을 변경시킬 수 있다. 제한 채널(204)에 생성된 과잉 소수 캐리어의 양은, 프로그래밍 전압의 레벨에 따라 다를 수 있다. 이에 따라, 메모리 셀(200)을 프로그래밍하는 것은, 프로그래밍 전압의 레벨 및 이전에 프로그래밍된 메모리 셀(200)의 상태를 증가시키는 것을 포함한다.
몇몇 실시예에서, 프로그래밍 전압은 가변 펄스 폭 신호(variable pulse width signal)이고, 제한 채널(204)에서 생성된 소수 캐리어의 레벨은 프로그래밍 전압의 펄스 폭에 따라 다를 수 있다. 이에 따라, 메모리 셀(200)을 프로그래밍하는 것은, 프로그래밍 전압의 펄스 폭 및 이전에 프로그래밍된 메모리 셀(200)의 상태에 따라, 제한 채널(204)에 생성된 과잉 소수 캐리어를 증가시키거나 감소시키는 것을 포함할 수 있다.
제한 채널(204)의 과잉 소수 캐리어를 증가시키거나 감소시킴으로써 메모리 셀(200)을 프로그래밍하기 위해, 선택 전압은 제한 채널(204)을 개방(open)하도록 충분히 높을 수 있다. 몇몇 실시예에서, 선택 전압은 제한 채널(204)의 밴드갭보다 클 수 있다. 몇몇 실시에에서, 메모리 셀(200)이 CMOS 기술을 이용하여 구현될 수 있도록, 선택 전압은 약 2.5 V 이하일 수 있다.
또한, 제한 채널(204)의 과잉 소수 캐리어를 증가시키거나 감소시킴으로써 메모리 셀(200)을 프로그래밍하기 위해, 프로그래밍 전압은 제한 채널(204)에서 과잉 소수 캐리어를 생성하도록 충분히 높은(즉, 충격 이온화를 유도하도록 충분히 높은) 레벨을 가질 수 있다. 동시에, 프로그래밍 전압은 FET에서 접합 파괴(junction breakdown)를 야기하지 않도록 충분히 낮은 레벨을 가질 수 있다.
몇몇 실시예에서, 프로그래밍 전압은, 제한 채널(204)의 밴드갭(하한)과 제한 채널(204)의 밴드갭의 2배(상한) 사이의 범위를 가질 수 있다. 몇몇 실시예에서, 메모리 셀(200)이 CMOS 기술을 이용하여 구현될 수 있도록, 프로그래밍 전압의 최대 레벨은 약 2.5 V 이하일 수 있다.
제한 채널(204)의 밴드갭은, 제한 채널(204)을 제조하는데 사용되는 물질에 따라 다를 수 있다. 몇몇 실시예에서, 반도체는 실리콘일 수 있고, 밴드갭은 약 1.1 V일 수 있다. 몇몇 실시예에서, 반도체는 게르마늄일 수 있고, 밴드갭은 약 0.67 V일 수 있다.
제한 채널(204)을 제조하기 위해 낮은 밴드갭 반도체를 사용하는 몇몇 실시예에서, 메모리 셀(200)에 매우 낮은 전압이 인가될 수 있다. 예를 들어, 제한 채널(204)을 제조하기 위해 게르마늄을 사용하는 메모리 셀에서, 선택 전압 및 프로그래밍 전압은 약 1.4 V 이하일 수 있다. 낮은 밴드갭 물질은, FET의 변형된 문턱 전압(VT)을 불안정하게할 수 있다.
상술한 것처럼, 메모리 셀(200)은 아날로그 또는 멀티레벨 메모리일 수 있다. 메모리 셀(200)이 아날로그 메모리인 몇몇 실시예에서, 메모리 셀(200)은 아날로그 값을 저장할 수 있다. 이에 따라, 프로그래밍 전압은 그 허용된 최소값과 최대값 사이에 포함되는 아날로그 레벨 범위를 가질 수 있다.
메모리 셀(200)이 멀티레벨 메모리인 몇몇 실시예에서, 메모리 셀(200)은 미리 정의된 디지털 값의 집합 중 하나를 저장할 수 있다. 이에 따라, 프로그래밍 전압은, 프로그래밍 전압을 위해 허용된 최소값과 최대값 사이에 포함되는 미리 정의된 디지털 레벨의 집합 중 하나를 가질 수 있다. 미리 정의된 디지털 레벨의 집합은, 메모리 셀(200)에 의해 저장될 수 있는 미리 정의된 디지털 값에 대응될 수 있다. 몇몇 실시예에서, 미리 정의된 디지털 레벨의 집합은 4개 이상의 레벨을 포함할 수 있다.
도 2b는 도 2a의 메모리 셀(200) FET의 서로 다른 값의 문턱 전압(VT)에 대한 드레인 전류(ID)와 드레인 전압(VD) 사이의 관계를 나타내는 그래프이다.
그래프 상의 각각의 선은 서로 다른 문턱 전압(VT)값에 대응된다. 문턱 전압(VT)값이 메모리 셀(200)에 의해 저장된 값에 대응되는 경우에, 메모리 셀(200)은 메모리 셀(200) FET의 I/V 관계를 이용함으로써 판독되거나 사용될 수 있다.
예를 들어, 도 2b에 도시된 것처럼, 제1 문턱 전압 레벨에 관련된 메모리 셀(200) FET의 I/V 관계를 도시하는 제1 선은, 제1 디지털 레벨(0)로 대표될 수 있다. 제2 문턱 전압 레벨에 관련된 제2 선은, 제2 디지털 레벨(1)로 대표될 수 있다. 제3 문턱 전압 레벨에 관련된 제3 선은, 제3 디지털 레벨(2)로 대표될 수 있다. 제4 문턱 전압 레벨에 관련된 제4 선은, 제4 디지털 레벨(3)로 대표될 수 있다.
메모리 셀(200)을 판독하기 위해 I/V 관계를 이용하는 일례로, FET에 전압이 인가될 수 있고, 그에 따른 전류 출력을 측정하여 FET에 의해 나타나는 I/V 특성을 결정하고, FET의 문턱 전압(VT) 및 메모리 셀(200)에 의해 저장된 값을 결정할 수 있다(즉, FET은 프로그래밍 가능한 저항성 장치로 사용될 수 있다).
이러한 방법으로, 몇몇 실시예에서, 메모리 셀(200)은 신경 회로의 입력에 시냅스 가중치를 적용하는데 사용될 수 있다. 다시 말해서, 출력 전압 레벨을 획득하기 위해 직접 "판독(read)"되는 대신에, 메모리 셀(200)에 의해 저장된 값이 입력 전압 레벨을 변경하는데 활용될 수 있다. 이에 따라, 메모리 셀(200)의 값을 판독하는 별도의 단계를 요구하지 않고, 메모리 셀(200)에 의해 저장된 값이 효과적으로 계산에 사용되고 "판독"될 수 있다.
메모리 셀(200)에 의해 저장된 값을 판독하기 위해, FET의 스택(stack)에 인가되는 입력 전압은, 제한 채널(204)의 과잉 소수 캐리어의 수에 영향을 미치지 않도록 충분히 낮을 수 있다. 몇몇 실시예에서, 메모리 셀(200)의 값을 판독하기 위한 입력 전압은 제한 채널(204)의 밴드갭을 초과하지 않을 수 있다. FET의 게이트에 인가되는 선택 전압은, 제한 채널(204)을 개방하도록 충분히 높을 수 있다. 예를 들어, 선택 전압은 제한 채널(204)의 밴드갭보다 클 수 있다.
몇몇 실시예에서, 제한 채널(204)의 과잉 소수 캐리어의 수를 유지하기 위해, 메모리 셀(200)은 프로그래밍되거나 판독되지 않을 때 보류 상태(hold state)에 놓일 수 있다. 몇몇 실시예에서, 이는 선택 전압을 낮은 레벨로 설정하고 프로그래밍 전압을 높은 레벨로 설정함으로써 달성될 수 있다.
비록 제한 채널(204)을 갖는 FET이 실리콘 온 인슐레이터 FET를 참조하여 설명되었으나, 다른 실시예들도 고려될 수 있다. 몇몇 실시예에서, FET은 게이트 올 어라운드(gate all around) FET일 수 있다. 몇몇 실시예에서, FET의 채널은 채널 밴드갭보다 큰 밴드갭을 갖는 다른 반도체에 의해 제한될 수도 있다. 제한 채널은, 과잉 소수 캐리어가 웰(well)을 떠나는 것을 (실질적으로)방지하는 정전기적으로 정의된 웰일 수 있다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 신경 회로의 회로도다.
신경 회로는 입력 단자(V1-VN)에서 입력 전압을 제공받을 수 있다. 신경 회로는 프로그래밍 가능한 저항 소자(R1-RN)를 포함할 수 있다. 프로그래밍 가능한 저항 소자(R1-RN)는 프로그래밍을 통해 변할 수 있는 다양한 저항을 나타낼 수 있다. 몇몇 실시예에서, 프로그래밍 가능한 저항 소자(R1-RN)는, 프로그램/판독 선택 라인에 선택 전압을 인가하거나 프로그래밍 가능한 저항 소자(R1-RN)에 프로그래밍 전압을 인가함으로써 프로그래밍될 수 있다. 각각의 프로그램밍 가능한 저항 소자(R1-RN)가 동일한 프로그래밍 전압을 제공받도록, 각각의 프로그램 라인은 함께 결합될 수 있다.
프로그램밍 가능한 저항 소자(R1-RN)는, 시냅스 가중치로서 그들의 저항을 이용하여 입력 전압을 가중시킬(weight) 수 있다. 이에 따라, 프로그램밍 가능한 저항 소자(R1-RN)는 출력 저항(ROUT)에 가중 전압(VW; weighted voltage)을 생성할 수 있다.
예를 들어, 저항 소자(R1-RN)는 입력 전압에 가중치를 적용하기 위해 사용될 수 있다. 몇몇 실시예에서, 다양한 저항 소자(R1-RN)의 저항들은, 가중 전압(VW)을 생성하기 위해 입력 전압을 스케일링하기 위한 계수(coefficients)로 사용될 수 있다.
활성화 함수 모듈(410)은 가중 전압(VW)에 활성화 함수를 적용하여, 출력 전압을 생성할 수 있다. 몇몇 실시예에서, 활성화 함수는 비선형 함수(non-linear function)일 수 있다. 몇몇 실시예에서, 활성화 함수는 시그모이드 함수(sigmoid function)일 수 있다(또는 포함할 수 있다).
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 도 3의 예시적인 신경 회로의 회로도다.
도 4에서, 프로그래밍 가능한 저항 소자(R1-RN)는 메모리 셀(T1-TN)로 구현될 수 있다. 메모리 셀(T1-TN)은 각각 제한 채널을 갖는 FET을 포함할 수 있다. 몇몇 실시예에서, 메모리 셀(T1-TN)은 도 2a의 메모리 셀(200)일 수 있다. FET의 소스 및 드레인은 직렬로(in series) 연결될 수 있다.
워드 라인(WL)은 메모리 셀(T1-TN)의 각각의 FET의 게이트에 연결될 수 있다. 이에 따라, 몇몇 실시예에서, 신경 회로 내의 모든 메모리 셀(T1-TN)은, 각각의 메모리 셀(T1-TN)에서 동일한 레벨을 갖는 선택 전압에 의해 동시에 판독되거나 기록되도록 활성화될 수 있다.
각각의 입력 단자(V1-VN)는, 메모리 셀(T1-TN)의 FET 중 하나의 드레인 단자에 연결될 수 있다. 도 2a 및 도 2b에 관한 설명에서 상술한 것처럼, 메모리 셀(T1-TN)의 소스 및 드레인에서, 전압이 워드 라인(WL) 및 입력 단자(V1-VN)에 인가되어, 메모리 셀(T1-TN)의 제한 채널으로부터 과잉 소수 캐리어가 추가되거나 제거될 수 있다. 이에 따라, 그들 각각의 문턱 전압(V-T)이 바뀔 수 있고, 이에 따라, 그들의 소스 및 드레인 사이에 나타나는 겉보기 저항(apparent resistance)이 바뀔 수 있다(즉, 메모리 셀(T1-TN)을 프로그래밍할 수 있다).
몇몇 실시예에서, 도 4의 메모리 셀(T1-TN)은 한번에 하나씩(one-at-a-time) 프로그래밍될 수 있다. 예를 들어, 메모리 셀(T1)은 워드 라인(WL) 및 입력 단자(V1-VN)에 전압을 인가함으로써 프로그래밍될 수 있다. 선택 전압은 워드 라인(WL)에 인가될 수 있다. 프로그래밍 전압은 제1 입력 단자(V1)에 인가될 수 있다. 나머지 입력 단자(V2-VN)는 접지될(grounded) 수 있다. 이에 따라, 비록 모든 메모리 셀(T1-TN)이 그들의 게이트에서 선택 전압을 제공받더라도, 메모리 셀(T1)만이 그 소스 및 드레인에서 프로그래밍 전압을 갖고 프로그래밍될 수 있다. 반면에, 나머지 메모리 셀(T2-TN)은 그 소스 및 드레인에서 0 V의 전압을 갖고 프로그래밍되지 않을 수 있다.
몇몇 실시예에서, 예를 들어, 메모리 셀(T1)은 워드 라인(WL) 및 입력 단자(V1-V2)에 전압을 인가함으로써 프로그래밍될 수 있다. 선택 전압은 워드 라인(WL)에 인가될 수 있다. 프로그래밍 전압은 제1 입력 단자(V1) 및 제2 입력 단자(V2)에 인가될 수 있다. 나머지 입력 단자(V3-VN)는 접지될 수 있다. 이에 따라, 비록 모든 메모리 셀(T1-TN)이 그들의 게이트에서 선택 전압을 제공받더라도, 메모리 셀(T1)만이 그 소스 및 드레인에서 프로그래밍 전압을 갖고 프로그래밍될 수 있다. 반면에, 나머지 메모리 셀(T2-TN)은 그 소스 및 드레인에서 0 V의 전압을 갖고 프로그래밍되지 않을 수 있다.
메모리 셀(T1-TN)은, 입력 전압을 위한 시냅스 가중치로 기능하도록 프로그래밍될 수 있다. 이를 위해, 각각의 입력 전압이 입력 단자(V1-VN)에 인가되고, (워드 라인(WL)에 선택 전압이 인가될 때)각각의 FET에 대해 현재 프로그래밍된 저항은 대응되는 입력 전압을 가중시킬 수 있다. 가중된 입력 전압의 총합은 출력 저항(ROUT)에 인가된 가중 전압(VW)일 수 있다. 가중 전압(VW)은 비선형 증폭기(510)에 인가되어, 뉴런(neuron) 출력 전압을 생성할 수 있다.
몇몇 실시예에서, 신경망 내의 신경 회로는, 입력으로 다른 신경 회로의 뉴런 출력 전압을 제공받을 수 있다. 이에 따라, 메모리 셀(T1-TN)이 멀티레벨 메모리 셀인 몇몇 실시예에서, 뉴런 출력 전압은 미리 정의된 디지털 레벨의 집합 중 하나로 임계될(thresholded) 수 있다. 여기서 "임계되다(thresholded)" 란, 정해진 범위에 속하는 뉴런 출력 전압의 값에 기초하는 미리 정의된 디지털 레벨의 집합 중 하나로, 뉴런 출력 전압이 설정되는 것을 의미할 수 있다. 예를 들어, 만일 뉴런 출력 전압이 0 V 이상 1.1 V 이하이면 1.1 V로, 1.1 V 이상 1.5 V 이하이면 1.5 V로, 1.5 V 이상 1.9 V 이하이면 1.9V 등으로 설정될 수 있다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 뉴로모픽 코어(600; neuromorphic core)의 블럭 다이어그램이다.
뉴로모픽 코어(600)는 뉴로모픽 메모리(610), 컨트롤러(620), 및 입출력 회로(630)를 포함할 수 있다.
뉴로모픽 메모리(610)는, 본 발명의 기술적 사상의 몇몇 실시예에 따른 아날로그 또는 멀티레벨 저항성 메모리 셀을 이용하는 하드웨어에 기반한(hardware-based) 신경망일 수 있다. 몇몇 실시예에서, 예를 들어 아래에서 도 6에 도시된 것처럼, 뉴로모픽 메모리(610)는 도 4의 신경 회로와 같은 신경 회로를 이용하여 구현될 수 있다.
컨트롤러(620)는 뉴로모픽 메모리(610)의 비트 라인 및 기록 라인에 접속될 수 있다. 뉴로모픽 메모리(610)의 시냅스 가중치를 프로그래밍하기 위해, 컨트롤러(620)는 기록 라인 및 비트 라인에 전압(예를 들어, 선택 전압, 프로그래밍 전압 등)을 인가하도록 구성될 수 있다. 예를 들어, 컨트롤러(620)는, 뉴로모픽 메모리(610)의 아날로그 또는 멀티레벨 저항성 메모리 셀로부터 과잉 소수 캐리어를 추가하거나 제거할 수 있다.
프로세서(640)는 컨트롤러(620)에 접속될 수 있다. 프로세서(640)는 컨트롤러(620)에 언제 어떻게 뉴로모픽 메모리(610)를 프로그래밍하는지 명령할 수 있다. 프로세서(640)는 또한, 예를 들어 워드 라인에 선택 전압을 인가함으로써, 언제 뉴로모픽 메모리(610)를 판독 모드(read mode)로 설정할지 컨트롤러(620)에 명령할 수 있다.
입출력 회로(630)는 뉴로모픽 메모리(610)에 접속될 수 있다. 입출력 회로(630)는 입력층에 입력값을 적용하고, 출력층으로부터 출력값을 제공받을 수 있다. 몇몇 실시예에서, 입출력 회로(630)는 입력값을 제공받고 이를 입력층에 바로(directly) 적용하거나, 또는 출력층으로부터 출력값을 제공받고 이를 바로(directly) 출력할 수 있다. 몇몇 실시예에서, 입출력 회로(630)는 입력을 제공받고, 그 입력을 뉴로모픽 메모리(610)의 입력층에 적용되도록 구성되는 일련의 입력으로 변환시킬 수 있다. 몇몇 실시예에서, 입출력 회로(630)는 출력층으로부터의 출력값을 해석하고, 출력값의 해석에 기초하여 메시지 또는 값을 출력할 수 있다.
입출력 회로(630)는 프로세서(640)로부터 입력을 제공받고, 프로세서(640)로 출력을 전달할 수 있다. 몇몇 실시예에서, 프로세서(640)는 뉴로모픽 메모리(610)에 직접(directly) 접속될 수 있다. 이 때, 프로세서(640)는 입력층에 값을 적용하고, 출력층으로부터 직접(directly) 출력을 제공받으며, 입출력 회로(630)는 생략될 수 있다.
몇몇 실시예에서, 뉴로모픽 코어(600; 뉴로모픽 메모리(610)를 포함한다) 및 프로세서(640)는 동일한 칩(chip) 상에 실장될 수 있다. 예를 들어, 뉴로모픽 코어(600) 및 프로세서(640)는 모두 실리콘 CMOS 로직 칩(silicon CMOS logic chip)에, 예를 들어, 시스템 온 칩(system on chip)의 부분으로서 실장될 수 있다.
아날로그 또는 멀티레벨 저항성 메모리 셀은, 실장된 실리콘 CMOS 로직 설계(embedded silicon CMOS logic design)와 호환되기에 너무 높은 전압, 예를 들어, 5 V 이상의 전압을 요구할 수 있다. 그러나, 본 발명의 기술적 사상의 몇몇 실시예에 따른 뉴로모픽 메모리(610)에 사용되는 프로그래밍 전압 및 선택 전압의 레벨은, CMOS 로직을 이용하는 아날로그 또는 멀티레벨 저항성 메모리 셀을 갖는 뉴로모픽 메모리(610)를 구현하기에 충분히 낮을 수 있다. 이에 따라, 몇몇 실시예에 따른 뉴로모픽 메모리(610)에 사용되는 프로그래밍 전압 및 선택 전압의 레벨은, 뉴로모픽 코어(600)가 실장될 수 있도록 한다. 몇몇 실시예에서, 프로그래밍 전압 및 선택 전압은 2.5 V 이하일 수 있다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 뉴로모픽 메모리의 회로도다.
도 6의 뉴로모픽 메모리는 제1 신경 회로(702), 제2 신경 회로(704), 제3 신경 회로(706), 및 제4 신경 회로(708)를 포함할 수 있다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상의 교시에 기초하여 이해할 수 있는 것처럼, 각각의 신경 회로(702, 704, 706, 708)는 도 4의 신경 회로를 포함할 수 있거나, 도 4의 신경 회로이거나, 도 4의 신경 회로의 다른 적절한 변형을 포함할 수 있다. 뉴로모픽 메모리는 또한, 입력층에 입력(I1, I2, I3)을 포함할 수 있고, 출력층에 출력(O1, O2)을 포함할 수 있다.
은닉층은 제1 신경 회로(702) 및 제2 신경 회로(704)를 포함할 수 있다. 출력층은 제3 신경 회로(706) 및 제4 신경 회로(708)를 포함할 수 있따. 신경 회로(702, 704, 706, 708)는, 이전 층으로부터 제공받을 각각의 입력에 대한 메모리 셀을 각각 포함할 수 있다. 예를 들어, 제1 신경 회로(702) 및 제2 신경 회로(704)는 모두 입력층의 입력(I1, I2, I3)에 대응되는 3개의 메모리 소자를 포함할 수 있다. 제3 신경 회로(706) 및 제4 신경 회로(708)는 모두 제1 신경 회로(702)의 출력 및 제2 신경 회로(704)의 출력에 대응되는 2개의 메모리 소자를 포함할 수 있다.
뉴로모픽 메모리는 제1 입력(I1)에서 제1 전압(V1), 제2 입력(I2)에서 제2 전압(V2), 제3 입력(I3)에서 제3 전압(V3)을 제공받을 수 있다. 제1 신경 회로(702)는 제1 내지 제3 전압(V1, V2, V3)을 제공받고, 가중 전압을 얻기 위해 메모리 셀을 이용하여 이들을 가중시키고, 비선형 증폭기(NLA)에 가중 전압을 적용하여 제1 뉴런 출력 전압(V11)을 생성할 수 있다. 제2 신경 회로(704)는 제1 내지 제3 전압(V1, V2, V3)을 제공받고, 가중 전압을 얻기 위해 메모리 셀을 이용하여 이들을 가중시키고, 비선형 증폭기(NLA)에 가중 전압을 적용하여 제2 뉴런 출력 전압(V12)을 생성할 수 있다.
제3 신경 회로(706)는 제1 뉴런 출력 전압(V11) 및 제2 뉴런 출력 전압(V12)을 제공받고, 가중 전압을 얻기 위해 메모리 셀을 이용하여 이들을 가중시키고, 비선형 증폭기(NLA)에 가중 전압을 적용하여 출력(O1)에서 제1 출력 전압(V21)을 생성할 수 있다.
제4 신경 회로(708)는 제1 뉴런 출력 전압(V11) 및 제2 뉴런 출력 전압(V12)을 제공받고, 가중 전압을 얻기 위해 메모리 셀을 이용하여 이들을 가중시키고, 비선형 증폭기(NLA)에 가중 전압을 적용하여 출력(O2)에서 제2 출력 전압(V22)을 생성할 수 있다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
또한, 하나의 구성 요소가 2개의 구성 요소 "사이에(between)"로 지칭되는 것은, 2개의 구성 요소 사이의 유일한 구성 요소인 경우 또는 하나 이상의 다른 중간 구성 요소가 존재하는 경우를 모두 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서, "및/또는(and/or)"은 관련된 하나 이상 열거된 항목들의 임의의 및 모든 조합을 포함한다. "적어도 하나(at least one of)"와 같은 표현은, 구성 요소 리스트에 선행할 때, 구성 요소의 전체 목록을 수식하는 것이고 목록의 개별 구성 요소를 수식하는 것이 아니다.
본 명세서에서, "실질적으로(substantially)", "약(about)", 및 유사한 용어는 근사(approximation)의 용어로 사용되는 것이고, 정도(degree)의 용어로 사용되는 것이 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 인식될 수 있는 측정 또는 계산된 값의 내재적인 변화를 설명하려는 것이다. 또한, 본 발명의 기술적 사상의 실시예들을 설명할 때, "할 수 있다(may)"의 사용은 "본 발명의 기술적 사상의 하나 이상의 실시예들"을 지칭하는 것이다.
본 명세서에서, "사용하다(use)", "사용하는(using)", 및 "사용된(used)"은 각각 "활용하다(utilize)", "활용하는(utilizing)", 및 "활용된(utilized)"와 동의어로 간주될 수 있다. 또한, "예시적인(exemplary)"이라는 용어는 예(example) 또는 설명(illustration)을 지칭하려는 것이다.
여기서 설명된 본 발명의 기술적 사상의 몇몇 실시예에 따른 전자 또는 전기 장치 및/또는 다른 관련 장치 또는 구성 요소는, 임의의 적합한 하드웨어, 펌웨어(예를 들어, 주문형 집적 회로(application-specific integrated circuit)), 소프트웨어, 또는 이들의 조합을 이용하여 구현될 수있다. 예를 들어, 이들 장치의 다양한 구성 요소는 하나의 집적 회로(IC) 칩 상에 또는 개별 IC 칩 상에 형성될 수 있다. 또한, 이들 장치의 다양한 구성 요소는 가요성 인쇄 회로 필름(flexible printed circuit film), 테이프 캐리어 패키지(TCP; tape carrier package), 인쇄 회로 기판(PCB; printed circuit board) 상에 구현되거나, 또는 하나의 기판 상에 구현될 수있다.
또한, 이들 장치의 다양한 구성 요소는 하나 이상의 프로세서에서 실행되고, 하나 이상의 컴퓨팅 장치에서 실행되며, 컴퓨터 프로그램 명령을 실행하고, 여기서 설명된 다양한 기능을 수행하기 위해 다른 시스템 구성 요소와 상호 작용하는 프로세서(processor) 또는 스레드(thread)일 수 있다. 컴퓨터 프로그램 명령은, 예를 들어 랜덤 액세스 메모리(RAM; random access memory)와 같은, 표준 메모리 장치를 이용하여 컴퓨팅 장치에서 구현될 수 있는 메모리에 저장된다. 컴퓨터 프로그램 명령은 또한, 예를 들어 CD-ROM, 플래시 드라이브(flash drive) 등과 같은, 다른 비일시적(non-transitory) 컴퓨터 판독 가능 매체에 저장될 수 있다.
또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는, 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서, 다양한 컴퓨팅 장치의 기능이 단일 컴퓨팅 장치에 결합되거나 통합될 수 있거나, 또는 특정 컴퓨팅 장치의 기능이 하나 이상의 다른 컴퓨팅 장치에 걸쳐 분산될 수 있다는 것을 인지할 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
200: 메모리 셀 202: 절연층
204: 제한 채널 206: 벌크 기판
410: 활성화 함수 모듈 510: 비선형 증폭기
600: 뉴로모픽 코어 610: 뉴로모픽 메모리
620: 컨트롤러 630: 입출력 회로
640: 프로세서 702: 제1 신경 회로
704: 제2 신경 회로 706: 제3 신경 회로
708: 제4 신경 회로

Claims (10)

  1. 신경망(neural network)에 사용되는 메모리 셀에 있어서,
    제한 채널을 포함하는 전계 효과 트랜지스터를 포함하고,
    상기 전계 효과 트랜지스터는, 상기 신경망 내의 시냅스 가중치(synaptic weight)에 대응되는 값을 저장하도록 구성되고,
    상기 저장된 값은 상기 제한 채널 내의 과잉 소수 캐리어(excess minority carriers)의 수에 대응되는 메모리 셀.
  2. 제 1항에 있어서,
    상기 전계 효과 트랜지스터는 실리콘 온 인슐레이터(silicon on insulator) 전계 효과 트랜지스터인 메모리 셀.
  3. 제 1항에 있어서,
    상기 전계 효과 트랜지스터의 게이트에 접속되어 상기 게이트에 선택 전압을 인가하는 워드 라인과,
    상기 전계 효과 트랜지스터의 드레인에 접속되어 상기 드레인에 프로그래밍 전압을 인가하는 비트 라인을 더 포함하고,
    상기 전계 효과 트랜지스터의 소스는 접지 전압(ground voltage)에 접속되고,
    상기 프로그래밍 전압의 레벨은 상기 저장된 값을 결정하는 메모리 셀.
  4. 제 3항에 있어서,
    상기 프로그래밍 전압의 레벨은, 충격 이온화(impact ionization)를 유도하기에 충분한 최소 레벨 이상이고, 상기 전계 효과 트랜지스터의 접합 파괴(junction breakdown)를 야기하지 않도록 허용되는 최대 레벨 이하인 메모리 셀.
  5. 제 3항에 있어서,
    상기 프로그래밍 전압의 레벨은, 상기 제한 채널의 밴드갭 이상이고, 상기 제한 채널의 밴드갭의 2배 이하인 메모리 셀.
  6. 제 3항에 있어서,
    상기 메모리 셀은, 상기 선택 전압이 상기 워드 라인에 인가되고 입력 전압이 상기 메모리 셀의 전체 스택에 인가될 때 판독되도록 구성되고,
    상기 입력 전압은 상기 제한 채널의 밴드갭보다 작은 레벨을 갖고,
    상기 입력 전압의 레벨 및 상기 저장된 값에 기초하는 레벨의 가중 전압(weighted voltage)을 갖는 메모리 셀.
  7. 제한 채널을 포함하고, 소스 및 드레인들이 직렬로(in series) 연결되는 복수의 전계 효과 트랜지스터;
    복수의 입력 전압을 제공받고, 복수의 상기 전계 효과 트랜지스터 중 대응되는 하나의 드레인 단자에 각각 접속되는 복수의 입력 단자;
    상기 전계 효과 트랜지스터의 게이트에 접속되는 워드 라인; 및
    접지(ground)와 상기 전계 효과 트랜지스터의 소스 및 드레인 사이에 접속되는 출력 저항을 포함하고,
    상기 출력 저항에 인가되는 전압은, 뉴런 출력 전압의 생성에 사용되는 가중 전압(weighted voltage)인 신경 회로.
  8. 제 7항에 있어서,
    상기 출력 저항에 접속되고, 상기 가중 전압에 기초하는 상기 뉴런 출력 전압을 생성하도록 구성되는 비선형 증폭기(non-linear amplifier)를 더 포함하는 신경 회로.
  9. 복수의 입력(inputs)을 포함하는 입력층; 및
    복수의 제 7항의 신경 회로를 포함하는 은닉층을 포함하고,
    각각의 상기 신경 회로는 각각의 상기 입력을 제공받는 신경망.
  10. 신경망에 사용되는 메모리 셀의 동작 방법에 있어서,
    상기 메모리 셀은, 제한 채널을 포함하며 상기 메모리 셀에 의해 저장된 값이 상기 제한 채널의 과잉 소수 캐리어의 수에 대응되는 전계 효과 트랜지스터와, 상기 전계 효과 트랜지스터의 게이트에 접속되는 워드 라인과, 상기 전계 효과 트랜지스터의 드레인에 접속되는 비트 라인을 포함하고,
    상기 워드 라인에 선택 전압을 인가하여 상기 저장된 값을 프로그래밍하고,
    상기 비트 라인에 상기 제한 채널의 밴드갭 이상이고 상기 제한 채널의 밴드갭의 2배 이하인 프로그래밍 전압을 인가하되, 상기 저장된 값은 상기 프로그래밍 전압의 레벨에 의해 결정되고,
    상기 워드 라인에 상기 선택 전압을 인가하여, 상기 저장된 값을 판독하고,
    상기 메모리 셀의 전체 스택에 상기 제한 채널의 밴드갭보다 작은 레벨을 갖는 입력 전압을 인가하고,
    상기 입력 전압의 레벨 및 상기 저장된 값에 기초하는 레벨의 가중 전압을 제공받는 것을 포함하는 메모리 셀의 동작 방법.
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