KR102425488B1 - p-n-p-n 다이오드를 이용한 무전원의 뉴런 모방 회로 - Google Patents

p-n-p-n 다이오드를 이용한 무전원의 뉴런 모방 회로 Download PDF

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Abstract

본 발명은 적은 면적과 낮은 전력 소비를 위해 p-n-p-n 다이오드를 사용하는 새로운 축적 및 발화 뉴런 모방 회로(integrate-and-fire (IF) neuron circuit)에 관한 것으로서, 일실시예에 따른 뉴런 모방 회로는 커패시터를 통해 시냅스로부터 입력되는 전류를 충전하여 포텐셜(potential)을 생성하고, 상기 생성되는 포텐셜이 임계값을 초과하면, 상기 커패시터에 연결된 p-n-p-n 다이오드를 이용해서, 상기 생성되는 포텐셜에 상응하는 스파이크 전압을 생성하여 출력할 수 있다.

Description

p-n-p-n 다이오드를 이용한 무전원의 뉴런 모방 회로{Free-biased neuron devices and circuits using p-n-p-n diode}
본 발명은 뉴런 모방 소자 및 이를 이용한 뉴런 모방 회로에 관한 것으로서, 보다 상세하게는 MOSFET 및 축전기 그리고 래치-업(latch-up) 현상으로 인해 가파른 스위칭 기울기(switching slope) 값을 갖는 실리콘 기반 p-n-p-n 다이오드 나노구조체를 사용하여 외부 바이어스 인가 없이 회로의 입력으로 들어오는 시냅스 전류만으로 구동하는 저전력 소모 뉴런 모방 회로에 관한 것이다.
뉴로모픽(Neuromorphic) 기술은 인간의 신경 구조를 전자 소자 및 회로로 모방하기 위한 기술이다. 기존 폰 노이만 기반의 컴퓨터는 순차적인 수학적 계산에서는 빠른 동작 속도를 보이지만, 동시다발적인 입력값과 출력값을 계산하는데 속도 및 전력 소모 등의 측면에서 큰 한계를 보이고 있다. 이러한 한계는 메모리와 프로세서가 분리되어 버스(bus)를 통해 연결되어 있는 구조적 특징에서 비롯되며, 병렬 계산시 처리 속도가 지연되는 "폰-노이만 병목" 현상이 발생한다.
다양한 뉴로모픽 기술 중 스파이킹 뉴럴 네트워크(spiking neural network) 기술은 뇌의 신경 네트워크 및 뇌파의 작용까지 모방해 보다 정교한 사고 능력을 구현할 수 있게 한다. 이러한 스파이킹 뉴럴 네트워크(spiking neural network)를 구현하기 위해서는 뉴런과 시냅스가 전자 소자로 구현되어야 하며, 특히 앞단에서 다수의 시냅스를 통하여 자극을 받아 흥분을 통합한 후 전기적 스파이크를 발생시켜 뒷단의 시냅스로 전달하는 역할을 담당하는 뉴런을 전자 소자로 구현하려는 연구가 전 세계적으로 진행되고 있다.
종래 기술의 뉴런 모방 회로는 앞단의 시냅스에서 발생되는 신호를 integrate 하여, 역치 값 이상의 신호가 인가되면 스파이크가 발생하는 비교기와 신호 지연 방지 및 안정성 확보를 위한 부가 회로들로 구성되어 있다. 따라서 많은 수의 트랜지스터를 사용하기 때문에, 뉴런 회로의 전체 면적이 크게 늘어나고, 전력 소모가 큰 문제를 가지고 있다. 이러한 구조적 한계로 인해 뉴로모픽 시스템의 구성이 복잡해지고 정밀도에 제한이 가해지는 등 여러 가지 단점을 가지게 된다. 따라서 ReRAM(resistive random-access memory), PCM(phase change memory), CBRAM(conductive bridge memory) 등 다양한 소재 및 구조를 갖는 뉴런 모방 소자 및 회로에 대한 연구가 진행되고 있다. 하지만 이와 같은 소자들은 기존 CMOS 공정을 적용할 수 없어 소자의 균일성 및 안정성이 떨어지고, 복잡한 공정과정으로 인해 실생활에 활용되기 어렵다. 따라서 CMOS 공정을 기반으로 하는 새로운 뉴런 모방 회로의 개발이 필요한 상황이다.
한국공개특허 제2017-0138047호 "뉴런 모방 소자 및 회로" 한국공개특허 제2018-0127153호 "뉴런 모방 회로와 시냅스 소자 어레이가 결합된 신경계 모방 집적회로 및 그 제조방법"
M. Vardhana, N. Arunkumar, S. Lasrado, E. Abdulhay, and, G. Ramirez. "Convolutional neural network for bio-medical image segmentation with hardware acceleration." Cognitive Systems, vol.50, pp.10-14, Aug. 2018, doi: 10.1016/j.cogsys.2018.03.005. G. Cauwenberghs. "An analog VLSI recurrent neural network learning a continuous-time trajectory." IEEE Transactions on Neural Networks, vol.7, no.2, pp.346-361, Mar.1996, doi: 10.1109/72.485671.
본 발명은 기존 CMOS 뉴런 모방 소자 대비 적은 전극 개수를 통해 고집적도를 실현 시킬 수 있는 간단한 뉴런 모방 소자를 개발하는 것을 목적으로 한다.
본 발명은 기존 CMOS 뉴런 모방 회로들 대비 낮은 대기전력 소모(standby power consumption)를 바탕으로 동작하는 회로 및 소자를 개발하는 것을 목적으로 한다.
본 발명은 기존 CMOS 공정 활용이 가능한 뉴런 모방 소자 및 회로를 개발하는 것을 목적으로 한다.
본 발명은 기존 CMOS 뉴런 모방 회로들 대비 적은 트랜지스터 개수를 가지고 고집적화 구현이 가능한 회로를 개발하는 것을 목적으로 한다.
본 발명은 외부 바이어스 인가가 필수적인 기존 CMOS 뉴런 모방 회로들 대비 외부 바이어스 인가가 필요 없이 회로의 입력으로 들어오는 시냅스 전류만으로 구동하는 저전력 소모 뉴런 모방 회로를 개발하는 것을 목적으로 한다.
본 발명은 별도의 전류 및 전압신호 컨트롤러 없이 뉴런 모방 회로 내부적으로 발화와 리셋이 이루어지는 회로를 개발하는 것을 목적으로 한다.
본 발명은 뉴런 모방 회로 입력부에 흘러 들어오는 시냅스 출력 전류의 시냅스 가중치 변화를 고려하여 스파이킹 뉴럴 네트워크(spiking-neural-network)에 사용될 수 있는 뉴런 모방 소자 및 회로를 개발하는 것을 목적으로 한다.
일실시예에 따른 뉴런 모방 회로는 커패시터를 통해 시냅스로부터 입력되는 전류를 충전하여 포텐셜(potential)을 생성하고, 상기 생성되는 포텐셜이 임계값을 초과하면, 상기 커패시터에 연결된 p-n-p-n 다이오드를 이용해서, 상기 생성되는 포텐셜에 상응하는 스파이크 전압을 생성하여 출력할 수 있다.
일실시예에 따른 뉴런 모방 회로는 상기 p-n-p-n 다이오드에 연결되는 적어도 하나 이상의 트랜지스터들을 이용해서 상기 생성된 스파이크 전압을 리셋할 수 있다.
일실시예에 따른 상기 p-n-p-n 다이오드는, 애노드단이 상기 커패시터에 병렬 연결되고, 캐소드단이 상기 적어도 하나 이상의 트랜지스터들에 연결될 수 있다.
일실시예에 따른 상기 적어도 하나 이상의 트랜지스터들 중에서 제1 트랜지스터는, 게이트단이 게이트라인에 연결되고, 드레인단이 상기 p-n-p-n 다이오드의 캐소드단에 직렬 연결되며, 제2 트랜지스터의 게이트단 및 드레인단은, 상기 제1 트랜지스터의 드레인단과 상기 p-n-p-n 다이오드의 소스단에 공통 연결되고, 제3 트랜지스터는, 드레인단이 상기 커패시터 및 상기 p-n-p-n 다이오드의 애노드단에 공통 연결되고, 상기 제3 트랜지스터의 게이트단이 상기 제2 트랜지스터의 게이트단 및 드레인단에 공통 연결될 수 있다.
일실시예에 따른 상기 스파이크 전압은, 상기 제1 트랜지스터와 상기 p-n-p-n 다이오드의 전압 분할(voltage division)에 의해서 결정될 수 있다.
일실시예에 따른 상기 p-n-p-n 다이오드는, 애노드 전압에 의해 다이오드 소자 내부에서 생성되는 아발란체 브레이크다운(Avalanche breakdown) 현상을 이용해서 상기 생성되는 포텐셜에 상응하는 스파이크 전압을 생성할 수 있다.
일실시예에 따른 상기 스파이크 전압은, 상기 입력 펄스의 시간 폭에 대한 변화 및 상기 입력 펄스의 크기에 따라 주파수가 변화될 수 있다.
일실시예에 따른 상기 p-n-p-n 다이오드는, 상기 제2 트랜지스터의 게이트단에 발생하는 전압에 리셋 전류를 유도하여 상기 스파이크 전압을 감소시키고, 상기 제3 트랜지스터에 방전 전류를 흐르게 하여 상기 생성된 스파이크 전압을 리셋할 수 있다.
일실시예에 따른 뉴런 모방 회로는 앞단의 시냅스에서 들어오는 전류 펄스가 커패시터에 축적됨에 따라 상기 애노드 전압이 증가하고, 상기 애노드 전압이 증가함에 따라 상기 p-n-p-n 다이오드의 내부에 형성되는 역전압 바이어스 레벨에 의해 형성되는 전위 장벽이 증가하며, 상기 전위 장벽이 높아짐에 따라 아발란체 브레이크다운(Avalanche breakdown)이 발생하는 문턱치 전압 이상으로 상기 드레인 전압이 높아지면 p-n-p-n 다이오드의 임팩트 이온화현상(impact ionization) 메커니즘에 의해 래치-업(latch-up) 현상이 발생할 수 있다.
일실시예에 따른 뉴런 모방 회로는 상기 발생된 래치-업(latch-up) 현상에 따라 흐르는 전류에 기인하여 p-n-p-n 다이오드와 제1 트랜지스터와의 전압 분배에 따라 출력 단자(Vspike)에서 전기적 발화(fire)가 발생할 수 있다.
일실시예에 따른 뉴런 모방 회로는 상기 출력 단자(Vspike)에서 스파이크 전압이 발생하면 상승한 M3와 M2의 게이트 전압에 의해 M3와 M2가 모두 켜지면서 각각 커패시터에 충전되어 있던 전하와 Vspike의 전압을 방전시켜 리셋 동작을 수행할 수 있다.
일실시예에 따른 뉴런 모방 회로는 커패시터를 통해 시냅스로부터 입력되는 전류를 충전하여 포텐셜(potential)을 생성하고, 상기 생성되는 포텐셜이 임계값을 초과하면, 상기 커패시터에 연결된 p-n-p-n 다이오드를 이용해서, 상기 생성되는 포텐셜에 상응하는 스파이크 전류를 생성하여 출력하며, 상기 p-n-p-n 다이오드에 연결되는 적어도 하나 이상의 트랜지스터들을 이용해서 상기 생성된 스파이크 전압을 리셋할 수 있다.
일실시예에 따르면, 기존의 뉴런 모방 소자와 비교하여 적은 전극 개수로 동작하는 간단한 구조의 소자를 이용하여 고집적도 및 저전력 뉴런 모방 회로 동작이 가능하다.
일실시예에 따르면, Latch-up 현상으로 인해 가파른 스위칭 기울기(switching slope) 값을 갖는 소자를 활용하여 기존의 CMOS 뉴런 모방 소자대비 낮은 대기전력 소모의 뉴런 모방 회로 구현이 가능하다.
일실시예에 따르면, 기존의 뉴런 모방 회로와 비교하여 트랜지스터의 수를 최소화하여 고집적도 및 저전력 회로 동작이 가능하다.
일실시예에 따르면, 기존의 뉴런 모방 회로와 비교하여 외부 바이어스 인가 없이 자가 구동되는 저전력 뉴런 모방 회로 동작이 가능하다.
일실시예에 따르면, 뉴런 모방 회로에 입력으로 전달되는 시냅스 전류의 크기 및 인가 시간 폭의 변화에 따른 뉴런의 발화 주파수(firing frequency) 특성 변화를 구현할 수 있다.
일실시예에 따르면, CMOS 공정 활용이 가능한 뉴런 모방 회로를 스파이킹 뉴럴 네트워크에 적용할 수 있다.
도 1a와 1b는 일실시예에 따른 다이오드 구조체와 접근 전자소자가 직렬 연결되어 p-n-p-n 다이오드를 형성하는 구조를 설명하는 도면이다.
도 2a 내지 도 2f는 일실시예에 따른 뉴런 모방 회로의 블록 다이어그램을 나타내는 도면이다.
도 3a는 p-n-p-n 다이오드의 애노드 전압에 따른 에너지 밴드 다이어그램을 설명하는 도면이다.
도 3b는 p-n-p-n 다이오드의 애노드 전압에 따른 전류 특성 다이어그램을 설명하는 도면이다.
도 4a와 도 4b는 p-n-p-n 다이오드의 다양한 에너지 밴드 다이어그램을 포함하는 뉴런 모방 회로의 스파이크 및 리셋 메커니즘을 설명하는 도면이다.
도 4c는 전류모드로 동작하는 뉴런 모방 회로의 실시예를 설명하는 도면이다.
도 4d는 일실시예에 따른 뉴런 모방 회로의 시뮬레이션된 타이밍 다이어그램을 설명하는 도면이다.
도 5a는 뉴런 모방 회로에 인가되는 시냅스 전류 펄스의 크기 변화에 따른 출력 특성의 변화를 나타내는 타이밍 차트이다.
도 5b는 뉴런 모방 회로에 인가되는 시냅스 전류 펄스의 시간 변화에 따른 출력 특성의 변화를 나타내는 타이밍 차트이다.
도 5c는 뉴런 모방 회로에 인가되는 시냅스 전류 펄스의 크기 및 시간 변화에 따른 발화 주파수(firing frequency) 변화를 나타내는 다이어그램이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1a는 일실시예에 따른 뉴런 모방 소자인 두 개의 전극을 갖는 p-n-p-n 다이오드 나노구조체를 설명하기 위한 구조도이다.
또한, 도 1b는 일실시예에 따른 뉴런 모방 회로를 구성하는 MOSFET을 설명하기 위한 구조도이다.
도 1a를 참고하면, p-n-p-n 다이오드는 애노드, 캐소드, 2단자로 구성되어 있다.
상기 뉴런 모방 소자는 p-n-p-n 다이오드 나노구조체, 애노드 전극 그리고 캐소드 전극만을 포함한다. 상기 애노드 영역은 p 도핑 상태이고, 캐소드 영역은 n 도핑 상태이다.
도 1a를 참고하면, 다이오드 구조체(110)의 애노드 영역은 비트 라인(BL)에 연결되고, 도 1b를 참고하면, 접근 전자소자(120)의 소스 영역은 소스 라인(SL)에 연결된다. 또한, 다이오드 구조체(110)의 n+도핑 영역과 접근 전자소자(120)의 드레인 영역이 상호간에 직렬로 연결되어 하나의 소자를 이룰 수 있다.
일반적인 상태에서 전류가 흐르지 않지만 비트 라인(BL)에 신호가 인가되면 전류가 애노드에서 캐소드로 흐르게 된다. 그리고 일단 전류가 인가되면 차단될 때까지 중단되지 않는 특징을 나타낸다.
도 2a는 일실시예에 따른 무전원의 뉴런 모방 회로의 블록 다이어그램을 나타내는 도면이다.
본 발명에서는 p-n-p-n 다이오드와 MOSFET을 포함한 4 개의 반도체 소자만을 사용하여 축적-발화(integrate-and-fire)를 수행하는 무전원의 뉴런 모방 회로를 제공한다.
특히, p-n-p-n 다이오드는 래치-업(latch-up) 현상을 보인다. 무전원의 뉴런 모방 회로는 이러한 래치-업(latch-up) 현상에 의해 최소한의 대기전력 소비(standby power consumption)를 바탕으로 입력 펄스의 축적(integrate), 스파이크(spike) 생성 및 리셋 동작을 제공할 수 있다.
특히, 무전원의 뉴런 모방 회로는 별도의 신호 컨트롤러 없이 축적 및 발화(integrate-and-fire) 동작을 회로 내부적으로 자가 구동 가능하다. 또한, 별도의 외부바이스 없이 입력으로 들어오는 시냅스 전류만으로 동작할 수 있다.
도 2a는 몇 개의 시냅스 소자(210, 220)와 하드웨어 기반의 SNN을 구현하는 뉴런 모방 회로로 구성된 기본적인 뉴로모픽 블록을 갖춘 제안된 무전원의 뉴런 모방 회로를 나타낸다.
일실시예에 따른 무전원의 뉴런 모방 회로(200)는 p-n-p-n 다이오드, 적어도 하나 이상의 트랜지스터, 및 축적 동작을 위한 커패시터(Cmem)를 포함할 수 있다.
일례로, 적어도 하나 이상의 트랜지스터는 3 개의 MOSFET(M1 ~ M3)가 사용될 수 있다. 도 2a의 실시예에서는 설명의 편의를 위해서 적어도 하나 이상의 트랜지스터로서 3 개의 MOSFET를 사용하나 다양한 형태로 설계 변경될 수 있다.
다양한 설계 변경의 예시들은 이하 도 2b 내지 도 2f를 통해 보다 구체적으로 설명한다.
먼저, 도 2a를 살펴보면, 선 시냅스(pre-synapse, 210)는 연결된 다른 뉴런 세포로부터의 시냅스 출력을 수신하고 시냅스의 가중치를 반영하여 전류 입력으로 변환한다.
시냅스 전류 입력은 무전원의 뉴런 모방 회로(200)의 커패시터를 충전하여 포텐셜을 생성함으로써, 축적(integrate)될 수 있다.
또한, 일실시예에 따른 무전원의 뉴런 모방 회로(200)는 충전되는 포텐셜이 임계값에 도달하면, 출력 스파이크(201)를 생성할 수 있다.
무전원의 뉴런 모방 회로(200)의 출력 스파이크(201)는 도 2a와 같이 후 시냅스(post-synapse, 220)로 전달될 수 있다.
무전원의 뉴런 모방 회로(200)에 사용된 p-n-p-n 다이오드는 MOSFET를 대체할 수 있다.
CMOS 공정기반인 무전원의 뉴런 모방 회로(200)는 도 2a에서 보는 바와 같이, 한 개의 뉴런 모방 소자인 p-n-p-n 다이오드 나노구조체에 세 개의 MOSFET, 그리고 한 개의 축전기가 연결된 구조를 갖는다. 이때, p-n-p-n 다이오드 나노구조체의 애노드단은 MOSFET의 드레인 그리고 축전기와 병렬로 연결되어 있으며 전 시냅스(pre-synapse)로부터 입력 신호를 받아들인다. 그리고 p-n-p-n 다이오드 나노구조체의 캐소드단과 직렬로 연결된 MOSFET(M1)의 게이트는 바이어스 인가 없이 열린(open) 상태로 연결한다. p-n-p-n 다이오드 나노구조체와 병렬로 연결되어 있는 축전기는 전 시냅스(pre-synapse)에서 들어오는 전류 신호를 축적하며, 스파이크가 발생하면 축전기와 병렬로 연결 되어있는 MOSFET(M3)에 전류가 흐르게 되고, 이 전류에 의해 축전기에 저장 되어있던 전하를 방전시키며, 동시에 p-n-p-n 다이오드 캐소드단과 직렬로 연결 되어있는 MOSFET(M2)에 전류가 흘러 스파이킹 전압 신호(Vspike)을 0V로 낮추는 리셋 동작을 수행한다. 그리고 출력으로 나오는 Vspike는 후 시냅스(post-synapse)의 입력으로 전달된다. 따라서 CMOS 공정기반 뉴런 모방 회로는 별도의 외부바이어스 없이 전 시냅스(pre-synapse)에서 발생하는 전류 신호만으로 축적 및 발화 동작을 수행하며, 외부 회로 도움 없이 회로 내부적으로 자가 구동 하여 축적 및 발화 동작을 수행한다.
도 2a에 도시한 바와 같이 뉴런 모방 회로(200)의 동작은 전 시냅스에서 발생하는 전류 펄스가 축전기에 축적됨에 따라 p-n-p-n 다이오드 나노구조체의 애노드 전압인 Vmem이 증가하게 된다. 이때 Vmem은 도 2a에서 나타난 p-n-p-n 다이오드의 문턱전압인 2.35V까지 증가하고, 문턱전압에 도달함과 동시에 뉴런 모방 회로(200)는 발화(fire) 동작을 수행한다. 뉴런 모방 회로(200)에서 발화가 수행되면 Vmem 전압이 다시 0V로 되돌아가는 리셋(reset) 동작을 수행한다. 이러한 뉴런 모방 회로(200)에서의 전기적인 축적 및 발화 동작은 temporal integration부터 refractory period까지 생물학적 뉴런의 축적 및 발화 동작을 모방한다.
뉴런 모방 회로(200)의 각 소자별 동작은 이후 도 4a 및 도 4b를 통해 보다 상세히 설명한다.
도 2a는 1개의 커패시터(Cmem)와 1개의 다이오드(p-n-p-n 다이오드), 그리고 3개의 트랜지스터(MOSFET)를 이용해서 뉴런 모방 회로(200)를 구현하였다.
뉴런 모방회로를 구현하는데 있어, 포텐셜을 1개의 커패시터(Cmem)와 1개의 다이오드(p-n-p-n 다이오드)는 반드시 필요하지만, 3개의 트랜지스터(MOSFET) 중에서 적어도 하나의 트랜지스터는 선택적으로 다른 소자로 대체될 수 있다.
이하, 도 2b 내지 도 2f는 본 발명이 적용될 수 있는 다양한 뉴런 모방 회로의 실시예들을 설명하는 도면이다.
먼저, 도 2b에서는 도 2a의 뉴런 모방 회로(200) 대신에 1개의 커패시터(Cmem)와 1개의 다이오드(p-n-p-n 다이오드), 그리고 1개의 트랜지스터(M1)만을 이용해서 뉴런 모방 회로(202)의 구현이 가능하다.
뉴런 모방 회로(202)는 시냅스 전류 입력을 통해 커패시터(Cmem)를 충전하여 포텐셜을 축적할 수 있다.
또한, 뉴런 모방 회로(202)는 커패시터(Cmem)에 충전되는 포텐셜이 임계값에 도달하면 1개의 다이오드(p-n-p-n 다이오드)의 출력단을 통해 출력 스파이크를 생성할 수 있다.
도 2c에서는 도 2a의 뉴런 모방 회로(200) 대신에 1개의 커패시터(Cmem)와 1개의 다이오드(p-n-p-n 다이오드), 2개의 트랜지스터(M1, M2)를 이용해서 뉴런 모방 회로(203)의 구현이 가능하다.
뉴런 모방 회로(203)는 시냅스 전류 입력을 통해 커패시터(Cmem)를 충전하여 포텐셜을 축적할 수 있다.
또한, 뉴런 모방 회로(203)는 커패시터(Cmem)에 충전되는 포텐셜이 임계값에 도달하면 1개의 다이오드(p-n-p-n 다이오드)의 출력단을 통해 출력 스파이크를 생성할 수 있다.
p-n-p-n 다이오드 나노구조체의 애노드단은 MOSFET의 드레인 그리고 축전기와 병렬로 연결되어 있으며 전 시냅스(pre-synapse)로부터 입력 신호를 받아들인다. 그리고 p-n-p-n 다이오드 나노구조체의 캐소드단과 직렬로 연결된 MOSFET(M2)의 게이트는 바이어스 인가 없이 열린(open) 상태로 연결한다. p-n-p-n 다이오드 나노구조체와 병렬로 연결되어 있는 축전기는 전 시냅스(pre-synapse)에서 들어오는 전류 신호를 축적하며, 스파이크가 발생하면 축전기와 병렬로 연결 되어있는 MOSFET(M1)에 전류가 흐르게 되고, 이 전류에 의해 축전기에 저장 되어있던 전하를 방전시키며, 스파이킹 전압 신호(Vspike)을 0V로 낮추는 리셋 동작이 수행된다. 그리고 출력으로 나오는 Vspike는 후 시냅스(post-synapse)의 입력으로 전달된다. 따라서 CMOS 공정기반 뉴런 모방 회로(203)는 별도의 외부바이어스 없이 전 시냅스(pre-synapse)에서 발생하는 전류 신호만으로 축적 및 발화 동작을 수행하며, 외부 회로 도움 없이 회로 내부적으로 자가 구동 하여 축적 및 발화 동작을 수행한다.
도 2d에서는 도 2a의 뉴런 모방 회로(200) 대신에 1개의 커패시터(Cmem)와 1개의 다이오드(p-n-p-n 다이오드), 2개의 트랜지스터(M1, M2)를 이용해서 뉴런 모방 회로(204)의 구현이 가능하다.
p-n-p-n 다이오드 나노구조체의 애노드단은 MOSFET의 드레인 그리고 축전기와 병렬로 연결되어 있으며 전 시냅스(pre-synapse)로부터 입력 신호를 받아들인다. p-n-p-n 다이오드 나노구조체와 병렬로 연결되어 있는 축전기는 전 시냅스(pre-synapse)에서 들어오는 전류 신호를 축적하며, 스파이크가 발생하면 축전기와 병렬로 연결 되어있는 MOSFET(M1)에 전류가 흐르게 되고, 이 전류에 의해 축전기에 저장 되어있던 전하를 방전시키며, 동시에 p-n-p-n 다이오드 캐소드단과 직렬로 연결 되어있는 MOSFET(M2)에 전류가 흘러 스파이킹 전압 신호(Vspike)을 0V로 낮추는 리셋 동작을 수행한다. 그리고 출력으로 나오는 Vspike는 후 시냅스(post-synapse)의 입력으로 전달된다.
도 2e는 도 2c의 실시예에서 MOSFET(M2)를 각각 저항 R1으로 대체하여 뉴런 모방 회로(205)를 구현하였고, 도 2f는 도 2c의 실시예에서 MOSFET(M2)를 가변저항 VR1으로 대체하여 뉴런 모방 회로(206)를 구현한 실시예를 나타낸다.
도 3a는 p-n-p-n 다이오드의 애노드 전압에 따른 에너지 밴드 다이어그램(310)을 설명하는 도면이다.
도 1a의 구조를 갖는 p-n-p-n 다이오드는 소자 내부에 역방향 바이어스 레벨이 형성됨으로써 에너지 밴드 다이어그램(310)에서 보는 바와 같이 5.9V일 때의 내부 전위 장벽의 크기가 증가한다. 이에 따라 p-n-p-n 다이오드는 래치-업(latch-up) 현상에 의한 뉴런 모방 소자 특성을 보인다. 뉴런 모방 소자는 도 3b에 나타난 바와 같이 애노드 전압의 증가에 따라 일정 전압에서 래치-업(latch-up) 현상이 발생한다. 즉, p-n-p-n 다이오드는 이 전의 3단자 FBFET소자와 다른 메커니즘으로 동작할 수 있다.
도 3b는 p-n-p-n 다이오드의 애노드 전압에 따른 전류 특성 다이어그램(320)을 설명하는 도면이다. 전류 특성 다이어그램(320)에서 보는 바와 같이, p-n-p-n 다이오드 나노구조체는 소자 드레인 전압이 약 2.35V일 때 급격하게 전류가 수직상승하는 래치-업(latch-up) 현상을 보인다. 이러한 뉴런 모방 소자인 p-n-p-n 다이오드의 latch-up 특성에 의한 낮은 누설 전류(leakage current)를 이용하여 매우 낮은 대기전력 소모를 갖는 발화 및 축적 (integrate-and-fire) 뉴런 모방 회로를 구현한다.
MOSFET 뉴런 모방 회로에서 Vmem은 트랜지스터에 게이트 전압을 제공함으로써 해당 트랜지스터에 대한 채널을 여는 트리거링 임계값으로 동작할 수 있고, 2.35V의 크기를 갖는다.
그러나 2.35V 미만의 Vmem의 경우 서브 스레시홀드 스윙(SS)으로 인해 Vspike가 이미 생성될 수 있다. 이는, 60mV/dec보다 높기 때문에 Vspike 시간 폭이 20μs 보다 커지는 문제가 발생할 수 있다.
또한, 하나의 축적 및 발화 작동을 위해 MOSFET 뉴런 모방 회로는 43.0%의 에너지 효율로 1.59mW의 전력 소비(또는 7.62 x 10-11J의 에너지 소비)가 필요하다.
이 MOSFET 뉴런 모방 회로와 비교할 때, 무전원의 뉴런 모방 회로(200)는 하나의 축적 및 발화 작업을 위해 훨씬 적은 에너지를 소비할 수 있다.
전력 소비, 에너지 소비 및 에너지 효율은 각각 0.85 mW , 1.72 x 10-12 J 및 99.5 %로서, 무전원의 뉴런 모방 회로(200)의 탁월한 에너지 효율은 Vspike의 좁은 시간 폭(약 0.8μs)에서 비롯될 수 있다. 애노드 전류의 래치 업 및 p-n-p-n 다이오드의 오프 전류에 대한 애노드 전류의 높은 비율은 Vspike 시간 폭의 좁아짐을 담당한다. 따라서 p-n-p-n 다이오드를 사용하는 무전원의 뉴런 모방 회로(200)는 구조적 단순성과 에너지 효율 측면에서 MOSFET만으로 구성된 뉴런 모방 회로보다 우수하다.
무전원의 뉴런 모방 회로(200)에서 축적 및 발화 동작을 수행하는 동안의 p-n-p-n 다이오드의 전류-전압 특성 그래프를 실제 생물학적 뉴런이 갖는 축적 및 발화 동작과 대응시켜 나타낸 그래프이다.
본 발명에 따른 뉴런 모방 회로는 이러한 뉴런 모방 소자인 p-n-p-n 다이오드의 특성을 활용하여 저전력 축적 및 발화 기능을 수행할 수 있다.
본 발명에 따른 뉴런 모방 회로는 앞단의 시냅스에서 들어오는 전류 펄스가 커패시터에 축적됨에 따라 p-n-p-n 다이오드의 드레인 전압인 Vmem의 전압이 증가하게 된다.
이에 따라 p-n-p-n 다이오드의 내부에 형성되는 역전압 바이어스 레벨에 의해 형성되는 전위 장벽이 점점 높아지게 된다.
또한, 전위 장벽이 높아짐에 따라 아발란체 브레이크다운(Avalanche breakdown)이 발생하는 문턱치 전압 이상으로 Vmem의 전압이 높아지게 되면 p-n-p-n 다이오드의 메커니즘에 의해 래치-업(latch-up) 현상이 발생하면서 급격한 전류가 흐르게 된다.
이 때, p-n-p-n 다이오드와 제1 트랜지스터와의 전압 분배에 따라 출력 단자(Vspike)에서 전기적 발화(fire)가 발생할 수 있다.
한편, 출력 단자(Vspike)에서 스파이크 전압이 발생하면 상승한 M3와 M2의 게이트 전압에 의해 M3와 M2가 모두 켜지면서 각각 커패시터에 충전되어 있던 전하와 Vspike의 전압을 방전시킴으로써 리셋 동작이 수행될 수 있다.
도 4a는 Vmem에 따른 에너지 밴드 다이어그램을 가진 뉴런 모방 회로(410)의 스파이크 메커니즘을 설명하는 도면이다.
도 4a와 도 4b는 p-n-p-n 다이오드의 다양한 에너지 밴드 다이어그램을 포함하는 뉴런 모방 회로(410)의 스파이크 및 리셋 메커니즘을 도시한 것이다.
뉴런 모방 회로(410)는 시냅스로부터 입력되는 전류를 커패시터(411)에 충전하여 포텐셜(potential)을 생성할 수 있다. 또한, 뉴런 모방 회로(410)는 생성되는 포텐셜이 임계값을 초과하면, 커패시터(411)에 연결된 p-n-p-n 다이오드(412)를 이용해서, 생성되는 포텐셜에 상응하는 스파이크 전압을 생성하여 출력할 수 있다. 또한, 뉴런 모방 회로(410)는 p-n-p-n 다이오드에 연결되는 트랜지스터들(413, 414, 415)을 이용해서 상기 생성된 스파이크 전압을 리셋할 수 있다.
p-n-p-n 다이오드(412)는 애노드단이 커패시터(411)에 병렬 연결되고, 캐소드단이 3개의 트랜지스터들(413, 414, 415)에 연결될 수 있다.
트랜지스터들(413, 414, 415) 간의 연결관계를 살펴보면, 먼저, 제1 트랜지스터(M1, 413)는 게이트단이 게이트라인(VGL)에 연결되고, 드레인단이 p-n-p-n 다이오드(412)의 소스단에 직렬 연결될 수 있다.
또한, 제2 트랜지스터(M2, 414)의 게이트단 및 드레인단은, 제1 트랜지스터(M1, 413)의 드레인단과 p-n-p-n 다이오드(412)의 캐소드단에 공통 연결될 수 있다.
뿐만 아니라, 제3 트랜지스터(M3, 415)는 드레인단이 커패시터(411) 및 p-n-p-n 다이오드(412)의 애노드단에 공통 연결되고, 제3 트랜지스터(M3, 415)의 게이트단이 제2 트랜지스터(M2, 414)의 게이트단 및 드레인단에 공통 연결될 수 있다.
한편, p-n-p-n 다이오드(412)의 애노드단의 임계값은 스파이크 및 리셋 동작을 위해 Vmem로 정의될 수 있다.
p-n-p-n 다이오드(412)의 출력단 및 제1 트랜지스터의 게이트 라인(VGL)의 전압은 출력전압(Vspike)의 적절한 임계값 및 스파이크 전압을 결정할 수 있다.
이러한 전압들은 트리거링을 위한 임계값, 스파이크 주파수와 같은 뉴런 모방 회로 특성을 변경할 수 있다.
p-n-p-n 다이오드(412)의 출력단 및 게이트 라인(VGL)에 일정한 전압 (예, VGL = 450mV)이 인가되면, 축적 및 발화(integrate-and-fire) 동작은 시냅스 전류 입력 Isynaptic에 의한 Vmem의 증가로부터 구현된다.
현재 입력 펄스 Isynaptic이 뉴런 모방 회로(410)에 적용되면 입력 전류의 총합은 커패시터(411)에서 Vmem 포텐셜을 증가시키면서 축적(integration)될 수 있다.
따라서, 전류 입력 펄스 Isynaptic가 인가될 때마다, Vmem은 도 4a의 도면부호 416에 도시 된 바와 같이 점진적으로 증가한다.
Vmem이 임계값을 초과하면 Vspike은 스파이크가 발생하면 갑자기 증가한다. 스파이크 전압은 p-n-p-n 다이오드(412)와 제1 트랜지스터(M1, 413)의 전압 분할(voltage division)에 의해 결정될 수 있다.
도 4b는 Vmem에 의존하는 에너지 밴드 다이어그램으로 뉴런 모방 회로의 리셋 동작을 설명하는 도면이다.
도 4b의 뉴런 모방 회로(420)는 리셋 동작으로 Vmem을 감소시킴으로써 p-n-p-n 다이오드(422)의 포텐셜 베리어가 재생성 되었음을 나타낸다.
이후, Vspike이 단시간에 증가하면 제2 트랜지스터(M2, 424)의 게이트 전압이 리셋 전류 IReset를 유도할 수 있다. 또한, 유도된 리셋 전류 IReset에 따라 Vspike이 감소될 수 있다. 한편, 제2 트랜지스터(M2, 424)와 연결된 제3 트랜지스터(M3, 425)의 게이트 전압도 감소될 수 있다. 제3 트랜지스터(M3, 425)의 게이트 전압이 감소함에 따라, 커패시터(421)의 방전을 위한 전류가 유도될 수 있고, 결국 p-n-p-n 다이오드의 Vmem가 감소할 수 있다.
이로써, 에너지 밴드 다이어그램(426)에서 보는 바와 같이, 충전된 p-n-p-n 다이오드의 Vmem은 방전과 함께 서서히 낮아질 수 있다.
리셋 동작 후, 시냅스 입력 전류 Isynaptic가 뉴런 모방 회로(420)에 흐를 때마다 축적 및 발화(integrate-and-fire)의 반복 동작이 발생한다.
도 4c는 전류모드로 동작하는 뉴런 모방 회로의 실시예를 설명하는 도면이다.
뉴런 모방 회로(430)는 시냅스로부터 입력되는 전류를 커패시터(431)에 충전하여 포텐셜(potential)을 생성할 수 있다. 또한, 뉴런 모방 회로(430)는 생성되는 포텐셜이 임계값을 초과하면, 커패시터(431)에 연결된 p-n-p-n 다이오드(432)를 이용해서, 생성되는 포텐셜에 상응하는 스파이크 전류를 생성하여 출력(IOUT)할 수 있다. 또한, 뉴런 모방 회로(430)는 p-n-p-n 다이오드에 연결되는 트랜지스터들(433, 434, 435)을 이용해서 생성된 스파이크 전류를 리셋할 수 있다.
p-n-p-n 다이오드(432)는 애노드단이 커패시터(431)에 병렬 연결되고, 캐소드단이 3개의 트랜지스터들(433, 434, 435)에 연결되는 구조로 구현될 수 있다.
트랜지스터들(433, 434, 435) 간의 연결관계를 살펴보면, 먼저, 제1 트랜지스터(M1, 433)는 게이트단이 게이트라인(VGL)에 연결되고, 드레인단이 p-n-p-n 다이오드(432)의 캐소드단에 직렬 연결될 수 있다.
또한, 제2 트랜지스터(M2, 434)의 게이트단 및 드레인단은, 제1 트랜지스터(M1, 433)의 드레인단과 p-n-p-n 다이오드(432)의 캐소드단에 공통 연결될 수 있다.
뿐만 아니라, 제3 트랜지스터(M3, 435)는 드레인단이 커패시터(411) 및 p-n-p-n 다이오드(432)의 애노드단에 공통 연결되고, 제3 트랜지스터(M3, 435)의 게이트단이 제2 트랜지스터(M2, 434)의 게이트단 및 드레인단에 공통 연결될 수 있다.
도 4d는 일실시예에 따른 뉴런 모방 회로의 시뮬레이션된 타이밍 다이어그램(440)을 설명하는 도면이다.
뉴런 모방 회로는 IF 동작을 위해 p-n-p-n 다이오드에서 일련의 초기화 동작을 필요로 할 수 있다. 뉴런 모방 회로의 초기화 동작 후 시간 폭이 0.8 μs이고 9.5μA의 입력 전류 펄스 Isynaptic이 10μs의 주기로 250μs 동안 뉴런 모방 회로에 인가된다. 입력 펄스(441)가 인가될 때마다 Vmem(442)이 0.3V 증가한다. 입력 펄스(441) 8 번에 의해 Vmem(442)이 임계값을 초과할 수 있다.
임계값이 초과되면 0.0V~1.1V의 출력 스파이크 펄스(Vspike)가 생성된다.
9.5μA의 각 Isynaptic는 시간 축적 동안 Vmem을 0.287V 증가시킬 수 있다.
Cmem에 8 개의 Isynaptic가 도착한 후 Vmem이 트리거링 임계값 2.3V에 도달하면 탈분극 중에 Vspike이 0.0에서 1.02V로 빠르게 생성될 수 있다. 후속 재분극(subsequent repolarization) 동안 Vmem과 Vspike는 모두 0.0V의 초기 전압으로 돌아갈 수 있다.
탈분극과 재분극의 한 기간 동안 뉴런 모방 회로는 1.02V의 진폭으로 Vspike 펄스를 발생시킬 수 있다. 이러한 Isynaptic의 경우 Vspike는 11.7 kHz의 주파수에서 반복적으로 발화될 수 있다. 한편, 본 발명에 따른 뉴런 모방 회로는 축적 및 발화가 발생하기 위해 p-n-p-n 다이오드의 초기화를 필요로 한다.
재설정이 완료되면, IF 동작의 반복 동작을 위해 Vspike 및 Vmem은 초기 값 (Vspike = Vmem = 0.0V)으로 돌아갈 수 있다. 이후, 다음 반복된 시냅스 입력 펄스가 Vmem을 다시 증가시킬 수 있고, 이러한 축적 및 발화 동작의 사이클은 도 4d와 같이 정상적으로 발생한다.
결과적으로 본 발명의 일실시예에 따른 뉴런 모방 회로는 단지 4 개의 트랜지스터를 사용하여 약 20 kHz 발화 주파수의 IF 동작을 나타낼 수 있다.
본 발명에 따른 뉴런 모방 회로의 성능은 사용된 트랜지스터의 수, 장치 유형, 시냅스 입력 유형, 전력 소비 및 발화 주파수를 포함하여 기존의 뉴런 모방 회로의 성능보다 우위에 있다.
뉴런 모방 회로의 발화 주파수는 Isynaptic의 진폭과 시간 폭에 따라 달라집니다. Isynaptic의 더 큰 진폭 또는 더 넓은 시간 폭은 Vmem이 트리거링 임계값에 도달하는 시간을 감소시킬 수 있다.
본 발명에 따른 뉴런 모방 회로에서 발화 폭은 0.8 μs의 시간 폭 및 10 μs의주기를 갖는 Isynaptic의 진폭이 9.5μA에서 11μA까지 0.5μA씩 증가함에 따라 발화 주파수는 8.1kHz에서 15.6kHz로 증가할 수 있다. 그리고 10 μA의 진폭과 10 μs의주기를 갖는 Isynaptic의 시간 폭(tsynaptic)이 0.1 μs씩 증가함에 따라 주기는 0.6μs에서 0.9μs로 변화하고, 발화 주파수는 11.5kHz에서 24.0kHz로 변화될 수 있다. 이는 Isynaptic 펄스의 진폭과 시간 폭의 조정이 뉴런 모방 회로에 대한 발화 주파수를 제어 할 수 있음을 의미한다.
종래의 뉴런 모방 회로들 중, Conductance 기반 및 Hindmarsh-Rose 모델을 사용하는 뉴런 모방 회로는 많은 트랜지스터를 사용하여 낮은 발화 주파수로 최고 전력을 소비하는 것처럼 보인다. 또한, CMOS 기반 뉴런 모방 회로의 경우 우수한 발화 주파수를 보이는 izhikevich 모델은 14 개의 트랜지스터와 40μW의 높은 전력 소모를 필요로 한다. 이 밖에, 기존의 뉴런 모방 회로는 모든 장치 유형에서 20개 이상의 트랜지스터가 필요하다.
결론적으로, 본 발명의 뉴런 모방 회로는 회로 면적이 작고, 전력 소비와 발화 주파수면에서 가장 단순하고 또한 가장 효율적인 회로이다.
도 5a는 뉴런 모방 회로에 인가되는 시냅스 전류 펄스의 크기 변화에 따른 출력 특성의 변화를 나타내는 타이밍 차트(510)이다.
도 5a에서 보는 바와 같이, 타이밍 차트(510)는 인가되는 시냅스 전류 펄스의 크기가 9.5μA에서 10μA, 10.5μA, 11μA의 순서로 증가할수록 발화 시간이 빨라지는 특성을 나타낸다.
도 5b는 뉴런 모방 회로에 인가되는 시냅스 전류 펄스의 시간 변화에 따른 출력 특성의 변화를 나타내는 타이밍 차트(520)이다.
도 5b에서 보는 바와 같이, 타이밍 차트(520)는 인가되는 시냅스 전류 펄스의 크기에 대해 시간 변화가 0.6μS에서 0.7μS, 0.8μS, 0.9μS의 순서로 증가할수록 발화 시간이 빨라지는 특성을 나타낸다.
도 5c는 뉴런 모방 회로에 인가되는 시냅스 전류 펄스의 크기 및 시간 변화에 따른 발화 주파수(firing frequency) 변화를 나타내는 타이밍 차트(530)이다.
뉴런 모방 회로에 인가되는 시냅스 전류 펄스의 크기 및 시간 변화에 따른 발화 주파수 특성의 변화를 확인하였다. 도 7에서 도시한 바와 같이 전 시냅스 전류의 크기가 증가할수록 그리고 전류의 발생 시간 폭이 길어질수록 뉴런 모방 회로가 발화하는 시점이 빠르게 나타났다. 이는 전류의 크기 및 발생 시간이 길어질수록 단위 시간당 축전기에 축적되는 전하량이 증가하기 때문이다. 따라서 도 8에서처럼 전류의 크기(Isynaptic) 및 발생 시간 폭(tsynaptic)이 증가할수록 발화 주파수(firing frequency)가 증가한다.
결국, 본 발명을 이용하면 기존 CMOS 뉴런 모방 소자 대비 적은 전극 개수를 통해 고집적도를 실현시킬 수 있는 간단한 뉴런 모방 소자를 개발할 수 있다.
또한, 본 발명을 이용하면 기존 CMOS 뉴런 소자 대비 낮은 대기전력 소모(standby power consumption)를 바탕으로 동작하는 소자를 개발할 수 있고, 기존 CMOS 공정 활용이 가능한 뉴런 모방 소자 및 회로를 개발할 수 있으며, 기존 CMOS 뉴런 모방 회로들 대비 고집적화, 저전력화를 동시에 이룰 수 있는 회로를 개발할 수 있다.
뿐만 아니라, 본 발명을 이용하면 별도의 컨트롤러 없이 뉴런 모방 회로 내부적으로 발화와 리셋이 이루어지는 회로를 개발할 수 있고, 스파이킹 뉴럴 네트워크(spiking-neural-network)에 사용될 수 있는 뉴런 모방 소자 및 회로를 개발할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
110: 다이오드 구조체 120: 접근 전자소자

Claims (14)

  1. 커패시터를 통해 시냅스로부터 입력되는 전류를 충전하여 포텐셜(potential)을 생성하고,
    상기 생성되는 포텐셜이 임계값을 초과하면, 상기 커패시터에 애노드단이 연결되고, 출력단에 캐소드단이 연결된 p-n-p-n 다이오드를 이용해서, 상기 생성되는 포텐셜에 상응하는 스파이크 전압을 생성하여 상기 출력단으로 출력하며,
    상기 p-n-p-n 다이오드에 연결되는 적어도 하나 이상의 트랜지스터들을 이용해서 상기 생성된 스파이크 전압을 리셋하고,
    상기 적어도 하나 이상의 트랜지스터들은 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하며,
    상기 제1 트랜지스터는, 게이트단이 게이트라인에 연결되고, 드레인단이 상기 캐소드단 및 상기 출력단에 공통 연결되며,
    상기 제2 트랜지스터는, 게이트단 및 드레인단이 상기 제1 트랜지스터의 드레인단과 상기 캐소드단에 공통 연결되고,
    상기 제3 트랜지스터는, 드레인단이 상기 커패시터 및 상기 애노드단에 공통 연결되고, 게이트단이 상기 제2 트랜지스터의 게이트단 및 드레인단에 공통 연결되는 뉴런 모방 회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 스파이크 전압은,
    상기 제1 트랜지스터와 상기 p-n-p-n 다이오드의 전압 분할(voltage division)에 의해서 결정되는 뉴런 모방 회로.
  6. 제1항에 있어서,
    상기 p-n-p-n 다이오드는,
    애노드 전압에 의해 다이오드 소자 내부에서 생성되는 아발란체 브레이크다운(Avalanche breakdown) 현상을 이용해서 상기 생성되는 포텐셜에 상응하는 스파이크 전압을 생성하는
    뉴런 모방 회로.
  7. 제1항에 있어서,
    상기 스파이크 전압은,
    상기 입력되는 전류의 펄스의 시간 폭에 대한 변화 및 상기 펄스의 크기에 따라 주파수가 변화되는 뉴런 모방 회로.
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    상기 p-n-p-n 다이오드는,
    상기 제2 트랜지스터의 게이트단에 발생하는 전압에 의해 리셋 전류를 유도하여 상기 스파이크 전압을 감소시키고,
    상기 제3 트랜지스터의 게이트단에 발생하는 전압에 의해 방전 전류를 유도하여 커패시터에 충전된 전하를 방전시켜 스파이크 전압을 리셋하는
    뉴런 모방 회로.
  11. 제1항에 있어서,
    앞단의 시냅스에서 들어오는 전류 펄스가 커패시터에 축적됨에 따라 상기 애노드 전압이 증가하고,
    상기 드레인 전압이 증가함에 따라 상기 p-n-p-n 다이오드의 내부에 형성되는 역전압 바이어스 레벨에 의해 형성되는 전위 장벽이 증가하며,
    상기 전위 장벽이 높아짐에 따라 아발란체 브레이크다운(Avalanche breakdown)이 발생하는 문턱치 전압 이상으로 상기 드레인 전압이 높아지면 래치-업(latch-up) 현상이 발생하는
    뉴런 모방 회로.
  12. 제11항에 있어서,
    상기 발생된 래치-업(latch-up) 현상에 따라 흐르는 전류에 기인하여 p-n-p-n 다이오드와 제1 트랜지스터와의 전압 분배에 따라 출력 단자(Vspike)에서 전기적 발화(fire)가 발생하는
    뉴런 모방 회로.
  13. 제12항에 있어서,
    상기 출력 단자(Vspike)에서 스파이크 전압이 발생하면 상승한 제3 트랜지스터와 제2 트랜지스터의 게이트 전압에 의해 제3 트랜지스터와 제2 트랜지스터가 모두 켜지면서 각각 커패시터에 충전되어 있던 전하와 Vspike의 전압을 방전시켜 리셋 동작을 수행하는
    뉴런 모방 회로.
  14. 커패시터를 통해 시냅스로부터 입력되는 전류를 충전하여 포텐셜(potential)을 생성하고,
    상기 생성되는 포텐셜이 임계값을 초과하면, 상기 커패시터에 연결된 p-n-p-n 다이오드를 이용해서, 상기 생성되는 포텐셜에 상응하는 스파이크 전류를 생성하여 출력단으로 출력하며,
    상기 p-n-p-n 다이오드에 연결되는 적어도 하나 이상의 트랜지스터들을 이용해서 상기 생성된 스파이크 전류를 리셋하고,
    상기 적어도 하나 이상의 트랜지스터들은 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하며,
    상기 p-n-p-n 다이오드는, 상기 커패시터에 연결된 애노드단 및 상기 출력단에 연결된 캐소드단을 포함하고,
    상기 제1 트랜지스터는, 게이트단이 게이트라인에 연결되고, 드레인단이 상기 캐소드단 및 상기 출력단에 공통 연결되며,
    상기 제2 트랜지스터는, 게이트단 및 드레인단이 상기 제1 트랜지스터의 드레인단과 상기 캐소드단에 공통 연결되고,
    상기 제3 트랜지스터는, 드레인단이 상기 커패시터 및 상기 애노드단에 공통 연결되고, 게이트단이 상기 제2 트랜지스터의 게이트단 및 드레인단에 공통 연결되는 뉴런 모방 회로.
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