KR102196523B1 - 플로팅 게이트 멤리스터 소자 및 이를 구비하는 뉴런 소자 - Google Patents

플로팅 게이트 멤리스터 소자 및 이를 구비하는 뉴런 소자 Download PDF

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Abstract

플로팅게이트 멤리스터 소자가 개시된다. 플로팅게이트 멤리스터 소자는 기판 상에 배치된 플로팅 게이트; 상기 플로팅 게이트를 피복하는 절연막; 상기 절연막 상에 서로 이격되게 배치되고, 평면 상에서 상기 플로팅 게이트와 중첩하는 복수의 제어 단자들을 구비하는 제1 전극; 상기 제1 전극과 이격되게 배치되고, 그라운드 전압이 인가되는 제2 전극; 및 상기 기판 상에 배치되고, 상기 플로팅 게이트와 전기적으로 연결된 제3 전극을 구비한다.

Description

플로팅 게이트 멤리스터 소자 및 이를 구비하는 뉴런 소자{FLOATING GATE MEMRISTOR AND NEUROMORPHIC DEVICE}
본 발명은 플로팅 게이트의 전위 상태를 이용하여 데이터를 저장할 수 있는 플로팅 게이트 멤리스터 소자 및 이를 구비하여 뉴런 동작을 구현할 수 있는 뉴런 소자에 관한 것이다.
인공지능 인지력을 위한 소프트웨어 기반의 인공신경망은 폰 노이만 기반의 컴퓨터 하드웨어와의 구동방식 불일치로 인하여 높은 전력 소모가 발생하는 문제가 있다. 반면 인간의 뇌를 모방한 뉴로모픽 하드웨어 시스템은 적은 전력으로 인공신경망을 구현할 수 있다.
특히, 멤리스터를 이용한 인공신경망은 기존 CMOS 기반의 인공신경망보다 더욱 낮은 전력소모와 작은 하드웨어 부피를 차지한다. 멤리스터를 이용한 인공신경망을 구현하기 위해서는 뉴런(신호처리기, CPU)과 시냅스(메모리)의 모방이 필요하다.
도 5는 바이오 뉴런의 모식도(A) 및 이전 뉴런의 스파이크 전위(spike potential)에 따른 현재 뉴런의 막전위 변화를 그래프(B)로서, 뉴런의 동작 원리를 나타낸다.
도 5에 도시된 바와 같이, 뉴런은 자극에 대한 정보처리를 수행하는 신경 세포로서, 가지 돌기 및 핵을 포함한 신경 세포체, 축삭 돌기 및 축삭 말단으로 이루어져 있다.
신경 세포체는 나뭇가지 모양의 가지 돌기를 통해 현재 뉴런의 앞 단에 연결되어 있는 여러 이전-뉴런들에서 보내는 전기화학 신호를 받아들여 신호처리를 수행한 후 축삭 돌기, 축삭 말단을 통해 다음-뉴런에 정보를 전달한다.
뉴런의 내부와 외부에는 Na+, K+, Cl- 등의 다양한 이온들이 존재하며, 이온들의 이동에 의해 세포 안팎에 전위차, 즉 막전위(membrane potential)가 발생된다. 막전위는 평상시에 약 -70 mV의 휴지상태(resting)를 유지하고, 이전-뉴런에서 전기적인 신호인 스파이크 전위가 전달된 경우, 뉴런 간 연결기관인 시냅스의 특성에 따라 흥분성 연접후 전위(excitatory postsynaptic potential, EPSP) 또는 억제성 연접후 전위(inhibitory postsynaptic potential, IPSP)가 생성되어 막전위가 상승 또는 감소한다.
이때, 막전위가 약 -50mV 내지 -55mV의 문턱전압보다 낮으면 전하들이 서서히 뉴런을 빠져나가며 휴지상태로 돌아간다. 이러한 특성을 ‘뉴런의 leaky potential 특성’이라 한다. 반면, 여러 개의 흥분성 연접후 전위(EPSP)가 짧은 시간 간격으로 연달아 전달되면 연접후 전위들의 합만큼 막전위가 변화한다. 이러한 특성을 ‘뉴런의 integrate 특성’이라 한다. 한편, 막전위가 문턱전압보다 높아지면, 뉴런 세포막에 존재하는 나트륨 이온 채널(Na+ channel)이 열려서 외부의 나트륨 이온들(Na+)이 뉴런 내부로 유입된다. 유입된 나트륨 이온들에 의해 뉴런은 활동 전위인 약 +30mV의 스파이크 전위를 발생시켜 다음-뉴런으로 전기적 신호를 전달한다. 이러한 특성을 ‘뉴런의 fire 특성’이라 한다. 그 후 뉴런은 칼륨 이온 채널(K+ channel)을 통해 칼륨 이온들(K+)을 세포 밖으로 배출하여 원상태인 휴지상태로 돌아간다. 이러한 뉴런의 동작을 ‘integrate and fire’라 하고, 인간의 뇌 프로세싱의 기본 원리가 된다.
IBM 사의 Eleftheriou 연구진은 상변화 멤리스터(Phase change memory)를 이용하여 뉴런의 ‘and fire (leaky potential 제외) 특성’을 구현하였고, 이 때, 상변화 멤리스터의 저항변화를 뉴런의 막전위 변화로 가정하였다.
Stanford 대학교의 Philip Wong 교수 연구진은 금속-산화막-금속-산화막의 구조를 통해 인가된 전압에 따라 커패시터의 크기가 변하는 RRAM 기반의 멤캐패시터(memcapacitor)를 활용하여 뉴런의 특성을 구현하였고, 이 때, 커패시터의 변화를 통해 뉴런 모방 소자를 제작하였으며 ‘integrate and fire’를 구현하였다.
하지만, 현재까지도 뉴런 동작을 구현할 수 있는 소자들에 대해서는 많은 연구가 필요한 실정이다.
본 발명의 일 목적은 복수의 제어단자들에 의해 입력되는 제어 전압들을 이용하여 플로팅 게이트의 전압 또는 반도체 채널의 컨덕턴스를 복수의 상태로 조절할 수 있는 플로팅 게이트 멤리스터 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 플로팅 게이트 멤리스터 소자를 구비하는 뉴런 소자를 제공하는 것이다.
본 발명의 실시예에 따른 플로팅게이트 멤리스터 소자는 기판; 상기 기판 상에 배치된 플로팅 게이트; 상기 플로팅 게이트를 피복하는 절연막; 상기 절연막 상에 서로 이격되게 배치되고, 평면 상에서 상기 플로팅 게이트와 중첩하는 복수의 제어 단자들을 구비하는 제1 전극; 상기 제1 전극과 이격되게 배치되고, 그라운드 전압이 인가되는 제2 전극; 및 상기 기판 상에 배치되고, 상기 플로팅 게이트와 전기적으로 연결된 제3 전극을 포함한다.
일 실시예에 있어서, 상기 제어 단자들 중 하나인 제1 제어 단자에 상기 제어 전압이 인가된 경우, 상기 제1 제어 단자와 상기 플로팅 게이트 사이의 전하의 터널링이 발생할 수 있다.
일 실시예에 있어서, 상기 제어 단자들에는 일정한 시간 간격으로 그라운드 전압, 상기 그라운드 전압보다 큰 제1 제어 전압 및 상기 그라운드 전압보다 작은 제2 제어 전압으로 이루어진 그룹에서 선택된 하나의 제어 전압이 안가될 수 있다.
일 실시예에 있어서, 상기 제어 단자들에 인가되는 제어 전압들에 의해 상기 플로팅 게이트의 전위가 조절될 수 있다.
일 실시예에 있어서, 상기 제2 전극은 상기 절연막 상에 배치될 수 있다.
일 실시예에 있어서, 상기 제2 전극은 상기 제어 단자들 모두와 중첩하도록 상기 기판과 상기 플로팅 게이트 사이에 배치될 수 있다. 이 경우, 상기 절연막은 상기 제어단자들과 상기 플로팅 게이트 사이에 배치된 제1 부분 및 상기 제2 전극과 상기 플로팅 게이트 사이에 배치된 제2 부분을 포함할 수 있고, 상기 플로팅 게이트와 상기 제2 전극 사이의 전하의 터널링을 억제하기 위해, 상기 제2 부분의 두께는 상기 제1 부분의 두께보다 클 수 있다.
본 발명의 실시예에 따른 플로팅 게이트 멤리스터 소자는 기판; 상기 기판 상에 배치된 플로팅 게이트; 상기 플로팅 게이트를 피복하는 절연막; 상기 절연막 상부에 배치되고, 평면 상에서 상기 플로팅 게이트와 중첩하는 반도체 채널; 상기 반도체 채널 상에 서로 이격되게 배치되고, 평면 상에서 상기 플로팅 게이트와 중첩하는 복수의 제어 단자들을 구비하는 제1 전극; 및 상기 제1 전극과 이격되게 배치되고, 그라운드 전압이 인가되는 제2 전극을 포함한다.
일 실시예에 있어서, 상기 제2 전극은 상기 반도체 채널 상에 배치될 수 있다.
일 실시예에 있어서, 상기 제2 전극은 상기 제어 단자들 모두와 중첩하도록 상기 기판과 상기 플로팅 게이트 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 제어 단자들에는 일정한 시간 간격으로 그라운드 전압, 상기 그라운드 전압보다 큰 제1 제어 전압 및 상기 그라운드 전압보다 작은 제2 제어 전압으로 이루어진 그룹에서 선택된 하나의 제어 전압이 안가되고, 상기 제어 단자들 중 상기 제어 전압이 인가된 제1 제어 단자와 상기 플로팅 게이트 사이에 전하의 터널링이 발생하며, 상기 제어 단자들에 인가되는 제어 전압들에 의해 상기 반도체 채널을 흐르는 전류 또는 상기 반도체 채널의 컨덕턴스가 조절될 수 있다.
본 발명의 실시예에 따른 뉴런 소자는 기판 상에 배치된 플로팅 게이트, 상기 플로팅 게이트를 피복하는 절연막, 상기 절연막 상에 서로 이격되게 배치되고 평면 상에서 상기 플로팅 게이트와 중첩하는 복수의 제어 단자들을 구비하는 제1 전극, 상기 제1 전극과 이격되게 배치되고 그라운드 전압이 인가되는 제2 전극, 상기 제1 및 제2 전극과 이격되고 평면상에서 상기 플로팅 게이트와 중첩하도록 상기 절연막 상에 배치된 리셋 전극 및 상기 기판 상에 배치되고 상기 플로팅 게이트와 전기적으로 연결된 제3 전극을 구비하는 플로팅게이트 멤리스터 소자; 상기 제3 전극에 전기적으로 연결된 입력단자 및 상기 리셋 전극에 전기적으로 연결된 출력단자를 포함하고, 상기 플로팅 게이트의 전압이 제1 임계 전압보다 큰 경우에 리셋 전압을 생성하여 상기 리셋 전극에 인가하는 리셋 전압 생성기; 및 상기 리셋 전압 생성기의 출력단자에 전기적으로 연결되고, 상기 리셋 전압 생성기로부터 상기 리셋 전압이 수신된 경우 기 설정된 스파이크 전위를 생성하여 출력하는 스파이크 전위 생성기를 포함한다.
일 실시예에 있어서, 상기 리셋 전압이 상기 리셋 전극에 인가된 경우, 상기 리셋 전극과 상기 플로팅 게이트 사이의 전하의 터널링에 의해 상기 플로팅 게이트에 충전된 전하가 초기 상태로 방전될 수 있다.
일 실시예에 있어서, 상기 제2 전극은 상기 반도체 채널 상에 배치될 수 있다.
일 실시예에 있어서, 상기 제2 전극은 상기 제어 단자들 모두와 중첩하도록 상기 기판과 상기 플로팅 게이트 사이에 배치될 수 있다.
본 발명의 플로팅게이트 멤리스터 소자에 따르면, 상기 제1 전극의 제어 단자들에 각각 인가되는 '-V1’, '0’, ‘+V2’의 제어 전압들을 이용하여 상기 플로팅 게이트에 충전되는 전하량을 복수의 상태로 조절할 수 있으므로, 저장할 수 있는 데이터의 양을 현저하게 증가시킬 수 있다.
또한, 본 발명의 뉴런 소자에 따르면, 플로팅게이트 멤리스터 소자의 제1 전극의 제어 단자들에 인가되는 제어 전압들에 의해 상기 플로팅 게이트의 전위가 순차적으로 상승하여 리셋 전압 생성기의 제1 임계전압보다 높아지는 경우, 상기 리셋 전압 생성기에 의해 생성된 리셋 전압에 의해 상기 플로팅 게이트에 축적된 전하가 방전될 수 있으므로, 뉴런 동작을 완벽하게 구현할 수 있다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 플로팅게이트 멤리스터 소자를 설명하기 위한 단면도 및 평면도이다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 플로팅게이트 멤리스터 소자를 설명하기 위한 단면도 및 평면도이다.
도 3a 및 도 3b는 본 발명의 제3 실시예에 따른 플로팅게이트 멤리스터 소자를 설명하기 위한 단면도 및 평면도이다.
도 4a 및 도 4b는 본 발명의 제4 실시예에 따른 플로팅게이트 멤리스터 소자를 설명하기 위한 단면도 및 평면도이다.
도 5는 바이오 뉴런의 모식도(A) 및 이전 뉴런의 스파이크 전위(spike potential)에 따른 현재 뉴런의 막전위 변화를 그래프(B)이다.
도 6은 본 발명의 일 실시예에 따른 뉴런 소자를 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 뉴런 소자를 설명하기 위한 도면이다.
도 8은 실시예 3의 구조를 갖는 플로팅 게이트 멤리스터 소자의 4개의 제어 단자들에 +6V의 제어 전압들을 1초 간격으로 순차적으로 인가한 경우에 측정된 플로팅 게이트의 전위 및 반도체 채널의 전류를 나타낸다.
도 9는 실시예 3의 구조를 갖는 플로팅 게이트 멤리스터 소자의 제어단자들 중 첫 번째 제언 단자에 음의 제어 전압(-V12)을 인가한 경우 및 양의 제어 전압(+V12)을 인가한 경우의 제어단자들 사이에 위치하는 반도체 채널 영역을 컨덕턴스(G)를 측정한 결과를 나타낸다.
도 10a는 테스트를 위해 제작된 소자의 구성을 나타내는 도면이고, 도 10b 및 도 10c는 도 10a에 도시된 소자의 제어단자들에 3.5V의 제어전압을 순차적으로 인가된 경우에 측정된 플로팅 게이트 전위의 변화를 나타내는 그래프이다.
도 11a 및 도 11b는 절연막의 두께가 각각 7nm 및 4nm인 도 10a에 도시된 구조의 뉴런 소자들에 대해 입력전위(Vin)를 인가시 플로팅 게이트 전위(VFG)의 변화를 나타내는 그래프들이고, 도 11c는 절연막의 두께에 따른 플로팅 게이트의 보유 시간(retention time) 변화를 측정한 그래프이다.
도 12a 내지 도 12c는 절연막의 두께가 4nm인 도 10a에 도시된 구조의 뉴런 소자에 대해 측정된 입력 전위에 대한 플로팅 게이트 전위의 변화를 측정한 그래프들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
<플로팅 게이트 멤리스터 소자>
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 플로팅게이트 멤리스터 소자를 설명하기 위한 단면도 및 평면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 제1 실시예에 따른 플로팅게이트 멤리스터 소자(100)는 기판(110), 플로팅 게이트(120), 절연막(130), 제1 전극(140), 제2 전극(150) 및 제3 전극(160)을 포함한다.
상기 기판(110)은 지지 기판으로서 그 형상이나 구조가 특별히 제한되지 않는다. 다만, 상기 기판(110)의 표면은 상기 플로팅 게이트(120)에 저장된 전하가 누설되지 않도록 절연물질로 형성될 수 있다. 예를 들면, 상기 기판(110)은 표면에 절연막이 형성된 금속 기판이나 반도체 기판 또는 고분자 기판 등을 포함할 수 있다.
상기 플로팅 게이트(120)는 상기 기판(110) 상에 배치될 수 있고, 일정한 평면 면적 및 두께를 갖는 단일체 구조를 가질 수 있다. 예를 들면, 상기 플로팅 게이트(120)는 기 설정된 두께를 갖는 사각형 구조를 가질 수 있다. 상기 플로팅 게이트(120)는 전자, 정공과 같은 전하의 이동도가 높은 물질로 형성될 수 있다. 예를 들면, 상기 플로팅 게이트(120)는 금속, 그래핀 등의 물질로 형성될 수 있고, 이에 제한되지 않는다.
상기 절연막(130)은 상기 플로팅 게이트(120)를 피복하도록 상기 플로팅 게이트(120) 상에 배치되고, 절연성 물질로 형성될 수 있다. 한편, 상기 절연막(130) 중 적어도 상기 플로팅 게이트(120)와 상기 제1 전극(140) 사이에 배치되는 부분은 일정한 두께를 가질 수 있다. 예를 들면, 상기 절연막(130) 중 상기 플로팅 게이트(120)와 상기 제1 전극(140) 사이에 배치되는 부분은 상기 제1 전극(140)과 상기 플로팅 게이트(120) 사이의 전하의 터널링(tunneling)이 허용되는 두께로 형성될 수 있다.
상기 제1 전극(140)은 상기 절연막(130) 상에 서로 이격되게 배치되고, 평면 상에서 상기 플로팅 게이트(120)와 중첩되며, 전기 전도성 물질로 형성된 복수의 제어 단자들(141, 142, 143, 144)을 포함할 수 있다. 일 실시예로, 상기 복수의 제어 단자들(141, 142, 143, 144)은 상기 절연막(130) 상에서 서로 일정한 간격으로 이격되게 일렬로 배열될 수 있고, 서로 동일한 형상 및 구조를 가질 수 있다. 도 1a 및 도 1b에는 상기 제1 전극(140)이 4개의 제어 단자들(141, 142, 143, 144)을 포함하는 것으로 도시되어 있으나, 상기 제어 단자들의 수는 필요에 따라 3개 이하 또는 5개 이상으로 조정될 수 있다.
상기 제어 단자들(141, 142, 143, 144)에는 서로 독립적으로 제어 전압들이 인가될 수 있다. 일 실시예로, 상기 제어 단자들(141, 142, 143, 144)에는 일정한 시간 간격으로 동일하거나 서로 다른 제어 전압들이 각각 인가될 수 있다. 예를 들면, 상기 제어 단자들(141, 142, 143, 144) 각각에는 ‘1’*?*’‘2’에 각각 대응되는 제어 전압들이 인가될 수 있다.
상기 제어 단자들(141, 142, 143, 144) 각각에 상기 제어 전압이 인가되는 경우, 전하가 상기 제어 전압이 인가된 제어 단자로부터 상기 플로팅 게이트(120)로 터널링될 수 있다. 예를 들면, 음의 제어 전압(-V1)이 상기 제어 단자들(141, 142, 143, 144) 중 하나인 제1 제어 단자에 인가된 경우, 전자가 상기 제1 제어 단자로부터 상기 플로팅 게이트(120)로 이동되어 저장될 수 있고, 양의 제어 전압(+V2)이 상기 제1 제어 단자에 인가된 경우, 정공이 상기 제1 제어 단자로부터 상기 플로팅 게이트(120)로 이동되어 저장될 수 있다.
상기 제2 전극(150)은 상기 절연막(130) 상에서 상기 제1 전극(140)과 이격되게 배치되고, 그라운드 전압이 인가될 수 있다. 상기 제2 전극(150)에 그라운드 전압이 인가되고 상기 제어 단자들(141, 142, 143, 144)에 그라운드 전압과 다른 제어 전압들이 각각 인가된 경우, 상기 제어 단자들(141, 142, 143, 144)과 상기 제2 전극(150)의 전압 차이에 의한 전계가 형성될 수 있고, 이러한 전계에 의해 상기 제어 단자들(141, 142, 143, 144)과 상기 플로팅 게이트(120) 사이에 전하의 터널링이 발생될 수 있다.
상기 제3 전극(160)은 상기 플로팅 게이트(120)와 전기적으로 연결되도록, 예를 들면, 상기 플로팅 게이트(120)와 직접 접촉하도록 상기 기판(110) 상에 배치될 수 있고, 외부 소자(미도시)와 연결될 수 있도록 상기 절연막(130)으로부터 노출될 수 있다. 도면에는, 상기 제3 전극(160)이 상기 플로팅 게이트(120)와 독립된 별개의 구성으로 도시되어 있으나, 상기 플로팅 게이트(120)의 일부를 상기 절연막(130) 외부로 노출시킴으로써 상기 제3 전극(160)을 구성할 수도 있다.
상기 제1 실시예의 플로팅게이트 멤리스터 소자에 따르면, 상기 제1 전극의 제어 단자들에 각각 인가되는 -V1’*?*’‘2’의 제어 전압들을 이용하여 상기 플로팅 게이트에 충전되는 전하량을 복수의 상태로 조절할 수 있고, 그 결과, 상기 플로팅 게이트와 전기적으로 연결된 상기 제3 전극의 전압을 복수의 상태로 조절할 수 있다. 상기 제1 실시예의 플로팅게이트 멤리스터 소자는 상기 제3 전극의 전압 상태를 이용하여 데이터를 저장할 수 있고, 그 결과, 저장할 수 있는 데이터의 양이 현저하게 증가될 수 있다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 플로팅게이트 멤리스터 소자를 설명하기 위한 단면도 및 평면도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 제2 실시예에 따른 플로팅게이트 멤리스터 소자(200)는 기판(210), 플로팅 게이트(220), 절연막(230), 제1 전극(240), 제2 전극(250) 및 제3 전극(260)을 포함한다.
상기 제2 실시예에 따른 플로팅게이트 멤리스터 소자(200)는 그라운드 전압이 인가되는 제2 전극(250)이 상기 기판(210)과 상기 플로팅 게이트(220) 사이에 배치되고, 상기 절연막(230)이 상기 플로팅 게이트(220)와 상기 제1 전극(240) 사이에 배치되어 이들을 절연시킬 뿐만 아니라 상기 플로팅 게이트(220)와 상기 제2 전극(250) 사이에도 배치되어 이들을 절연시키는 것을 제외한 나머지 구성은 도 1a 및 도 1b를 참조하여 설명한 제1 실시예에 따른 플로팅게이트 멤리스터 소자(100)와 실질적으로 동일하므로, 이하에서는 중복된 상세한 설명은 생략하고 제1 실시예에 따른 플로팅게이트 멤리스터 소자(100)와의 차이점을 중심으로 설명한다.
상기 제2 전극(250)은 상기 제1 전극(240)의 제어 단자들(241, 242, 243, 244)과 중첩하도록 상기 기판(210)과 상기 플로팅 게이트(220) 사이에 배치될 수 있다. 예를 들면, 상기 제2 전극(250)은 상기 제어 단자들(241, 242, 243, 244)의 배열 방향을 따라 길게 연장된 사각형 형상을 가진 단일체 구조를 가질 수 있다.
상기 제2 실시예에 따른 플로팅게이트 멤리스터 소자(200)에서는, 제1 실시예에 따른 플로팅게이트 멤리스터 소자(100)와 달리, 그라운드 전압이 인가되는 상기 제2 전극(250)이 상기 절연막(230)을 사이에 두고 상기 제어 단자들(241, 242, 243, 244) 하부에 배치되므로, 상기 제2 전극(250)과 상기 제어 단자들(241, 242, 243, 244) 사이의 이격 간격을 줄일 수 있고, 그 결과 상기 제어 단자들(241, 242, 243, 244)에 더 낮은 제어 전압을 인가하더라도 상기 제어 단자들(241, 242, 243, 244)과 상기 플로팅 게이트(220) 사이의 전하의 터널링을 가능하게 하는 강한 전계를 형성할 수 있다.
상기 제2 전극(250)과 상기 플로팅 게이트(220) 사이의 전하의 터널링이 억제되도록, 상기 절연막(230)의 경우, 상기 제어 단자들(241, 242, 243, 244)과 상기 플로팅 게이트(220) 사이에 위치하는 제1 부분의 두께가 상기 제2 전극(250)과 상기 플로팅 게이트(220) 사이에 위치하는 제2 부분의 두께보다 작을 수 있다.
상기 제2 실시예에 따른 플로팅게이트 멤리스터 소자(200)의 작동 원리는 상기 제1 실시예에 따른 플로팅게이트 멤리스터 소자(100)와 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략한다.
상기 제2 실시예의 플로팅게이트 멤리스터 소자에 따르면, 상기 제1 전극의 제어 단자들에 각각 인가되는 -V1’*?*’‘2’의 제어 전압들을 이용하여 상기 플로팅 게이트에 충전되는 전하량을 복수의 상태로 조절할 수 있고, 그 결과, 상기 플로팅 게이트와 전기적으로 연결된 상기 제3 전극의 전압을 복수의 상태로 조절할 수 있다. 상기 제2 실시예의 플로팅게이트 멤리스터 소자는 상기 제3 전극의 전압 상태를 이용하여 데이터를 저장할 수 있고, 그 결과, 저장할 수 있는 데이터의 양이 현저하게 증가될 수 있다. 또한, 상기 제2 전극이 상기 절연막을 사이에 두고 상기 제어 단자들 하부에 배치되므로, 작동을 위한 제어 전압의 크기를 낮출 수 있다.
도 3a 및 도 3b는 본 발명의 제3 실시예에 따른 플로팅게이트 멤리스터 소자를 설명하기 위한 단면도 및 평면도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 제3 실시예에 따른 플로팅게이트 멤리스터 소자(300)는 기판(310), 플로팅 게이트(320), 절연막(330), 제1 전극(340), 제2 전극(350) 및 반도체 채널(370)을 포함한다.
상기 기판(310), 상기 플로팅 게이트(320) 및 상기 절연막(330)은 도 1a 및 도 1b를 참조하여 설명한 제1 실시예에 따른 플로팅게이트 멤리스터 소자(100)의 기판(110), 플로팅 게이트(120) 및 절연막(130)과 실질적으로 동일하므로, 이들에 대한 중복된 상세한 설명은 생략한다.
상기 반도체 채널(370)은 상기 절연막(330) 상부에 배치될 수 있다. 상기 반도채 채널(370)은 평면 상에서 상기 플로팅 게이트(320)와 중첩할 수 있다. 상기 반도체 채널(370)은 p형 또는 n형 반도체 물질로 형성될 수 있고, 일 방향으로 길게 연장된 사각형 단일체 구조를 가질 수 있다.
상기 제1 전극(340)은 상기 반도체 채널(370) 상에 서로 이격되게 배치되고, 평면 상에서 상기 플로팅 게이트(120)와 중첩되며, 전기 전도성 물질로 형성된 복수의 제어 단자들(341, 342, 343, 344)을 포함할 수 있다. 일 실시예로, 상기 복수의 제어 단자들(341, 342, 343, 344)은 상기 반도체 채널(370) 상에서 서로 일정한 간격으로 이격되게 일렬로 배열될 수 있고, 서로 동일한 형상 및 구조를 가질 수 있다. 상기 복수의 제어 단자들(341, 342, 343, 344)은 상기 반도체 채널(370)과 직접 접촉할 수 있다.
상기 제어 단자들(341, 342, 343, 344)에는 서로 독립적으로 제어 전압들이 인가될 수 있다. 일 실시예로, 상기 제어 단자들(341, 342, 343, 344)에는 일정한 시간 간격으로 동일하거나 서로 다른 제어 전압들이 각각 인가될 수 있다. 예를 들면, 상기 제어 단자들(341, 342, 343, 344) 각각에는 ‘1’*?*’‘2’에 각각 대응되는 제어 전압들이 인가될 수 있다.
상기 제어 단자들(341, 342, 343, 344) 각각에 상기 제어 전압이 인가되는 경우, 전하가 상기 제어 전압이 인가된 제어 단자로부터 상기 플로팅 게이트(320)로 터널링될 수 있다. 예를 들면, 음의 제어 전압(-V1)이 상기 제어 단자들(341, 342, 343, 344) 중 하나인 제1 제어 단자에 인가된 경우, 전자가 상기 제1 제어 단자로부터 상기 플로팅 게이트(320)로 이동되어 저장될 수 있고, 양의 제어 전압(+V2)이 상기 제1 제어 단자에 인가된 경우, 정공이 상기 제1 제어 단자로부터 상기 플로팅 게이트(320)로 이동되어 저장될 수 있다.
상기 제2 전극(350)은 상기 반도체 채널(370) 상에서 상기 제1 전극(340)과 이격되게 배치되고, 그라운드 전압이 인가될 수 있다. 상기 제2 전극(350)에 그라운드 전압이 인가되고 상기 제어 단자들(341, 342, 343, 344)에 그라운드 전압과 다른 제어 전압들이 각각 인가된 경우, 상기 제어 단자들(341, 342, 343, 344)과 상기 제2 전극(350)의 전압 차이에 의한 전계가 형성될 수 있고, 이러한 전계에 의해 상기 제어 단자들(341, 342, 343, 344)과 상기 플로팅 게이트(320) 사이에 전하의 터널링이 발생될 수 있다. 한편, 상기 제2 전극(350)을 외부 소자(미도시)에 연결함으로서 상기 반도체 채널(370)을 통해 흐르는 전류를 상기 외부 소자에 제공할 수 있다.
상기 제3 실시예의 플로팅게이트 멤리스터 소자(300)에서는, 상기 플로팅 게이트(320)에 저장된 전하의 종류 및 양에 따라 상기 반도체 채널(370)의 컨덕턴스(conductance)가 조절될 수 있다.
일 실시예로, 상기 반도체 채널(370)이 n형 반도체 물질로 형성된 경우, 상기 제어 단자들(341, 342, 343, 344)에 음의 제어 전압들이 각각 인가되어 상기 플로팅 게이트(320)에 전자가 축적되면, 상기 플로팅 게이트(320)에서 음의 전계가 발생되어 상기 반도체 채널(370)의 에너지 밴드를 끌어올려 상기 반도체 채널(370)의 컨덕턴스가 낮아지고, 그 결과 상기 반도체 채널(370)을 흐르는 전류의 양을 감소시킬 수 있다. 이 경우, 상기 플로팅 게이트(320)에 축적되는 전자의 양이 많을수록, 상기 반도체 채널(370)의 컨덕턴스가 감소된다.
한편, 상기 반도체 채널(370)이 n형 반도체 물질로 형성된 경우, 상기 제어 단자들(341, 342, 343, 344)에 양의 제어 전압들이 각각 인가되어 상기 플로팅 게이트(320)에 정공이 축적되면, 상기 플로팅 게이트(320)에서 양의 전계가 발생되어 상기 반도체 채널(370)의 에너지 밴드를 낮춰 상기 반도체 채널(370)의 컨덕턴스가 높아지고, 그 결과 상기 반도체 채널(370)을 흐르는 전류의 양을 증가시킬 수 있다. 이 경우, 상기 플로팅 게이트(320)에 축적되는 정공의 양이 많을수록, 상기 반도체 채널(370)의 컨덕턴스가 증가된다.
상기 제3 실시예의 플로팅게이트 멤리스터 소자에 따르면, 상기 제1 전극의 제어 단자들에 각각 인가되는 -V1’*?*’‘2’의 제어 전압들을 이용하여 상기 플로팅 게이트에 충전되는 전하량을 복수의 상태로 조절할 수 있고, 그 결과, 상기 반도체 채널의 컨덕턴스 또는 상기 반도체 채널을 흐르는 전류의 양을 복수의 상태로 조절할 수 있다. 상기 제3 실시예의 플로팅게이트 멤리스터 소자는 상기 반도체 채널의 컨덕턴스 또는 상기 반도체 채널을 흐르는 전류의 양의 상태를 이용하여 데이터를 저장할 수 있고, 그 결과, 저장할 수 있는 데이터의 양이 현저하게 증가될 수 있다.
도 4a 및 도 4b는 본 발명의 제4 실시예에 따른 플로팅게이트 멤리스터 소자를 설명하기 위한 단면도 및 평면도이다.
도 4a 및 도 2b를 참조하면, 본 발명의 제4 실시예에 따른 플로팅게이트 멤리스터 소자(400)는 기판(410), 플로팅 게이트(420), 절연막(430), 제1 전극(440), 제2 전극(450) 및 반도체 채널(470)을 포함한다.
상기 제4 실시예에 따른 플로팅게이트 멤리스터 소자(400)는 그라운드 전압이 인가되는 제2 전극(450)이 상기 기판(410)과 상기 플로팅 게이트(420) 사이에 배치되고, 상기 절연막(430)이 상기 플로팅 게이트(420)와 상기 반도체 채널(470) 사이에 배치되어 이들을 절연시킬 뿐만 아니라 상기 플로팅 게이트(420)와 상기 제2 전극(450) 사이에도 배치되어 이들을 절연시키는 것을 제외한 나머지 구성은 도 3a 및 도 3b를 참조하여 설명한 제3 실시예에 따른 플로팅게이트 멤리스터 소자(300)와 실질적으로 동일하므로, 이하에서는 중복된 상세한 설명은 생략하고 제3 실시예에 따른 플로팅게이트 멤리스터 소자(300)와의 차이점을 중심으로 설명한다.
상기 제2 전극(450)은 상기 제1 전극(440)의 제어 단자들(441, 442, 443, 444)과 중첩하도록 상기 기판(410)과 상기 플로팅 게이트(420) 사이에 배치될 수 있다. 예를 들면, 상기 제2 전극(450)은 상기 제어 단자들(441, 442, 443, 444)의 배열 방향을 따라 길게 연장된 사각형 형상의 단일체 구조를 가질 수 있다.
상기 제4 실시예에 따른 플로팅게이트 멤리스터 소자(400)에서는, 제3 실시예에 따른 플로팅게이트 멤리스터 소자(300)와 달리, 그라운드 전압이 인가되는 상기 제2 전극(450)이 상기 절연막(430)을 사이에 두고 상기 제어 단자들(441, 442, 443, 444) 하부에 배치되므로, 상기 제2 전극(450)과 상기 제어 단자들(441, 442, 443, 444) 사이의 이격 간격을 줄일 수 있고, 그 결과 상기 제어 단자들(441, 442, 443, 444)에 더 낮은 제어 전압을 인가하더라도 상기 제어 단자들(441, 442, 443, 444)과 상기 플로팅 게이트(420) 사이의 전하의 터널링을 가능하게 하는 강한 전계를 형성할 수 있다.
상기 제2 전극(450)과 상기 플로팅 게이트(420) 사이의 전하의 터널링이 억제되도록, 상기 절연막(430)의 경우, 상기 제어 단자들(441, 442, 443, 444)과 상기 플로팅 게이트(420) 사이에 위치하는 제1 부분의 두께가 상기 제2 전극(450)과 상기 플로팅 게이트(420) 사이에 위치하는 제2 부분의 두께보다 작을 수 있다.
한편, 상기 반도체 채널(470)은 상기 절연막(430)의 측면을 따라 연장되어 상기 제2 전극(450)과 접촉할 수 있다.
상기 제4 실시예에 따른 플로팅게이트 멤리스터 소자(400)의 작동 원리는 상기 제3 실시예에 따른 플로팅게이트 멤리스터 소자(300)와 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략한다.
상기 제4 실시예의 플로팅게이트 멤리스터 소자에 따르면, 상기 제1 전극의 제어 단자들에 각각 인가되는 -V1’*?*’‘2’의 제어 전압들을 이용하여 상기 플로팅 게이트에 충전되는 전하량을 복수의 상태로 조절할 수 있고, 그 결과, 상기 반도체 채널의 컨덕턴스 또는 상기 반도체 채널을 흐르는 전류의 양을 복수의 상태로 조절할 수 있다. 상기 제3 실시예의 플로팅게이트 멤리스터 소자는 상기 반도체 채널의 컨덕턴스 또는 상기 반도체 채널을 흐르는 전류의 양의 상태를 이용하여 데이터를 저장할 수 있고, 그 결과, 저장할 수 있는 데이터의 양이 현저하게 증가될 수 있다.
<뉴런 소자>
도 5는 바이오 뉴런의 모식도(A) 및 이전 뉴런의 스파이크 전위(spike potential)에 따른 현재 뉴런의 막전위 변화를 그래프(B)이고, 도 6은 본 발명의 일 실시예에 따른 뉴런 소자를 설명하기 위한 도면이다.
먼저, 도 5를 참조하면, 뉴런은 자극에 대한 정보처리를 수행하는 신경 세포로서, 가지 돌기 및 핵을 포함한 신경 세포체, 축삭 돌기 및 축삭 말단으로 이루어져 있다.
신경 세포체는 나뭇가지 모양의 가지 돌기를 통해 현재 뉴런의 앞 단에 연결되어 있는 여러 이전-뉴런들에서 보내는 전기화학 신호를 받아들여 신호처리를 수행한 후 축삭 돌기, 축삭 말단을 통해 다음-뉴런에 정보를 전달한다.
뉴런의 내부와 외부에는 Na+, K+, Cl- 등의 다양한 이온들이 존재하며, 이온들의 이동에 의해 세포 안팎에 전위차, 즉 막전위(membrane potential)가 발생된다. 막전위는 평상시에 약 -70 mV의 휴지상태(resting)를 유지하고, 이전-뉴런에서 전기적인 신호인 스파이크 전위가 전달된 경우, 뉴런 간 연결기관인 시냅스의 특성에 따라 흥분성 연접후 전위(excitatory postsynaptic potential, EPSP) 또는 억제성 연접후 전위(inhibitory postsynaptic potential, IPSP)가 생성되어 막전위가 상승 또는 감소한다.
이때, 막전위가 약 -50mV 내지 -55mV의 문턱전압보다 낮으면 전하들이 서서히 뉴런을 빠져나가며 휴지상태로 돌아간다. 이러한 특성을 ‘뉴런의 leaky potential 특성’이라 한다. 반면, 여러 개의 흥분성 연접후 전위(EPSP)가 짧은 시간 간격으로 연달아 전달되면 연접후 전위들의 합만큼 막전위가 변화한다. 이러한 특성을 ‘뉴런의 integrate 특성’이라 한다. 한편, 막전위가 문턱전압보다 높아지면, 뉴런 세포막에 존재하는 나트륨 이온 채널(Na+ channel)이 열려서 외부의 나트륨 이온들(Na+)이 뉴런 내부로 유입된다. 유입된 나트륨 이온들에 의해 뉴런은 활동 전위인 약 +30mV의 스파이크 전위를 발생시켜 다음-뉴런으로 전기적 신호를 전달한다. 이러한 특성을 ‘뉴런의 fire 특성’이라 한다. 그 후 뉴런은 칼륨 이온 채널(K+ channel)을 통해 칼륨 이온들(K+)을 세포 밖으로 배출하여 원상태인 휴지상태로 돌아간다. 이러한 뉴런의 동작을 ‘integrate and fire’라 하고, 인간의 뇌 프로세싱의 기본 원리가 된다.
이하 설명될 본 발명의 실시예에 따른 뉴런 소자(1000)는 본 발명의 제1 및 제2 실시예에 따른 플로팅게이트 멤리스터 소자(100, 200)를 이용하여 상기와 같은 뉴런의 동작을 구현할 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 뉴런 소자(1000)는 플로팅게이트 멤리스터 소자(1100) 및 리셋 전압 생성기(1200)를 포함한다.
상기 플로팅게이트 멤리스터 소자(1100)는 기판(1110), 플로팅 게이트(1120), 절연막(1130), 제1 전극(1140), 제2 전극(1150), 제3 전극(1160) 및 리셋 전극(1180)을 포함할 수 있다.
상기 기판(1110), 상기 플로팅 게이트(1120), 상기 절연막(1130), 상기 제1 전극(1140), 상기 제2 전극(1150) 및 상기 제3 전극(1160)은 도 1a 및 도 1b를 참조하여 설명한 제1 실시예에 따른 플로팅게이트 멤리스터 소자(100)의 기판(110), 플로팅 게이트(120), 절연막(130), 제1 전극(140), 제2 전극(150) 및 제3 전극(160)과 각각 실질적으로 동일하므로 이들에 대한 중복된 상세한 설명은 생략한다.
상기 리셋 전극(1180)은 상기 제1 전극(1140) 및 상기 제2 전극(1150)과 이격되고, 평면 상에서 상기 플로팅 게이트(1120)와 중첩하도록 상기 절연막(1130) 상에 배치될 수 있다. 상기 리셋 전압 생성기(1200)에 의해 생성된 리셋 전압(Vreset)이 상기 리셋 전극(1180)에 인가된 경우, 상기 리셋 전극(1180)과 상기 플로팅 게이트(1120) 사이의 전하의 터널링에 의해 상기 플로팅 게이트(1120)에 축적된 전하가 방전될 수 있다.
상기 리셋 전압 생성기(1200)는 상기 플로팅게이트 멤리스터 소자(1100)의 제3 전극(1160)에 전기적으로 연결된 입력단자 및 상기 리셋 전극(1180)에 전기적으로 연결된 출력단자를 포함할 수 있고, 상기 제3 전극(1160)으로부터 인가되는 상기 플로팅 게이트(1120)의 전압을 제1 임계 전압(Vth1)과 비교하여 상기 플로팅 게이트(1120)의 전압이 상기 제1 임계 전압(Vth1)보다 큰 경우에 상기 리셋 전압(Vreset)을 생성하여 이를 상기 리셋 전극(1180)에 인가할 수 있다. 일 실시예에 있어서, 상기 리셋 전압 생성기(1200)는 도 6에 도시된 바와 같이 구성된 비교기(comparator)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
한편, 상기 리셋 전압 생성기(1200)에 의해 생성된 상기 리셋 전압은 상기 리셋 전극(1180)에 인가될 뿐만 아니라 다른 뉴런 소자에 직접 또는 간접적으로 인가될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 뉴런 소자를 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 뉴런 소자(2000)는 플로팅게이트 멤리스터 소자(2100) 및 리셋 전압 생성기(2200)를 포함한다.
상기 플로팅게이트 멤리스터 소자(2100)는 기판(2110), 플로팅 게이트(2120), 절연막(2130), 제1 전극(2140), 제2 전극(2150), 제3 전극(2160) 및 리셋 전극(2180)을 포함할 수 있다.
상기 기판(2110), 상기 플로팅 게이트(2120), 상기 절연막(2130), 상기 제1 전극(2140), 상기 제2 전극(2150) 및 상기 제3 전극(2160)은 도 2a 및 도 2b를 참조하여 설명한 제2 실시예에 따른 플로팅게이트 멤리스터 소자(200)의 기판(210), 플로팅 게이트(220), 절연막(230), 제1 전극(240), 제2 전극(250) 및 제3 전극(260)과 각각 실질적으로 동일하므로 이들에 대한 중복된 상세한 설명은 생략한다.
상기 리셋 전극(2180)은 상기 제1 전극(2140)과 이격되고, 평면 상에서 상기 플로팅 게이트(2120)와 중첩하도록 상기 절연막(2130) 상에 배치될 수 있다. 상기 리셋 전압 생성기(2200)에 의해 생성된 리셋 전압(Vreset)이 상기 리셋 전극(2180)에 인가된 경우, 상기 리셋 전극(2180)과 상기 플로팅 게이트(2120) 사이의 전하의 터널링에 의해 상기 플로팅 게이트(2120)에 축적된 전하가 방전될 수 있다.
한편, 상기 리셋 전압 생성기(2200)는 도 6을 참조하여 설명한 뉴런 소자(1000)의 리셋 전압 생성기(1200)와 실질적으로 동일하므로 이들에 대한 중복된 상세한 설명은 생략한다.
본 발명의 뉴런 소자에 따르면, 플로팅게이트 멤리스터 소자의 제1 전극의 제어 단자들에 인가되는 제어 전압들에 의해 상기 플로팅 게이트의 전위가 순차적으로 상승하여 리셋 전압 생성기의 제1 임계전압보다 높아지는 경우, 스파이크 전위 생성기에 의해 스파이크 전위가 생성되어 출력되고 상기 리셋 전압 생성기에 의해 생성된 리셋 전압에 의해 상기 플로팅 게이트에 축적된 전하가 방전될 수 있다. 따라서, 본 발명의 뉴런 소자는 도 5를 참조하여 설명한 뉴런 동작을 구현할 수 있다.
도 8은 실시예 3의 구조를 갖는 플로팅 게이트 멤리스터 소자의 4개의 제어 단자들에 +6V의 제어 전압들을 1초 간격으로 순차적으로 인가한 경우에 측정된 플로팅 게이트의 전위 및 반도체 채널의 전류를 나타낸다.
도 8을 참조하면, 4개의 제어 단자들에 +6V의 제어 전압들(V1, V2, V3, V4)을 1초 간격으로 순차적으로 인가된 경우, 플로팅 게이트의 전위 및 반도체 채널의 전류 역시 단계적으로 상승함을 확인할 수 있다.
도 9는 실시예 3의 구조를 갖는 플로팅 게이트 멤리스터 소자의 제어단자들 중 첫 번째 제언 단자에 음의 제어 전압(-V12)을 인가한 경우 및 양의 제어 전압(+V12)을 인가한 경우의 제어단자들 사이에 위치하는 반도체 채널 영역을 컨덕턴스(G)를 측정한 결과를 나타낸다.
도 9를 참조하면, 제어 전압에 따라 반도체 채널의 컨덕턴스가 변화할 뿐만 아니라 제어단자들 중 첫 번째 제언 단자에 제어 전압이 인가된 경우라도 반도체 채널의 모든 영역에서의 컨덕턴스가 동시에 변화함을 확인할 수 있다.
도 10a는 테스트를 위해 제작된 소자의 구성을 나타내는 도면이고, 도 10b 및 도 10c는 도 10a에 도시된 소자의 제어단자들에 3.5V의 제어전압을 순차적으로 인가된 경우에 측정된 플로팅 게이트 전위의 변화를 나타내는 그래프이다.
도 10a, 도 10b 및 도 10c를 참조하면, 제어단자들에 입력되는 제어전압들에 의해 플로팅 게이트가 충전되며 플로팅게이트의 전압(VFG)이 점진적으로 증가하였고, 플로팅 게이트의 전압이 비교기의 임계전압보다 커지는 순간 비교기에 의해 생성되는 리셋 전압에 의해 플로팅게이트의 전압(VFG)이 초기 상태로 급격히 감소되는 것으로 나타났다.
한편, 제어단자들에 흥분성 연접후 전위에 대응되는 양의 제어 전압이 인가된 경우에는 플로팅 게이트의 전압이 상승하나 억제성 연접후 전위에 대응되는 음의 제어 전압이 인가된 경우에는 플로팅 게이트의 전압이 감소하는 것으로 나타났다.
도 11a 및 도 11b는 절연막의 두께가 각각 7nm 및 4nm인 도 10a에 도시된 구조의 뉴런 소자들에 대해 입력전위(Vin)를 인가시 플로팅 게이트 전위(VFG)의 변화를 나타내는 그래프들이고, 도 11c는 절연막의 두께에 따른 플로팅 게이트의 보유 시간(retention time) 변화를 측정한 그래프이다.
먼저 도 11a를 참조하면, 절연막의 두께가 7nm인 뉴런 소자의 경우, 플로팅 게이트에 충전된 전하들이 시간이 지나도 그대로 갇혀있음을 확인할 수 있다. 그 결과, 복수의 입력 전위들이 시간차를 두고 인가된 경우, 입력 전위들에 따라 플로팅 게이트 전위(VFG)가 계단식으로 증가함을 확인할 수 있다.
이어서, 도 11b를 참조하면, 절연막의 두께가 4nm인 뉴런 소자의 경우, 플로팅 게이트에 충전된 전하들이 시간이 지남에 따라 플로팅 게이트로부터 누설됨을 확인할 수 있다. 그 결과, 입력 전위들이 플로팅 게이트에서의 전하 누설 시간보다 긴 시간 간격으로 인가된 경우 플로팅 게이트 전위(VFG)는 입력 전위들이 인가된 순간 상승하였다가 초기 전위로 다시 감소하는 과정을 반복함을 확인할 수 있다.
이어서, 도 11c를 참조하면, 절연막의 두께가 증가함에 따라 보유 시간이 급격히 증가함을 확인할 수 있다. 이로부터 뉴런의 ‘’동작을 구현하기 위해서는, 상기 절연막의 두께는 3 내지 6 nm로 설정되는 것이 바람직하다.
도 12a 내지 도 12c는 절연막의 두께가 4nm인 도 10a에 도시된 구조의 뉴런 소자에 대해 측정된 입력 전위에 대한 플로팅 게이트 전위의 변화를 측정한 그래프들이다.
도 12a 내지 도 12c를 참조하면, 인가된 입력 전위의 개수가 증가함에 따라 뉴런 전위가 높아지는 것을 확인할 수 있다(뉴런의 integrate 특성). 그러나 도 12b에 도시된 바와 같이 입력전위 합이 임계전압(Vth)보다 낮은 경우에는 출력전압(Vout)의 변화가 없고, 플로팅게이트의 전하 누설로 플로팅 게이트 전위가 점진적으로 초기전압으로 돌아감을 확인할 수 있다(뉴런의 leaky 특성). 한편, 도 12c에 도시된 바와 같이, 입력전위 합이 임계전압(Vth)보다 높은 경우, 스파이크(spike) 출력전위를 발생함을 확인할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400, 1100: 멤리스터 소자
110, 210, 310, 410, 1110: 기판
120, 220, 320, 420, 1120: 플로팅 게이트
130, 230, 330, 430, 1130: 절연막
140, 240, 340, 440, 1140: 제1 전극
150, 250, 350, 450, 1150: 제2 전극
160, 260, 1160: 제3 전극
370, 470: 반도체 채널
1000, 2000: 뉴런 소자
1180, 2180: 리셋 전극
1200, 2200: 리셋 전압 생성기

Claims (15)

  1. 기판;
    상기 기판 상에 배치된 플로팅 게이트;
    상기 플로팅 게이트를 피복하는 절연막;
    상기 절연막 상에 서로 이격되게 배치되고, 평면 상에서 상기 플로팅 게이트와 중첩하는 복수의 제어 단자들을 구비하는 제1 전극;
    상기 제1 전극과 이격되게 배치되고, 그라운드 전압이 인가되는 제2 전극; 및
    상기 기판 상에 배치되고, 상기 플로팅 게이트와 전기적으로 연결된 제3 전극을 포함하는, 플로팅게이트 멤리스터 소자.
  2. 제1항에 있어서,
    상기 제어 단자들 중 하나인 제1 제어 단자에 제어 전압이 인가된 경우, 상기 제1 제어 단자와 상기 플로팅 게이트 사이의 전하의 터널링이 발생하는 것을 특징으로 하는, 플로팅게이트 멤리스터 소자.
  3. 제2항에 있어서,
    상기 제어 단자들에는 일정한 시간 간격으로 그라운드 전압, 상기 그라운드 전압보다 큰 제1 제어 전압 및 상기 그라운드 전압보다 작은 제2 제어 전압으로 이루어진 그룹에서 선택된 하나의 제어 전압이 안가되는 것을 특징으로 하는, 플로팅게이트 멤리스터 소자.
  4. 제3항에 있어서,
    상기 제어 단자들에 인가되는 제어 전압들에 의해 상기 플로팅 게이트의 전위가 조절되는 것을 특징으로 하는, 플로팅게이트 멤리스터 소자.
  5. 제1항에 있어서,
    상기 제2 전극은 상기 절연막 상에 배치된 것을 특징으로 하는, 플로팅게이트 멤리스터 소자.
  6. 제1항에 있어서,
    상기 제2 전극은 상기 제어 단자들 모두와 중첩하도록 상기 기판과 상기 플로팅 게이트 사이에 배치된 것을 특징으로 하는, 플로팅게이트 멤리스터 소자.
  7. 제6항에 있어서,
    상기 절연막은 상기 제어단자들과 상기 플로팅 게이트 사이에 배치된 제1 부분 및 상기 제2 전극과 상기 플로팅 게이트 사이에 배치된 제2 부분을 포함하고,
    상기 플로팅 게이트와 상기 제2 전극 사이의 전하의 터널링을 억제하기 위해, 상기 제2 부분의 두께는 상기 제1 부분의 두께보다 큰 것을 특징으로 하는, 플로팅게이트 멤리스터 소자.
  8. 기판;
    상기 기판 상에 배치된 플로팅 게이트;
    상기 플로팅 게이트를 피복하는 절연막;
    상기 절연막 상부에 배치되고, 평면 상에서 상기 플로팅 게이트와 중첩하는 반도체 채널;
    상기 반도체 채널 상에 서로 이격되게 배치되고, 평면 상에서 상기 플로팅 게이트와 중첩하는 복수의 제어 단자들을 구비하는 제1 전극;
    상기 제1 전극과 이격되게 배치되고, 그라운드 전압이 인가되는 제2 전극;을 포함하는, 플로팅게이트 멤리스터 소자.
  9. 제8항에 있어서,
    상기 제2 전극은 상기 반도체 채널 상에 배치된 것을 특징으로 하는, 플로팅게이트 멤리스터 소자.
  10. 제8항에 있어서,
    상기 제2 전극은 상기 제어 단자들 모두와 중첩하도록 상기 기판과 상기 플로팅 게이트 사이에 배치된 것을 특징으로 하는, 플로팅게이트 멤리스터 소자.
  11. 제8항에 있어서,
    상기 제어 단자들에는 일정한 시간 간격으로 그라운드 전압, 상기 그라운드 전압보다 큰 제1 제어 전압 및 상기 그라운드 전압보다 작은 제2 제어 전압으로 이루어진 그룹에서 선택된 하나의 제어 전압이 안가되고,
    상기 제어 단자들 중 상기 제어 전압이 인가된 제1 제어 단자와 상기 플로팅 게이트 사이에 전하의 터널링이 발생하고,
    상기 제어 단자들에 인가되는 제어 전압들에 의해 상기 반도체 채널을 흐르는 전류 또는 상기 반도체 채널의 컨덕턴스가 조절되는 것을 특징으로 하는, 플로팅게이트 멤리스터 소자.
  12. 기판 상에 배치된 플로팅 게이트; 상기 플로팅 게이트를 피복하는 절연막; 상기 절연막 상에 서로 이격되게 배치되고, 평면 상에서 상기 플로팅 게이트와 중첩하는 복수의 제어 단자들을 구비하는 제1 전극; 상기 제1 전극과 이격되게 배치되고, 그라운드 전압이 인가되는 제2 전극; 상기 제1 전극 및 상기 제2 전극과 이격되고, 평면 상에서 상기 플로팅 게이트와 중첩하도록 상기 절연막 상에 배치된 리셋 전극; 및 상기 기판 상에 배치되고, 상기 플로팅 게이트와 전기적으로 연결된 제3 전극을 구비하는 플로팅게이트 멤리스터 소자; 및
    상기 제3 전극에 전기적으로 연결된 입력단자 및 상기 리셋 전극에 전기적으로 연결된 출력단자를 포함하고, 상기 플로팅 게이트의 전압이 제1 임계 전압보다 큰 경우에 리셋 전압을 생성하여 상기 리셋 전극에 인가하는 리셋 전압 생성기를 포함하는, 뉴런 소자.
  13. 제12항에 있어서,
    상기 리셋 전압이 상기 리셋 전극에 인가된 경우, 상기 리셋 전극과 상기 플로팅 게이트 사이의 전하의 터널링에 의해 상기 플로팅 게이트에 충전된 전하가 초기 상태로 방전되는 것을 특징으로 하는, 뉴런 소자.
  14. 제12항에 있어서,
    상기 제2 전극은 상기 절연막 상에 배치된 것을 특징으로 하는, 뉴런 소자.
  15. 제12항에 있어서,
    상기 제2 전극은 상기 제어 단자들 모두와 중첩하도록 상기 기판과 상기 플로팅 게이트 사이에 배치된 것을 특징으로 하는, 뉴런 소자.
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