KR101917540B1 - 수직형 터널링 랜덤 액세스 메모리 - Google Patents

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floating gate
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유우종
쿠옥 안 브
원의연
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Abstract

본 발명에 따른 수직형 터널링 랜덤 액세스 메모리는, 베이스 기재 상에 배치된 제1 전극; 제1 전극의 상부에서 제1 전극과 마주하도록 배치된 제2 전극; 제1 전극과 제2 전극 사이에 배치되고, 전하를 충전하거나 방전할 수 있는 플로팅 게이트; 제1 전극과 플로팅 게이트 사이에 배치된 터널링 절연층; 플로팅 게이트와 제2 전극 사이에 배치된 배리어 절연층; 및 터널링 절연층과 배리어 절연층을 관통하여 제1 전극을 부분적으로 노출시키는 콘택홀을 통해서 일단부는 제1 전극과 접촉하고 일단부의 타단부는 제2 전극과 접촉하도록 제2 전극에서부터 콘택홀의 측벽면의 일부를 따라 제1 전극까지 연장된 반도체 패턴을 포함한다.

Description

수직형 터널링 랜덤 액세스 메모리{VERTICAL TUNNELING RANDOM ACCESS MEMORY}
본 발명은 수직형 터널링 랜덤 액세스 메모리에 관한 것으로, 보다 구체적으로는 동작의 신뢰성을 확보하면서도 높은 집적도를 구현할 수 있는 수직형 터널링 랜덤 액세스 메모리에 관한 것이다.
비휘발성 메모리의 일종인 플래시 메모리는 전원 공급이 끊어져도 정보를 저장할 수 있어 다양하게 사용되고 있다. 플래시 메모리는 산화물로 이루어진 게이트 절연체와 게이트 전극을 포함하는 구조로, 전력 소비가 높고 수직한 방향으로 집적화하는데 어려움이 있다는 단점이 있고, 특히, 유연성 및 신축성이 낮아 웨어러블(wearable) 장치에 적용하는데 한계가 있다. 또한, 최근에 뉴로모픽(neuromorphic) 연구와 관련하여 개발된 시냅스 메모리의 경우에는 2개의 전극으로 동작해야하는 구조적인 제약이 있다.
상기와 같은 문제를 해결하기 위해서, 저항이 변화하는 물질을 이용한 저항 메모리(Resistive memory, RRAM), 물질의 상변화를 이용한 상변환 메모리(Phase change memory, PRAM) 등에 기반한 2개의 전극으로 구성된 메모리들이 소개되고 있다. 하지만, 이러한 저항 메모리나 상변환 메모리는 반도체 소자 자체의 소자 간 특성 차이가 매우가 크고, 전기적 특성 변화가 심하여 동작에 있어 신뢰성이 낮고, 누설 전류(off-current)가 매우 높아 오프 상태(off-state)에서 전력 손실이 크다는 문제점이 있다. 이를 해결하기 위한 한국공개특허 제10-2017-0096508호(2017.08.24. 공개)는 2개의 전극으로 동작하는 플로팅 게이트 메모리인, 수평형의 터널링 랜덤 액세스 메모리(TRAM)를 개시하고 있다. TRAM의 경우, 종래의 3단자 플로팅 게이트와 같이 매우 안정적으로 동작하여 신뢰성이 높은 장점이 있지만, 플로팅 게이트에 전하를 가두거나 제거하기 위해서는 소스와 드레인이 10 ㎛ 정도로 이격되어 있는 구조에서 매우 높은 구동 전압을 인가해야 하는 제약이 있다. 또한, 수평형 구조에서는 소자 간의 교차 영역이 없으므로 높은 집적도를 구현할 수 없다.
본 발명의 일 목적은 동작의 신뢰성을 확보하면서도 높은 집적도를 구현할 수 있는 수직형 터널링 랜덤 액세스 메모리를 제공하는 것이다.
본 발명의 일 목적을 위한 수직형 터널링 랜덤 액세스 메모리는 베이스 기재 상에 배치된 제1 전극; 상기 제1 전극의 상부에서 상기 제1 전극과 마주하도록 배치된 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 배치되고, 전하를 충전하거나 방전할 수 있는 플로팅 게이트; 상기 제1 전극과 상기 플로팅 게이트 사이에 배치된 터널링 절연층; 상기 플로팅 게이트와 상기 제2 전극 사이에 배치된 배리어 절연층; 및 상기 터널링 절연층과 배리어 절연층을 관통하여 상기 제1 전극을 부분적으로 노출시키는 콘택홀을 통해서 일단부는 상기 제1 전극과 접촉하고 상기 일단부의 타단부는 상기 제2 전극과 접촉하도록 상기 제2 전극에서부터 상기 콘택홀의 측벽면의 일부를 따라 상기 제1 전극까지 연장된 반도체 패턴을 포함한다.
일 실시예에서, 상기 배리어 절연층은 상기 제1 전극에 인가된 전압에 의해 생성된 전자가 상기 터널링 절연층을 통해 플로팅 게이트로 터널링한 후 축적될 수 있도록 상기 터널링 절연층보다 두껍게 형성될 수 있다.
일 실시예에서, 상기 플로팅 게이트를 중심으로 상부 및 하부에 각각 배치된 제2 전극과 제1 전극 사이의 거리는 20 nm 이하일 수 있다.
일 실시예에서, 상기 수직형 터널링 랜덤 액세스 메모리는 쓰기 모드에서, 상기 제1 전극에 음의 전압이 인가되고 상기 제2 전극에 양의 전압이 인가되어 전자가 축적된 플로팅 게이트에 의해 상기 반도체 패턴은 음의 전계 효과에 의해 높은 저항을 갖고, 읽기 모드에서 오프 상태가 될 수 있다. 이때, 소거 모드에서, 상기 제1 전극에 양의 전압이 인가되고 상기 제2 전극에 음의 전압이 인가되어 정공이 축적된 플로팅 게이트에 의해 상기 반도체 패턴은 양의 전계 효과에 의해 낮은 저항을 갖고, 읽기 모드에서 온 상태가 될 수 있다.
일 실시예에서, 상기 베이스 기재의 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 다수개가 일렬로 배열된 워드 라인들과, 상기 워드 라인들과 교차하도록 상기 제2 방향으로 연장되고 상기 제1 방향으로 다수개가 일렬로 배열된 비트 라인들을 포함하되, 상기 워드 라인들과 상기 비트 전극 라인들의 교차 영역들 각각에 제1 전극, 제2 전극 및 플로팅 게이트가 배치되고 제1 전극과 제2 전극이 반도체 패턴에 의해 연결되고, 제1 전극이 워드 라인과 연결되어 드레인 전극이 되며 제2 전극이 비트 라인과 연결되어 소스 전극이 될 수 있다.
일 실시예에서, 상기 반도체 패턴은 이황화 몰리브덴(MoS2), 텅스텐 디셀레나이드(WSe2), 이황화 텅스텐(WS2), 이셀렌화 몰리브덴(MoSe2), 실리콘(Si), 게르마늄(Ge), 산화 아연(ZnO), 인듐-갈륨-아연 산화물(IGZO), 반도체성 탄소나노튜브(semiconducting CNT) 및 블랙 포스포러스(Black phosphorous, BP) 중 선택된 어느 하나로 형성될 수 있다.
일 실시예에서, 상기 터널링 절연층은 육방정계 질화붕소(h-BN), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 및 질화규소(Silicon nitride) 중 선택된 어느 하나로 형성될 수 있다.
일 실시예에서, 상기 플로팅 게이트는 그래핀으로 형성될 수 있다.
본 발명의 일 목적을 위한 수직형 터널링 랜덤 액세스 메모리는 베이스 기재의 제1 방향으로 연장되고 상하 방향으로 서로 마주하는 수평 전극 라인들 사이에 상기 제1 방향과 교차하는 제2 방향으로 연장된 수직 전극 라인이 개재되어 수평 전극 라인들과 수직 전극 라인들이 상하 방향으로 교호적으로 순차 적층되고, 상하 방향으로 마주하는 1개의 수평 전극 라인과 1개의 수직 전극 라인이 교차하는 교차 영역에 반도체 소자가 구비되며, 상기 반도체 소자는 상하 방향으로 마주하는 1개의 수평 전극 라인과 1개의 수직 전극 라인 중에서 상기 교차 영역에서 하부에 배치된 일 전극 라인과 연결된 제1 전극; 상하 방향으로 마주하는 1개의 수평 전극 라인과 1개의 수직 전극 라인 중에서 상기 교차 영역에서 상부에 배치된 다른 전극 라인과 연결되어 상기 제1 전극과 마주하는 제2 전극; 상기 제1 전극과 제2 전극 사이에 개재되고 전하를 충전하거나 방전할 수 있는 플로팅 게이트; 상기 제1 전극과 상기 플로팅 게이트 사이에 배치된 터널링 절연층; 상기 플로팅 게이트와 상기 제2 전극 사이에 배치된 배리어 절연층; 및 상기 터널링 절연층과 배리어 절연층을 관통하여 상기 제1 전극을 부분적으로 노출시키는 콘택홀을 통해서 일단부는 상기 제1 전극과 접촉하고 상기 일단부의 타단부는 상기 제2 전극과 접촉하도록 상기 제2 전극에서부터 상기 콘택홀의 측벽면의 일부를 따라 상기 제1 전극까지 연장된 반도체 패턴을 포함한다.
일 실시예에서, 상하 방향으로 2개의 서로 마주하는 수평 전극 라인들과 이들 사이에 개재된 1개의 수직 전극 라인에 의해서, 1개의 수직 전극 라인을 공유하여 2개의 반도체 소자가 구비될 수 있다.
일 실시예에서, 수평 방향에서 수평 전극 라인들은 상기 제2 방향으로 일렬로 배열되고 수직 전극 라인들은 상기 제1 방향으로 일렬로 배열되어 반도체 소자들이 3차원 배열될 수 있다.
본 발명의 수직형 터널링 랜덤 액세스 메모리에 따르면, 상하방향으로 간격이 20 nm 이하인 수직형 TRAM을 구현함으로써, 종래의 드레인-소스의 간격이 수평방향으로 10 ㎛인 수평형 TRAM에 비해서 구동전압을 획기적으로 감소시킬 수 있다. 또한. 본 발명에 따른 수직형 TRAM의 경우에는 기본적으로 수직형이기 때문에 반도체 소자 간의 교차 구조 어레이(cross point array) 형태로 제작 가능하여 집적도를 향상시킬 수 있을 뿐만 아니라, 2개의 전극이 수직 방향으로 서로 마주하는 수직형 반도체 소자가 2차원 배열된 어레이를 3차원적으로도 적층함으로써 집적도를 최대화할 수 있다.
도 1은 본 발명에 따른 2차원 배열의 수직형 터널링 랜덤 액세스 메모리(TRAM)의 일 구조를 설명하기 위한 평면도이다.
도 2는 도 1의 I-I'라인을 따라 절단한 단일 반도체 소자를 나타낸 단면도이다.
도 3은 도 1 및 도 2와 다른 구조의 수직형 TRAM을 설명하기 위한 도면이다.
도 4 및 도 5는 도 1 및 도 2에서 설명한 수직형 TRAM의 제조 방법을 설명하기 위한 도면들이다.
도 6 및 도 7은 본 발명에 따른 단일 반도체 소자의 동작을 설명하기 위한 도면들이다.
도 8은 도 1에서 설명한 2차원 배열의 수직형 TRAM의 쓰기 동작 과정을 설명하기 위한 도면이다.
도 9 및 도 10은 본 발명에 따른 3차원 배열의 수직형 TRAM의 또 다른 구조들을 설명하기 위한 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명에서의 상하 방향은 베이스 기재의 표면을 기준으로 표면과 교차하는 방향을 의미하며, 본 발명에서의 수평 방향은 도 1에서 제1 방향(D1) 및 제2 방향(D2)을 포함하면서 상기 상하 방향과 교차하는 방향을 의미하는 것으로 정의한다.
도 1은 본 발명에 따른 2차원 배열의 수직형 터널링 랜덤 액세스 메모리(TRAM)의 일 구조를 설명하기 위한 평면도이고, 도 2는 도 1의 I-I'라인을 따라 절단한 단일 반도체 소자를 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 수직형 TRAM은 베이스 기재(110) 상에 배치된 다수의 반도체 소자들을 포함하고, 반도체 소자들 각각은 워드 라인(word line, WL)과 연결된 제1 전극(120), 터널링 절연층(TIL), 플로팅 게이트(130), 배리어 절연층(BIL), 비트 라인(bit line, BL)과 연결된 제2 전극(140) 및 반도체 패턴(150)을 포함한다. 반도체 소자들은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 제2 방향(D2)으로 매트릭스 형태로 배열된다. 이때 제2 방향(D2)은 제1 방향(D1)과 수직한 방향일 수 있다.
베이스 기재(110)는 신축성을 가지는 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide, PI) 및/또는 폴리디메틸실록산(Polydimethylsiloxane, PDMS)으로 형성될 수 있다.
워드 라인(WL)이 제1 방향(D1)으로 연장되고, 다수개의 워드 라인(WL)이 제2 방향(D2)으로 서로 이격되어 배열되며, 비트 라인(BL)이 제2 방향(D2)으로 연장되고, 다수개의 비트 라인(BL)이 제1 방향(D1)으로 이격되어 일렬로 배열된다. 제1 방향(D1)으로 배열된 반도체 소자들 각각의 제1 전극(120)이 워드 라인(WL)에 의해서 서로 연결되고, 제2 방향(D2)으로 배열된 반도체 소자들 각각의 제2 전극(140)이 비트 라인(BL)에 의해서 서로 연결된다. 워드 라인(WL), 제1 전극(120), 비트 라인(BL) 및 제2 전극(140)은 도전성 금속층으로 형성되되, 예를 들어, 크롬과 금이 순차적으로 이중 금속층 구조일 수 있다.
워드 라인(WL)과 비트 라인(BL)의 교차점에서 반도체 소자의 제1 전극(120)과 제2 전극(140)이 배치되고, 제1 전극(120)과 제2 전극(140) 사이에 터널링 절연층(TIL), 플로팅 게이트(130) 및 배리어 절연층(BIL)이 순차적으로 적층된다. 제1 전극(120)의 일부를 노출시키는 콘택홀(CNT)이 상기 교차점과 인접하게 구비되고 반도체 패턴(150)은 배리어 절연층(BIL) 상에 배치되되, 일단부는 제2 전극(140)과 직접 접촉하고 타단부는 콘택홀(CNT)을 통해서 제1 전극(120)과 직접 접촉한다.
반도체 패턴(150)은 제1 전극(120)과 제2 전극(140) 사이에서 전하가 이동하는 통로를 제공한다. 예를 들어, 반도체 패턴(150)은 이황화 몰리브덴(MoS2), 텅스텐 디셀레나이드(WSe2), 이황화 텅스텐(WS2), 이셀렌화 몰리브덴(MoSe2), 실리콘(Si), 게르마늄(Ge), 산화 아연(ZnO), 인듐-갈륨-아연 산화물(IGZO), 반도체성 탄소나노튜브(semiconducting CNT) 및/또는 블랙 포스포러스(Black phosphorous, BP) 등으로 형성될 수 있다.
콘택홀(CNT)은 터널링 절연층(TIL) 및 배리어 절연층(BIL)을 관통하는 관통홀 구조를 갖고, 반도체 패턴(150)은 제2 전극(140)으로부터 배리어 절연층(BIL)의 상부 표면을 거쳐 콘택홀(CNT)의 측벽면의 적어도 일부를 커버하도록 연장되어 제1 전극(120)과 접촉하게 된다. 도 2의 단면 구조와 같은 반도체 패턴(150)의 연결을 갖는 반도체 소자에서는, 플로팅 게이트(130)의 전계가 반도체 패턴(150)의 수직 방향과 수평 방향으로 동시에 인가된다. 수직 방향으로 제1 전극(120)과 제2 전극(140)이 배치되어 있기 때문에 2개의 전극을 통해서 전자를 플로팅 게이트(130)에 주입 또는 제거할 수 있고 반도체 패턴(150)을 통하여 전류를 흘려주어 온/오프 상태를 읽을 수 있게 되며, 이러한 구조를 갖는 다수의 반도체 소자들이 연결되어 플래시 메모로서의 동작을 수행하게 된다.
터널링 절연층(TIL)은 전하가 터널링이 가능하도록 구성될 수 있고, 제1 전극(120) 및 제2 전극(140)에 인가된 전압에 의해 전하를 터널링 시키면서 절연성을 갖는 물질로 형성될 수 있다. 터널링 절연층(TIL)은 제1 전극(120)과 플로팅 게이트(130) 사이에 개재되며, 콘택홀(CNT)에 대응하는 부분에서는 제1 전극(120)을 노출시키도록 개구홀이 구비된다. 예를 들어, 터널링 절연층(TIL)은 육방정계 질화붕소(h-BN), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 및/또는 질화규소(Silicon nitride)로 형성될 수 있다.
플로팅 게이트(130)는 전도성을 가지며 전하가 전체 영역에 걸쳐 고루 분포될 수 있는 물질로 형성된다. 예를 들어, 플로팅 게이트(130)는 금속이나 그래핀(graphene)으로 형성될 수 있다. 플로팅 게이트(130)에 전하를 충전하고 방전하는 과정이 종래의 플로팅 게이트 메모리(FGM)에서는 게이트 전극에 인가되는 전압에 이루어졌으나, 본 발명의 TRAM에서의 플로팅 게이트(130)의 충전 및 방전은 제1 전극(120) 및 워드 라인(WL)에 인가되는 전압을 조절함으로써 수행된다.
배리어 절연층(BIL)은 플로팅 게이트(130)가 터널링 절연층(TIL) 상에 형성된 이후에, 플로팅 게이트(130) 및 터널링 절연층(TIL)을 덮도록 형성된다. 배리어 절연층(BIL)에서 콘택홀(CNT)에 대응하는 부분에서는 터널링 절연층(TIL)의 개구홀과 함께 제1 전극(120)을 노출시키도록 배리어 절연층(BIL)의 개구홀이 구비된다. 배리어 절연층(BIL)은 절연 물질로 형성되되, 전자나 정공을 축적할 수 있도록 장벽의 역할을 해야 하므로 터널링 절연층(TIL)보다 두꺼운 두께로 형성된다.
도 3은 도 1 및 도 2와 다른 구조의 수직형 TRAM을 설명하기 위한 도면으로, 도 3의 (a)는 도 1과 대응되는 평면도이고, (b)는 도 3의 (a)의 반도체 소자 1개의 구조를 나타낸 단면도이다.
도 3의 (a) 및 (b)에 도시된 수직형 TRAM의 반도체 소자의 구조는 제2 전극(120)과 콘택홀(CNT)이 단차 없이 제2 전극(120)의 식각면이 콘택홀(CNT)의 측벽면과 실질적으로 일치하도록 구비된 것을 제외하고는, 도 1 및 도 2에서 설명한 수직형 TRAM 구조와 실질적으로 동일하다. 따라서 중복되는 상세한 설명은 생략한다.
도 3의 (a) 및 (b)에 도시된 수직형 TRAM에서는, 반도체 패턴(150)의 수직 방향에만 플로팅 게이트(130)의 전계가 인가된다. 도 3의 (b)에서 보는 바와 같이, 제2 전극(120)과 콘택홀(CNT)이 단차 없이 구비되어 반도체 패턴(150)이 콘택홀(CNT)의 측벽면을 커버하도록 형성됨으로써, 반도체 소자의 집적도에 있어서는 도 1 및 도 2에서 설명한 반도체 소자에 비해서 상대적으로 우세할 수 있다.
이하에서는 도 4 및 도 5를 참조하여 도 1의 수직형 TRAM의 제조 방법을 설명하고, 도 6 내지 도 8을 참조하여 도 1의 수직형 TRAM의 동작에 대해서 설명하기로 한다. 다만, 도 3에서 설명한 수직형 TRAM 또한 도 4 내지 도 5의 제조 방법과 도 6 내지 도 8의 동작과 실질적으로 동일하므로 중복되는 상세한 설명을 생략한다.
도 4 및 도 5는 도 1 및 도 2에서 설명한 수직형 TRAM의 제조 방법을 설명하기 위한 도면들이다.
도 4 및 도 5 각각에서 각 단계의 상부 그림은 단면도이고, 하부 그림은 단면도이며, 도 4의 (S1) 내지 (S3)에 이어 도 5의 (S4) 내지 (S6)의 순서로 본 발명의 수직형 TRAM을 제조한다. 또한, 도 4 내지 도 5에서 도시된 구조의 각 구성 요소의 도면부호는 도 1 및 도 2를 참조한다.
구체적으로, 도 4의 (S1)를 도 1 및 도 2와 함께 참조하면, 먼저 베이스 기재(110) 상에 금속층(미도시)을 형성하고, 상기 금속층을 패터닝하여 워드 라인(WL)과 제1 전극(120)을 형성한다. 상기 금속층의 패터닝은 포토리소그래피 공정을 통해서 수행할 수 있다.
도 4의 (S2)를 참조하면, 워드 라인(WL)과 제1 전극(120)이 형성된 베이스 기재(110) 상에 터널링 절연층(TIL)을 형성한다. 터널링 절연층(TIL)은 원자층 증착(ALD) 공정을 이용하여 형성할 수 있다.
도 4의 (S3)을 참조하면, 터널링 절연층(TIL)이 형성된 베이스 기재(110) 상에 플로팅 게이트(130)를 형성한다. 플로팅 게이트(130)는 그래핀 패턴을 터널링 절연층(TIL)이 형성된 베이스 기재(110) 상으로 전사시켜 형성할 수 있다. 또는, 플레팅 게이트(130)는 그래핀층을 터널링 절연층(TIL) 상에 전사시킨 후, 전사된 상태에서 이를 패터닝하여 형성할 수 있다. 플로팅 게이트(130)는 비트 라인(BL)이 형성되어 워드 라인(WL)과 교차되는 지점에 선택적으로 형성한다.
도 5의 (S4)를 참조하면, 플로팅 게이트(130)가 형성된 베이스 기재(110) 상에 배리어 절연층(BIL)을 형성한다. 배리어 절연층(BIL)은 화학기상증착(CVD) 공정을 통해서 형성할 수 있고, 터널링 절연층(TIL)보다 두껍게 형성된다.
도 5의 (S5)를 참조하면, 배리어 절연층(BIL)을 형성한 후, 플로팅 게이트(130)가 형성된 영역과 인접하되 플로팅 게이트(130)가 형성되어 있지 않은 부분의 배리어 절연층(BIL)과 터널링 절연층(TIL)을 부분적으로 제거하여 그 하부의 제1 전극(120)을 노출시키는 콘택홀(CNT)을 형성한다.
도 5의 (S6)을 참조하면, 콘택홀(CNT)을 형성한 후, 비트 라인(BL) 및 제2 전극(140)을 형성한다. 비트 라인(BL) 및 제2 전극(140)은 금속층을 형성한 후, 이를 패터닝하여 형성할 수 있다.
도 5의 (S6)과 도 1 및 도 2를 참조하면, 비트 라인(BL) 및 제2 전극(140)을 형성한 후, 콘택홀(CNT)을 통해서 제1 전극(120)과 제2 전극(140)이 연결되도록 반도체 패턴(150)을 전사한다. 이에 따라, 도 1 및 도 2에서 설명한 것과 실질적으로 동일한 수직형 TRAM이 제조될 수 있다.
도 6 및 도 7은 본 발명에 따른 단일 반도체 소자의 동작을 설명하기 위한 도면들이다.
도 6은 도 1 및 도 2에서 설명한 반도체 소자의 쓰기, 읽기, 소거 및 읽기 과정을 설명하기 위한 도면이고, 도 7은 단일한 반도체 소자의 동작을 전압-전류 그래프로 나타낸 도면이다.
도 6을 도 2와 함께 참조하면, 먼저 [쓰기]의 경우, 드레인 전극인 제1 전극(120)에는 음의 전압을 인가하고, 소스 전극인 제2 전극(140)에는 양의 전압을 인가하는 경우 높은 전계의 영향을 받은 전자들이 터널링 절연층(TIL)을 통해서 플로팅 게이트(130)를 향해 터널링 하게 된다. 이때, 전자들은 배리어 절연층(BIL)에 의해 플로팅 게이트(130)에 갇히게 되며 순차적으로 축적된다. 그 결과, 반도체 패턴(150)은 플로팅 게이트(130)에 축전된 전자에 의해 음의 전계 효과를 받게 되어 높은 저항을 갖게 된다. 따라서, [읽기] 동작에서, 제2 전극(140)은 그라운드 되고, 제1 전극(120)에 읽기 전압(Read voltage)을 인가하면, 전류가 잘 흐르지 않게 되어, 오프 상태(Off state)인 '0'을 만들게 된다.
반대로, [소거]의 경우, 제1 전극(120)에 양의 전압을 인가하고, 제2 전극(140)에 음의 전압을 인가하는 경우 터널링 절연층(TIL)을 통해 플로팅 게이트(130)로 정공들이 축적이 된다. 반도체 패턴(150)은 플로팅 게이트(130)에 축적된 정공에 의해 양의 전계 효과를 받게 되어 낮은 저항을 갖게 된다. 이에 따라, [읽기] 동작에서, 제2 전극(140)은 그라운드 되고 제1 전극(120)에 읽기 전압이 인가되면 높은 전류가 반도체 패턴(150)을 통하여 잘 흐를 수 있게 되고, 온 상태(On state)인 '1'을 표시할 수 있다.
도 6에서 설명한 동작을 도 7의 전압-전류 그래프를 통해서 확인하면, 먼저 (i)에서 인가된 높은 음의 전압에 의해서 전자들이 플로팅 게이트(130)에 축적이 되고, 낮은 전압이 인가되는 (ii)에서는 반도체 소자가 오프 상태이기 때문에 매우 낮은 전류 값을 나타내는 것을 확인할 수 있다.
(iii)에서는 높은 양의 전압이 인가되었기 때문에 플로팅 게이트(130)에는 전자들 대신 정공이 축적되며, 그 결과 (iv)에서와 같이 온 상태가 되어 매우 높은 전류가 흐르는 것을 확인할 수 있다.
이와 같은 온/오프 상태를 '0' 또는 '1'로 활용하여 메모리의 역할을 수행하게 되며, 플로팅 게이트(130)에 축적된 전자나 정공은 [읽기] 동작 시에는 배리어 절연층(BIL)에서 빠져나오지 못하기 때문에 긴 시간동안 온/오프 상태를 저장할 수 있다. 이에 따라, 본 발명에 따른 도 2나 도 3과 같은 구조를 갖는 TRAM이 비휘발성 메모리가 될 수 있다.
도 8은 도 1에서 설명한 2차원 배열의 수직형 TRAM의 쓰기 동작 과정을 설명하기 위한 도면이다.
도 8을 참조하면, ① 내지 ⑨의 총 9개의 셀 중에서 ④번 셀의 상태를 오프에서 온 상태로 작동하기 위해서 ④번 셀과 연결되어 있는 양 극단에 +4V와 -4V를 각각 인가하고 그 외의 나머지 극단은 플로팅(floating) 상태로 둔다. 이때, ④번 셀을 제외한 셀에서는 정공이 축적되기 위한 충분한 전압(8V)이 인가되지 못하지만, ④번 셀에 충분한 전압이 인가되어 플로팅 게이트에 정공이 축적되며 반도체 패턴이 온 상태가 되며 전류가 흐르게 된다. 반대로 양 극단에 각각 -4V와 +4V를 인가하게 되면 전자가 플로팅 게이트에 축적이 되며 반도체 패턴은 오프 상태를 갖게 된다.
상기에서 설명한 바에 의하면, 제1 전극(120)과 제2 전극(140) 사이를 20 nm 이하의 수직방향으로 바꾸어 메모리의 구동전압을 획기적으로 감소시키면서도 반도체 소자의 동작 신뢰성, 나아가 비휘발성 메모리의 동작 신뢰성을 확보할 수 있다.
도 9 및 도 10은 본 발명에 따른 3차원 배열의 수직형 TRAM의 또 다른 구조들을 설명하기 위한 도면들이다.
도 9를 도 1과 함께 참조하면, 도 1 및 도 2에서 설명한 반도체 소자들의 제1 방향(D1)과 제2 방향(D2)의 매트릭스 구조로 배열된 2차원 배열이, 제1 및 제2 방향들(D1, D2)과 수직한 방향으로 적어도 2 이상 적층되어 3차원 배열의 수직형 TRAM을 구성할 수 있다.
단면 구조에서, 베이스 기재(210)의 제1 방향(D1)으로 제1 수평 전극 라인(HL1)이 배치되고 제1 수평 전극 라인(HL1)과 수직 방향으로 절연되어 중첩되도록 순차적으로 제2 수평 전극 라인(HL2) 및 제3 수평 전극 라인(HL3)이 적층된다. 이때, 제1 및 제2 수평 전극 라인들(HL1, HL2) 사이에 제1 방향(D1)과 교차하는 제2 방향(D2)으로 이들과 절연되어 제1 수직 전극 라인(VL1)이 배치되며 제2 및 제3 수평 전극 라인들(HL2, HL3) 사이에 제2 방향(D2)으로 연장된 제2 수직 전극 라인(VL2)이 배치된다. 이때, 제1 내지 제3 수평 전극 라인들(HL1, HL2, HL3)과 제1 및 제2 수직 전극 라인들(VL1, VL2)의 교차 영역마다 플로팅 게이트들(GE)이 배치되는데, 제1 내지 제3 수평 전극 라인들(HL1, HL2, HL3)과 플로팅 게이트들(GE) 사이에는 도 2에서 설명한 터널링 절연층이 개재되어 이들을 절연시키고, 플로팅 게이트들(GE)과 제1 및 제2 수직 전극 라인들(VL1, VL2) 사이에는 도 2에서 설명한 배리어 절연층이 개재되어 이들을 절연시킨다. 이때, 1개의 플로팅 게이트를 개재시키면서 서로 마주하는 수평 전극 라인과 수직 전극 라인은 반도체 패턴의 양단부와 각각 접촉하여 반도체 패턴이 채널이 된다. 반도체 패턴은 도 2에서 설명한 콘택홀(CNT)을 통해서 서로 마주하는 수평 전극 라인과 수직 전극 라인을 연결시키지만 도 9에는 콘택홀(CNT)을 생략하고 도시한 것 뿐이고, 이 구조에서도 콘택홀(CNT)은 구비된다.
제1 수평 전극 라인(HL1), 제1 수직 전극 라인(VL1) 및 그들 사이에 개재된 플로팅 게이트(GE)에서는 제1 수평 전극 라인(HL1)에 드레인 전압이 인가되어 드레인이 되고 제1 수직 전극 라인(VL1)이 소스 전압이 인가되어 1개의 반도체 소자로서 동작한다. 또한, 제1 수직 전극 라인(VL1), 제2 수평 전극 라인(HL2) 및 그들 사이에 개재된 플로팅 게이트(GE)에서는 제1 수직 전극 라인(VL1)에 드레인 전압이 인가되어 드레인이 되고 제2 수평 전극 라인(HL2)에 소스 전압이 인가되어 1개의 반도체 소자로 동작한다. 즉, 도 1 및 도 2에서와 같이 2차원 배열된 반도체 소자들이 전극을 공유하면서 수직 방향으로 적층되는 구조를 구현할 수 있다. 도 9에서는 수직 방향으로 4개의 반도체 소자들이 적층된 구조를 일례로 들어 설명하였으나, 적어도 2개 이상의 반도체 소자들이 적층되고, 5개 이상의 반도체 소자들이 적층된 구조 또한 구현될 수 있다. 이와 같은 방법으로 공정이 진행되면 그 구조로 인하여 생산비 절감과 집적도가 극도로 향상될 것이다. 따라서, 터널링 랜덤 액세스 메모리를 3차원 구조로 이룰 경우 반도체 소자의 집적도 및 생산비용적인 측면에서 크게 유리 할 것으로 예상된다.
도 10을 참조하면, 제1 내지 제3 수평 전극 라인들(HL1, HL2, HL3)과 제1 및 제2 수직 전극 라인들(VL1, VL2)의 배열 및 적층 구조는 도 9에서 설명한 것과 실질적으로 동일하지만, 반도체 패턴의 위치를 달리하여 반도체 소자가 정의될 수 있다. 즉, 도 9에서는 2개의 반도체 소자에서 공유되는 1개의 전극 라인에 대해서 제1 방향(D1)으로 서로 이격되어 배열되어 서로 180°의 회전 위치에 배치되지만, 도 10에서는 2개의 반도체 소자에서 공유되는 1개의 전극 라인을 기준으로 2개의 반도체 패턴이 서로 90°의 회전 위치에 배치되도록 디자인될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
WL: 워드 라인 BL: 비트 라인
120: 제1 전극 130: 플로팅 게이트
140: 제2 전극 150: 반도체 패턴

Claims (12)

  1. 베이스 기재 상에 배치된 제1 전극;
    상기 제1 전극의 상부에서 상기 제1 전극과 마주하도록 배치된 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되고, 전하를 충전하거나 방전할 수 있는 플로팅 게이트;
    상기 제1 전극과 상기 플로팅 게이트 사이에 배치된 터널링 절연층;
    상기 플로팅 게이트와 상기 제2 전극 사이에 배치된 배리어 절연층; 및
    상기 터널링 절연층과 배리어 절연층을 관통하여 상기 제1 전극을 부분적으로 노출시키는 콘택홀을 통해서 일단부는 상기 제1 전극과 접촉하고 상기 일단부의 타단부는 상기 제2 전극과 접촉하도록 상기 제2 전극에서부터 상기 콘택홀의 측벽면의 일부를 따라 상기 제1 전극까지 연장된 반도체 패턴을 포함하고,
    쓰기 모드에서, 상기 제1 전극에 음의 전압이 인가되고 상기 제2 전극에 양의 전압이 인가되어 전자가 축적된 플로팅 게이트에 의해 상기 반도체 패턴은 음의 전계 효과에 의해 높은 저항을 갖고,
    읽기 모드에서 오프 상태가 되는 것을 특징으로 하는,
    수직형 터널링 랜덤 액세스 메모리.
  2. 제1항에 있어서,
    상기 배리어 절연층은
    상기 제1 전극에 인가된 전압에 의해 생성된 전자가 상기 터널링 절연층을 통해 플로팅 게이트로 터널링한 후 축적될 수 있도록 상기 터널링 절연층보다 두껍게 형성되는 것을 특징으로 하는,
    수직형 터널링 랜덤 액세스 메모리.
  3. 제1항에 있어서,
    상기 플로팅 게이트를 중심으로 상부 및 하부에 각각 배치된 제2 전극과 제1 전극 사이의 거리는 20 nm 이하인 것을 특징으로 하는,
    수직형 터널링 랜덤 액세스 메모리.
  4. 삭제
  5. 제1항에 있어서,
    소거 모드에서, 상기 제1 전극에 양의 전압이 인가되고 상기 제2 전극에 음의 전압이 인가되어 정공이 축적된 플로팅 게이트에 의해 상기 반도체 패턴은 양의 전계 효과에 의해 낮은 저항을 갖고,
    읽기 모드에서 온 상태가 되는 것을 특징으로 하는,
    수직형 터널링 랜덤 액세스 메모리.
  6. 제1항에 있어서,
    상기 베이스 기재의 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 다수개가 일렬로 배열된 워드 라인들과, 상기 워드 라인들과 교차하도록 상기 제2 방향으로 연장되고 상기 제1 방향으로 다수개가 일렬로 배열된 비트 라인들을 포함하되,
    상기 워드 라인들과 상기 비트 라인들의 교차 영역들 각각에 제1 전극, 제2 전극 및 플로팅 게이트가 배치되고 제1 전극과 제2 전극이 반도체 패턴에 의해 연결되고,
    제1 전극이 워드 라인과 연결되어 드레인 전극이 되며
    제2 전극이 비트 라인과 연결되어 소스 전극이 되는 것을 특징으로 하는,
    수직형 터널링 랜덤 액세스 메모리.
  7. 제1항에 있어서,
    상기 반도체 패턴은 이황화 몰리브덴(MoS2), 텅스텐 디셀레나이드(WSe2), 이황화 텅스텐(WS2), 이셀렌화 몰리브덴(MoSe2), 실리콘(Si), 게르마늄(Ge), 산화 아연(ZnO), 인듐-갈륨-아연 산화물(IGZO), 반도체성 탄소나노튜브(semiconducting CNT) 및 블랙 포스포러스(Black phosphorous, BP) 중 선택된 어느 하나로 형성되는 것을 특징으로 하는,
    수직형 터널링 랜덤 액세스 메모리.
  8. 제1항에 있어서,
    상기 터널링 절연층은
    육방정계 질화붕소(h-BN), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 및 질화규소(Silicon nitride) 중 선택된 어느 하나로 형성되는 것을 특징으로 하는,
    수직형 터널링 랜덤 액세스 메모리.
  9. 제1항에 있어서,
    상기 플로팅 게이트는 그래핀으로 형성된 것을 특징으로 하는,
    수직형 터널링 랜덤 액세스 메모리.
  10. 베이스 기재의 제1 방향으로 연장되고 상하 방향으로 서로 마주하는 수평 전극 라인들 사이에 상기 제1 방향과 교차하는 제2 방향으로 연장된 수직 전극 라인이 개재되어 수평 전극 라인들과 수직 전극 라인들이 상하 방향으로 교호적으로 순차 적층되고, 상하 방향으로 마주하는 1개의 수평 전극 라인과 1개의 수직 전극 라인이 교차하는 교차 영역에 반도체 소자가 구비되며,
    상기 반도체 소자는
    상하 방향으로 마주하는 1개의 수평 전극 라인과 1개의 수직 전극 라인 중에서 상기 교차 영역에서 하부에 배치된 일 전극 라인과 연결된 제1 전극;
    상하 방향으로 마주하는 1개의 수평 전극 라인과 1개의 수직 전극 라인 중에서 상기 교차 영역에서 상부에 배치된 다른 전극 라인과 연결되어 상기 제1 전극과 마주하는 제2 전극;
    상기 제1 전극과 제2 전극 사이에 개재되고 전하를 충전하거나 방전할 수 있는 플로팅 게이트;
    상기 제1 전극과 상기 플로팅 게이트 사이에 배치된 터널링 절연층;
    상기 플로팅 게이트와 상기 제2 전극 사이에 배치된 배리어 절연층; 및
    상기 터널링 절연층과 배리어 절연층을 관통하여 상기 제1 전극을 부분적으로 노출시키는 콘택홀을 통해서 일단부는 상기 제1 전극과 접촉하고 상기 일단부의 타단부는 상기 제2 전극과 접촉하도록 상기 제2 전극에서부터 상기 콘택홀의 측벽면의 일부를 따라 상기 제1 전극까지 연장된 반도체 패턴을 포함하고,
    쓰기 모드에서, 상기 제1 전극에 음의 전압이 인가되고 상기 제2 전극에 양의 전압이 인가되어 전자가 축적된 플로팅 게이트에 의해 상기 반도체 패턴은 음의 전계 효과에 의해 높은 저항을 갖고,
    읽기 모드에서 오프 상태가 되는 것을 특징으로 하는,
    수직형 터널링 랜덤 액세스 메모리.
  11. 제10항에 있어서,
    상하 방향으로 2개의 서로 마주하는 수평 전극 라인들과 이들 사이에 개재된 1개의 수직 전극 라인에 의해서, 1개의 수직 전극 라인을 공유하여 2개의 반도체 소자가 구비되는 것을 특징으로 하는,
    수직형 터널링 랜덤 액세스 메모리.
  12. 제10항에 있어서,
    수평 방향에서 수평 전극 라인들은 상기 제2 방향으로 일렬로 배열되고 수직 전극 라인들은 상기 제1 방향으로 일렬로 배열되어 반도체 소자들이 3차원 배열된 것을 특징으로 하는,
    수직형 터널링 랜덤 액세스 메모리.
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