KR100692398B1 - 전계 프로그램 가능 저장소자를 갖는 메모리 셀 및 이를동작하는 방법 - Google Patents
전계 프로그램 가능 저장소자를 갖는 메모리 셀 및 이를동작하는 방법 Download PDFInfo
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Abstract
액세스 트랜지스터 및 전계 프로그램 가능 쌍안정 소자를 갖는 메모리 셀이 개시된다. 액세스 트랜지스터는 전계 프로그램 가능 쌍안정 소자 또는 다안정 소자(여기서, 별도의 언급이 없으면 선택적으로 "쌍안정 소자"라 함)에 연결된 게이트, 소스 또는 드레인 영역을 갖는 (N-채널 또는 P-채널) MOSFET 트랜지스터일 수 있다. 액세스 트랜지스터는 전계 프로그램 가능 쌍안정 소자에 대해 선택적이고 제어가능한 프로그래밍 및 읽기가 용이하게 한다. 또한, 각각 고유한, 다양한 및/또는 별개의 전계 프로그램 가능 쌍안정 소자 및 공통의 액세스 트랜지스터를 갖는 복수의 메모리 셀이 개시된다. 또 다른 실시형태에서, 상보적 데이터 상태를 저장하기 위해 구성된 복수의 메모리 셀을 갖는 차동 메모리 셀이 개시된다. 여기서, 제1 메모리 셀은 제2 메모리 셀과 비교할 때 상보적인 상태를 유지한다. 상기 제1 및 제2 메모리 셀은 공통의 액세스 트랜지스터 및 고유한, 다양한 및/또는 별개의 전계 프로그램 가능 쌍안정 소자를 포함하거나 또는 각각이 액세스 트랜지스터 및 전계 프로그램 가능 쌍안정 소자를 포함한다. 마지막으로, N-채널형 메모리 셀(N-채널 액세스 트랜지스터 및 전계 프로그램 가능 쌍안정 소자) 및 P-채널형 메모리 셀(P-채널 액세스 트랜지스터 및 전계 프로그램 가능 쌍안정 소자)를 갖는 상보적 메모리 셀이 개시된다.
액세스 트랜지스터, 전계 프로그램 가능 쌍안정 소자, 메모리 셀, 상보적, 데이터 상태, 저항 상태, 기준 회로, 신호 라인
Description
도 1A-1C는 본 발명의 일 견지에 따른, 각각 액세스 트랜지스터 및 전계 프로그램 가능 쌍안정 필름 소자를 갖는 메모리 셀의 세 가지 실시형태의 예시도이다.
도 2는 본 발명의 일 실시형태에 따른, 예시적인 전계 프로그램 가능 쌍안정 필름을 갖는 전계 프로그램 가능 쌍안정 필름 소자의 전류-전압 스위칭 특성을 나타낸 그래프이다.
도 3A-3C는 도 1A의 예시도에서, 전계 프로그램 가능 쌍안정 필름 소자가 액세스 트랜지스터의 소스 또는 드레인 영역에 연결되는 경우, 본 발명의 일 견지의 특정 실시형태에 따른 복수개의 메모리 셀의 예시적 레이아웃의 단면도이며, 특히 도 3A는 도 4의 A-A' 점선을 따라 절단된 것이다.
도 4는 도 1A에 도시된 메모리 셀의 예시적인 레이아웃의 평면도이다.
도 5A 및 5B는 도 1B에 도시된 바와 같이, 상기 전계 프로그램 가능 쌍안정 필름 소자 쌍안정 필름 소자가 액세스 트랜지스터의 게이트에 연결되는 경우, 본 발명의 특정 실시형태에 따른, 복수의 메모리 셀의 예시적인 레이아웃의 단면도들 이다.
도 6A는 본 발명의 일 실시형태에 따른 읽기 또는 감지 증폭기, 및 메모리 셀 선택 회로와 결합된 메모리 셀의 예시도이다.
도 6B는 본 발명의 일 실시형태에 따른, 프로그래밍 회로 및 메모리 셀 선택 회로와 결합된, 본 발명의 일례(도 1A에 도시된)에 따른 메모리 셀의 예시도이다 .
도 7A는 본 발명의 일 실시형태에 따른, 본 발명의 일례(도 1A에 도시된)의 메모리 셀에 저장된 데이터 상태를 읽기 위한 제어신호에 대한 파형의 예시도이다.
도 7B는 본 발명의 일 실시형태에 따른, 본 발명의 일례(도 1A에 도시된)의 메모리 셀에 저장된 데이터 상태를 쓰기 위한 제어신호에 대한 파형의 예시도이다.
도 7C는 본 발명의 일 실시형태에 따른, 본 발명의 일례(도 1A에 도시된)의 메모리 셀 내의 데이터 상태를 삭제하기 위한 프로그래밍 신호에 대한 파형의 예시도이다.
도 7D는 본 발명의 다른 실시형태에 따른, 본 발명의 일례(도 1A에 도시된)의 메모리 셀 내의 데이터 상태를 삭제하기 위한 프로그래밍 신호에 대한 파형의 예시도이다.
도 8A는 본 발명의 일 실시형태에 따른 주변 회로 및 복수의 메모리 셀을 포함하는 메모리 어레이에 대한 블럭도이다.
도 8B는 본 발명의 특정 실시형태에 따른 복수의 서브 어레이를 포함하는 메모리 어레이의 블럭도이다.
도 9는 본 발명의 다른 견지에서의 일 실시형태에 따라, 각각 제어 트랜지스 터의 소스 또는 드레인 영역에 연결되며, 복수의 전계 프로그램 가능 쌍안정 필름 소자간에 공유된 액세스 트랜지스터로 구성되는 복수의 메모리 셀에 대한 도면이다.
도 10A 및 10B는 본 발명의 특정 실시형태에 따른 도 9에 도시된 메모리 셀의 복수의 예시적 단면도로서, 복수의 전계 프로그램 가능 쌍안정 필름 소자는 복수개의 적층된 계층 내에 배치되고, 상기 액세스 트랜지스터의 소스 또는 드레인에 연결된다.
도 11A 및 11B는 본 발명의 특정 실시형태에 따른 상기 전계 프로그램 가능 필름의 복수의 적층된 계층을 갖는 메모리 셀의 블럭도이다.
도 11B는 본 발명의 일 실시형태에 따른, 상기 메모리 어레이의 각 계층에 복수의 메모리 셀을 "유효하게" 포함하는 메모리 어레이의 블럭도이다.
도 12A는 본 발명의 특정 견지에서의 일 실시형태에 따른, 도 9에 도시된 메모리 셀의 프로그래밍 회로의 예시적인 실시예를 도시한 것이다.
도 12B는 본 발명의 특정 견지에서의 일 실시형태에 따른, 도 9에 도시된 메모리 셀의 읽기 또는 감지 회로의 예시적인 실시예를 도시한 것이다.
도 12C 및 12D는 본 발명의 특정 실시형태에 따른, 도 9에 도시된 메모리 셀의 읽기 또는 감지 회로의 예시적인 두 개의 실시예를 도시한 것이다.
도 13은 본 발명의 다른 견지에서의 다른 실시형태에 따른, 복수의 계층으로 적층되고 제어 트랜지스터의 게이트에 연결된 복수의 전계 프로그램 가능 쌍안정 필름 소자 간에 공유된 액세스 트랜지스터로 구성된 복수의 메모리 셀에 대한 구성 도이다.
도 14A 및 14B는 본 발명의 특정 실시형태에 따른, 도 13에 도시된 복수의 메모리 셀의 예시적인 레이아웃에 대한 단면도이다. 이때, 복수의 전계 프로그램 가능 쌍안정 필름 소자는 복수의 계층으로 적층되며 상기 액세스 트랜지스터의 게이트에 연결된다.
도 15A 및 15B는 본 발명의 특정 견지에서의 실시형태들에 따른, 도 13에 도시된 메모리 셀의 프로그래밍 회로에 대한 예시적인 실시형태를 도시한 도면이다.
도 15C는 본 발명의 특징 견지에서의 실시형태들에 따른, 도 13에 도시된 메모리 셀의 읽기 또는 감지 회로에 대힌 예시적인 실시형태를 도시한 도면이다.
도 16은 본 발명의 다른 견지에서의 특정 실시형태에 따른, 각각 액세스 트랜지스터 및 전계 프로그램 가능 쌍안정 필름 소자를 갖는 제1 및 제2 메모리 셀을 포함하는 차동 메모리 셀을 도시한 도면이다.
도 17A는 본 발명의 특정 견지에서의 실시형태들에 따른, 도 16에 도시된 메모리 셀의 읽기 또는 감지 회로의 예시적인 실시형태를 도시한 도면이다.
도 71B는 본 발명의 특징 견지에서의 특정 실시형태들에 따른, 도 16에 도시된 메모리 셀의 프로그래밍 회로에 대한 예시적인 실시형태를 도시한 도면이다.
도 18A-18C는 본 발명의 다른 견지에서의 특징 실시형태들에 따른, 각각 액세스 트랜지스터 및 전계 프로그램 가능 쌍안정 필름 소자를 갖는 제1 및 제2 메모리 셀을 포함하는 차동 메모리 셀의 다른 실시형태를 도시한 도면이다.
도 19는 본 발명의 다른 견지에 따른, 액세스 트랜지스터를 공유하는 제1 및 제2 메모리 셀을 포함하는 차동 메모리 셀의 또 다른 실시형태를 도시한 도면이다.
도 20A는 본 발명의 특정 견지에서의 실시형태들에 따른, 도 19에 도시된 메모리 셀의 읽기 또는 감지 회로에 대한 예시적인 실시형태를 도시한 도면이다.
도 20B는 본 발명의 특정 견지에서의 실시형태들에 따른, 도 19에 도시된 메모리 셀의 프로그래밍 또는 삭제 회로에 대한 예시적인 실시형태를 도시한 도면이다.
도 21A-21E는 본 발명의 다른 견지에서의 특정 실시형태에 따른, N-채널 액세스 트랜지스터 및 전계 프로그램 가능 쌍안정 필름 소자를 갖는 제1 메모리 셀과, P-채널 액세스 트랜지스터 및 전계 프로그램 가능 쌍안정 필름 소자를 갖는 제2 메모리 셀을 포함하는 상보적인 (듀얼 비트 또는 멀티 비트) 메모리 셀을 도시한 도면이다.
도 22A는 본 발명의 일 실시형태에 따른, 도 16 및 18A-18C에 예시적으로 도시된 복수의 차동 메모리 셀을 포함하는 메모리 어레이에 대한 구성도이다. 이때, 상기 메모리 어레이는 복수개의 전계 프로그램 가능 필름의 적층된 계층으로 구성되며, 상기 메모리 어레이의 각 계층에 복수의 메모리 셀을 "유효하게" 포함한다.
도 22B는 본 발명의 일 실시형태에 따른, 도 16 및 도 18A-18C에 예시적으로 도시된 복수의 차동 메모리 셀을 포함하는 메모리 어레이에 대한 구성도이다. 이때, 상기 메모리 어레이는 전계 프로그램 가능 필름의 한 계층으로 구성된다.
도 22C는 본 발명의 일 실시형태에 따른, 도 19A-19C에 예시적으로 도시된 복수개의 상보적인 메모리 셀을 포함하는 메모리 어레이에 대한 구성도이다. 이때, 상기 메모리 어레이는 복수개의 전계 프로그램 가능 필름의 적층된 계층으로 구성되며, 상기 메모리 어레이의 각 계층에 복수개의 메모리 셀을 "유효하게" 포함한다.
도 22D는 본 발명의 일 실시형태에 따른, 도 19A-19C에 예시적으로 도시된 복수개의 상보적인 메모리 셀을 포함하는 메모리 어레이에 대한 구성도이다. 이때, 상기 메모리 어레이는 전계 프로그램 가능 필름의 한 계층으로 구성된다.
도 23A-23C는 본 발명의 일 실시형태에 따른 3-차원 메모리 어레이들의 예시도이다. 이때, 액세스 트랜지스트는 하나 또는 그 이상의 계층으로 제조되며(기판 대신으로 또는 기판에 추가로), 전계 프로그램 가능 쌍안정 필름 소자는 상기 액세스 트랜지스터의 상부 및/또는 하부에 위치하는 계층 또는 평면에 배치 및/또는 위치하도록 형성될 수 있다.
* 도면의 주요 부분에 대한 부호의 설명 *
10,100,200 : 메모리 셀 12 : 액세스 트랜지스터
14 : 전계 프로그램 가능 쌍안정 소자 16 : 게이트
18 : 소스 20 : 드레인
22,24,26 : 신호 라인 34,36 : 콘택트
40 : 전계 프로그램 가능 필름 42 : 메모리 셀 선택 회로
44 : 기준 전압 회로 46 : 기준 회로
본 발명은 메모리 셀, 어레이 및/또는 장치, 그리고 상기 메모리 셀, 어레이 및/또는 장치를 제어 및/또는 동작하는 방법에 관한 것으로서, 보다 상세하게는 일 견지에서는 메모리 셀과, 이러한 복수의 메모리 셀을 포함하는 어레이 및/또는 장치에 관한 것이다. 여기서, 상기 각각의 메모리 셀은 데이터 상태를 나타내는 전기 전하를 저장하기 위한 전계 프로그램 가능 필름을 포함한다.
다양한 타입 및/또는 형태의 메모리 셀, 어레이 및 장치들이 많이 존재한다. 이러한 장치들은 일반적으로 두 가지 타입으로 분류될 수 있다. 즉, 휘발성(예:디램(DRAM:dynamic random access memory) 및 에스램(SRAM:static random access memory))과 비휘발성(예:롬(ROM:read only memory), 이피롬(EPROM:electrically programmable read only memory), 이이피롬(EEPROM:electrically erasable programmable read only memory))으로 분류될 수 있다. 종래의 메모리 셀, 어레이 및 장치들은 통상적으로 하나의 평면 어프로치에서 제조되며, 최근에는 모노- 및 폴리-결정성 실리콘과 같은 무기 재료로부터 제조된다(참고 예: 미국 공개특허 2004/0135193 및 6,710,384).
이러한 메모리 셀들을 포함하는 장치들이 기술적 및 상업적인 성공을 거두었지만, 이들에게는 예를 들어, 복잡한 구조, 밀도 제약 및 상대적으로 높은 제조단가 등의 많은 단점들이 있다. 또한, 일부 휘발성 타입의 메모리 장치들의 경우, 정보를 재 저장하기 위하여 "재생(refresh)" 회로가 내장되어 있어야 한다. 이는 열 소모, 타이밍 및 전력 소비와 관련된 문제들을 발생시킬 수 있다. 나아가, 비록 특정의 직접 밀도들(integration densities)의 구현이 가능하다 할지라도, 이러한 정치들은 메모리 셀의 크기 측면에서 제한되거나 한정되고 있는 추세이다.
예를 들어, 종래의 디램(DRAM)에서, 메모리 셀은 통상적으로 단일 크리스탈 실리콘 웨이퍼에서 제조되는 액세스 트랜지스터 및 예를 들어, 유전체(예를 들어, 산화물, 질화물 또는 이들의 결합)에 의해 분리된 두 개의 실리콘 기반의 도체들로 구성된 커패시터를 구비한다. 상기 커패시터는 쌍안정(bi-stable) 메모리 상태를 나타내는 전기 전하를 저장한다. 상기 액세스 트랜지스터는 상기 커패시터 내 로직 상태의 읽기 및 쓰기(즉, 상기 커패시터를 충전 또는 방전) 뿐만 아니라 상기 커패시터의 충전 및 방전을 제어하기 위한 스위치로서 동작한다. 종래기술에서는 적층(stacked) 및/또는 트렌치(trench) 커패시터 방식을 적용한다. 여기서, 상기 커패시터는 상기 메모리 셀이 차지하고 있는 이차원 영역을 줄이기 위한 일환으로, 상기 액세스 트랜지스터의 상부 및/또는 하부에 분리되어 배치된다. 이와 같이 하나의 트랜지스터-하나의 커패시커를 갖는 종래의 디램(DRAMs)은 단일 평면의 레이아웃 뿐만 아니라, 메모리 셀의 크기 측면에서 제한되거나 한정되고 있는 추세이다.
비휘발성 반도체 장치들은 휘발성 반도체 장치들에게 흔히 일어나는 특정 문제들을 회피하는 반면에, 종종 셀 및 회로 설계 내 복잡도가 점점 증가함에 따라 데이터 저장 성능, 용량 및/또는 밀도가 감소한다(참고 예: 미국 공개특허 2004/0135193 및 2004/0136239). 상기 복잡도 증가는 종종 제조 비용의 증가로 이어진다. 예를 들어, 종래의 이이피롬(EEPROM)에서, 메모리 셀은 모노결정성 (monocrystalline) 반도체 기판 상에 배치되고, 정밀하게 관리된 두께의 얇은 절연체에 의해 분리된 복수의 게이트를 갖는 트랜지스터를 포함한다. 특히, 제어 게이트(control gate)는 반도체 기판 내 채널 영역 상에 배치되는 플로팅 게이트(floating gate) 상에 배치된다. 상기 플로팅 게이트는 통상적으로 두껍게 도포된 실리콘 또는 금속층(예를 들어, 알루미늄)을 포함하며, 사용/시간에 따라 퇴화하는 추세에 있는 정밀 관리된 얇은 절연체를 통해 상기 채널 영역으로부터 분리된다.
편재하는 무기 결정성 반도체 기반의 장치 뿐만 아니라, 상기 장치에 전류 또는 다른 종류의 입력을 인가함으로써 고 임피던스 상태 및 저 임피던스 상태 간에 변환될 수 있는 쌍안정 소자를 구비한 선택적인 전기적 메모리 및 스위칭 장치들이 존재한다. 유기 및 무기 박막 반도체 재료는 둘다 전기적 메모리 및 스위칭 장치에 사용될 수 있다. 즉, 예를 들어, 구리-7,7,8,8-테트라시아모퀴노디메탄(Cu-TCNQ) 박막과 같은 비결정의 칼코겐 반도체 유기 전하-전도 복합체들의 박막 및 유기 매트릭스 내의 특정 무기 산화물들이 상기 메모리 및 스위칭 장치에 사용될 수 있다. 특히 이들 재료들은 비휘발성 메모리들에 대한 잠재적인 후보들로서 제안되어 왔다.
몇몇 휘발성 및 비휘발성 메모리 소자들은 다양한 쌍안정 재료를 이용하여 구현되어 왔다. 그러나, 최근에 알려진 많은 쌍안정 필름은 증착법에 의해 제조된 비균질의 다층 복합 구조로서, 고 비용에 제어하기에도 종종 어려움이 있다. 더하여 이러한 쌍안정 필름은 정각에서 평면까지의 범위의 지형에서 필름을 제조할 기회를 부여하지 못한다. 폴리머 매트릭스 및 미립자 물질을 이용하여 제조된 쌍안정 필름은 일반적으로 비균질하며, 따라서 서브마이크로미터 및 나노미터 크기의 전기적 메모리 및 스위칭 장치들을 제조하는데는 적절하지 못하다.
현재 다른 쌍안정 필름들은 표준 공업 방법에 의해 제어가능하게 제조될 수 있다. 그러나, 이들의 동작에는 격자의 교차점에서 고온의 녹는점 및 어널링이 요구된다. 이러한 필름들은 일반적으로 열적인 관리 문제를 안고 있으며, 고 파워 소비가 요구되며, "전도" 및 "비전도" 상태 사이에서 낮은 차동 등급만 수용한다. 나아가, 이러한 필름들은 고온에서 동작하기 때문에, 고밀도 메모리 저장이 가능한 적층 장치 구조를 설계하기란 어렵다.
상기와 같은 이유로, 기존의 쌍안정(bistable) 필름이 적용된 종래의 메모리 셀, 어레이 및/또는 장치들의 하나, 일부 및/또는 모든 단점들을 극복할 수 있는 전계 프로그램 가능 쌍안정 필름을 적용한, 향상된 메모리 셀들, 어레이들 및/또는 장치들이 요구된다. 단일 평면 및/또는 다중 평면 구조를 가지며, 다양한 기판 및 한정할 수 있는 다양한 지형에/을 적합 또는 포함하는 전계 프로그램 가능 쌍안정 필름이 구현되는 메모리 셀, 어레이 및/또는 장치가 요구된다.
또한, 종래의 직접 회로 제조기술을 이용하여 보다 쉽고 간편하게 제조될 수 있는 전계 프로그램 가능 쌍안정 필름을 갖는 메모리 셀들, 어레이들 및/또는 장치들이 요구된다. 더하여, 종래의 메모리 셀들, 어레이들 및/또는 장치들에 비해 상대적으로 더 저렴한(예를 들어, 비트당 기준으로) 메모리셀들, 어레이들 및/또는 장치들이 요구된다. 나아가, 제조하는데 더 적은 직접 단계들 및/또는 마스크들이 요구되는 로직 또는 다른 회로가 장착된 이러한 전계 프로그램 가능 쌍안정 필름들을 구현하는 메모리 셀들, 어레이들 및/또는 장치들이 요구된다.
본 발명의 일 견지에서, 적어도 제1 데이터 상태 및 제2 데이터 상태를 갖는 메모리 셀이 제공된다. 상기 메모리 셀은 반도체 트랜지스터(예를 들어, P-채널 또는 N-채널 트랜지스터) 및 상기 반도체 트랜지스터에 연결되는 전계 프로그램 가능 쌍안정 소자를 포함한다. 본 발명의 일 실시형태에서, 상기 반도체 트랜지스터는 제1 및 제2 영역을 포함하며, 상기 각 영역은 제1 전도성 형태를 제공하기 위한 불순물을 갖는다. 상기 반도체 트랜지스터는 또한 상기 제1 영역 및 제2 영역 사이에 도출된 바디 영역을 포함한다. 이때, 상기 바디 영역은 제2 전도성 형태를 제공하기 위한 불순물을 갖는다(여기서, 상기 제2 전도성 형태는 상기 제1 전도성 형태와 구별된다). 게이트는 상기 바디 영역과 공간적으로 이격됨과 동시에, 전기적으로는 연결된다.
상기 메모리 셀의 전계 프로그램 가능 쌍안정 소자는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 배치된 적어도 하나의 전계 프로그램 가능 필름을 포함한다. 이때, 상기 메모리 셀의 제1 데이터 상태는 상기 전계 프로그램 가능 필름의 제1 저항을 나타내며, 상기 메모리 셀의 제2 데이터 상태는 상기 전계 프로그램 가능 필름의 제2 저항을 나타낸다.
본 발명의 일 실시형태에서, 상기 제1 전극은 상기 제1 영역에 연결되며, 이는 상기 트랜지스터의 드레인 영역이다. 본 발명의 다른 실시형태에서, 상기 전극은 제2 영역에 연결되며, 이는 상기 트랜지스터의 소스 영역이다. 또 다른 실시형태에서, 상기 제1 전극은 상기 반도체 트랜지스터의 게이트에 연결된다.
상기 제1 전극은 상기 반도체 트랜지스터의 제1 영역 상에 배치되어 상기 게이트의 적어도 일 부분(상부 또는 하부에)으로 확장될 수 있다. 실제로 상기 제1 전극은 상기 반도체 트랜지스터의 제1 영역의 적어도 일 부분일 수도 있다.
본 발명의 이러한 견지의 일 실시형태에서, 상기 제1 전극은 상기 반도체 트랜지스터의 게이트 상에 배치된다. 다른 실시형태에서, 상기 제1 전극은 상기 반도체 트랜지스터의 게이트이다.
본 발명의 다른 견지에서, 하나의 트랜지스터 및 상기 트랜지스터에 연결되는 복수의 전계 프로그램 가능 쌍안정 소자들을 포함하는 메모리 셀(적어도 제1 데이터 상태 및 제2 데이터 상태를 가짐)이 제공된다. 본 발명의 일 실시형태에서, 상기 반도체 트랜지스터는 제1 및 제2 영역을 포함하며, 상기 각 영역은 제1 전도성 형태를 제공하기 위한 불순물을 갖는다. 상기 반도체 트랜지스터는 또한 상기 제1 영역 및 제2 영역 사이에 배치된 바디 영역을 포함한다. 이때, 상기 바디 영역은 제2 전도성 형태를 제공하기 위한 불순물을 갖는다(여기서, 상기 제2 전도성 형태는 상기 제1 전도성 형태와 구별된다). 게이트는 상기 바디 영역과 공간적으로 이격됨과 동시에, 전기적으로 연결된다. 특히, 상기 반도체 트랜지스터는 P-채널 또는 N-채널 트랜지스터일 수 있다.
본 견지에서의 메모리 셀은 상기 반도체 트랜지스터에 연결되는 제1 및 제2 전계 프로그램 가능 쌍안정 소자를 추가로 포함한다. 상기 각 전계 프로그램 가능 쌍안정 소자는 제1 전극 및 제2 전극과, 상기 제1 및 제2 전극 사이에 배치된 적어도 하나의 전계 프로그램 가능 필름을 포함한다. 상기 전계 프로그램 가능 필름은 제1 저항 상태 및 제2 저항 상태를 포함한 적어도 두 개의 저항 상태를 포함한다.
상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 상기 제1 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 상기 제2 상태인 경우, 본 견지에서의 메모리 셀은 상기 제1 데이터 상태이다. 상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 상기 제2 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 상기 제1 상태인 경우, 상기 메모리 셀은 상기 제2 데이터 상태이다.
본 견지에서의 일 실시형태에서, 상기 제1 영역은 상기 반도체 트랜지스터의 드레인 영역이고, 상기 제1 전계 프로그램 가능 쌍안정 소자의 제1 전극은 상기 드레인 영역에 연결된다. 다른 실시형태에서, 상기 제2 영역은 상기 반도체 트랜지스터의 소스 영역이고, 상기 제1 전계 프로그램 가능 쌍안정 소자의 제1 전극은 상기 소스 영역에 연결된다.
나아가, 일 실시형태에서, 상기 제1 전계 프로그램 가능 쌍안정 소자의 제1 전극은 상기 반도체 트랜지스터의 제1 영역에 배치된다. 다른 실시형태에서, 상기 제1 전계 프로그램 가능 쌍안정 소자의 제1 전극은 상기 반도체 트랜지스터의 제1 영역에 배치되며, 상기 반도체 트랜지스터의 게이트 위로 확장된다. 상기 제1 전극 은 또한 상기 반도체 트랜지스터의 제1 영역의 일부분일 수 있다.
상기 메모리 셀은 제3 및 제4 데이터 상태를 포함할 수 있다. 이 경우, 상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제1 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 상기 제1 상태이면, 상기 메모리 셀은 상기 제3 데이터 상태이다. 상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제2 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 상기 제2 상태이면, 상기 메모리 셀은 상기 제4 데이터 상태이다.
본 발명의 또 다른 견지에서, 복수개의 반도체 트랜지스터 및 복수개의 전계 프로그램 가능 쌍안정 소자들을 포함하는 메모리 셀(적어도 제1 데이터 상태 및 제2 데이터 상태를 가짐)이 제공된다. 상기 메모리 셀은 제1 및 제2 영역을 갖는 제1 반도체 트랜지스터를 포함하며, 상기 각 영역은 제1 전도성 형태를 제공하기 위한 불순물을 갖는다. 상기 제1 반도체 프랜지스터는 또한 상기 제1 영역 및 제2 영역 사이에 배치된 바디 영역을 포함한다. 이때, 상기 바디 영역은 제2 전도성 형태를 제공하기 위한 불순물을 포함한다(여기서, 상기 제2 전도성 형태는 상기 제1 전도성 형태와 구별된다). 게이트는 상기 제1 반도체 트랜지스터의 바디 영역과 공간적으로 이격되며, 전기적으로는 연결된다.
상기 메모리 셀은 또한 상기 제1 반도체 트랜지스터에 연결되는 제1 전계 프로그램 가능 쌍안정 소자를 포함한다. 상기 전계 프로그램 가능 쌍안정 소자는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 배치된 적어도 하나의 전계 프로그램 가능 필름을 포함한다. 상기 전계 프로그램 가능 필름은 제1 저항 상태 및 제2 저항 상태를 포함한 적어도 두 개의 저항 상태를 포함한다.
또한, 본 견지에서의 상기 메모리 셀은 제2 반도체 트랜지스터를 포함한다. 상기 제2 반도체 트랜지스터는 제1 및 제2 영역을 포함하며, 상기 각 영역은 제1 전도성 형태를 제공하기 위한 불순물을 갖는다. 상기 제2 반도체 트랜지스터는 또한 상기 제1 영역 및 제2 영역 사이에 배치된 바디 영역을 포함한다. 상기 바디 영역은 제2 전도성 형태를 제공하기 위한 불순물을 포함한다(여기서, 상기 제2 전도성 형태는 상기 제1 전도성 형태와 구별된다). 게이트는 상기 제2 반도체 트랜지스터의 바디 영역과 공간적으로 이격되며, 전기적으로는 연결된다.
본 견지에서의 상기 메모리 셀은 또한 상기 제2 반도체 트랜지스터에 연결된 제2 전계 프로그램 가능 쌍안정 소자를 포함한다. 상기 제2 전계 프로그램 가능 쌍안정 소자는 제1 및 제2 전극과, 상기 제1 및 제2 전극 사이에 배치된 적어도 하나의 전계 프로그램 가능 필름을 포함한다. 상기 제2 전계 프로그램 가능 소자의 전계 프로그램 가능 필름은 제1 저항 상태 및 제2 저항 상태를 포함한 적어도 두 개의 저항 상태를 포함한다.
상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제1 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제2 상태인 경우, 상기 메모리 셀은 제1 데이터 상태이다. 상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 상기 제2 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 상기 제1 상태인 경우, 상기 메모리 셀은 제2 데이터 상태이다.
특히, 상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 상기 제2 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 상기 제2 상태인 경우, 상기 메모리 셀은 제3 데이터 상태이다. 나아가, 상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 상기 제1 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 상기 제1 상태인 경우, 상기 메모리 셀은 제4 데이터 상태이다.
본 발명의 일 실시형태에서, 상기 제1 반도체 트랜지스터는 N-채널 트랜지스터이고, 상기 제2 반도체 트랜지스터는 P-채널 트랜지스터이다. 다른 실시형태에서, 상기 제1 반도체 트랜지스터는 N-채널 트랜지스터이고, 상기 제2 반도체 트랜지스터는 N-채널 트랜지스터이다. 또 다른 실시형태에서, 상기 제1 반도체 트랜지스터는 P-채널 트랜지스터이고, 상기 제2 반도체 트랜지스터는 P-채널 트랜지스터이다.
본 발명의 실시형태에서, 상기 제1 전계 프로그램 가능 쌍안정 소자의 제1 전극은 상기 제1 반도체 트랜지스터의 제1 영역에 연결되며, 이는 상기 제1 반도체 트랜지스터의 드레인 영역이다. 다른 실시형태에서, 상기 제1 전계 프로그램 가능 쌍안정 소자의 제1 전극은 상기 제1 반도체 트랜지스터의 제2 영역이며, 이는 상기 제1 반도체 트랜지스터의 소스 영역이다. 또 다른 실시형태에서, 상기 제1 전계 프로그램 가능 쌍안정 소자의 제1 전극은 상기 제1 반도체 트랜지스터의 게이트에 연결된다.
상기 제1 전계 프로그램 가능 쌍안정 소자의 제1 전극은 상기 제1 반도체 트랜지스터의 제1 영역 상에 배치될 수 있다. 나아가, 상기 제1 전계 프로그램 가능 쌍안정 소자의 제1 전극은 상기 반도체 트랜지스터의 제1 영역에 배치되고, 상기 게이트의 적어도 일부분으로(상부 또는 하부로) 확장될 수도 있다. 실제로 상기 제1 전계 프로그램 가능 쌍안정 소자의 제1 전극은 상기 반도체 트랜지스터의 제1 영역의 적어도 일부분이 될 수 있다.
본 견지에서의 일 실시형태에서, 상기 제1 전계 프로그램 가능 쌍안정 소자의 제1 전극은 상기 제1 반도체 트랜지스터의 게이트 상에 배치된다. 다른 실시형태에서, 상기 제1 전계 프로그램 가능 쌍안정 소자의 제1 전극은 상기 제1 반도체 트랜지스터의 게이트이다.
아래의 상세한 설명에서, 첨부된 도면들에 대한 설명이 개시된다. 이러한 도면들은 본 발명의 다른 태양들을 보여준다. 동일한 구조, 구성, 재료 및/또는 소자를 설명하는 적절한 참조부호들은 동일하게 부여된다. 도면들에 특별히 도시된 것과는 달리 상기 구조, 구성, 재료 및/또는 소자들의 다양한 결합들이 고려될 수 있으며, 이들은 본 발명의 범위 내에서 포함된다는 것으로 이해된다.
본 발명의 제1 견지에서, 액세스 트랜지스터 및 전계 프로그램 가능 쌍안정 소자를 갖는 메모리 셀이 제공된다. 상기 액세스 트랜지스터는 상기 전계 프로그램 가능 쌍안정 또는 다안정(multi-stable) 소자(이하, 명시적으로 별도로 표시되지 않은 경우에는 집합적으로 "전계 프로그램 가능 쌍안정 소자"라 함)에 연결된 게이트, 소스 또는 드레인 영역을 갖는 (N-채널 또는 P-채널) MOSFET 트랜지스터일 수 있다. 상기 액세스 트랜지스터는 상기 전계 프로그램 가능 쌍안정 소자에 대하여 선택적이고 제어가능한 프로그래밍 및 읽기를 용이하게 한다.
본 발명의 일 실시형태에서, 상기 전계 프로그램 가능 쌍안정 소자는 두 개 이상의 서로 다른 저항 특성을 제공한다; 상기 각 저항 특성은 하나의 데이터 상태(예를 들어, 아날로그 또는 디지털 상태)를 나타낸다. 상기 전계 프로그램 가능 쌍안정 소자는 전자 도너 및/또는 전자 억셉터 및/또는 전자 도너-억셉터 복합체를 포함하는 하나 이상의 전계 프로그램 가능 필름으로 구성될 수 있다. 상기 복합체는 두 개 이상의 전극 사이에 배치될 수 있다.
상기 전계 프로그램 가능 쌍안정 소자는 상기 메모리 셀의 데이터 상태를 나타내는 전류 흐름에 저항을 제공한다. 상기 전계 프로그램 가능 쌍안정 소자는 적어도 하나의 전극에 적당한 전압을 인가함으로써 상기 데이터 상태 중 하나로 프로그램되며, 예를 들어, 전자 도너 및/또는 전자 억셉터 및/또는 상기한 복합체 내의 전자 도너-억셉터가 상기 데이터 상태 중 하나를 지시하는 방식으로, 교대로 전하 방전, 정렬, 재정렬, 배열 또는 재배열하도록 하는 전계를 포함한다.
상기 전계 프로그램 가능 쌍안정 소자는, 2004.03.24에 출원된 미국 가출원 번호 60/556,246호의 "전계 프로그램 가능 필름 기반의 메모리 장치(Memory Devices based on Electric Field Programmbal Films)"; WO 2004070789호의 "재기록가능 나노 표면의 유기적 전기 쌍안정 장치(Rewritable Nano-Surface Organic Electric Bistable Devices)"; Nature Material(2204), 3(12), 918-922에 기재된 "프로그램 가능 폴리머 필름 및 비휘발성 메모리 장치(Programmable Pilymer Thin Film and Non-Volatile Memory Device)"; 및 Applied Physics Letters(2003), 82(9), 1419-1421에 기재된 "유기/금속-나노클러스터/유기 시스템의 비휘발성 전기적 쌍안정(Nonvolatile Electrical Bistabiliy of Organic/Metal-Nanocluster/Organic System)" 등에서 도시되고 설명된 하나 이상의 전계 프로그램 가능 필름을 적용할 수 있다. 상기한 문헌들은 종래의 전계 프로그램 가능 필름 제조방법에 대한 참고자료가 될 수 있다.
도 1A-1C를 참조하면, 본 발명의 제1 견지에 따른 메모리 셀(10)은 액세스 트랜지스터(12) 및 전계 프로그램 가능 쌍안정 소자(14)를 포함한다. 상기 액세스 트랜지스터(12)는 게이트(16), 소스(18) 및 드레인(20)을 포함한다. 도면의 예시적인 실시형태에서, 바디 영역은 소스(18) 및 드레인(20) 사이에 배치되며, 게이트(16)으로부터 이격된다. 상기 게이트(16)는 예를 들어, 직접적으로, 용량성으로 및/또는 유도성으로, 상기 액세스 트랜지스터(12)의 바디 영역에 전기적으로 연결된다.
특정 실시형태에서는, 액세스 트랜지스터(12)의 게이트(16)는 전계 프로그램 가능 쌍안정 소자에서 데이터를 읽거나 또는 데이터를 쓰기를 용이하게 하기 위하여 액세스 트랜지스터(12)에 제어 신호를 제공하는 신호 라인(22)과 연결된다(예를 들어, 도 1A 및 1C를 참조). 여기서, 신호 라인(22)에 제공된 제어 신호는 상기 트랜지스터(12)의 "온(on)" 및 "오프(off)" 상태를 제어한다.
다른 실시형태에서, 게이트(16)는 전계 프로그램 가능 쌍안정 소자(14)에 연결되는데(예를 들어, 도 1B를 참조), 상기 소자는 액세스 트랜지스터(12)의 게이트(16)에 연결된다. 상기 실시형태에서, 신호 라인(22)에 제공된 상기 제어 신호는 상기 전계 프로그램 가능 쌍안정 소자에 직접 인가되어 상기 전계 프로그램 가능 쌍안정 소자(14)에서 데이터를 읽거나 또는 상기 소자(14)에 데이터를 쓰는데 용이하게 한다.
상기 액세스 트랜지스터(12)의 소스(18)는 상기 전계 프로그램 가능 쌍안정 소자(14)로부터 데이터를 읽거나 또는 상기 소자(14)에 데이터를 쓰도록 하기 위하여 상기 전계 프로그램 가능 쌍안정 소자에 연결될 수 있다(도 1A 참조). 특정 실시형태에서, 상기 액세스 트랜지스터(12)의 소스(18)는 예를 들어, 메모리 셀(10)에 기준 전압을 제공하는 신호 라인(24)에 연결된다(예를 들어, 도 1B 및 1C를 참조).
도 1A 및 1C를 참조하면, 특정 실시형태에서는, 액세스 트랜지스터(12)의 드레인(20)은 읽기/쓰기 회로에 선택적이고 제어가능도록 연결된 감지/프로그램 신호 라인(26)에 연결된다(미도시됨). 다른 실시형태에서, 상기 드레인(20)은 감지/프로그램 신호 라인(26)에 연결된 전계 프로그램 가능 쌍안정 소자(14)에 연결된다(예를 들어, 도 1C를 참조). 도 1A-1C의 실시형태들에서, 데이터 상태(즉, 상기 전계 프로그램 가능 쌍안정 소자(14)에 의해 전류 흐름에 제공된 저항)는 감지/프로그램 신호 라인(26)을 통해 메모리 셀(10)에/로부터 저장되거나 또는 읽혀진다.
특히, 액세스 트랜지스터(12)는 대칭적 또는 비대칭적인 장치일 수 있다. 액 세스 트랜지스터(12)가 대칭적인 경우, 소스(18) 및 드레인(20)은 실질적으로 서로 교환가능하다. 그러나 액세스 트랜지스터(12)가 비대칭적 장치인 경우, 액세스 트랜지스터(12)의 소스(18) 또는 드레인(20)은 서로 다른 전기적, 물리적, 도핑 농도 및/또는 도핑 프로파일 특성을 갖는다. 이로써, 비대칭 장치의 소스 또는 드레인 영역은 통상적으로 서로 교환이 불가능하다.
상기한 바와 같이, 전계 프로그램 가능 쌍안정 소자(14)는 상기한 전계 프로그램 가능 필름의 특허출원에 도시되고 기재된 하나 이상의 전계 프로그램 가능 필름일 수 있다. 일 실시형태에서, 전계 프로그램 가능 쌍안정 소자(14)는 비파괴적으로 읽기를 제공하며, 쌍안정 스위칭 또는 쌍안정 저항 특성을 포함한다. 나아가, 전계 프로그램 가능 쌍안정 소자(14)는 전원 없이 그 내부에 비휘발성 메모리를 제공하고, 상기 메모리 셀의 데이터 상태는 상기 전계 프로그램 가능 쌍안정 소자(14) 내에 유지된다.
도 2를 참조하면, 본 발명의 예시적인 일 실시형태에서, 제1 전압이 전계 프로그램 가능 쌍안정 소자(14)에 인가될 때(도 2의 28 포인트 참조), 상기 전계 프로그램 가능 쌍안정 소자(14)는 제1 데이터 상태로 프로그램된다(이로써, 제1 저항 특성을 나타낸다). 제2 전압이 전계 프로그램 가능 쌍안정 소자(14)에 인가될 때(도 2의 30 포인트 참조), 상기 전계 프로그램 가능 쌍안정 소자(14)는 제2 데이터 상태로 프로그램되거나(이로써, 제2 저항 특성을 나타낸다) 또는 상기 제1 데이터 상태를 "삭제"한다. 상기 전계 프로그램 가능 쌍안정 소자(14)는 제1 전압이 다시 상기 전계 프로그램 가능 쌍안정 소자(14)에 인가될 때까지 제2 데이터 상태(제2 저항 특성을 가짐)를 유지한다(28 인트를 참조).
상기 제1 데이터 상태에서, 전계 프로그램 가능 쌍안정 소자(14)는 상대적으로 낮은 저항을 전류 흐름에 제공한다; 그리고 상기 제2 데이터 상태에서, 전계 프로그램 가능 쌍안정 소자(14)는 상기 전류 흐름에 상대적으로 높은 저항을 제공한다.
액세스 트랜지스터(12) 및 전계 프로그램 가능 쌍안정 소자(14)를 포함하는 메모리 셀(10)을 제조하기 위한 재료 및 기술들이 많이 존재한다. 예를 들어, 기판이 벌크 타입의 실리콘 웨이퍼인 경우, 액세스 트랜지스터(12)는 소스(18)(제1 전도성 형태의 불순물을 가짐) 및 드레인(20)(제2 전도성 형태의 불순물을 가짐)를 포함할 수 있다. 게이트(16)(전도성 형태 재료, 예를 들어 금속, 금속 화합물, 또는 두껍게 도프된 폴리실리콘))는 바디 영역에 전기적으로 연결된다(예를 들어, 직접적으로, 전기용량성으로 및/또는 유도성으로). 상기 액세스 트랜지스터(12)는 종래의 재료 및 종래의 반도체 제조기술을 이용하여 제조될 수 있다.
선택적으로, 상기 기판은 실리콘 온 인슐레이터(Silicon-on-Insulator:SOI) 타입의 웨이퍼일 수 있고, 상기 액세스 트랜지스터(12)는 부분 공핍형(partially depleted:PD) 트랜지스터, 완전 공핍형(fully depleted:FD) 트랜지스터, 다중 게이트(예를 들어, 이중 또는 삼중 게이트)형 트랜지스터 및/또는 핀 형상의 전계 효과 트랜지스터("Fin-FET")일 수 있다. 이러한 실시형태에서, 액세스 트랜지스터(12)는 또한 종래의 재료 및 종래의 반도체 제조기술을 이용하여 제조될 수 있다.
상기 트랜지스터(12)는 또한 폴리실리콘 또는 비결정 실리콘으로/부터 제조 될 수 있다. 이 경우, 메모리의 3차원 어레이가 제조될 수 있는데, 이때 하나 이상의 계층(기판에 추가로 또는 기판 대신으로)이 트랜지스터들을 포함할 수 있다(예를 들어, 도 23A-23C의 68계층을 참조). 실제로 기판에 배치되거나 제조된 트랜지스터의 동작 특성을 강화하기 위하여 상기 기판의 상부에 배치된 폴리실리콘 계층을 재 결정화하는 것이 유리할 수 있다. 이 경우, 메모리의 3차원 어레이는 상기 계층에 제조되거나 배치된 트랜지스터를 갖는 하나 이상의 모결정성 실리콘 또는 반도체 계층(기판에 추가로 또는 기판 대신으로)을 포함할 수 있다.
특히, 하기에 기재되는 바와 같이, 트랜지스터(12)는 예를 들어 실리콘 카바이드, 칼륨 비소 또는 펜타센을 포함하는 임의의 유기 또는 무기 반도체성 재료로 제조될 수 있다. 상기 트랜지스터는 공핍형 모드 또는 증가형 모드에서 동작될 수 있다. 상기 트랜지스터는 또한 접합하여 또는 접합 없이도 제조될 수 있다. 트랜지스터(12)(및 이에 사용되는 재료)의 모든 제조방법은 공지된 것이든 이후에 개발되는 것이든 본 발명의 범위 내에 속하게 될 것이다.
상기 전계 프로그램 가능 쌍안정 소자(14)는 예를 들어, 상기에서 인용한 문헌들에 기재된 어느 전계 프로그램 가능 필름을 이용하여 제조될 수 있다.
상기 재료 및 제조기술에 더하여, 메모리 셀(10)은 다수의 레이아웃 및 구조를 통해 배열될 수 있다. 예를 들어, 도 3A-3C를 참조하면, 도 1A에 도시된 메모리 셀(10)은 다른 재료, 기술 및 레이아웃을 이용하여 제조될 수 있다. 특히, 도 3A를 참조하면, 일 실시형태에서, 메모리 셀(10)은 벌크 타입의 반도체 웨이퍼(32) 상에 및/또는 내에 제조된다. 상기에서 기술한 바와 같이, 액세스 트랜지스터(12)는 공 지 또는 종래의 재료 및 기술로부터, 그리고 이를 이용하여 제조될 수 있다.
액세스 트랜지스터(12)의 제조 이후, 콘택트(34,36) 및 감지/프로그램 신호 라인(26)이 종래의 공지된 재료(예를 들어, 알루미늄 또는 두껍게 도프된 폴리실리콘) 및 종래의 증착법, 석판법 및 에칭기술을 이용하여 형성 및/또는 패턴화될 수 있다. 이후에(또는 상기 감지/프로그램 신호 라인(26)의 형성과 동시에), 전계 프로그램머블 쌍안정 소자(14)의 전극(38a)이 형성 및/또는 패턴화될 수 있다. 상기 전극(38a)는 전도성 형태의 재료(예를 들어, 두껍게 도프된 반도체(예를 들어, 폴리실리콘) 또는 알루미늄, 크롬, 금, 은, 몰리브덴, 백금, 팔라듐, 텅스텐, 티타늄 및/또는 구리 등과 같은 금속)일 수 있다. 상기 전극(38a)은 종래 또는 공지된 제조기술을 이용하여 증착, 형성 및/또는 패턴화될 수 있다.
이어, 상기 전계 프로그램 가능 필름(40)이 상기한 전계 프로그램 가능 필름에 관한 특허출원에 기재된 임의의 기술들을 이용하여 전극(38a)상에 증착될 수 있다. 이후에 전극(38b)가 증착될 수 있다. 상기 전극(38a)과 마찬가지로, 전극(38b)은 전도성 형태의 재료(예를 들어, 두껍게 도프된 반도체(예를 들어, 폴리실리콘) 또는 알루미늄, 크롬, 금, 은, 몰리브덴, 백금, 팔라듐, 텅스텐, 티타늄 및/또는 구리 등과 같은 금속)일 수 있다. 상기 전극(38b)는 종래의 제조기술을 이용하여 증착, 형성 및/또는 패턴화될 수 있다.
이와 같이, 상기한 실시형태에서 전계 프로그램 가능 쌍안정 소자(14)는 두 전극(38a,38b) 사이에 형성된 전계 프로그램 가능 필름(40)을 포함한다. 콘택트(34)는 전계 프로그램 가능 쌍안정 소자(14)(및 특히 전극(38a))를 액세스 트랜지 스터(12)의 소스 영역(18)에 연결한다. 상기 콘택트(34) 및 전극(38a)은 양호한 전기적 연결이 되도록 하고, 상기 전계 프로그램 가능 필름(40) 및 예를 들어 액세스 트랜지스터(12)의 소스 영역(18) 간의 전기적 경로에 낮은 저항을 제공한다.
전계 프로그램 가능 필름(40)의 물리적 및 전기적 특성에 대한 충격을 줄이고/거나 최소화하는 재료 및 제조기술을 적용하는 것이 유리할 수 있다. 이 경우, 전계 프로그램 가능 필름(40)의 전기적 및 물리적 특성에 충격을 주지 않는(또는 유해한 충격을 주지 않는) 전극(38b)(및 전극(38a))을 제조하기 위한 재료 및 기술을 적용하는 것이 유리할 수 있다. 전계 프로그램 가능 필름(40)의 열수지(thermal budget) 이하의 온도를 이용하여 증착 및/또는 형성될 수 있는 적용 재료들(예를 들어, 알루미늄)은 이들의 증착/응용 이후에 전계 프로그램 가능 필름(40)의 전기적 및/또는 물리적 무결성을 보증한다.
특히 각 전극(38)은 동일 또는 다른 제조기술을 이용하여, 동일 또는 다른 재료로부터 제조, 증착 및/또는 형성될 수 있다. 일 실시형태에서, 상기 열수지는 전극(38a)이 제조, 증착 및/형성에서 더 높은 온도를 요구하는 제1 기술 및 제1 재료를 이용하여 제조, 증착 및/또는 형성되도록 할 수 있다. 전계 프로그램 가능 필름(40)을 제공한 이후에, 제조, 증착 및/또는 형성에 있어서 상대적으로 더 낮은 온도를 조장하는 제2 기술 및/또는 제2 재료를 이용하여 전극(38b)이 제조, 증착 및/또는 형성될 수 있다. 이 경우, 상기 전극(38b)의 증착/응용 이후에 상기 전계 프로그램 가능 필름(40)의 전기적 및/또는 물리적 무결성이 증가되거나 유지될 수 있다.
다른 실시형태에서, 두 전극(38a,38b)은 각각 다양한 전기적 특성을 제공하는 재료로 구성될 수 있다. 이 경우, 상기 전극(38a)은 상기 전극(38b)의 재료와는 다른 일함수(work function)를 갖는 재료를 이용하여 제조될 수 있다. 이때, 전계 프로그램 가능 쌍안정 소자(14)는 비대칭적인 응답 또는 동작을 포함할 수 있다.
나아가, 전계 프로그램 가능 쌍안정 소자(14)의 전류 용량을 증가시키기 위하여 큰 영역을 갖는 전계 프로그램 가능 쌍안정 소자(14)를 제공하는 것이 유리할 수 있다. 이와 같이, 전계 프로그램 가능 쌍안정 소자(14)는 액세스 트랜지스터 상에 배치될 수 있고, 게이트(16)의 주요 부분의 상부로 확장될 수 있다. 이 경우, 상기 전계 프로그램 가능 쌍안정 소자(14)의 전기적 특성은 메모리 셀(10)의 전체 치수에 대한 심각한 충격 없이 증가된다.
도 3B를 참조하면, 다른 실시형태에서, 전계 프로그램 가능 필름(40)은 액세스 트랜지스터(12)의 소스 영역(18) 상에 직접 배치된다. 이러한 실시형태에서, 소스 영역(18)은 또한 전계 프로그램 가능 쌍안정 소자(14)의 전극으로서의 기능 및 역할을 수행한다. 이와 같은 실시형태는 도 3A의 레이아웃에 비해 더 적은 제조 과정으로 상대적으로 더 조밀한 레이아웃을 제공한다. 나아가, 이러한 실시형태는 상대적으로 더 큰 두께의 전계 프로그램 가능 필름(40)을 제공하며, 이로써 메모리 셀(10) 사이에 전계 프로그램 가능 쌍안정 소자(14)의 전기적 성질/특성들의 균일성을 증가시킬 수 있다.
또 다른 예시적인 실시형태에서, 도 3C를 참조하면, 전극(38a)은 소스 영역(18)에 직접적으로 접촉되어 게이트(16) 상으로 확장되도록 형성 및/또는 패턴화될 수 있다. 이러한 실시형태에서, 어레이 내의 메모리 셀(10)은, 예를 들어, 미리 설정된 규격으로 더 쉽게 제조 및 제어될 수 있는 전계 프로그램 가능 필름(40)에서 상대적으로 큰 표면영역 및 상대적으로 큰 두께로 인하여, 전계 프로그램 가능 쌍안정 소자(14)의 전기적 동작/응답에서 (도 3A 및 3B의 실시형태에 비하여) 더 큰 일관성을 가질 수 있다.
특히, 도 3A-3C의 레이아웃은 도 1C에 도시된 메모리 셀(10)에 동일하게 적용된다. 이 경우, 전계 프로그램 가능 쌍안정 소자(14)는 액세스 트랜지스터(12)의 드레인 영역(20)에 연결된다. 명세서의 간략함을 위하여 상기 내용은 반복하여 설명하지는 않을 것이다. 액세스 트랜지스터(12)의 게이트(16)에 연결된 전계 프로그램 가능 쌍안정 소자(14)를 갖는 메모리 셀(10)의 실시형태(도 1B에 도시)는 또한 다른 재료, 기술 및 레이아웃을 이용하여 제조될 수 있다. 예를 들어, 도 5A를 참조하면, 일 실시형태에서 메모리 셀(10)은 벌크 타입의 반도체 웨이퍼(32) 상에 및/또는 내에 제조된다. 액세스 트랜지스터(12)는 공지 또는 종래의 재료 및 기술을 이용하거나 그로부터 제조될 수 있을 것이다.
액세스 트랜지스터(12)를 제조한 이후에(또는 제조와 동시에), 콘택트(34,36), 신호 라인(24) 및 감지/프로그램 신호 라인(26)은 전도성 재료(예를 들어, 알루미늄 또는 두껍게 도프된 폴리실리콘)로부터 제조될 수 있고, 종래의 증착법, 석판법 및 에칭기술을 이용하여 형성 및/또는 패턴화될 수 있다. 이어, 전계 프로그램 가능 쌍안정 소자(14)의 전극(38a)이 전도성 형태의 재료(예를 들어, 두껍게 도프된 반도체(예를 들어, 폴리실리콘) 또는 알루미늄, 크롬, 금, 은, 몰리브 덴, 백금, 팔라듐, 텅스텐, 티타늄 및/또는 구리 등과 같은 금속으로부터 형성 및/또는 패턴화될 수 있다. 상기 전극(38a)은 종래 또는 널리 공지된 제조 기술을 이용하여 증착, 형성 및/또는 패턴화될 수 있다.
이후에, 전계 프로그램 가능 필름(40)이 상기한 전계 프로그램 가능 필름에 대한 특허출원에 기재된 임의의 기술을 이용하여 상기 전극(38a) 상에 증착될 수 있다. 이어, 상기 전극(38b)이 증착될 수 있다. 상기 전극(38a)과 마찬가지로, 상기 전극(38b)은 전도성 형태의 재료일 수 있다. 상기 전극(38b)은 종래의 제조 기술을 이용하여 증착, 형성 및/또는 패턴화될 수 있다.
이와 같이, 이러한 실시형태에서 전계 프로그램 가능 쌍안정 소자(14)는 액세스 트랜지스터(12) 상에 배치되며, 상기 두 전극(38a,38b) 사이에 배치된 전계 프로그램 가능 필름(40)을 포함한다. 전기적 콘택트는 액세스 트랜지스터(12)의 게이트(16)에 전계 프로그램 가능 쌍안정 소자(14)(및 특히 전극(38a))를 연결한다.
상기한 바와 같이, 전계 프로그램 가능 필름(40)의 증착 및 형성에 뒤따르는 제조 단계에서의 전계 프로그램 가능 필름(40)의 물리적 및 전기적 특성에 대한 충격을 줄이고/거나 최소화하는 제조기술 및 재료를 적용하는 것이 유리할 수 있다. 이 경우, 적용되는 전극(38b)의 재료(예를 들어, 알루미늄) 및 제조기술(전계 프로그램 가능 필름(40)의 열수지 이하의 온도를 이용하여 증착 및/또는 형성)은 전계 프로그램 가능 필름(40)의 증착/응용 이후에 상기 전계 프로그램 가능 필름(40)의 전기적 및/또는 물리적 무결성에 대한 충격을 최소화할 수 있다.
나아가, 상기에서 기술한 바와 같이, 각 전극(38)은 동일 또는 다른 제조기 술을 이용하여, 동일 또는 다른 재료로부터 제조, 증착 및/또는 형성될 수 있다. 일 실시형태에서, 열수지는 전극(38a)이 제조, 증착 및/또는 형성에서 더 높은 온도를 요구하는 제1 기술 및 제1 재료를 이용하여 제조, 증착 및/또는 형성되도록 할 수 있다. 전계 프로그램 가능 필름(40)이 제공된 이후에, 제조, 증착 및/또는 형성에서 상대적으로 더 낮은 온도를 조장하는 제2 기술 및/또는 제2 재료를 이용하여 전극(38b)이 제조, 증착 및/또는 형성될 수 있다. 이 경우, 상기 전극(38b)의 증착/응용 이후에 상기 전계 프로그램 가능 필름(40)의 전기적 및/또는 물리적 무결성이 증가되거나 유지될 수 있다.
도 5B를 참조하면, 다른 실시형태에서, 전계 프로그램 가능 필름(40)은 액세스 트랜지스터(12)의 게이트(16) 상에 직접 배치된다. 이러한 실시형태에서 게이트(16)는 또한 전계 프로그램 가능 쌍안정 소자(14)의 전극으로서의 기능을 수행한다.
즉, 액세스 트랜지스터(12)가 제조된 이후에, 콘택트(34,36)가 형성될 수 있다. 이어 전계 프로그램 가능 필름(40)이 예를 들어, 상기한 문헌들에 기재된 임의의 기술을 이용하여 게이트(16) 상에 증착, 형성 및/또는 패턴화될 수 있다.
상기 신호 라인(24) 및 감지/프로그램 신호 라인(26)은 종래의 증착법, 석판법 및 에칭 기술을 이용하여 전도성 재료(예를 들어, 알루미늄 또는 두껍게 도프된 폴리실리콘)으로부터 증착, 형성 및/또는 패턴화될 수 있다. 이후에(또는 이와 동시에) 전극(38)이 증착될 수 있다. 상기 증착, 형성 및/또는 패턴화 과정이 진행되는 동안, 전계 프로그램 가능 필름(40)의 물리적 및 전기적 무결성을 유지하는 기 술 및 재료를 적용하는 것이 유리할 수 있다. 상기한 바와 같이, 전극(38)은 전도성 형태의 재료(예를 들어, 두껍게 도프된 반도체(예를 들어, 폴리실리콘) 또는 금속(예를 들어, 알루미늄, 크롬, 금, 은, 폴리브덴, 백금, 팔라듐, 텅스텐, 티타늄 및/또는 구리)일 수 있다.
특히, 도 5B의 실시형태는 도 5A의 메모리 셀(10)에 비하여 더 적은 제조 과정을 적용하면서도 더 조밀한 레이아웃을 갖는 메모리 셀(10)을 제공한다. 나아가, 도 5B의 실시형태는 메모리 어레이 내 메모리 셀(10)의 전계 프로그램 가능 필름(40)에 대히여 쌍안정의 전기적 특성의 일관성 및 균일성을 증가시킬 수 있는, 상대적으로 더 큰 두께의 전계 프로그램 가능 필름(40)을 구현할 수 있다.
읽기, 쓰기 및/또는 삭제 동작은 액세스 트랜지스터(12) 및 전계 프로그램 가능 쌍안정 소자(14)에 인가된 전압의 크기 및 타이밍을 제어함으로써 구현될 수 있다. 예를 들어, 도 6A 및 7A를 참조하면, 메모리 셀(10)의 데이터 상태는 메모리 셀 선택 회로(42)를 통해 신호 라인(22)이 선택될 때 읽혀질 수 있다. 이로써, 액세스 트랜지스터(12)를 인에이블 또는 제1 턴온시키고, (액세스 트랜지스터(12)를 통해) 전계 프로그램 가능 쌍안정 소자(14)를 감지/프로그램 신호 라인(26)에 전기적으로 연결한다(도 7A의 50을 참조). 특히 메모리 셀(10)이 메모리 어레이 내에 많은 또는 다수의 메모리 셀들 중에서 하나인 경우, 메모리 셀 선택 회로(42)는 종래의 워드 라인 디코더/드라이버일 수 있다. 실제로, 임의의 워드 라인 인코더/드라이버는 현재 공지된 것이든 이후에 개발되는 것이든, 본 발명의 범위 내에 속하게 될 것이다.
감지 증폭기(44)(예를 들어, 종래의 교차 결합 감지 증폭기)는 감지/프로그램 신호 라인(26)에 연결되어 메모리 셀(10)의 데이터 상태를 검출한다. 이 경우, 일 실시형태에서, 감지 증폭기(44)는 입력(44a,44b)에 인가된 전압을 비교함으로써 메모리 셀(10)의 데이터 상태를 검출한다. 상기 감지 증폭기(44)의 입력(44a)에 인가된 전압은 전계 프로그램 가능 쌍안정 소자(14)(상기 소자(14)는 하기에서 기술되는 방식으로 미리 프로그램되어 있음)의 저항 특성에 크게 의존할 것이다. 상기 입력(44b)에 인가된 전압은 기준 회로(46)에 의해 제공되거나 출력되는 기준 전압에 의존할 것이다.
일 실시형태에서, 기준 회로(46)는 전압 기준 또는 전류원이 될 수 있다. 기준 회로(46)가 전류원인 경우, 상기 전류원의 출력 전류는 감지 증폭기(44)가 상기 전계 프로그램 가능 쌍안정 소자(14)의 데이터 상태를 검출하도록 감지 증폭기(44)의 입력(44b)에서 적절한 전압 또는 전류를 제공해야 한다. 즉, 일 실시형태에서, 전류 출력의 합은 전계 프로그램 가능 쌍안정 소자(14)의 높은 데이터 상태 및 낮은 데이터 상태에 대응하는 전류의 합 사이의 값이 될 것이다. 바람직한 실시형태에서, 상기 전류의 합은 실질적으로 전계 프로그램 가능 쌍안정 소자(14)의 높은 데이터 상태 및 낮은 데이터 상태에 대응하는 전류 합의 반이 된다.
다른 실시형태에서, 기준 회로(46)는 적어도 두 개의 기준 메모리 셀(미도시)을 포함하는데, 상기 각 기준 메모리 셀은 각각 기준 액세스 트랜지스터 및 기준 전계 프로그램 가능 쌍안정 소자를 포함한다. 이러한 실시형태에서, 한 기준 메모리 셀은 높은 데이터 상태로 프로그램되고, 한 기준 메모리 셀은 낮은 데이터 상 태로 프로그램된다. 일 실시형태에서, 상기 기준 회로(46)는 입력(44b)에 두 기준 메모리 셀의 합의 반과 실질적으로 동일한 전압을 제공한다. 상기 메모리 셀(10)은 상기 전계 프로그램 가능 쌍안정 소자(14)를 입력(44a)에 연결하고, 상기 기준 회로(46)에 의해 생성된 기준 전압을 입력(44b)에 연결함으로써 읽혀진다.
동작 조건의 변화(예를 들어, 온도 변화 및/또는 전원 변화) 또는 제조 조건의 변화(예를 들어, 웨이퍼에 상의 필름 두께 변화)로 인한 메모리 셀 특성의 변화를 추적 및/또는 지정하기 위해서는, 상기한 기준 메모리 셀의 구조를 적용하는 것이 유리할 수 있다.
따라서, 상기 메모리 셀(10)의 데이터 상태를 읽기 위해 적용된 회로(예를 들어, 감지 증폭기(44) 또는 기준 회로(46))는 전압 또는 전류 감지 기술을 이용하여 메모리 셀(10)에 저장되어 있는 데이터 상태를 감지할 수 있다. 이러한 회로 및 구성은 이미 공지된 기술이다(참고 예: 미국 공개특허 2004/0165462 및 미국특허 6,785,163). 실제로, 메모리 셀(10)의 데이터 상태를 감지, 추출, 검출 또는 측정하기 위한 임의의 회로 또는 구조는, 현재 공지된 것이든 이후에 개발되는 것이든 본 발명의 범위 내에 속하게 될 것이다.
일 실시형태에서, 상기 기준 전압 회로(48)는 안정된 기준 전압(예를 들어, 접지 전압 또는 제로 전압)을 제공하는 회로일 수 있다. 다른 실시형태에서, 기준 전압 회로는 양호하게 설정된 전압 레벨 및 타이밍 특성을 갖는 특정 제어 신호를 제공할 수 있다.
특히, 액세스 트랜지스터(12)(전계 프로그램 가능 쌍안정 소자(14))를 감지 증폭기(44)에 선택적으로 연결하여 상기 메모리 셀(10)의 데이터 상태에 대한 읽기 동작을 실행 및/또는 용이하게 하기 위하여, 패스 게이트 및/또는 컬럼 스위치 회로(미도시)가 적용될 수 있다.
도 6B 및 7B를 참조하면, 메모리 셀(10)의 데이터 상태는 전계 프로그램 가능 쌍안정 소자(14)를 감지/프로그램 신호 라인(26)에 연결하고, 상기 전계 프로그램 가능 쌍안정 소자(14)의 전계 프로그램 가능 필름 상에 적절할 전압을 인가함으로써 프로그램될 수 있다. 이 경우, 메모리 셀 선택 회로(42)는 신호 라인(22)에 상당한 고전압을 인가(N-채널의 경우)함으로써 액세스 트랜지스터(12)(즉, 포워드 바이어스 트랜지스터(12))를 턴온한다(도 7B의 50을 참조). 이 방법에서, 전계 프로그램머블 쌍안정 소자(14)는 감지/프로그램 신호 라인(26)과 전기적으로 연결된다.
액세스 트랜지스터(12)가 "온"되는 동안, 프로그래밍 회로(52)는 로직 하이 또는 로직 로우를 저장하기 위하여 적절한 전압을 인가한다. 이 경우, 도 2를 참조하면 전계 프로그램 가능 필름(40)으로 약 4.5볼트의 전압차를 인가 또는 제공하면 전계 프로그램 가능 쌍안정 소자(14)에 로직 하이를 저장한다(도 7B를 참조). 반대로, 상기 전계 프로그램 가능 필름(40)으로 약 2볼트의 전압차를 인가 또는 제공하면 상기 로직 하이를 삭제하고, 전계 프로그램 가능 쌍안정 소자(14)에 로직 로우를 저장한다(도 7C 및/또는 7D를 각각 참조). 2볼트의 전압차는 제어 신호 라인(24,26)에 인가된 전압을 제어함으로써 제공될 수 있다.
특히, 액세스 트랜지스터(12)(전계 프로그램 가능 쌍안정 소자(14))를 프로 그래밍 회로(52)에 선택적으로 연결하여 상기 메모리 셀(10)의 프로그래밍 동작을 실행 및/또는 용이하게 하기 위해, 패스 게이트 및/또는 컬럼 스위치 회로(미도시)가 적용될 수 있다. 나아가, 기준 전압 회로를 선택된/지정된 메모리 셀(10)의 신호 라인(24)에 연결하기 위하여 스위치(예를 들어, 트랜지스터 등)가 적용될 수 있다.
삭제 및 쓰기 동작을 실행하기 위한 다양한 기술(및 이를 위한 회로)들이 많이 존재한다. 이러한 모든 기술 및 이를 위한 회로는, 현재 공지된 것이든 이후에 개발되는 것이든 본 발명의 범위 내에 속하게 될 것이다. 예를 들어, 프로그래밍 회로(52)는 접지 또는 기준에 연결된 하나의 "단자"를 갖는 스위치(예를 들어, 트랜지스터를 통해 실행됨)일 수 있다. 이 경우, 기준 전압 회로(48)는 제어 신호 라인(24)에 적절한 전압을 인가함으로써 프로그램(삭제 또는 쓰기)할 수 있다.
상기 메모리 셀(10)은 종종 복수의 메모리 셀(10)을 갖는 메모리 어레이(56)에서 적용 또는 구현된다. 도 8A를 참조하면, 일 실시형태에서 메모리 셀(10aa-xx)은 행(58a-x)과 열(60a-x)의 매트릭스에서 교차점에 위치된다. 주변 회로(62)(예를 들어, 클럭 정렬 회로, 주소 코딩, 워드 라인 드라이버, 행 드라이버 및 출력 드라이버, 감지 증폭기 및 기준 전압 회로)가 상기 메모리 셀(10aa-xx)에 제어 신호를 제공하고 상기 메모리 셀(10aa-xx)에 읽기 및 쓰기와 같은 동작을 실행 및/또는 용이하게 하도록 포함될 수 있다. 특히 도 8B를 참조하면, 메모리 장치는 복수의 메모리 어레이(또는 서브 어레이), 예를 들어 어레이(56a-d)를 포함할 수 있다. 실제로 메모리 어레이(56)의 메모리 셀(10aa-xx)은, 현재 공지된 것이든 이후에 개발되 는 것이든, 예를 들어, 서브 어레이 및 어드레싱 구조 또는 레이아웃을 포함하는 임의의 구조 또는 레이아웃으로 배열 또는 구성될 수 있다.
본 발명의 다른 견지에서, 본 발명은 복수의 메모리 셀을 포함하는데, 상기 각 메모리 셀은 고유의, 다른 및/또는 별개의 전계 프로그램 가능 쌍안정 소자 및 공통 액세스 트랜지스터를 갖는다. 이러한 견지에서, 상기 메모리 셀의 전계 프로그램 가능 쌍안정 소자는 액세스 트랜지스터를 "공유"한다. 즉, 복수의 메모리 셀은 공통의 액세스 트랜지스터 및 고유한, 다른 및/또는 별개의 전계 프로그램 가능 쌍안정 소자들을 포함한다.
도 9를 참조하면, 일 실시형태에서, 하나의 액세스 트랜지스터(12)는 복수의 전계 프로그램 가능 쌍안정 소자(14a-n)에 연결된다. 상기 전계 프로그램 가능 쌍안정 소자(14a-n)는 각각 개별적으로 어드레싱할 수 있는 데이터를 저장한다. 이 경우, 데이터 상태는 신호 라인(22,24a-n,26)의 전압 레벨을 제어함으로써, 개별적으로(직렬 또는 병렬로) 전계 프로그램 가능 쌍안정 소자(14a-n)으로부터 읽혀지고 쓰여질 수 있다.
도 9에 도시된 복수의 메모리 셀(10a-n)은 다양한 기술을 이용하여 제조될 수 있다. 나아가, 메모리 셀(10a-n)은 다수의 서로 다른 구성 및 레이아웃을 포함할 수 있다. 예를 들어, 도 10A를 참조하면, 적어도 하나의 실시형태에서, 전계 프로그램 가능 쌍안정 소자(14a-c)는 적층된 배열 내의 액세스 트랜지스터(12) 상에 배치될 수 있다. 이 방법으로 본 발명의 이러한 견지를 포함하는 메모리 장치의 밀도는 증가될 있다
특히, 도 10A을 참조하면, 메모리 셀들(10a-c)은 각각 전계 프로그램 가능 쌍안정 소자(14)를 포함하며, 공유 또는 공통의 액세스 트랜지스터(12)를 포함한다. 상기 전계 프로그램 가능 쌍안정 소자(14)는 전극(38a1) 및 전극(38a2) 사이에 배치된 전계 프로그램 가능 필름(40a)을 포함한다. 상기 전극(38a1)은 콘택트(34)를 통해 액세스 트랜지스터(12)의 소스(18)에 전기적으로 연결된다. 상기 전극(38a2)는 신호 라인(24a)에 연결된다(미도시됨). 실제로, 일 실시형태에서 상기 전극(38a2)는 신호 라인(24a)이다.
상기 전계 프로그램 가능 쌍안정 소자(14)는 전극(38b1) 및 전극(38b2) 사이에 배치된 전계 프로그램 가능 필름(40b)을 포함한다. 전도성 비아(via)(V1)는 상기 전극(38b1)을 (전극(38a1) 및 콘택트(34)를 통해) 액세스 트랜지스터(12)의 소스(18)에 전기적으로 연결한다. 상기 전극(38b2)는 신호 라인(24b)에 연결된다(미도시됨).
이와 유사하게, 전계 프로그램 가능 쌍안정 소자(14c)는 전극(38c1) 및 전극(38c2) 사이에 배치된 전계 프로그램 가능 필름(40c)을 포함한다. 전도성 비아(via)는 상기 전극(38c1)을 (전극(38a1,38b1), 전도성 비아(V1) 및 콘택트(34)를 통해) 상기 액세스 트랜지스터(12)의 소스(18)에 전기적으로 연결한다. 상기 전극(38c2)은 신호 라인(24c)에 연결된다(미도시됨).
특히, 일 실시형태에서, 전극(38a1,38b2,38c2)는 각각 신호 라인(24a-c)일 수 있다.
도 10B를 참조하면, 본 발명의 이러한 견지에서의 메모리 셀(10)의 다른 예 시적인 레이아웃은 도 10A에 도시된 구성보다 더 조밀한 구성을 포함한다. 이 경우, 전계 프로그램 가능 쌍안정 소자(14a,14b)는 전극(38ab)을 "공유"한다. 이러한 방법으로 더 적은 제조 공정 및 재료를 이용하여 더 단순하고 조밀한 메모리 어레이가 제공될 수 있다. 특히 본 발명의 이러한 견지에서의 메모리 셀(10)의 모든 레이아웃은 현재 공지된 것이든 이후에 개발되는 것이든 본 발명의 범위 내에 속하게 될 것이다.
따라서, 도 10A, 11A 및 11B를 참조하면, 본 발명의 이러한 견지에서의 메모리 셀(10a-c)은 적층된 레이아웃 구성을 포함한다. 즉, 액세스 트랜지스터(12)는 기판(32) 내에 배치되고, 전계 프로그램 가능 쌍안정 소자(14a-c)는 메모리 어레이(56)의 계층(64a-c)에 각각 배치된다. 상기 메모리 어레이(56)의 각 계층(64a-c)은 기판(32) 내에 또는 위에 배치된 액세스 트랜지스터(12) 및 상기 계층(64) 내 전계 프로그램 가능 쌍안정 소자(14)를 갖는 복수의 메모리 셀(10aa-xx)를 유효하게 포함한다(도 11B를 참조).
특히, 상기한 바와 같이 트랜지스터(12)는 모노결정성 기판과 비교할 때 다른(예를 들어, "더 높은") 평면 또는 계층에서 계조, 형성, 배치 및/또는 위치될 수 있다. 이 경우, 트랜지스터(12)는 폴리실리콘, 비결정 실리콘 또는 다른 비결정성 재료로/부터 제조될 수 있다. 이러한 환경하에서, 메모리의 3차원 어레이가 제조될 수 있으며, 이때, 하나 이상의 계층(기판에 추가로 또는 기판 대신으로)은 액세스 트랜지스터(및/또는 주변 회로)를 포함할 수 있다(예를 들어, 도 23A-23C의 계층(68)을 참조). 이와 같이, 전계 프로그램 가능 쌍안정 소자(14)는 상기한 트랜 지스터 상부 및/하부의 계층 또는 평면에 형성, 배치 및/또는 위치될 수 있다. 나아가, 상기 트랜지스터(12)는 상기 트랜지스터(12)가 형성, 배치 및/또는 위치되는 계층 및/또는 평면의 상부 및/또는 하부의 계층 또는 평면에 형성, 배치 및/또는 위치되는 전계 프로그램 가능 쌍안정 소자(14)와 연결될 수 있다(예를 들어, 도 23B 및 23C를 참조).
도 11A 및 11B에 도시된 3차원 메모리 어레이(56)의 메모리 셀(10)은 현재 공지된 것이든 이후에 개발되는 것이든 임의의 구조 또는 레이아웃으로 정렬 또는 구성될 수 있다. 예를 들어, 서브 어레이 및/또는 서브 어레이부의 배향(orientation)은 3차원 또는 2차원(수직 또는 수평 평면으로)일 수 있다. 이러한 방법으로, 서브 어레이 및/또는 서브 어레이부의 배향은 예를 들어 수율, 어드레싱, 읽기, 쓰기 및/또는 삭제 동작을 강화하도록 선택될 수 있다.
나아가, 서브 어레이 및/또는 서브 어레이부의 배향은 주변 회로를 최소화하도록 선택될 수 있다. 예를 들어, 상기 서브 어레이가 기판(32)의 표면에 직각인 수직 평면으로 정의된 경우, 주변 회로가 배치되어 상기 기판(32)의 주요 영역을 차지할 수 있다.
메모리 셀(10a-n)에 대한 쓰기 또는 프로그래밍 동작은 액세스 트랜지스터(12) 및 신호 라인(24a-n)에 제어 전압을 인가함으로써 실행되고, 이로써 액세스 트랜지스터(12)를 인에이블 또는 턴온시키며, 전계 프로그램 가능 쌍안정 소자(14)에 적절한 데이터 상태를 저장한다. 도 12A를 참조하면, 메모리 셀(10a)의 데이터 상태는 예를 들어 전계 프로그램 가능 쌍안정 소자(14a)를 감지/프로그램 신호 라 인(26)에 연결하고, 프로그래밍 회로(52) 및 기준 전압 회로(48)을 통해 전계 프로그램 가능 쌍안정 소자(14a)의 전계 프로그램 가능 필름으로 적절한 전압을 인가함으로써 프로그램될 수 있다. 이 경우, 메모리 셀 선택 회로(42)는 신호 라인(22)에 적절한 양전압을 인가함으로써 액세스 트랜지스터(12)(N-채널 트랜지스터의 경우)를 인에이블 또는 턴온시킨다. 이러한 방법으로 전계 프로그램 가능 쌍안정 소자(14a)는 감지/프로그램 신호 라인(26)에 전기적으로 연결된다.
이후, 액세스 트랜지스터(12)가 "온"되는 동안, 프로그래밍 회로(52)는 적절한 전압(기준 전압 회로(48)에 의해 신호 라인(24)에 인가된 전압과 관련하여)을 인가하여, 전계 프로그램 가능 쌍안정 소자(14a)에 로직 하이 또는 로직 로우를 저장한다. 예를 들어, 일 실시형태(예를 들어, 도 2에 도시된 예시적인 필름의 IV 특성을 참조)에서, 전계 프로그램 가능 쌍안정 소자(14a)의 전계 프로그램 가능 필름으로 약 4.5볼트의 전압차를 인가 또는 제공하면 로직 하이를 저장한다. 반대로, 상기 전계 프로그램 가능 쌍안정 소자(14a)의 전계 프로그램 가능 필름(40)으로 약 2볼트의 전압차를 인가 또는 제공하면 상기 로직 하이를 삭제하고, 로직 로우를 저장한다. 2볼트의 전압차는 제어 신호 라인(24,26)에 인가된 전압을 인가함으로써 제공될 수 있다(예를 들어, 도 7C 및 7D를 참조).
도 12B를 참조하면, 일 실시형태에서, 메모리 셀(10a)의 데이터 상태는 액세스 트랜지스터(12)를 인에이블 또는 제1 턴"온"시킴(메모리 셀 선택 회로(42)를 통해 신호 라인(22)에 제어 신호를 인가하여)으로써 읽혀진다. 이는 전계 프로그램 가능 쌍안정 소자(14a)를 (액세스 트랜지스터(12)를 통해) 감지/프로그램 신호 라 인(26)에 전기적으로 연결시킨다. 특히 기준 전압(예를 들어, 접지)이 상기 기준 전압 회로(48)에 의해 신호 라인(24a)에 인가된다.
상기한 바와 같이, 감지 증폭기(44)(예를 들어, 종래의 교차 결합 감지 증폭기)는 감지/프로그램 신호 라인(26)에 연결되어, 메모리 셀(10)의 데이터 상태를 검출한다. 명세서의 간략함을 위하여 상기 내용은 반복하여 설명하지는 않을 것이나, 요약은 될 것이다. 상기 감지 증폭기(44)는 전압 또는 전류 기반 증폭기일 수 있다. 상기 감지 증폭기(44)는 입력(44a,44b)에 인가된 전압 또는 전류를 비교함으로써 메모리 셀(10a)의 데이터 상태를 검출한다. 예를 들어, 감지 증폭기(44)의 입력(44a)에 인가된 전압은 전계 프로그램 가능 쌍안정 소자(14a)의 저항 특성에 크게 의존한다. 입력(44b)에 인가된 전압은 기준 회로(46)의 출력인 기준 전압에 의존할 것이다.
특히, 액세스 트랜지스터(12)(전계 프로그램 가능 쌍안정 소자(14a))를 감지 증폭기(44)에 선택적으로 연결하여 상기 메모리 셀(10a)의 데이터 상태에 대한 읽기 동작을 실행 및/또는 용이하게 하기 위하여, 패스 게이트 및/또는 컬럼 스위치 회로(미도시)가 적용될 수 있다.
상기한 바와 같이, 본 발명의 이러한 견지의 메모리 셀(10a-n)에서의 읽기, 쓰기 및/또는 삭제 동작을 실행하기 위한 다양한 기술(및 이러한 기술을 실현하기 위한 회로)들이 많이 존재한다. 이러한 모든 기술 및 이를 위한 회로는 현재 공지된 것이든 이후에 개발되는 것이든 본 발명의 범위 내에 속하게 될 것이다.
나아가, 상기한 바와 같이 메모리 셀(10a-n)은 많은 다른 구성 및 레이아웃 을 포함할 수 있다. 실제로 전계 프로그램 가능 쌍안정 소자(14a-c)는 다른 전기적 특성, 예를 들어, 다른 "온" 및/또는 "오프" 저항, 쓰기 및/또는 삭제 전압을 포함할 수 있다. 이 경우, 일 실시형태에서, 전계 프로그램 가능 쌍안정 소자(14a-c)의 각각의 크기는 특정 제어 신호에 다른 응답을 제공하기 위하여 다를 수 있다. 이러한 방법으로, 전계 프로그램 가능 쌍안정 소자(14a-c)는 (연속적으로 읽기/쓰기/삭제의 실시형태와 비교할 때) 보다 빨리 및/또는 동시에 읽혀질 수 있다. 왜냐하면, 예를 들어 전계 프로그램 가능 쌍안정 소자(14a-c)를 포함하는 메모리 셀(10)의 응답이 다르기 때문이다. 따라서, 도 12A 및 12B를 참조하면, 제어 신호 라인(24a-n)은 메모리 셀(10a-n)에 데이터 상태를 기록하는데 사용될 수 있다.
도 12C 및 12D를 참조하면, 메모리 셀(10a-n)의 데이터 상태를 읽을 때, 제어 신호 라인(24a-n)은 동일 또는 유사한 전압 레벨(예를 들어, 함께 단락된 상태로)이 될 수 있고, 액세스 트랜지스터(12)는 턴 "온"되며, 그 결과 전류 또는 전압은 서로 다른 기준 입력(46a-n)을 갖는 다수의 감지 증폭기(44a-n)를 통해 읽혀질 수 있으며, 그 결과는 도 12C에 도시된 바와 같이 데이터 출력 라인(출력 A-N) 상에 위치된다. 또는 그 결과 전류 또는 전압은 아날로그-디지털 변환기(ADC)에 의해 읽혀질 수 있으며, 그 결과는 도 12D에 도시된 바와 같이 데이터 출력 라인(출력 A-N) 상에 위치된다. 이러한 방법 또는 다른 방법은 메모리 셀(10a-n)에 의해 출력된 다중 전압(또는 전류) 신호 또는 레벨 사이에서 식별할 수 있다. 이와 같이, 하나의 메모리 셀(10) 보다 많은 메모리 셀에 저장된 데이터 상태가 동시에 또는 연속적으로 읽혀질 수 있다.
본 발명의 이러한 견지의 메모리 셀(10a-n)은 예를 들어 도 1A-C, 2, 3A-C, 4, 5A 및 5B에 도시된 메모리 셀(10)과 관련하여 상기에서 기재된 동일 기술 및 재료를 이용하여 제조될 수 있다. 명세서의 간략함을 위하여 상기 내용은 반복하여 설명하지는 않을 것이다.
나아가, 본 발명의 이러한 견지에서의 메모리 셀(10a-n)은 (상기에서 설명한 바와 같이) 도 1A-1C에 도시된 메모리 셀(10)의 임의의 구성으로 배열될 수 있다. 예를 들어, 도 13을 참조하면, 전계 프로그램 가능 쌍안정 소자(14a-n)는 게이트(16)에 연결될 수 있다. 특히, 본 실시형태의 트랜지스터(12) 및 전계 프로그램 가능 쌍안정 소자(14a-n)는 서로 결합되어 OR 로직 또는 NOR 로직 구성을 형성한다. 이러한 실시형태에서, 메모리 셀(10a-n)은 또한 적층된 레이아웃 구성을 적용할 수 있다. 이때, 액세스 트랜지스터(12)는 기판(32) 상에 또는 내에 배치되며, 전계 프로그램 가능 쌍안정 소자(14a-n)는 액세스 트랜지스터(12)(및 기판(32)) 상에 배치되는 전계 프로그램 가능 필름(40)의 계층에 배치된다(도 14A 및 14B를 참조). 이와 같이, 상기 전계 프로그램 가능 필름(40)(액세스 트랜지스터(12)와 결합된)의 상기 각 계층(64a-n)은 복수개의 메모리 셀(10)을 "유효하게" 포함하며, 이때, 상기 메모리 셀(10)은 계층(64)에 전계 프로그램 가능 쌍안정 소자(14) 및 기판(32) 상에 또는 내에 배치된 액세스 트랜지스터(12)를 갖는다(예를 들어, 도 11B, 14A 및 14B를 참조).
도 13의 메모리 셀(10a-n)은 전계 프로그램 가능 쌍안정 소자(14)의 전계 프로그램 가능 필름(40)에 인가된 전압을 선택적으로 제어함으로써 프로그램될 수 있 다. 이 경우, 메모리 셀 선택 회로(42)는 신호 라인(22a-n)에 제어신호를 인가하여 전계 프로그램 가능 쌍안정 소자(14a-n)의 데이터 상태(또는 상기 소자(14a-n)에 저장된 정보)를 프로그래밍(및 읽기)을 용이하게 한다. 특히, 도 15A 및 도 15B를 참조하면, 메모리 셀(들)(10)은 하나 이상의 신호 라인(22a-n)에 제1 제어 신호(미리 설정된 전압 레벨을 가짐)를 인가함으로써 선택적으로 프로그램된다. 제2 제어 신호(미리 설정된 전압 레벨을 가짐)은 프로그래밍 회로(52)에 의해 노드(66)에서 인가된다. 도 2를 참조하면, 일 실시형태에서, 메모리 셀 선택 회로(42) 및 프로그래밍 회로(52)는 적절할 전압을 인가하여, 하나 이상의 선택된 메모리 셀에 로직 하이 또는 로직 로우를 저장한다. 이 경우, 전계 프로그램 가능 필름으로 약 4.5볼트의 전압차를 인가 또는 제공하면 전계 프로그램 가능 쌍안정 소자(14)에 로직 하이를 저장한다. 반대로, 상기 전계 프로그램 가능 필름(40)으로 약 2볼트의 전압차를 인가 또는 제공하면 상기 로직 하이를 삭제하고, 전계 프로그램 가능 쌍안정 소자(14)에 로직 로우를 저장한다. 2볼트의 전압차는 제어 신호 라인(24,26)에 적절한 전압을 인가함으로써 제공될 수 있다. 특히 메모리 셀(10a-n)은 직렬 또는 병렬로 프로그램될 수 있다.
도 13의 메모리 셀(10a-n)에 저장된 데이터 상태는 메모리 셀 선택 회로(42)에 의해 신호 라인(22)에 인가된 제어 신호에 의해 메모리 셀(10a-n)을 선택 또는 인에이블하고, 액세스 트랜지스터(12)의 전류 또는 전압 응답을 감지함으로써 읽혀질 수 있다. 특히 도 15C를 참조하면, 일 실시형태에서, 메모리 셀(10a)의 데이터 상태는 예를 들어, 전계 프로그램 가능 쌍안정 소자(14a)에 저장된 데이터 상태( 즉, 미리 프로그램된 전계 프로그램 가능 필름의 저항 특성에 기인함)를 나타내는 액세스 트랜지스터(12)의 게이트(16)로 전압을 교대로 인가하는 메모리 셀 선택 회로(42)를 통해 신호 라인(22a)으로 읽기 전압을 인가함으로써 읽혀질 수 있다. 액세스 트랜지스터(12)의 게이트(16)에 인가된 전압은, (노드(44a)를 통해) 인가되고 감지 증폭기(44)에 의해 감지되는 액세스 트랜지스터(12)의 동작 특성을 결정한다.
상기 감지 증폭기(44)(예를 들어, 종래의 교차 결합 감지 증폭기)는 메모리 셀(10)의 데이터 상태를 검출한다. 이 경우, 일 실시형태에서, 감지 증폭기(44)는 입력(44a,44b)에 인가된 전압을 비교함으로써 메모리 셀(10)의 데이터 상태를 검출한다. 상기 감지 증폭기(44)의 입력(44a)에 인가된 전압은 전계 프로그램 가능 쌍안정 소자(14a)의 저항 특성 및 액세스 트랜지스터(12)의 동작 특성에 대한 충격에 적어도 크게 의존할 것이다. 상기 입력(44b)에 인가된 전압은 기준 회로(46)의 출력인 기준 전압에 의존할 것이다.
상기한 바와 같이, 기준 회로(46)는 전압 기준 또는 전류원일 수 있다. 기준 전압 회로(48)는 일 실시형태에서, 안정된 기준 전압(예를 들어, 액세스 트랜지스터(12)를 턴온 또는 인에이블하기 위하여 안정되고 매우 제어가능한 양전압이며, 이때의 실시형태에서 상기 액세스 트랜지스터(12)는 N-채널 타입의 트랜지스터)을 제공하는 회로일 수 있다. 명세서의 간략함을 위하여, 여기서는 상기 내용을 반복하여 설명하지는 않을 것이다.
특히, 메모리 셀(10a)의 데이터 상태를 읽기 위해 적용된 회로(예를 들어, 감지 증폭기(44) 및 기준 회로(46))는 공지의 회로, 구성 및 기술을 적용할 수 있 다. 메모리 셀(10a-n)의 데이터 상태를 감지, 추출, 검출 또는 측정하기 위한 임의의 회로, 구조 또는 기술은 현재 공지된 것이든 이후에 개발되는 것이든 본 발명의 범위 내에 속하게 될 것이다.
특히, 액세스 트랜지스터(12)(전계 프로그램 가능 쌍안정 소자(14a))를 감지 증폭기(44)에 선택적으로 연결하여 상기 메모리 셀(10)의 데이터 상태에 대한 읽기 동작을 실행 및/또는 용이하게 하기 위하여, 패스 게이트 및/또는 컬럼 스위치 회로(미도시)가 적용될 수 있다.
본 발명의 또 다른 견지에서, 본 발명은 상보적인 데이터 상태를 저장하도록 구성된 복수의 메모리 셀을 갖는 차동 메모리 셀을 포함한다. 이 경우, 도 16을 참조하면, 차동 메모리 셀(100)은 제1 메모리 셀(10a) 및 제2 메모리 셀(10b)를 포함하며, 상기 제1 메모리 셀(10a)은 상기 제2 메모리 셀(10b)에 대해 상보적 상태를 유지한다. 상기 메모리 셀(10a,10b)은 각각 액세스 트랜지스터(12) 및 전계 프로그램 가능 쌍안정 소자(14)를 포함한다. 따라서, 상기 메모리 셀(10a,10b)이 프로그램되는 경우, 하나의 메모리 셀(예를 들어, 10a)은 로직 로우를 저장하고, 다른 메모리 셀(이 경우, 10b)은 로직 하이를 저장한다.
상기 차동 메모리 셀(100)의 메모리 셀(10a,10b)은 상기한 본 발명의 임의의 견지에 따른 임의의 실시형태에 관하여 설명한 바와 같이 제조, 구성 및/또는 제어될 수 있다. 나아가, 상기 메모리 셀(10a,10b)는 상기한 본 발명의 임의의 견지에 따른 임의의 실시형태에 관하여 설명한 바와 같은 레이아웃을 포함할 수 있다(예를 들어, 도 18A-18C를 참조). 명세서의 간략함을 위하여 상기 내용은 반복하여 설명 하지는 않을 것이다.
다시 말해, 두 트랜지스터 차동 메모리 셀(100)의 데이터 상태는 상기 차동 메모리 셀(100)의 각 셀(10)에 저장된 로직 상태를 추출, 감지, 측정 및/또는 검출함으로써 읽혀질 수 있다. 즉, 메모리 셀(100)은 전계 프로그램 가능 쌍안정 소자(14a,14b)에 저장된 또는 표시된 저항값에서 차이를 추출, 감지, 측정 및/또는 검출함으로써 읽혀질 수 있다. 차동 메모리 셀(100)의 제1 로직 상태에서, 메모리 셀(10a)은 로직 로우를 저장하고, 메모리 셀(10b)은 로직 하이를 저장한다. 반대로, 차동 메모리 셀(100)의 제2 로직 상태에서, 메모리 셀(10a)은 로직 하이를 저장하고, 메모리 셀(10b)은 로직 로우를 저장한다. 상기 저항값의 차이는 전류 또는 전압에 기초한 기술을 이용하여 추출, 감지, 측정 및/또는 검출될 수 있다.
도 16 및 도 17A를 참조하면, 차동 메모리 셀(100)의 상태는 감지 증폭기(44)(비교기)에 의해 측정 및/또는 읽혀질 수 있으며, 상기 감지 증폭기는 전압 또는 전류 타입의 비교기(예를 들어, 교차 결합 감지 증폭기)일 수 있다. 이 경우, 감지 증폭기(44)는 전류 또는 전압(전계 프로그램 가능 쌍안정 소자(14a,14b)에 저장 또는 표시된 저항값에 의존함)을 비교한다. 상기 감지 증폭기(44)에 의해 감지된 전류 또는 전압은 메모리 셀(10a,10b)에 저장된 차동 로직 상태를 지시 또는 표시한다.
따라서, 본 발명의 이러한 견지에 따른 차동 메모리 셀(100)은 본 발명의 다른 견지에 따른 메모리 셀(10)과 비교하여 다음과 같은 몇 가지 장점이 있다. 즉, 예를 들어; (ⅰ)로직 상태가 메모리 셀(10a,10b)의 상태에 대한 차이에 의해 결정 되므로, 읽기 동작이 이진 상태의 값의 변화에 덜 민감하고, (ⅱ)예들 들어, 도 6의 기준 회로(46)가 필요 없을 수도 있으며, (ⅲ)차동 메모리 셀(100)은 (예를 들어, 도 1A-C에 도시된 메모리 셀과 비교할 때) 더 큰 읽기 윈도우를 포함할 수 있다.
도 17B를 참조하면, 일 실시형태에서, 액세스 트랜지스터(12a,12b)가 "온"되는 동안, 프로그래밍 회로(52)는 로직 하이 또는 로직 로우를 저장하기 위하여 적절한 전압을 (연속적으로 또는 순차적으로) 인가한다. 이 경우, 도 2를 참조하면, 전계 프로그램 가능 필름(40)으로 약 4.5볼트의 전압차를 인가 또는 제공하면 전계 프로그램 가능 쌍안정 소자(14)에 로직 하이를 저장한다. 반대로, 상기 전계 프로그램 가능 필름으로 약 2볼트의 전압차를 인가 또는 제공하면 상기 로직 하이를 삭제하고, 전계 프로그램 가능 쌍안정 소자(14)에 로직 로우를 저장한다. 이는 제어 신호 라인(24,26)을 통해 전계 프로그램 가능 쌍안정 소자(14)로 이러한 전압 차를 인가함으로써 제공될 수 있다.
일 실시형태에서, 메모리 셀(10a,10b)는 동일 또는 유사한 특성들을 갖는다. 이와 같이, 메모리 셀(10a,10b)이 동일 또는 유사한 특성을 가지도록 설계된 경우, 상기 메모리 셀(10a,10b)을 공간적으로 또는 물리적으로 서로 가까이 배치하는 것이 유리할 수 있다. 이러한 방법으로, 메모리 셀(10a,10b)을 제조하는 동안, 상기 메모리 셀(10a,10b)은 공정의 변화 또는 차이가 거의 없이 제조될 것이며, 이로써, (ⅰ)메모리 셀(10a,10b)의 액세스 트랜지스터(12a,12b)는 각각 동일 또는 유사한 전기적, 물리적, 도핑 농도 및/또는 프로파일 특성을 가질 것이고, (ⅱ)메모리 셀 (10a,10b)의 전계 프로그램 가능 쌍안정 소자(14a,14b)는 각각 동일 또는 유사한 전기적 특성을 가질 것이다. 실제로 메모리 셀(100)의 메모리 셀(10a,10b)의 온도 및 시간에 대해 동일 또는 유사하게 변할 것이다.
메모리 장치는 차동 메모리 셀(100)의 어레이(즉, 반복 패턴으로 정렬된 복수의 메모리 셀)를 포함할 수 있다(예를 들어, 도 22A 및 22B를 참조). 상기 메모리 셀(100)은 많은 다른 방식으로 정렬될 수 있다. 예를 들어, 메모리 셀(100)은 본 발명의 제2 견지와 관련하여 상기에서 설명한 바와 같이 "공유" 또는 공통의 액세스 트랜지스터에 연결된 전계 프로그램 가능 쌍안정 소자를 각각 포함하는 복수의 계층(64)을 갖는, 적층 구조로 제조될 수 있다(도 22A를 참조). 이 실시형태에서, 전계 프로그램 가능 필름(40)(공유된 액세스 트랜지스터(12)와 결합된)의 각 계층은 복수의 계층(64) 중 하나의 전계 프로그램 가능 쌍안정 소자(14) 및 기판(32) 상에 또는 내에 배치된 액세스 트랜지스터(12)을 갖는 복수의 메모리 셀(10aa-xx)을 "유효하게" 포함한다.
일 실시형태에서, 차동 메모리 셀(100)은 액세스 트랜지스터(12) 및 제1 계층(64a)에 배치된 전계 프로그램 가능 쌍안정 소자로 구성된 제1 메모리 셀을 포함할 수 있다. 상기 메모리 셀(100)은 상기한 동일 액세스 트랜지스터 및 제2 계층(64b)에 배치된 전계 프로그램 가능 쌍안정 소자로 구성된 제2 메모리 셀을 포함할 수 있다(예를 들어, 도10A, 10B, 14A 및 14B의 레이아웃을 참조). 이러한 방법으로 상기 차동 메모리 셀(100)의 메모리 셀들은 공간적으로 서로 가까이 위치되며, 이들 각각은 공통의 액세스 트랜지스터를 포함하고, 차동 메모리 셀(100)의 전계 프 로그램 가능 쌍안정 소자가 인접한 계층(64)에 위치하기 때문에, 제1 및 제2 메모리 셀 사이의 환경 및/또는 공정 변화를 최소화하거나 줄이거나 또는 제거할 수 있다.
다른 실시형태에서, 차동 메모리 셀(100)은 (1)액세스 트랜지스터 및 전계 프로그램 가능 필름의 제1 계층에 배치된 전계 프로그램 가능 쌍안정 소자로 구성된 제1 메모리 셀 및 (2)상기 제1 메모리 셀의 액세스 트랜지스터에 인접한 액세스 트랜지스터 및 상기 전계 프로그램 가능 필름의 제1 계층에 역시 배치된 전계 프로그램 가능 쌍안정 소자로 구성된 제2 메모리 셀을 포함할 수 있다. 이러한 방법으로, 상기 차동 메모리 셀(100)의 메모리 셀은 상기한 바와 같이, 제1 및 제2 메모리 셀의 구성요소 간의 환경(예: 온도) 및/또는 공정 변화를 최소화하거나 줄이거나 또는 제거할 수 있도록 공간적으로 서로 가까이 배치된다.
나아가, 상기한 바와 같이, 트랜지스터(12)는 기판(32)과는 다른(예를 들어, "더 높은") 평면 또는 계층에 제조, 형성, 배치 및/또는 위치될 수 있다. 이 경우, 트랜지스터(12)는 폴리실리콘, 비결정 실리콘 또는 다른 비결정성 재료에서/로부터 제조될 수 있다. 이러한 환경하에서, 메모리의 3차원 어레이가 제조될 수 있으며, 이때, 하나 이상의 계층(기판에 추가로 또는 기판 대신으로)이 트랜지스터를 포함할 수 있다(예를 들어, 도 23A-23C의 계층(68)을 참조). 이와 같이, 전계 프로그램 가능 쌍안정 소자(14)는 상기 트랜지스터의 상부 및/또는 하부의 계층 또는 평면에 형성, 배치 및/또는 위치될 수 있다(예를 들어, 도 23B 및 23C를 참조).
실제로, 기판에 제조 또는 배치된 트랜지스터의 동작 특성을 강화하기 위하 여 상기 기판 상부에 배치된 폴리실리콘 계층을 재결정화하는 것이 유리할 수 있다. 이러한 방법으로, 메모리의 3차원 어레이는 상기 계층에 제조 또는 배치된 트랜지스터를 갖는 하나 이상의 모노결정성 실리콘 또는 반도체 계층(기판에 추가로 또는 기판 대신으로)을 포함할 수 있다.
특히, 메모리 장치의 메모리 셀(100)은 또한 비적층 구조로 제조될 수 있으며, 이때, 기판(32)에 배치되는 결합된 액세스 트랜지스터에 연결되며 단일 계층(64)에 배치된 전계 프로그램 가능 쌍안정 소자를 갖는다(도 22B를 참조).
연결된 전계 프로그램 가능 쌍안정 소자(들)과 관련한 액세스 트랜지스터의 모든 레이아웃 구성은 현재 공지된 것이든 이후에 개발되는 것이든 본 발명의 범위 내에 속하게 될 것이다(예를 들어, 도면 16 및 18A-18C를 참조). 에를 들어, 일 레이아웃에서, 메모리 셀(10a,10b)은 각각 분리된 신호 라인(24a,24b)을 갖도록 구성된다(도 16 및 도 18을 비교).
다른 실시형태에서, 차동 메모리 셀은 각각 상보적인 데이터 상태를 저장하도록 구성된, 하나의 액세스 트랜지스터 및 두 개 이상의 전계 프로그램 가능 쌍안정 소자(14)로 구성된 복수개의 메모리 셀을 포함할 수 있다. 이 경우, 도 19를 참조하면, 차동 메모리 셀(100)은 제1 메모리 셀(10a) 및 제2 메모리 셀(10b)을 포함하며, 상기 제1 메모리 셀(10a)은 상기 제2 메모리 셀(10b)과 비교하여 상보적인 상태를 유지한다. 상기 메모리 셀(10a,10b)은 액세스 트랜지스터(12)를 "공유"한다. 게다가, 상기 각 메모리 셀(10a,10b)은 전계 프로그램 가능 쌍안정 소자(14a,14b)를 각각 포함한다.
특히, 도 19에 도시된 차동 메모리 셀(100)은 도 16에 도시된 메모리 셀(100)보다 더 조밀하거나 또는 밀집한(상기 액세스 트랜지스터의 공유로 인하여) 메모리 셀을 나타낸다.
도 19를 참조하면, 차동 메모리 셀(100)의 메모리 셀(10a,10b)은 상기한 본 발명의 임의의 견지에서의 임의의 실시형태와 관련하여 기술한 바와 같이 제조, 구성 및/또는 제어될 수 있다. 나아가 메모리 셀(10a,10b)은 상기한 본 발명의 임의의 견지에서의 임의의 실시형태와 관련하여 기술한 바와 같은 레이아웃 및 구성을 포함할 수 있다(예를 들어, 도 9-18C를 참조). 이 경우, 전계 프로그램 가능 쌍안정 소자(14a,14b)는 게이트(16), 드레인(20) 또는 도 19에서와 같이 소스(18)에 연결될 수 있다. 명세서의 간략함을 위하여 상기 내용은 반복하여 설명하지는 않을 것이다.
도 16의 차동 메모리 셀(100)에 대한 읽기, 프로그램 및 삭제 동작에 관련된 사항은 도 19에 도시된 차동 메모리 셀(100)에 동일하게 적용될 수 있다. 명세서의 간략함을 위하여 상기 내용은 반복하여 설명하지는 않을 것이나, 간단하게 요약될 것이다.
도 20A를 참조하면, 하나의 트랜지스터 차동 메모리 셀(100)의 데이터 상태는 각 메모리 셀(10a) 및 메모리 셀(10b)에 저장된 로직 상태를 추출, 감지, 측정 및/또는 검출함으로써 판독 및/또는 결정될 수 있다. 즉, 메모리 셀(100)은 전계 프로그램 가능 쌍안정 소자(14a,14b)에 저장 또는 표시된 저항 값에서 차이를 추출, 감지, 측정 및/또는 검출함으로써 읽혀질 수 있다. 이 경우, 예시적인 일 실시 형태에서, 제어 신호 라인(22)은 (메모리 선택 회로(42)를 통해) Vpp까지 상승되고, 제어 신호 라인(24)은 0볼트, 공통 볼트 및/또는 기준 볼트(기준 전압 회로(48)를 통해)에서 유지된다(예를 들어, 도 7A를 참조). 저항 값의 차이는 전류 또는 전압에 기초한 기술(감지 증폭기(44)를 통해)을 이용하여 추출, 감지, 측정 및/또는 검출될 수 있다. 특히 메모리 셀(100)의 제1 로직 상태에서, 메모리 셀(10a)은 로직 로우를 저장하고, 메모리 셀(10b)은 로직 하이를 저장한다. 반대로, 차동 메모리 셀(100)의 제2 로직 상태에서, 메모리 셀(10a)은 로직 하이를 저장하고, 메모리 셀(10b)는 로직 로우를 저장한다.
도 20B를 참조하면, 일 실시형태에서, 하나의 트랜지스터 차동 메모리 셀(100)의 데이터 상태는 (메모리 선택 회로(46) 및 기준 전압 회로(48)을 통해) 액세스 트랜지스터(12)를 턴 "온"하고, 로직 하이 또는 로직 로우를 저장하도록 연속적으로 또는 순차적으로 (프로그래밍 회로(52)를 통해) 제어 신호 라인(26a,26b)에 적절한 전압을 인가함으로써 프로그램 및/또는 삭제될 수 있다. 예를 들어, 로직 하이는 신호 라인(26a)에 4.5V, 신호 라인(26b)에 2.5V의 전압을 인가하는데 대응하여 차동 메모리 셀(100)에 저장된다. 이때, (메모리 선택 회로(42)를 통해) 트랜지스터(12)의 게이트(16)에 V+ 전압을, (기준 전압 회로(48)를 통해) 소스(18)에 0V 또는 공통 전압을 인가한다. 반대로, 로직 로우는 신호 라인(26a)에 2.5V, 신호 라인(26b)에 4.5V의 전압을 인가하는데 대응하여 차동 메모리 셀(100)에 저장된다. 이때, (메모리 선택 회로(42)를 통해) 트랜지스터(12)의 게이트(16)에 V+의 전압을, (기준 전압 회로(48)를 통해) 소스(18)에 0V의 전압을 인가한다.
상기한 바와 같이, 도 16의 차동 메모리 셀(100)에 대한 읽기, 프로그램 및 삭제 동작에 관련된 사항은 도 19에 도시된 차동 메모리 셀(100)에 동일하게 적용될 수 있다.
본 발명의 다른 견지에서, 본 발명은 적어도 네 개의 다른 데이터 상태를 저장하는 N-채널형 메모리 셀 및 P-채널형 메모리 셀을 갖는 상보적 메모리 셀을 포함한다. 이 경우, 도 21A-21C를 참조하면, 상보적 메모리 셀(200)은 N-채널 액세스 트랜지스터(12a) 및 전계 프로그램 가능 쌍안정 소자(14a)를 갖는 제1 메모리 셀(10a) 및 P-채널 액세스 트랜지스터(12b) 및 전계 프로그램 가능 쌍안정 소자(14b)를 갖는 제2 메모리 셀(10b)를 포함한다. 이러한 실시형태에서, N-채널 액세스 트랜지스터(12a) 및 P-채널 액세스 트랜지스터(12b)의 각 게이트(16a,16b)는 각각 공통 신호(워드) 라인(22)에 의해 제어 및/또는 함께 연결된다.
상보적 메모리 셀(200)의 메모리 셀(10a,10b)는 상기한 본 발명의 임의의 견지에서의 임의의 실시형태와 관련하여 기술한 바와 같이 제조, 구성 및/또는 제어될 수 있다. 나아가 상기 메모리 셀(10a,10b)은 상기한 본 발명의 임의의 견지에서의 임의의 실시형태와 관련하여 기술한 바와 같은 레이아웃을 포함할 수 있다. 명세서의 간략함을 위하여 상기 내용은 반복하여 설명하지는 않을 것이다.
다시 말하면, 2-트랜지스터 상보적 메모리 셀(200)의 데이터 상태는 상기 상보적 메모리 셀(200)의 각 메모리 셀(10)에 저장된 로직 상태를 추출, 감지, 측정 및/또는 검출함으로써 결정 및/또는 읽혀질 수 있다. 즉, 상기 상보적 메모리 셀(200)은 전계 프로그램 가능 쌍안정 소자(14a,14b)에 저장 또는 표시된 저항 값에 대한 차이를 추출, 감지, 측정 및/또는 검출함으로써 읽혀질 수 있다.
상기 상보적 메모리 셀(200)의 상태는 감지 증폭기(비교기)에 의해 결정 및/또는 읽혀질 수 있으며, 상기 감지 증폭기는 전압 또는 전류 타입의 비교기(예를 들어, 교차 결합 감지 증폭기)일 수 있다. 이 경우, 감지 증폭기는 메모리 셀(12a,12b) 중 하나의 전류 또는 전압(전계 프로그램 가능 쌍안정 소자(14a,14b)에 저장 또는 표시된 저항 값에 의존하는)을 기준 전압 또는 전류(예를 들어, 기준 회로(46)에 의해 제공되는)와 비교한다. 상기 감지 증폭기(44)에 의해 감지된 전류 또는 전압은 메모리 셀(10a,10b)에 저장된 서로 다른 로직 상태를 지시 또는 나타낸다.
특히, 메모리 셀(10a)은 액세스 트랜지스터(12a)를 턴 "온"하기 위하여 (제어 신호 라인(22)을 통해) 상기 트랜지스터(12a)의 게이트에 인가 전압 Vpp를 증가시킴으로써 읽혀질 수 있다. 이러한 방법으로, 전계 프로그램 가능 필름(14a)의 저항은 감지 증폭기(44)에 의해 감지될 수 있다. 상기 메모리 셀(12b)은 저전압(예를 들어, 0볼트 또는 접지/공통 전압)을 상기 액세스 트랜지스터(12b)에 인가하여, 상기 트랜지스터(12b)를 턴 "온"시킴으로써 읽혀질 수 있다. 이러한 방법으로 상기 전계 프로그램 가능 필름(14b)의 저항은 상기 감지 증폭기(44)에 의해 감지될 수 있다.
상보적 메모리 셀(200)의 상태는 액세스 트랜지스터(12a,12b) 중 하나가 "온"되는 동안에, 로직 하이 또는 로직 로우를 저장하기 위하여 적절한 전압을 인가함으로서 프로그래밍 회로(52)를 통해 기록 또는 삭제될 수 있다. 이 경우, 제어 신호 라인(22)은 Vpp까지 상승되어 액세스 트랜지스터(12a)를 턴 "온"시킬 수 있으며, 도 2에서와 같이, 전계 프로그램 가능 필름(40)으로 약 4.5볼트의 전압차를 인가 또는 제공함으로써, 로직 하이가 전계 프로그램 가능 쌍안정 소자(14a)에 저장될 수 있다. 반대로, (상기 트랜지스터(12a)가 "온"되는 동안) 상기 전계 프로그램 가능 필름으로 약 2볼트의 전압차를 인가 또는 제공하면, 상기 로직 하이를 삭제하고, 전계 프로그램 가능 쌍안정 소자(14a)에 로직 로우를 저장한다. 2볼트의 전압차는 제어 신호 라인(24,26)에 인가된 전압을 제어함으로써 제공될 수 있다.
로직 하이는, 액세스 트랜지스터(12b)의 게이트(16b)에 충분히 낮은 전압(예를 들어, 0볼트)를 (제어 신호 라인(22)을 통해) 인가하여 상기 액세스 트랜지스터(12b)를 턴 "온"시키고, 전계 프로그램 가능 필름(40)으로 약 4.5볼트의 전압차를 인가 또는 제공함으로써 전계 프로그램 가능 쌍안정 소자(14b)에 저장될 수 있다(도 2를 참조). 선택적으로, 로직 로우는, 전계 프로그램 가능 필름(40)으로 약 2.5볼트의 전압차를 인가 또는 제공함으로써(상기 트랜지스터(12b)가 "온"되는 동안), 상기 전계 프로그램 가능 쌍안정 소자(14b)에 저장될 수 있다(또는 로직 로는 삭제된다). 상기한 바와 같이, 2볼트의 전압차는 제어 신호 라인(24,26)에 인가된 전압을 제어함으로써 제공될 수 있다.
상기에서 기술한 차동 메모리 셀(100)의 어레이를 갖는 메모리 장치와 같이, 메모리 장치는 상보적 메모리 셀(200)의 어레이(즉, 반복 패턴으로 정렬된 복수의 메모리 셀)를 포함할 수 있다(예를 들어, 도 22C 및 22D를 참조). 상기 상보적 메모리 셀(200)은 많은 다른 방법을 통해 어레이로 제조될 수 있다. 예를 들어, 상기 상보적 메모리 셀(200)은 본 발명의 제2 견지와 관련하여 상기에서 기술한 해당 액세스 트랜지스터에 연결된 전계 프로그램 가능 쌍안정 소자를 각각 포함하는 복수의 계층(64)을 갖는 적층 구조로 제조될 수 있다(도 22C를 참조). 이러한 실시형태에서, 전계 프로그램 가능 필름(40)(액세스 트랜지스터(12)와 연결된)의 각 계층은 복수의 계층(64) 중 한 계층에 전계 프로그램 가능 쌍안정 소자(14) 및 기판(32) 상에 또는 내에 배치된 액세스 트랜지스터(12)(N-채널 및 P-채널 둘다)를 갖는 복수의 메모리 셀(200aa-xx)를 "유효하게" 포함한다.
나아가, 상기한 바와 같이, 트랜지스터(12)는 기판(32)과는 다른(예를 들어, "더 높은") 평면 또는 계층에 형성, 배치 및/또는 위치될 수 있다. 이 경우, 상기 트랜지스터(12)는 폴리실리콘, 비결정 실리콘 또는 다른 비결정성 재료로/로부터 제조될 수 있다. 이러한 환경하에서, 메모리의 3차원 어레이가 제조될 수 있으며, 이때 하나 이상의 계층(기판에 추가로 또는 기판 대신으로)은 트랜지스터를 포함할 수 있다(예를 들어, 도 23A-C의 계층(68)을 참조). 이와 같이, 전계 프로그램 가능 쌍안정 소자(14)는 상기한 트랜지스터의 상부 및/또는 하부의 평면 또는 계층에 형성, 배치 및/위치될 수 있다. 나아가, 하나의 계층 또는 다수의 계층(예를 들어, 기판(32) 내에 또는 상기 기판(32)의 상부 또는 하부)에 N-채널 액세스 트랜지스터를 제조하고, 하나 이상의 다른 계층(예를 들어, 기판(32) 내에 또는 상기 기판(32)의 상부 또는 하부)에 P-채널 액세스 트랜지스터를 제조하는 것이 유리할 수 있다.
특히, 메모리 장치의 메모리 셀(200)은 또한 비적층 구조로 제조될 수 있으 며, 이때, 기판(32)에 배치되는 연관된 액세스 트랜지스터에 연결되며 단일 계층(64)에 배치된 자신의 전계 프로그램 가능 쌍안정 소자를 갖는다(도 22D를 참조). 연관된 전계 프로그램 가능 쌍안정 소자(들)과 관련된 액세스 트랜지스터(N-채널형 또는 P-채널형 액세스 트랜지스터)의 모든 레이아웃 구성은 현재 공지된 것이든 이후에 개발되는 것이든 본 발명의 범위 내에 속하게 될 것이다(예를 들어, 도 21A-21E를 참조).
상기에서 비록 본 발명의 특정 실시형태, 특징, 재료, 구성, 속성 및 장점들에 대하여 기재 및 설명하였으나, 본 발명의 많은 다른, 다양한 및/또는 유사한 실시형태, 특징, 재료, 구성, 속성 및 장점들도 상기한 내용, 상세한 설명 및 청구범위로부터 명백하다는 것을 이해해야 할 것이다. 이와 같이, 상기에서 기술된 본 발명의 실시형태, 특징, 재료, 구성, 속성 및 장점들은 전부 나열된 것이 아니며, 본 발명에 대한 이러한 다른, 유사한, 다양한 실시형태, 특징, 재료, 구성, 속성, 구조 및 장점들도 본 발명의 범위 내에 속한다는 것을 이해해야 할 것이다.
예를 들어, 상기에서 기재된 메모리 셀(10)(및 메모리 셀(100))의 전계 프로그램 가능 필름(40)은 상기한 전계 프로그램 가능 필름에 관한 특허출원에 기재된 두 개의 분리/적층된 전계 프로그램 가능 필름을 포함할 수 있다.
나아가, 상기에 기재된 설명의 주요 부분은 N-채널 액세스 트랜지스터들에 대한 상세한 사항(예를 들어, 전압의 삭제, 쓰기 및 읽기)을 포함하지만, 상기한 본 발명의 상세한 설명(및 이에 대한 실시형태들)은 P-채널 액세스 트랜지스터들에도 전부 적용이 가능하다. 나아가, 메모리 어레이의 주변에 존재하는 회로(예를 들 어, 비교기 뿐만 아니라, 미도시 되었으나, 워드라인 엔코더/드라이버)는 P-채널형 및/또는 N-채널형 트랜지스터를 포함할 수 있다. 이러한 트랜지스터들을 제어하기 위한 전압은 상기한 상세한 설명에 관련된 당업자에게 이미 공지된 것이다. 따라서, 명세서의 간략함을 위하여 이러한 내용은 반복하여 설명하지는 않을 것이다.
나아가, 상기한 바와 같이, 메모리 셀(10) 및 메모리 셀(100)에/로부터 데이터를 쓰고 읽기 위한 다양한 기술들(및 이러한 기술들을 실행하기 위한 회로)이 많이 존재한다. 이러한 모든 기술 및 이를 위한 회로는 현재 공지된 것이든 이후에 개발되는 것이든 본 발명의 범위 내에 속하게 될 것이다. 예를 들어, 읽기 및 쓰기, 또는 읽기 및 삭제 동작은 도 17A 및 17B에 도시된 메모리 셀(100)의 전계 프로그램 가능 쌍안정 소자(14a 및/또는 14b)에 대하여, 분리된 워드 신호 라인(22) 포함함으로써 연속적으로, 병렬로(및 독립적으로) 수행될 수 있다.
상기한 바와 같이, 트랜지스터 및 전극은 표준 제조 기술(예를 들어, 스핀 온, 스퍼터링, 증착 및 포토리소그래피)을 이용하여 제조될 수 있다. 그러나 비표준 제조 기술도 또한 적용될 수 있다. 이러한 비표준 또는 비전통적인 기술은 전기적으로 프로그램 가능한 필름 및 전극 구조를 생성, 제공 및/또는 형성하는데 유리할 수 있다. 예를 들어, 나노-임프린팅, 패치 다이 코팅, 슬롯 또는 압출 코팅, 슬라이드 또는 케스케이드 코팅, 커튼 코팅, 롤(독터 블레이드) 코팅 상의 나이프와 같은 롤 코팅, 포워드 및 리버스 롤 코팅, 그라비아 코팅, 딥 코팅, 스프레이 코팅, 메니스커스 코팅, 스핀 코팅, 브러쉬 코팅, 에러나이프 코팅, 실크 스크린 프린팅 공정, 정전기 프린팅 공정, 열 프린팅 공정, 잉크 젯 프린팅 공정, 반송파로 부터의 레이저 이용 제거와 같은 직접 전송, 자기 조립 또는 직접 성장, 전해 석출, 무전해 석출, 전기중합, CVD, MOCVD, 및 PVD 등이 모든 기술들이며. 전극 및/또는 전계 프로그램 가능 필름이 증착, 형성, 구조화, 패턴화 및/또는 제공될 수 있다.
전극 및/또는 전계 프로그램 가능 필름의 추가적인 구조화 또는 패턴화는 리프트오프 기술에 의한 패턴화 또는 화학적, 물리적, 전기적 또는 광분해 에칭, 제거 또는 절제(레이저 절제와 같은)에 의한 패턴화를 통해 실행 및/또는 획득될 수 있다. 실제, 전극(들)의 타입, 구성, 증착, 형식, 구조, 패턴화 및 변경, 전극 재료(들), 및 전계 프로그램 가능 필름은 그 결합된 장치의 성능에 영향을 줄 수 있다. 이와 같이, 성능 및 신뢰성의 관점에서 볼 때, 유기재료, 무기재료, 유기금속, 금속, 금속 산화물, 질화물, 칼코겐 및 프닉타이드와 같은 전극 재료 및 반도체의 범위 내에서 선택되는 것이 유리할 수 있다.
하나 이상의 방법으로 전극 및 전계 프로그램 가능 필름 사이의 인터페이스를 변경, 조정 및/제어하는 것이 더 유리할 수 있다. 이러한 방법으로는, 예를 들어, (1)상기 전극, 상기 전계 프로그램 가능 필름, 또는 상기 둘 다의 표면을 화학적으로 변경, 및/또는 (2)상기 전극, 상기 전계 프로그램 가능 필름 또는 상기 둘 다의 표면을 물리적으로 변경, 및/또는 (3)상기 전극 및 전계 프로그램 가능 필름 사이의 콘택트의 물리적 특성을 변경할 수 있는, 타이 계층, 확산 장벽과 같은 하나 이상의 계층을 삽입 및/또는 상기 전극과 전계 프로그램 가능 필름 사이의 콘택트의 전기적 특성을 변경할 수 있는, 특정 일함수를 갖는 금속 또는 금속 산화물 계층과 같은 하나 이상의 추가적인 계층을 삽입하는 방법들이 있을 수 있다.
나아가, 상기 전계 프로그램 가능 필름 및/또는 전극은 흐름 및 습윤제(flow and wetting aids), 접착 촉진제 및/또는 부식 억제물과 같은 인터페이스의 특정한 특성을 향상, 강화 및/또는 변화시키기 위하여, 이들 자신에 통합된 추가적인 재료들을 가질 수 있다. 상기 재료의 선택 및 변경은 화학적, 물리적, 기계적, 열적 또는 전기적 적합성과 같은 특성들을 향상시기 위하여 유리하게 제공할 수 있으며, 이로써 해당 장치의 성능을 향상시킬 수 있다.
상기한 바와 같이, 트랜지스터(12)는 예를 들어, 실리콘 카바이드, 칼륨 비소 또는 펜타센과 같은 유기 재료를 포함하는 임의의 반도체성 재료로/부터 제조될 수 있다(예를 들어, 도 23A-C의 계층(68)을 참조). 트랜지스터(12)의 모든 제조 방법은 공지된 것이든 이후에 개발되는 것이든 본 발명의 범위 내에 속하게 될 것이다. 예를 들어, 트랜지스터(12)는 폴리실리콘 또는 비결정성 실리콘으로 제조될 수 있다. 이러한 구성은 메모리의 3차원 어레이를 용이하게 할 수 있으며, 이때, 기판(32)의 상부에 배치된 하나 이상의 계층(상기 기판에 추가로 또는 기판 대신으로)은 트랜지스터(12)를 포함할 수 있다. 실제로, 동작 특성들을 강화하고, 상기 계층에 배치 및 제조된 트랜지스터(12)의 밀도를 증가시키기 위하여, 기판(32)의 상부에 배치된 폴리실리콘 계층을 재결정화하는 것이 유리할 수 있다.
나아가, 다른 실시형태에서, "기판"으로부터 이격되거나 또는 기판의 "상부" 계층에 배치 또는 제조된 트랜지스터를 갖는 복수의 메모리의 3차원 어레이를 제공하기 위하여, 얇은 모노결정성 웨이퍼가 함께 접합될 수 있다. 상기 전계 프로그램 가능 쌍안정 소자(14)(전극(38) 및 전계 프로그램 가능 필름(40)을 포함함)는 메모리의 3차원 어레이를 제공하기 위하여, 상기 얇은 모노결정성 웨이퍼들(N-채널 및/또는 P-채널 트랜지스터) 사이에 또는 내에 배치될 수 있다.
"회로" 용어는, 다른 의미들 중에서, 단일 구성요소 또는 많은 구성요소(직접 회로 형태 또는 다른 형태에서의)를 의미할 수 있다. 여기서, 상기 구성요소(들)은 능동 및/또는 수동 소자이고, 원하는 기능을 수행 및 제공하도록 함께 연결된다. 상기 "회로" 용어는, 다른 의미들 중에서, 회로(직접 회로 또는 다른 형태의), 이러한 회로들의 그룹, 프로세서(들), 프로세서(들) 구현 소프트웨어, 또는 회로(직접 회로 또는 다른 형태의), 이러한 회로들의 그룹, 프로세서(들) 및/또는 프로세서(들) 구현 소프트웨어, 프로세서(들)와 회로(들) 및/또는 프로세서(들) 및 회로(들) 구현 소프트웨어의 결합을 의미할 수 있다. 상기 "회로" 용어는, 다른 의미들 중에서, 아날로그 또는 디지털 형태의 전류 또는 전압 신호를 의미할 수 있다. "측정(measure)" 용어는 다른 의미들 중에서, 추출, 감지, 탐상, 검출, 감시 및/또는 캡쳐를 의미할 수 있다. "추출(to sample)" 또는 "추출(sample)" 등의 문구는, 다른 의미들 중에서, 기록, 측정, 검출, 감시 및/또는 감지를 의미할 수 있다.
상기한 바와 같이, 본 발명에 의하면, 종래의 메모리 셀, 어레이 및/또는 장치들이 갖는 하나, 일부 및/또는 모든 단점들을 극복할 수 있는 전계 프로그램 가 능 쌍안정 필름을 적용한 메모리 셀들, 어레이들 및/또는 장치들을 제공할 수 있다.
또한, 본 발명에 따른 전계 프로그램 가능 쌍안정 필름이 구현되는 메모리 셀, 어레이 및/또는 장치는 단일 평면 및/또는 다중 평면 구조를 가지며, 다양한 기판 및 한정할 수 있는 다양한 지형에/을 적합하다.
또한, 본 발명에 따른 전계 프로그램 가능 쌍안정 필름이 구현되는 메모리 셀, 어레이 및/또는 장치는 기존의 직접 회로 제조기술을 이용하여 보다 쉽고 간편하게 제조될 수 있다.
또한, 본 발명에 따른 전계 프로그램 가능 쌍안정 필름이 구현되는 메모리 셀, 어레이 및/또는 장치는 종래의 메모리 셀들, 어레이들 및/또는 장치들에 비해 상대적으로 더 저렴하고, 제조하는데 더 적은 직접 단계들 및/또는 마스크들이 요구되는 로직 또는 다른 회로가 장착될 수 있다.
Claims (11)
- 적어도 제1 데이터 상태 및 제2 데이터 상태를 갖는 메모리 셀에 있어서,제1 전도성 형태를 제공하기 위한 불순물을 갖는 제1 영역, 제1 전도성 형태를 제공하기 위한 불순물을 갖는 제2 영역, 상기 제1 영역 및 제2 영역 사이에 배치되며 상기 제1 전도성 형태와는 다른 제2 전도성 형태를 제공하기 위한 불순물을 포함하는 바디 영역, 및 상기 바디 영역과 이격되며 전기적으로 연결된 게이트를 포함하는 반도체 트랜지스터; 및상기 반도체 트랜지스터에 연결되며, 제1 전극, 제2 전극 및 상기 제1 및 제2 전극 사이에 배치된 적어도 하나의 전계 프로그램 가능 필름을 포함하는 전계 프로그램 가능 쌍안정 소자; 를 포함하여 구성되며,상기 메모리 셀의 제1 데이터 상태는 전계 프로그램 가능 필름의 제1 저항을 지시하고, 제2 데이터 상태는 상기 전계 프로그램 가능 필름의 제2 저항을 지시하는 것을 특징으로 하는 메모리 셀.
- 제1항에 있어서, 상기 제1 영역은 상기 반도체 트랜지스터의 드레인 영역이고, 상기 제1 전극은 상기 드레인 영역에 연결된 것을 특징으로 하는 메모리 셀.
- 제1항에 있어서, 상기 제2 영역은 상기 반도체 트랜지스터의 소스 영역이고, 상기 제1 전극은 상기 소스 영역에 연결된 것을 특징으로 하는 메모리 셀.
- 제1항에 있어서, 상기 제1 전극은 상기 반도체 트랜지스터의 게이트에 연결된 것을 특징으로 하는 메모리 셀.
- 복수의 전계 프로그램 가능 쌍안정 소자를 포함하며, 적어도 제1 데이터 상태 및 제2 데이터 상태를 갖는 메모리 셀에 있어서,제1 전도성 형태를 제공하기 위한 불순물을 갖는 제1 영역, 제1 전도성 형태를 제공하기 위한 불순물을 갖는 제2 영역, 상기 제1 영역 및 제2 영역 사이에 배치되며 상기 제1 전도성 형태와는 다른 제2 전도성 형태를 제공하기 위한 불순물을 포함하는 바디 영역, 및 상기 바디 영역과 이격되며 전기적으로 연결된 게이트를 포함하는 반도체 트랜지스터;상기 반도체 트랜지스터에 연결되며, 제1 전극, 제2 전극 및 상기 제1 및 제2 전극 사이에 배치되고, 제1 저항 상태 및 제2 저항 상태를 포함한 적어도 두 개의 저항 상태를 포함하는 적어도 하나의 전계 프로그램 가능 필름을 포함하는 제1 전계 프로그램 가능 쌍안정 소자; 및상기 반도체 트랜지스터에 연결되며, 제1 전극, 제2 전극 및 상기 제1 및 제2 전극 사이에 배치되고, 제1 저항 상태 및 제2 저항 상태를 포함한 적어도 두 개의 저항 상태를 포함하는 적어도 하나의 전계 프로그램 가능 필름을 포함하는 제2 전계 프로그램 가능 쌍안정 소자; 를 포함하여 구성되며,상기 메모리 셀은 (1)상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로 그램 가능 필름이 제1 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제2 상태인 경우에, 제1 데이터 상태이고, (2)상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제2 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제1 상태인 경우에, 제2 데이터 상태인 것을 특징으로 하는 메모리 셀.
- 제5항에 있어서,상기 메모리 셀은 제3 및 제4 데이터 상태를 포함하며,상기 메모리 셀은 상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제1 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제1 상태인 경우에, 제3 데이터 상태이고,상기 메모리 셀은 상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제2 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제2 상태인 경우에, 제4 데이터 상태인 것을 특징으로 하는 메모리 셀.
- 복수의 반도체 트랜지스터 및 복수의 전계 프로그램 가능 쌍안정 소자를 포함하며, 적어도 제1 데이터 상태 및 제2 데이터 상태를 포함하는 메모리 셀에 있어서,제1 전도성 형태를 제공하기 위한 불순물을 갖는 제1 영역, 제1 전도성 형태 를 제공하기 위한 불순물을 갖는 제2 영역, 상기 제1 영역 및 제2 영역 사이에 배치되며 상기 제1 전도성 형태와는 다른 제2 전도성 형태를 제공하기 위한 불순물을 포함하는 제1 반도체 트랜지스터의 바디 영역, 및 상기 제1 반도체 트랜지스터의 바디 영역과 이격되며 전기적으로 연결된 게이트를 포함하는 제1 반도체 트랜지스터;상기 제1 반도체 트랜지스터에 연결되며, 제1 전극, 제2 전극 및 상기 제1 및 제2 전극 사이에 배치되고, 제1 저항 상태 및 제2 저항 상태를 포함한 적어도 두 개의 저항 상태를 포함하는 적어도 하나의 전계 프로그램 가능 필름을 포함하는 제1 전계 프로그램 가능 쌍안정 소자;제3 전도성 형태를 제공하기 위한 불순물을 갖는 제1 영역, 제3 전도성 형태를 제공하기 위한 불순물을 갖는 제2 영역, 상기 제1 영역 및 제2 영역 사이에 배치되며 상기 제3 전도성 형태와는 다른 제4 전도성 형태를 제공하기 위한 불순물을 포함하는 제2 반도체 트랜지스터의 바디 영역, 및 상기 제2 반도체 트랜지스터의 바디 영역과 이격되며 전기적으로 연결된 게이트를 포함하는 제2 반도체 트랜지스터; 및상기 제2 반도체 트랜지스터에 연결되며, 제1 전극, 제2 전극 및 제2 전계 프로그램 가능 쌍안정 소자의 상기 제1 및 제2 전극 사이에 배치되고, 제1 저항 상태 및 제2 저항 상태를 포함한 적어도 두 개의 저항 상태를 포함하는 적어도 하나의 전계 프로그램 가능 필름을 포함하는 제2 전계 프로그램 가능 쌍안정 소자; 를 포함하여 구성되며,상기 메모리 셀은 (1)상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제1 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제2 상태인 경우에, 제1 데이터 상태이고, (2)상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제2 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제1 상태인 경우에, 제2 데이터 상태인 것을 특징으로 하는 메모리 셀.
- 제7항에 있어서, 상기 제1 반도체 트랜지스터의 바디 영역은 N-형 반도체 재료이고, 상기 제2 반도체 트랜지스터의 바디 영역은 P-형 반도체 재료인 것을 특징으로 하는 메모리 셀.
- 제7항에 있어서, 상기 제1 반도체 트랜지스터의 바디 영역은 N-형 반도체 재료이고, 상기 제2 반도체 트랜지스터의 바디 영역은 N-형 반도체 재료인 것을 특징으로 하는 메모리 셀.
- 제7항에 있어서, 상기 제1 반도체 트랜지스터의 바디 영역은 P-형 반도체 재료이고, 상기 제2 반도체 트랜지스터의 바디 영역은 P-형 반도체 재료인 것을 특징으로 하는 메모리 셀.
- 제7항에 있어서,상기 메모리 셀은 제3 및 제4 데이터 상태를 포함하며,상기 메모리 셀은 상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제2 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제2 상태인 경우에, 제3 데이터 상태이고,상기 메모리 셀은 상기 제1 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제1 상태이고, 상기 제2 전계 프로그램 가능 쌍안정 소자의 전계 프로그램 가능 필름이 제1 상태인 경우에, 제4 데이터 상태인 것을 특징으로 하는 메모리 셀.
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| US20070009821A1 (en) * | 2005-07-08 | 2007-01-11 | Charlotte Cutler | Devices containing multi-bit data |
| US7679952B2 (en) | 2005-12-07 | 2010-03-16 | Nxp B.V. | Electronic circuit with a memory matrix |
| US7324366B2 (en) * | 2006-04-21 | 2008-01-29 | International Business Machines Corporation | Non-volatile memory architecture employing bipolar programmable resistance storage elements |
| JP4577695B2 (ja) * | 2006-11-07 | 2010-11-10 | エルピーダメモリ株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| WO2008059940A1 (en) * | 2006-11-17 | 2008-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and method for manufacturing the same, and semiconductor device |
| DE102007009876A1 (de) * | 2007-02-28 | 2008-09-11 | Qimonda Ag | Anordnung von Speicherzellen umfassend Doppel-Gate-Transistoren mit gebogenem Stromfluss, sowie Verfahren zum Betrieb und zur Herstellung derselben |
| EP2219221A4 (en) * | 2007-11-29 | 2013-03-13 | Panasonic Corp | NON-VOLATILE MEMORY ARRANGEMENT AND METHOD FOR THE PRODUCTION THEREOF |
| US7679951B2 (en) | 2007-12-21 | 2010-03-16 | Palo Alto Research Center Incorporated | Charge mapping memory array formed of materials with mutable electrical characteristics |
| CN101430930B (zh) * | 2008-09-23 | 2012-06-27 | 中国科学院上海微系统与信息技术研究所 | 一种电阻转换存储单元及其方法 |
| IT1392754B1 (it) * | 2008-12-18 | 2012-03-16 | St Microelectronics Srl | Nanoarray ad incrocio con strato organico attivo anisotropico |
| EP2762085B1 (en) | 2011-09-26 | 2020-02-19 | Rimscience Co., Ltd. | Intelligent surgery system |
| JP6094582B2 (ja) * | 2012-06-20 | 2017-03-15 | 日本電気株式会社 | 半導体装置およびプログラミング方法 |
| US9135987B2 (en) * | 2013-07-01 | 2015-09-15 | Internatinal Business Machines Corporation | FinFET-based boosting supply voltage circuit and method |
| US9159410B1 (en) | 2014-06-04 | 2015-10-13 | International Business Machines Corporation | Accessing a resistive memory storage device |
| US11502095B2 (en) * | 2017-09-24 | 2022-11-15 | Monolithic 3D Inc. | 3D semiconductor device, structure and methods |
| CN116003820B (zh) * | 2023-02-15 | 2023-12-19 | 山东大学 | 一种基于钯卟啉和三蝶烯的多孔有机聚合物及其制备方法与应用 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890016675A (ko) * | 1988-04-05 | 1989-11-29 | 이반 밀러 레르너 | 프로그램 가능 셀을 포함하는 집적 회로 |
| KR930001215A (ko) * | 1991-06-03 | 1993-01-16 | 프레데릭 얀 스미트 | 프로그램 가능한 셀을 포함하는 전자 회로 |
| KR930014992A (ko) * | 1991-12-16 | 1993-07-23 | 프레데릭 얀 스미트 | 하나이상의 메모리 셀을 구비한 반도체 장치 |
| US5684737A (en) | 1995-12-08 | 1997-11-04 | The Regents Of The University Of California | SRAM cell utilizing bistable diode having GeSi structure therein |
| JP2004304180A (ja) | 2003-03-19 | 2004-10-28 | Dainippon Printing Co Ltd | 有機双安定性素子、これを用いた有機双安定性メモリ装置、およびそれらの駆動方法 |
Family Cites Families (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371883A (en) * | 1980-03-14 | 1983-02-01 | The Johns Hopkins University | Current controlled bistable electrical organic thin film switching device |
| US5026774A (en) * | 1987-02-02 | 1991-06-25 | Olin Corporation | Polymer composition containing pendant organic charge transfer salt moieties useful in switching devices |
| US4806995A (en) * | 1987-02-02 | 1989-02-21 | Olin Corporation | Optical and electrical switching devices and a polymer composition containing pendant organic charge transfer salt moieties useful in switching devices |
| US5272359A (en) * | 1988-04-07 | 1993-12-21 | California Institute Of Technology | Reversible non-volatile switch based on a TCNQ charge transfer complex |
| US5273927A (en) * | 1990-12-03 | 1993-12-28 | Micron Technology, Inc. | Method of making a ferroelectric capacitor and forming local interconnect |
| US5291045A (en) * | 1991-03-29 | 1994-03-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device using a differential cell in a memory cell |
| US5523964A (en) * | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
| JP3412051B2 (ja) * | 1993-05-14 | 2003-06-03 | 日本テキサス・インスツルメンツ株式会社 | キャパシタ |
| JPH0773732A (ja) * | 1993-06-23 | 1995-03-17 | Sharp Corp | 誘電体薄膜素子及びその製造方法 |
| US20040036201A1 (en) * | 2000-07-18 | 2004-02-26 | Princeton University | Methods and apparatus of field-induced pressure imprint lithography |
| US6518189B1 (en) * | 1995-11-15 | 2003-02-11 | Regents Of The University Of Minnesota | Method and apparatus for high density nanostructures |
| US6309580B1 (en) * | 1995-11-15 | 2001-10-30 | Regents Of The University Of Minnesota | Release surfaces, particularly for use in nanoimprint lithography |
| TW419828B (en) * | 1997-02-26 | 2001-01-21 | Toshiba Corp | Semiconductor integrated circuit |
| JP3165093B2 (ja) * | 1997-11-13 | 2001-05-14 | 松下電子工業株式会社 | 半導体装置およびその製造方法 |
| US6385074B1 (en) * | 1998-11-16 | 2002-05-07 | Matrix Semiconductor, Inc. | Integrated circuit structure including three-dimensional memory array |
| US6034882A (en) * | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| WO2000044094A1 (en) * | 1999-01-21 | 2000-07-27 | University Of South Carolina | Molecular computer |
| US6355756B1 (en) * | 1999-05-18 | 2002-03-12 | International Business Machines Corporation | Dual purpose electroactive copolymers, preparation thereof, and use in opto-electronic devices |
| JP2000349255A (ja) * | 1999-06-03 | 2000-12-15 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| US6381169B1 (en) * | 1999-07-01 | 2002-04-30 | The Regents Of The University Of California | High density non-volatile memory device |
| US6324091B1 (en) * | 2000-01-14 | 2001-11-27 | The Regents Of The University Of California | Tightly coupled porphyrin macrocycles for molecular memory storage |
| US6208553B1 (en) * | 1999-07-01 | 2001-03-27 | The Regents Of The University Of California | High density non-volatile memory device incorporating thiol-derivatized porphyrins |
| US6212093B1 (en) * | 2000-01-14 | 2001-04-03 | North Carolina State University | High-density non-volatile memory devices incorporating sandwich coordination compounds |
| DE10020128A1 (de) * | 2000-04-14 | 2001-10-18 | Infineon Technologies Ag | MRAM-Speicher |
| AU2001262953A1 (en) * | 2000-04-28 | 2001-11-12 | Matrix Semiconductor, Inc. | Three-dimensional memory array and method of fabrication |
| US6888750B2 (en) * | 2000-04-28 | 2005-05-03 | Matrix Semiconductor, Inc. | Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication |
| US6631085B2 (en) * | 2000-04-28 | 2003-10-07 | Matrix Semiconductor, Inc. | Three-dimensional memory array incorporating serial chain diode stack |
| JP2001345431A (ja) * | 2000-05-31 | 2001-12-14 | Japan Science & Technology Corp | 有機強誘電体薄膜及び半導体デバイス |
| US7211214B2 (en) * | 2000-07-18 | 2007-05-01 | Princeton University | Laser assisted direct imprint lithography |
| US6545891B1 (en) * | 2000-08-14 | 2003-04-08 | Matrix Semiconductor, Inc. | Modular memory device |
| US6515888B2 (en) * | 2000-08-14 | 2003-02-04 | Matrix Semiconductor, Inc. | Low cost three-dimensional memory array |
| US20030120858A1 (en) * | 2000-09-15 | 2003-06-26 | Matrix Semiconductor, Inc. | Memory devices and methods for use therewith |
| WO2002037500A1 (en) * | 2000-10-31 | 2002-05-10 | The Regents Of The University Of California | Organic bistable device and organic memory cells |
| US6855950B2 (en) * | 2002-03-19 | 2005-02-15 | The Ohio State University | Method for conductance switching in molecular electronic junctions |
| CN100403450C (zh) * | 2001-05-07 | 2008-07-16 | 先进微装置公司 | 具有自组装聚合物薄膜的内存装置及其制造方法 |
| AU2002340795A1 (en) * | 2001-05-07 | 2002-11-18 | Advanced Micro Devices, Inc. | Reversible field-programmable electric interconnects |
| US6627944B2 (en) * | 2001-05-07 | 2003-09-30 | Advanced Micro Devices, Inc. | Floating gate memory device using composite molecular material |
| TW571403B (en) * | 2001-06-22 | 2004-01-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and the driving method |
| US6806526B2 (en) * | 2001-08-13 | 2004-10-19 | Advanced Micro Devices, Inc. | Memory device |
| US6525953B1 (en) * | 2001-08-13 | 2003-02-25 | Matrix Semiconductor, Inc. | Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication |
| US6858481B2 (en) * | 2001-08-13 | 2005-02-22 | Advanced Micro Devices, Inc. | Memory device with active and passive layers |
| US6717222B2 (en) * | 2001-10-07 | 2004-04-06 | Guobiao Zhang | Three-dimensional memory |
| US20030080472A1 (en) * | 2001-10-29 | 2003-05-01 | Chou Stephen Y. | Lithographic method with bonded release layer for molding small patterns |
| US7075134B2 (en) * | 2001-11-29 | 2006-07-11 | Symetrix Corporation | Ferroelectric and high dielectric constant integrated circuit capacitors with three-dimensional orientation for high-density memories, and method of making the same |
| US6728129B2 (en) * | 2002-02-19 | 2004-04-27 | The Regents Of The University Of California | Multistate triple-decker dyads in three distinct architectures for information storage applications |
| JP2003263887A (ja) * | 2002-03-08 | 2003-09-19 | Seiko Epson Corp | メモリｉｃ |
| EP1572860B1 (en) * | 2002-04-16 | 2018-12-05 | Princeton University | Gradient structures interfacing microfluidics and nanofluidics, methods for fabrication and uses thereof |
| US6574129B1 (en) * | 2002-04-30 | 2003-06-03 | Hewlett-Packard Development Company, L.P. | Resistive cross point memory cell arrays having a cross-couple latch sense amplifier |
| US20030224116A1 (en) * | 2002-05-30 | 2003-12-04 | Erli Chen | Non-conformal overcoat for nonometer-sized surface structure |
| US6583003B1 (en) * | 2002-09-26 | 2003-06-24 | Sharp Laboratories Of America, Inc. | Method of fabricating 1T1R resistive memory array |
| US6944047B2 (en) * | 2002-12-19 | 2005-09-13 | North Carolina State University | Variable-persistence molecular memory devices and methods of operation thereof |
| KR100464442B1 (ko) * | 2003-01-11 | 2005-01-03 | 삼성전자주식회사 | 이피롬(ＥＰＲＯＭ, ＥｒａａｂｌｅＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ)소자의 셀 구조 및 그 제조방법 |
| US6943054B2 (en) * | 2003-07-25 | 2005-09-13 | The Regents Of The University Of California | Attachment of organic molecules to group III, IV or V substrates |
| US7223628B2 (en) * | 2003-07-25 | 2007-05-29 | The Regents Of The University Of California | High temperature attachment of organic molecules to substrates |
| US7274035B2 (en) * | 2003-09-03 | 2007-09-25 | The Regents Of The University Of California | Memory devices based on electric field programmable films |
| CA2500938A1 (en) * | 2004-03-24 | 2005-09-24 | Rohm And Haas Company | Memory devices based on electric field programmable films |
-
2004
- 2004-10-13 US US10/964,382 patent/US20050212022A1/en not_active Abandoned
-
2005
- 2005-03-16 CA CA002500937A patent/CA2500937A1/en not_active Abandoned
- 2005-03-19 EP EP05251696A patent/EP1580762A3/en not_active Ceased
- 2005-03-23 JP JP2005083338A patent/JP2005294826A/ja active Pending
- 2005-03-24 KR KR1020050024680A patent/KR100692398B1/ko not_active IP Right Cessation
- 2005-03-24 TW TW094109186A patent/TW200537489A/zh unknown
- 2005-03-24 SG SG200502532A patent/SG115840A1/en unknown
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890016675A (ko) * | 1988-04-05 | 1989-11-29 | 이반 밀러 레르너 | 프로그램 가능 셀을 포함하는 집적 회로 |
| KR930001215A (ko) * | 1991-06-03 | 1993-01-16 | 프레데릭 얀 스미트 | 프로그램 가능한 셀을 포함하는 전자 회로 |
| KR930014992A (ko) * | 1991-12-16 | 1993-07-23 | 프레데릭 얀 스미트 | 하나이상의 메모리 셀을 구비한 반도체 장치 |
| US5684737A (en) | 1995-12-08 | 1997-11-04 | The Regents Of The University Of California | SRAM cell utilizing bistable diode having GeSi structure therein |
| JP2004304180A (ja) | 2003-03-19 | 2004-10-28 | Dainippon Printing Co Ltd | 有機双安定性素子、これを用いた有機双安定性メモリ装置、およびそれらの駆動方法 |
Non-Patent Citations (1)
| Title |
|---|
| EPO조사보고서 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1580762A3 (en) | 2005-12-14 |
| JP2005294826A (ja) | 2005-10-20 |
| CA2500937A1 (en) | 2005-09-24 |
| EP1580762A2 (en) | 2005-09-28 |
| TW200537489A (en) | 2005-11-16 |
| US20050212022A1 (en) | 2005-09-29 |
| SG115840A1 (en) | 2005-10-28 |
| KR20060044711A (ko) | 2006-05-16 |
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| US20220139933A1 (en) | Memory cell and methods thereof | |
| WO2011114905A1 (en) | Semiconductor memory device | |
| WO2011125432A1 (en) | Semiconductor memory device | |
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