KR101415509B1 - 메모리 소자, 그 제조 방법 및 동작 방법 - Google Patents

메모리 소자, 그 제조 방법 및 동작 방법 Download PDF

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Abstract

비휘발성 및 휘발성을 함께 갖는 메모리 소자, 그 제조 방법 및 동작 방법에서, 상기 메모리 소자는 매립 산화막을 포함하는 기판에 구비되고, 게이트, 소오스/드레인 및 상기 소오스/드레인 사이에 플로팅 바디를 포함하는 MOS 트랜지스터를 포함한다. 또한, 상기 MOS 트랜지스터의 소오스와 전기적으로 연결되는 비휘발성 메모리의 전하 축적용 구조물을 포함한다. 상기 메모리 소자는 동작 모드에 따라 비휘발성 또는 휘발성을 갖는다.

Description

메모리 소자, 그 제조 방법 및 동작 방법{Memory device, method of forming the same and method of operating the same}
본 발명은 메모리 소자, 그 제조 방법 및 동작 방법에 관한 것이다. 보다 상세하게는, 동작 조건에 따라 비휘발성 메모리 동작되거나 또는 휘발성 메모리로 동작되는 메모리 소자, 그 제조 방법 및 동작 방법에 관한 것이다.
반도체 메모리 소자들은 플래시 메모리(flash memory) 같은 비휘발성 메모리 소자와 디램(DRAM), 에스램(SRAM)과 같은 휘발성 메모리 소자로 구분될 수 있다.
상기 비휘발성 메모리 소자는 전원 공급이 차단(turned off)되더라도 메모리 셀에 저장된 데이터가 그대로 유지된다. 그러나, 상기 비휘발성 메모리 소자는 데이터를 쓰거나 지우는(writing or erasing) 데 많은 시간이 소모되기 때문에, 빈번한 재쓰기(frequently rewriting)를 수행하여야 하는 제품에 적용되는 것은 적합하지 않다. 따라서, 상기 비휘발성 메모리 소자는 데이터를 쓰거나 지우는 횟수가 제한된다.
반면에, 디램은 전원 공급이 차단된 경우에 기억 셀에 저장된 데이터를 유지할 수 없다. 그러나, 상기 디램은 데이터를 재쓰기하고 읽는데에 짧은 시간이 소모 되기 때문에, 데이터를 재쓰는 횟수에 제한이 없다.
따라서, 전자 제품 또는 통신 제품의 특성에 따라 비휘발성 메모리 소자 또는 휘발성 메모리 소자가 각각 요구되고 있다.
본 발명의 목적은 동작 조건에 따라 비휘발성 메모리 및 휘발성 메모리 중 어느 하나의 선택된 모드로 동작되는 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기한 메모리 소자의 동작 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 소자는, 매립 산화막을 포함하는 기판에 게이트, 소오스/드레인 및 상기 소오스/드레인 사이에 플로팅 바디를 포함하는 MOS 트랜지스터가 구비된다. 또한, 상기 MOS 트랜지스터의 소오스와 전기적으로 연결되는 비휘발성 메모리의 전하 축적용 구조물을 포함한다.
본 발명의 일 실시예에서, 상기 전하 축적용 구조물은 하부 전극, 강유전체 패턴 및 상부 전극을 포함하는 커패시터일 수 있다.
상기 하부 전극과 소오스 사이에는 콘택 플러그가 더 구비될 수 있다. 상기 상부 전극 상에는 플레이트 라인이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 전하 축적용 구조물은 하부 전극, 상전이 패 턴 및 상부 전극을 포함하는 커패시터일 수 있다.
상기 하부 전극은 콘택 플러그 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 드레인에는 비트 라인이 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 상기 소오스 및 드레인의 저면은 상기 기판의 매립 산화막 상부면과 접하고, 상기 플로팅 바디는 상기 소오스, 드레인 및 매립 산화막에 의해 둘러싸여 있다.
본 발명의 일 실시예에서, 상기 게이트에 포함되는 전극은 워드 라인과 공통으로 사용된다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법으로, 매립 산화막을 포함하는 기판 상에 게이트를 형성한다. 상기 게이트 양측의 기판 양측으로 불순물을 주입시켜, 소오스/드레인 및 상기 소오스/드레인 사이에 플로팅 바디를 각각 형성한다. 다음에, 상기 소오스와 전기적으로 연결되는 비휘발성 메모리의 전하 축적용 구조물을 형성한다.
본 발명의 일 실시예에서, 상기 전하 축적용 구조물을 형성하기 위하여, 상기 소오스와 접촉하는 콘택 플러그 형상의 하부 전극을 형성한다. 다음에, 상기 하부 전극 상에 고립된 패턴 형상을 가지면서 적층되는 강유전체 패턴 및 상부 전극을 형성한다.
상기 상부 전극 상에 플레이트 라인을 형성한다.
본 발명의 일 실시예에서, 상기 전하 축적용 구조물을 형성하기 위하여, 상 기 소오스와 접촉하는 콘택 플러그 형상의 하부 전극을 형성한다. 다음에, 상기 하부 전극 상에 고립된 패턴 형상을 가지면서 적층되는 상전이 물질 및 상부 전극을 형성한다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따라, 게이트,소오스/드레인, 상기 소오스/드레인 사이에 플로팅 바디를 포함하는 MOS 트랜지스터 및 상기 MOS 트랜지스터의 소오스와 전기적으로 연결되는 비휘발성 메모리의 전하 축적용 구조물을 포함하는 메모리 소자의 동작 방법에서, 비휘발성 모드 및 휘발성 모드 중 어느 하나의 모드를 선택한다. 상기 비휘발성 모드가 선택되었을 때 상기 전하 축적용 구조물에 데이터를 기록한다. 다음에, 상기 휘발성 모드가 선택되었을 때 상기 플로팅 바디에 데이터를 기록한다.
본 발명의 일 실시예에서, 상기 휘발성 모드가 선택되었을 때 상기 플로팅 바디에 홀을 저장하거나 방출시켜 데이터를 기록한다.
본 발명의 일 실시예에서, 상기 휘발성 모드가 선택되었을 때, 상기 전하 축적용 구조물을 통해 상기 소오스가 접지되도록 상기 전하 축적용 구조물을 접지시킨다.
상기 휘발성 모드가 선택되었을 때, 상기 기판 저면을 통해 네거티브 바이어스의 백 게이트 전압을 인가한다.
본 발명의 일 실시예에서, 상기 비휘발성 모드가 선택되었을 때, 상기 플로팅 바디에 데이터가 유지되도록 기판 저면을 통해 백 게이트 전압이 인가된다.
본 발명의 일 실시예에서, 상기 전하 축적용 구조물이 하부 전극, 강유전체 패턴 및 상부 전극을 포함하는 커패시터이고, 상기 비휘발성 모드에서는 상기 전하 축적용 구조물의 상, 하부 전극의 극성을 변경하여 데이터를 기록한다.
본 발명의 일 실시예에서, 상기 전하 축적용 구조물이 하부 전극, 상전이 패턴 및 상부 전극을 포함하는 커패시터이고, 상기 비휘발성 모드에서는 상기 전하 축적용 구조물의 상전이 패턴의 저항을 변경하여 데이터를 기록한다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따라, 게이트,소오스/드레인, 상기 소오스/드레인 사이에 플로팅 바디를 포함하는 MOS 트랜지스터 및 상기 MOS 트랜지스터의 소오스와 전기적으로 연결되고 하부 전극, 강유전체 패턴 및 상부 전극이 적층된 커패시터를 포함하는 메모리 소자에서, 비휘발성 모드 및 휘발성 모드 중 어느 하나의 모드를 선택한다. 상기 비휘발성 모드가 선택되었을 때 상기 커패시터에 데이터를 기록한다. 다음에, 상기 휘발성 모드가 선택되었을 때 상기 플로팅 바디에 데이터를 기록한다.
본 발명의 일 실시예에서, 상기 휘발성 모드가 선택되었을 때, 상기 커패시터에 저장된 데이터가 유지되도록, 상기 소오스 영역, 커패시터 하부 및 상부 전극이 동일한 전위차를 갖도록 한다.
본 발명의 일 실시예에서, 상기 휘발성 모드가 선택되었을 때, 상기 드레인 영역으로 인가되는 전압과 상기 커패시터의 상부 전극에 인가되는 전압이 동일하게 되도록 한다.
본 발명의 일 실시예에서, 상기 비휘발성 모드가 선택되었을 때, 상기 기판 저면을 통해 양 전압이 인가되거나 상기 기판이 접지 상태가 되도록 한다.
본 발명의 일 실시예에서, 상기 비휘발성 모드가 선택되었을 때, 상기 MOS 트랜지스터는 스위칭 소자로 사용된다.
본 발명의 일 실시예에서, 상기 전하 축적용 구조물이 하부 전극, 상전이 패턴 및 상부 전극을 포함하는 커패시터이고, 상기 비휘발성 모드에서는 상기 전하 축적용 구조물의 상전이 패턴의 저항을 변경하여 데이터를 기록한다.
본 발명의 일 실시예에서, 상기 비휘발성 모드가 선택되어 상기 커패시터에 데이터를 쓰는 동작에서만, 상기 비트 라인을 통해 인가되는 전압을 상승시키는 전압 펌프가 생성된다.
설명한 것과 같이 본 발명에 다른 메모리 소자는 비휘발성 메모리 및 휘발성 메모리 중 어느 하나의 선택된 모드로 동작시킬 수 있다. 상기 메모리 소자는 제조하는데 추가 비용이 거의 발생되지 않는다. 이와같이, 상기 메모리 소자는 각 사용 모드별로 서로 다른 특성을 가질 수 있다. 그러므로, 비휘발성 메모리 또는 휘발성 메모리를 요구하는 전자 제품 및 통신 제품에 각각 응용될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 메모리 소자를 나타내는 단면도이다.
도 1을 참조하면, 매립 산화막(100a, Buried oxide layer)을 포함하는 반도체 기판(100)이 마련된다. 즉, 상기 반도체 기판(100)은 하부 반도체막, 매립 산화막 및 상부 반도체막이 적층된 구조를 가질 수 있다. 상기 반도체 기판(100)은 SOI 기판일 수 있다.
도시되지는 않았지만, 상기 상부 반도체막이 패터닝된 형상을 가짐으로써 소자 분리 영역 및 액티브 영역으로 구분될 수 있다. 상기 소자 분리 영역에는 소자 분리막이 구비된다.
상기 반도체 기판(100) 상에는 게이트 절연막 패턴(102) 및 게이트 전극(104)이 적층된 게이트가 구비된다. 상기 게이트의 양측벽에는 게이트 스페이서(108)가 구비될 수 있다. 상기 게이트 전극(104) 상에는 하드 마스크 패턴(106)이 구비될 수 있다. 상기 게이트 전극(104)은 제1 방향으로 연장되는 라인 형상을 가짐으로써, 워드 라인으로 제공된다.
또한, 상기 게이트 양측의 반도체 기판(100) 표면 아래에는 불순물이 도핑된 소오스/드레인(110, 112)이 구비된다.
상기 소오스/드레인(110, 112)의 저면은 상기 매립 산화막(100a) 상부면과 접촉된다. 그러므로, 상기 소오스/드레인(110, 112) 사이의 채널 영역은 상기 매립 산화막(100a), 소오스(110) 및 드레인(112)에 의해 한정된다. 상기 소오스/드레인(110, 112) 사이의 채널 영역은 전기적으로 플로팅되어 있으므로 플로팅 바디(114)가 된다.
상기 소오스/드레인(110, 112)에는 제1 도전형의 불순물이 도핑되어 있으며, 상기 플로팅 바디(114)에는 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑되어 있다.
설명한 것과 같이, 상기 매립 산화막(100a)을 포함하는 반도체 기판(100) 상에 MOS 트랜지스터가 구비된다.
상기 MOS 트랜지스터의 플로팅 바디(114)에 홀을 저장하거나 방출함으로써, 상기 MOS 트랜지스터에 데이터를 기록할 수 있다. 또한, 상기 플로팅 바디(114)에 홀이 저장되었는지 여부에 따라 상기 MOS 트랜지스터의 문턱 전압이 변하는 것을 이용하여 상기 MOS 트랜지스터에 저장된 데이터를 읽을 수 있다. 따라서, 상기 MOS 트랜지스터는 휘발성 메모리 소자, 즉 1T 디램 소자로써 기능하게 된다.
상기 MOS 트랜지스터의 소오스(110)에는 비트 라인 구조물이 전기적으로 연결된다. 상기 비트 라인 구조물은 상기 소오스(110)와 전기적으로 접촉하는 비트 라인 콘택(118) 및 상기 비트 라인 콘택(118)과 전기적으로 연결되는 비트 라인(120)을 포함한다. 상기 비트 라인(120)은 상기 워드 라인의 연장 방향과 수직한 제2 방향으로 연장된다.
상기 MOS 트랜지스터의 드레인(112)에는 하부 전극(126), 강유전체 패턴(128) 및 상부 전극(130)을 포함하는 커패시터(132)가 연결된다.
구체적으로, 상기 드레인(112)과 접촉하는 콘택 플러그(124)를 포함하고, 상기 콘택 플러그(124) 상에 하부 전극(126)이 구비된다. 상기 강유전체 패턴(128)은 PZT[Pb(Zr, Ti)O3], SBT[Sr(Bi, Ta)O3] 또는 BLT[Bi(La, Ti)O3]로 이루어질 수 있다. 상기 커패시터(132)는 상기 비트 라인(120)보다 높게 위치하는 것이 바람직하다. 그러나, 상기 커패시터(132)가 상기 비트 라인(120)보다 낮게 위치할 수도 있다.
상기 상부 전극(130) 상에는 플레이트 라인(134)이 구비된다. 상기 플레이트 라인(134)은 상기 워드 라인과 동일한 방향인 제1 방향으로 연장된다.
상기 MOS 트랜지스터의 드레인(112)에 연결되는 커패시터(132)의 강유전체 패턴(128)의 극성을 변화시킴으로써 상기 커패시터(132)에 데이터를 저장할 수 있다. 상기 커패시터(132)에 포함된 강유전체 패턴(128)의 극성에 따른 상기 비트 라인(120)의 전압 차이를 이용하여 상기 커패시터(132)에 저장된 데이터를 읽을 수 있다. 따라서, 상기 커패시터(132)는 비휘발성 메모리 소자, 즉 FRAM 소자로써 기능하게 된다.
이와같이, 본 실시예에 따른 메모리 소자는 동작 조건에 따라 비휘발성 메모리 소자로 작동되거나 또는 휘발성 메모리 소자로 작동된다. 그러므로, 빠른 재 쓰기가 요구되는 데이터의 경우에는 휘발성 모드로 동작시켜 데이터를 저장하고, 전원 공급 없이도 데이터가 유지하여야 하는 경우에는 비휘발성 모드로 동작시켜 데이터를 저장할 수 있다.
이하에서는, 실시예 1의 메모리 소자의 제조 방법을 설명한다.
도 2 내지 도 4는 본 발명의 실시예 1에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 매립 산화막(100a, Buried oxide layer)을 포함하는 반도체 기판(100)이 마련된다. 즉, 상기 반도체 기판(100)은 하부 반도체막, 매립 산화막 및 상부 반도체막이 적층된 구조를 가질 수 있다. 상기 반도체 기판은 SOI(silicon on insulator) 기판일 수 있다. 도시하지는 않았지만, 소자 분리 공정을 수행하여 상기 반도체 기판(100)을 액티브 영역 및 소자 분리 영역으로 구분할 수 있다.
상기 반도체 기판(100) 표면에 불순물을 도핑시켜 채널 도핑 영역을 형성한다.
상기 반도체 기판(100) 상에, 게이트 절연막, 게이트 전극막 및 하드 마스크 패턴(106)을 형성하고, 상기 하드 마스크 패턴(106)을 식각 마스크로 사용하여 상기 게이트 전극막 및 게이트 절연막을 식각함으로써 게이트 전극(104) 및 게이트 절연막 패턴(102)을 형성한다.
상기 게이트 전극(104)은 제1 방향으로 연장되는 라인 형상을 갖도록 형성된다. 상기 게이트 전극(104)은 워드 라인으로 사용된다.
다음에, 상기 게이트 전극(104) 및 반도체 기판(100) 표면에 스페이서용 절연막을 형성하고, 상기 스페이서용 절연막을 이방성 식각하여 스페이서(108)를 형성한다.
상기 게이트 전극(104) 양측의 반도체 기판(100) 표면 아래로 상기 채널 도핑 영역의 불순물과 다른 도전형을 갖는 불순물을 주입시켜 소오스 및 드레인(110, 112)을 형성한다. 상기 소오스(110) 및 드레인(112)의 저면은 상기 매립 산화막(100a) 상부면과 접하도록 한다.
상기 소오스/드레인을 형성하면, 상기 소오스/드레인 및 매립 산화막에 의해 한정되는 영역이 플로팅 바디가 된다.
상기 설명한 공정들을 수행함으로써, 휘발성 메모리 소자로 사용되는 MOS 트랜지스터를 완성한다. 본 실시예에서는, 도시된 것과 같이, 상기 소오스(110)를 공통으로 사용하는 2개의 MOS 트랜지스터를 형성하는 것으로 설명한다.
도 3을 참조하면, 상기 MOS 트랜지스터를 덮는 제1 층간 절연막(116)을 형성한다.
상기 제1 층간 절연막(116)의 일 부분을 식각하여 상기 MOS 트랜지스터의 소오스를 노출시키는 제1 콘택홀을 형성한다. 상기 제1 콘택홀 내부에 도전물질을 채워넣음으로써 비트 라인 콘택(118)을 형성한다. 상기 제1 층간 절연막(116) 상에는 상기 비트 라인 콘택(118)과 접하면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인(120)을 형성한다.
상기 비트 라인 콘택(118) 및 비트 라인(120)은 각각의 형성 공정들을 순차적으로 수행하여 형성될 수 있다. 이와는 달리, 상기 비트 라인 콘택(118) 및 비트 라인(120)은 도전 물질 증착 및 1회의 패터닝 공정을 통해 동시에 형성될 수도 있다.
도시하지는 않았지만, 다른 실시예로, 상기 비트 라인 콘택(116)을 형성하는 공정에서, 상기 커패시터와 연결되는 패드 콘택을 함께 형성할 수도 있다.
도 4를 참조하면, 상기 제1 층간 절연막(116) 및 비트 라인(120) 상에 제2 층간 절연막(122)을 형성한다.
상기 제2 층간 절연막(122) 및 제1 층간 절연막(116)의 일부 영역을 순차적으로 식각함으로써 상기 MOS 트랜지스터의 드레인(112)을 노출시키는 제2 콘택홀을 형성한다.
이와는 다른 실시예로, 상기 비트 라인 콘택(118)을 형성하는 공정에서 패드 콘택을 형성한 경우에는 상기 패드 콘택의 상부면을 노출시키는 제2 콘택홀을 형성한다.
상기 제2 콘택홀 내부에 도전 물질을 채워넣음으로써 콘택 플러그(124)를 형성한다.
다음에, 상기 제2 층간 절연막(122) 및 콘택 플러그(124)를 덮는 하부 전극막을 형성한다. 상기 하부 전극막은 이리듐, 이리듐 산화물, 백금 , 스트론튬 루테 늄 산화물(SRO) 등으로 이루어질 수 있다. 이들은 단독으로 사용되거나 또는 2 이상을 적층시켜 사용할 수 있다. 예를들어, 상기 이리듐, 이리듐 산화물 및 백금을 순차적으로 적층시켜 상기 하부 전극막을 형성할 수 있다.
상기 하부 전극막 상에 강유전체막을 형성한다. 상기 강유전체막은 PZT[Pb(Zr, Ti)O3], SBT[Sr(Bi, Ta)O3] 또는 BLT[Bi(La, Ti)O3]로 이루어질 수 있다.
상기 강유전체막 상에 상부 전극막을 형성한다. 상기 상부 전극막은 이리듐 산화물, 이리듐, 트론튬 루테늄 산화물(SRO) 등으로 이루어질 수 있다. 이들은 단독으로 사용되거나 또는 이들을 적층시켜 사용할 수 있다. 예를들어, 상기 이리듐 산화물 및 이리듐을 순차적으로 적층시켜 상기 상부 전극막을 형성할 수 있다.
상기 하부 전극막, 강유전체막 및 상부 전극막을 패터닝함으로써 하부 전극(126), 강유전체 패턴(128) 및 상부 전극(130)이 적층된 커패시터(132)를 형성한다.
이 후, 상기 커패시터(132)의 상부 전극(130)과 전기적으로 접촉하는 플레이트 라인(134)을 형성한다. 상기 플레이트 라인(134)은 상기 워드 라인과 동일한 방향으로 연장되는 라인 형상을 갖는다. 상기 플레이트 라인(134)은 금속 물질로 형성될 수 있다. 상기 플레이트 라인(134)으로 사용될 수 있는 금속 물질의 예로는 알루미늄을 들 수 있다.
이하에서는, 실시예 1의 메모리 소자의 동작 방법을 설명한다.
플로팅 바디에 데이터를 저장하는 방법
상기 메모리 소자를 휘발성 모드로 동작할 때, 메모리 소자의 플로팅 바디에 데이터를 저장하는 방법을 설명한다.
상기 휘발성 모드로 동작시킬 때에는 상기 커패시터는 데이터를 저장하는 기능을 하지 않는다. 즉, 상기 휘발성 모드로 동작되는 경우에는 1T DRAM으로만 사용된다. 따라서, 상기 커패시터에 의하여 상기 플로팅 바디에 저장되는 데이터가 변경되지 않도록 한다.
<휘발성 모드의 데이터 1 기록>
도 5는 상기 휘발성 모드로 데이터 1을 쓸 때의 전압 신호를 나타낸다.
도 1 및 도 5를 참조하여 상기 플로팅 바디(114)에 홀을 저장시켜 데이터 1을 쓰는 경우를 설명하면, 우선 채널 영역 아래의 기판에 백 게이트 전압을 인가한다. 상기 백 게이트 전압은 네거티브 바이어스이며, 예를들어 -20 내지 -40V 로 인가될 수 있다. 상기 플레이트 라인(134)은 접지 상태가 되도록 함으로써 커플링에 의해 상기 소오스(110)가 접지 상태가 되도록 한다.
상기 워드 라인(104)에 하이 신호를 인가하여 MOS 트랜지스터를 턴 온 시킨다. 또한, 상기 비트 라인(120)은 대기 상태에서 하이 신호로 변화시킨다.
이 경우, 상기 드레인(112) 근처의 플로팅 바디(114)에는 전자-홀 쌍들이 발생된다. 그리고, 상기 전자들은 상기 소오스(110) 및 드레인(112)을 통해 소거되며, 상기 홀들은 상기 플로팅 바디(114)에 축적된다. 상기 플로팅 바디(114)에 축 적된 전하에 의해 상기 플로팅 바디(114)의 전위가 상승되고, 이로인해 상기 MOS 트랜지스터의 문턱 전압이 낮아지게 된다. 상기와 같은 홀 주입을 충격 이온화 방식이라 한다.
이와같이, 상기 백 게이트 전압에 의해 상기 홀이 축적되기 때문에, 상기 커패시터에는 데이터가 기록되지 않는다.
도시하지는 않았지만, 상기 설명한 것과 다른 방법으로 데이터 1을 쓸 수 있다.
구체적으로, 상기 도 5를 참조로 설명한 것과 동일하게, 채널 영역 아래의 기판에 네거티브 바이어스로써 백 게이트 전압을 인가한다. 상기 플레이트 라인은 접지 상태가 되도록 함으로써 커플링에 의해 상기 소오스가 접지 상태가 되도록 한다. 또한, 상기 비트 라인(120)에는 하이 신호를 인가한다.
상기 도 5를 참조로 설명한 것과 다르게, 상기 워드 라인(104)에 음 전압의 신호를 인가한다.
이 경우, 상기 소오스(110) 및 드레인(112) 근처의 플로팅 바디(114)에는 전자 홀 쌍들이 발생된다. 상기 전자들은 상기 소오스(110) 및 상기 드레인(112)을 통하여 소거된다. 반면, 상기 홀들은 상기 플로팅 바디(114) 내에 축적된다. 상기 축적된 홀들은 상기 플로팅 바디(114)의 전위를 상승시킨다. 상기 플로팅 바디(114)의 전위 상승에 의하여 상기 MOS 트랜지스터의 문턱 전압은 낮아지게 된다. 상기와 같은 홀 주입을 GIDL을 이용한 주입 방식이라 한다.
<휘발성 모드의 데이터 0 기록>
도 6은 상기 휘발성 모드로 데이터 0을 쓸 때의 전압 신호를 나타낸다.
도 1 도 6을 참조하여 상기 플로팅 바디(114)에 홀을 방출시켜 데이터 0을 쓰는 경우를 설명하면, 우선 채널 영역 아래의 기판에 백 게이트 전압을 인가한다. 상기 백 게이트 전압은 네거티브 바이어스이며, 예를들어 -20 내지 -40V 로 인가될 수 있다. 상기 플레이트 라인은 접지 상태가 되도록 함으로써 커플링에 의해 상기 소오스가 접지 상태가 되도록 한다.
상기 워드 라인(104)에 하이 신호를 인가하여 MOS 트랜지스터를 턴 온 시킨다. 또한, 상기 비트 라인(120)은 대기 상태에서 로우 신호가 되도록 변화시킨다. 즉, 상기 비트 라인(120)은 접지되도록 하거나 또는 음 전압을 인가시킬 수 있다.
이 경우, 상기 플로팅 바디(114)에 축적된 홀들은 드레인(112)을 통해 소거된다.
커패시터에 데이터를 저장하는 방법
비휘발성 모드로 동작할 때, 메모리 소자의 커패시터에 데이터를 저장하는 방법을 설명한다. 상기 비휘발성 모드로 동작시킬 때에는 상기 플로팅 바디에는 데이터를 저장하는 역할을 하지 않는다. 즉, 상기 메모리 소자는 FRAM 소자로만 사용된다.
<비휘발성 모드의 데이터 1 기록>
도 7은 상기 비휘발성 모드로 데이터 1을 쓸 때의 전압 신호를 나타낸다.
도 1 및 도 7을 참조하여 상기 커패시터(132)에 데이터 1을 쓰는 경우를 설 명하면, 우선 채널 영역 아래의 기판에 양 전압을 인가하거나 또는 접지 상태가 되도록 한다. 상기 커패시터에는 플레이트 라인과 비트 라인의 전압 차이를 통해 분극 상태가 결정되어 데이터가 기록되므로, 상기 기판이 양 전압 또는 접지 상태가 되더라도 데이터 기록에는 영향이 없다.
이와같이, 상기 비휘발성 모드로 동작되는 경우에는 네거티브 바이어스인 백 게이트 전압이 인가되지 않는다. 때문에, 상기 플로팅 바디에는 홀이 축적되지 않으므로, 상기 메모리 소자에 포함되어 있는 트랜지스터는 단지 스위칭 소자로만 사용된다. 이와같이, 상기 메모리 소자는 백 게이트 전압의 레벨에 따라 비휘발성 모드 또는 휘발성 모드로 각각 구분될 수 있다.
상기 워드 라인(104)에 하이 신호를 인가하여 상기 MOS 트랜지스터를 턴 온 시킨다. 상기 비트 라인(120)은 대기 상태에서 하이 상태로 변화시킨다. 또한, 상기 플레이트 라인(134)에는 계속하여 로우 신호를 인가한다. 즉, 상기 플레이트 라인(134)은 접지시킬 수 있다. 이 경우, 상기 커패시터(132)는 데이터 1의 분극 상태(polarization state)를 갖게 된다.
<비휘발성 모드의 데이터 0 기록>
도 8은 상기 비휘발성 모드로 데이터 0을 쓸 때의 전압 신호를 나타낸다.
도 1 및 도 8을 참조하여 상기 커패시터(132)에 데이터 0을 쓰는 경우를 설명하면, 우선 채널 영역 아래의 기판에 양 전압을 인가하거나 또는 접지 상태가 되도록 한다.
상기 워드 라인(104)에 하이 신호를 인가하여 상기 MOS 트랜지스터를 턴 온 시킨다. 상기 비트 라인(120)에도 계속하여 로우 신호를 인가한다. 즉, 상기 비트 라인(120)은 접지시킬 수 있다. 또한, 상기 플레이트 라인(134)은 대기 상태에서 하이 상태로 변화시킨다.
이 경우, 상기 커패시터(132)는 데이터 1과 반대인 데이터 0의 분극 상태(polarization state)를 갖게 된다.
이와같이, 본 실시예에 따른 메모리 소자에 데이터를 기록할 수 있다.
상기에서 설명한 것과 같이, 상기 설명한 메모리 소자는 선택된 동작 모드에 따라 휘발성 메모리 소자 및 비휘발성 메모리 소자 중 어느 하나의 소자로만 동작된다. 때문에, 상기 메모리 소자에 기록되어 있는 데이터를 읽는 방법은 상기 메모리 소자의 동작 모드별로 달라지게 된다.
본 실시예의 메모리 소자가 휘발성 모드로 동작하는 경우에는, 1T DRAM의 읽기 동작이 수행된다. 반면에, 본 실시예의 메모리 소자가 비휘발성 모드로 동작하는 경우에는, FRAM의 읽기 동작이 수행된다.
실시예 2
도 9는 본 발명의 실시예 2에 따른 메모리 소자를 나타내는 단면도이다.
도 9를 참조하면, 매립 산화막(100a, Buried oxide layer)을 포함하는 반도체 기판(100)이 마련된다.
상기 반도체 기판(100) 상에는 게이트 절연막 패턴(102) 및 게이트 전극(104)이 적층된 게이트가 구비된다. 상기 게이트의 양측벽에는 게이트 스페이 서(108)가 구비될 수 있다. 상기 게이트 전극(104)은 제1 방향으로 연장되는 라인 형상을 가짐으로써, 워드 라인으로 제공된다.
또한, 상기 게이트 양측의 반도체 기판(100) 표면 아래에는 불순물이 도핑된 소오스/드레인(110, 112)이 구비된다. 상기 소오스/드레인(110, 112)의 저면은 상기 매립 산화막(100a) 상부면과 접촉된다. 그러므로, 상기 소오스/드레인(110, 112) 사이의 채널 영역은 상기 매립 산화막(100a), 소오스 및 드레인(110, 112)에 의해 한정된다. 상기 소오스/드레인(110, 112) 사이의 채널 영역은 전기적으로 플로팅되어 있으므로 플로팅 바디(114)가 된다.
즉, 도시된 것과 같이, 상기 매립 산화막(100a)을 포함하는 기판(100) 상에 실시예 1과 동일한 구조의 MOS 트랜지스터가 구비된다.
상기 MOS 트랜지스터의 플로팅 바디(114)에 홀을 저장하거나 방출함으로써, 상기 MOS 트랜지스터에 데이터를 기록할 수 있다. 또한, 상기 플로팅 바디(114)에 홀이 저장되었는지 여부에 따라 상기 MOS 트랜지스터의 문턱 전압이 변하는 것을 이용하여 상기 MOS 트랜지스터에 저장된 데이터를 읽을 수 있다. 따라서, 상기 MOS 트랜지스터는 휘발성 메모리 소자 즉, 1TDRAM으로써 기능하게 된다.
상기 MOS 트랜지스터의 소오스(110)에는 비트 라인 콘택(118)이 연결된다. 또한, 상기 비트 라인 콘택(118) 상부면에는 비트 라인(120)이 구비된다. 상기 비트 라인(120)은 상기 워드 라인의 연장 방향과 수직한 제2 방향으로 연장된다.
상기 MOS 트랜지스터의 드레인(112)에는 하부 전극, 상전이 패턴(142) 및 상부 전극(146)을 포함하는 전하 저장용 구조물이 연결된다. 상기 하부 전극은 상기 드레인(112)과 접촉하는 콘택 플러그(140)의 형상을 가질 수 있다. 상기 상전이 패턴(142)은 칼코겐 물질로 이루어질 수 있다. 상기 상부 전극(146)은 라인 형상을 갖고 있어 이웃하는 상전이 패턴(142)과 동시에 연결될 수 있다.
상기 전하 저장용 구조물은 상기 비트 라인(120)보다 높게 위치하는 것이 바람직하다. 그러나, 상기 전하 저장용 구조물이 상기 비트 라인(120)보다 낮게 위치할 수도 있다.
상기 전하 저장용 구조물에 포함된 상전이 패턴(142)의 상을 변화시킴으로써 데이터를 저장할 수 있다. 즉, 상기 상전이 패턴(142)의 상이 결정상인 경우에는 저저항을 갖게되어 상기 상전이 패턴(142) 양단에 전류가 흐르는 데이터 0 상태가 된다. 반면에, 상기 상전이 패턴(142)의 상이 비정질상인 경우에는 고저항을 갖게되어 상기 상전이 패턴(142) 양단에 전류가 흐르지 않는 1 상태가 된다. 따라서, 상기 전하 저장용 구조물은 비휘발성 메모리 소자, 즉 PRAM 소자로써 기능하게 된다.
즉, 본 실시예에 따른 메모리 소자는 동작 조건에 따라 비휘발성 메모리 소자로 작동되거나 또는 휘발성 메모리 소자로 작동된다.
그러므로, 빠른 재쓰기가 요구되는 메모리 소자가 요구되는 경우에는 휘발성 메모리 소자로 동작시킬 수 있다. 또한, 전원 공급 없이도 데이터가 유지되어야 하는 메모리 소자가 요구되는 경우에는 비휘발성 메모리 소자 로 동작시킬 수 있다.
이하에서는, 실시예 2의 메모리 소자의 제조 방법을 설명한다.
도 10 및 도 11은 본 발명의 실시예 2에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 매립 산화막(100a, Buried oxide layer)을 포함하는 반도체 기판(100)에 MOS 트랜지스터를 형성한다. 상기 MOS 트랜지스터를 형성하는 공정은 도 2를 참조로 설명한 것과 동일하다.
상기 MOS 트랜지스터를 덮는 제1 층간 절연막(116)을 형성한다. 상기 제1 층간 절연막(116)을 관통하여 상기 MOS 트랜지스터의 소오스(110)와 접촉하는 비트 라인 콘택(118) 및 상기 제1 층간 절연막(116) 상에 비트 라인 콘택(118)과 접하는 비트 라인(120)을 각각 형성한다. 상기 제1 층간 절연막(116), 비트 라인 콘택(118) 및 비트 라인(120)을 형성하는 공정은 도 3을 참조로 설명한 것과 동일하다.
상기 제1 층간 절연막(116) 및 비트 라인(120) 상에 제2 층간 절연막(122)을 형성한다. 상기 제2 층간 절연막(122) 및 제1 층간 절연막(116)의 일부 영역을 순차적으로 식각함으로써 상기 MOS 트랜지스터의 드레인(112)을 노출시키는 제2 콘택홀을 형성한다. 상기 제2 콘택홀 내부에 도전 물질을 채워넣음으로써 콘택 플러그(140)를 형성한다. 상기 콘택 플러그(140)는 전하 저장 구조물의 하부 전극으로 제공된다.
도 11을 참조하면, 상기 콘택 플러그(140) 및 제2 층간 절연막(122) 상에 상전이막을 형성한다. 상기 상전이막은 칼코겐 합금 물질을 포함한다. 즉, 상기 상전 이막은 게르마늄, 안티몬, 텔루르를 포함한다.
이 후, 상기 상전이막을 패터닝함으로써 상전이 패턴(142)을 형성한다. 상기 상전이 패턴(142)은 상기 콘택 플러그(140) 상부면을 완전히 덮도록 형성한다. 그러므로, 상기 상전이 패턴(142)은 상기 콘택 플러그(140)의 상부면 보다 더 넓은 저면을 갖게된다.
다음에, 상기 상전이 패턴(142)들 사이에 절연막 패턴(144)을 형성한다. 상기 상전이 패턴(142)들 상에는 상부 전극(146)을 형성한다. 상기 상부 전극(146)은 이웃하는 상전이 패턴들과 함께 연결되도록 형성된다.
이하에서는, 실시예 2의 메모리 소자의 동작 방법을 설명한다.
플로팅 바디에 데이터를 저장하는 방법
도 9를 참조로 하여, 휘발성 모드로 동작할 때, 메모리 소자의 플로팅 바디에 데이터를 저장하는 방법을 설명한다.
상기 휘발성 모드로 동작시킬 때에는 상기 전하 저장용 구조물에 데이터가 저장되지 않는다. 그러므로, 1T DRAM과 동일하게 동작된다.
실시예 2의 메모리 소자에서 플로팅 바디에 1을 쓰는 방법에 대해 먼저 설명한다. 상기 플로팅 바디에 1을 쓰는 방법은 충격 이온화 방법 및 GIDL을 이용한 방법이 있다.
상기 충격 이온화 방법에 의하면, 워드 라인, 비트 라인 및 기판에 인가되는 바이어스는 도 5를 참조로 설명한 휘발성 모드의 데이터 1 기록 방법과 동일하게 되도록 한다. 구체적으로, 상기 채널 영역이 되는 기판에는 음 전압을 인가한다. 상기 워드 라인(104)에 하이 신호를 인가하여 MOS 트랜지스터를 턴 온 시킨다. 또한, 상기 비트 라인(120)은 하이 신호로 변화시킨다.
또한, 상부 전극이 접지 상태가 되도록 한다. 상기 상부 전극을 접지시키면, 상기 상전이 패턴 및 하부 전극이 저항으로 작용하여 상기 소오스가 접지된다.
상기 GIDL을 이용한 방법에 의하면, 상기 채널 영역이 되는 기판에는 음 전압을 인가한다. 상기 워드 라인(104)에 음 전압의 신호를 인가한다. 상기 비트 라인(120)은 하이 신호로 변화시킨다. 또한, 상부 전극이 접지 상태가 되도록 함으로써 상기 소오스가 접지 상태가 되도록 한다.
상기와 같이 전기적 신호를 인가하면, 상기 플로팅 바디(114)에 홀이 주입되어 상기 MOS 트랜지스터의 문턱 전압은 낮아지게 된다.
전하 저장 구조물에 데이터를 저장하는 방법
비휘발성 모드로 동작할 때, 메모리 소자의 전하 저장 구조물에 데이터를 저장하는 방법을 설명한다. 상기 비휘발성 모드로 동작시키는 경우, 상기 플로팅 바디에는 데이터가 저장되지 않는다. 즉, 상기 메모리 소자에 포함된 트랜지스터는 스위칭 소자로만 사용된다. 따라서, 상기 트랜지스터의 플로팅 바디에 홀이 축적되지 않도록 상기 채널 영역에 해당하는 기판은 접지되거나 양 전압이 인가되어야 한다.
상기 전하 저장 구조물에 데이터 1을 쓰는 경우, 상기 상전이 패턴(142)에 대하여 단시간에 높은 전류 펄스를 가하여야 한다. 즉, 상전이 패턴(142)이 용융 온도보다 높은 온도로 가열된 후 (전류 펄스에 의한 저항 가열) 아주 짧은 시간동안 냉각되면 상전이 패턴(142)은 비정질 상태가 된다.
이를 위하여, 상기 워드 라인(104)을 턴 온시킨 후 상기 비트 라인(120)에 높은 전압이 인가되어야 한다. 즉, 상기 비트 라인(120)으로 인가되는 전압을 쓰기 구간동안 펌프시켜 상기 상전이 패턴(142)에 높은 전류가 가해지도록 하여야 한다. 따라서, 상기 쓰기 구간동안에는 상기 비트 라인(120)에서 인가되는 전압을 펌프시킬 수 있는 구동회로를 작동시켜야 한다.
반면에, 상기 전하 저장 구조물에 데이터 0을 쓰는 경우, 상대적으로 상기 상전이 패턴(142)에 긴 시간동안 낮은 전류 펄스를 가해야 한다. 그러므로, 상기 상전이 패턴(142)의 용융 온도보다 낮고 결정화 온도보다는 높은 온도로 가열된 후 긴 시간동안 유지된 후 냉각되면 결정 상태가 된다.
이를 위하여, 상기 워드 라인(104)을 턴 온시킨 후 상기 비트 라인(120)에 상기 데이터 1을 쓰는 동작보다 낮은 전압이 인가되어야 한다. 즉, 상기 쓰기 구간 동안 비트 라인(120)의 전압을 펌프시키는 동작이 요구되지 않는다.
설명한 것과 같이, 본 실시예에 따른 메모리 소자는 전압 펌프 동작의 유무에 따라 비휘발성 메모리 또는 휘발성 메모리로 동작될 수 있다.
이와같이, 본 실시예에 따른 메모리 소자는 하나의 동작 모드가 선택됨으로써 휘발성 메모리 소자 및 비휘발성 메모리 소자 중 어느 하나의 소자로만 동작된다. 때문에, 상기 메모리 소자에 기록되어 있는 데이터를 읽는 방법은 상기 메모리 소자의 동작 모드별로 달라지게 된다.
본 실시예의 메모리 소자가 휘발성 모드로 동작하는 경우에는, 1T DRAM의 읽기 동작이 수행된다. 반면에, 본 실시예의 메모리 소자가 비휘발성 모드로 동작하는 경우에는, PRAM의 읽기 동작이 수행된다.
상기 설명한 것과 같이, 본 발명은 비휘발성 메모리 및 휘발성 메모리를 모두 요구하는 다양한 전자제품 및 통신 제품에 적용할 수 있다. 또한, 하나의 메모리 소자에서 상기 비휘발성 메모리 및 휘발성 메모리 특성을 가지므로, 고집적화된 소자를 요구하는 전자 제품에 적용될 수 있다.
도 1은 본 발명의 실시예 1에 따른 메모리 소자를 나타내는 단면도이다.
도 2 내지 도 4는 본 발명의 실시예 1에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 휘발성 모드로 데이터 1을 쓸 때의 전압 신호를 나타낸다.
도 6은 휘발성 모드로 데이터 0을 쓸 때의 전압 신호를 나타낸다.
도 7은 비휘발성 모드로 데이터 1을 쓸 때의 전압 신호를 나타낸다.
도 8은 비휘발성 모드로 데이터 0을 쓸 때의 전압 신호를 나타낸다.
도 9는 본 발명의 실시예 2에 따른 메모리 소자를 나타내는 단면도이다.
도 10 및 도 11은 본 발명의 실시예 2에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.

Claims (20)

  1. 하부 반도체막, 매립 산화막 및 상부 반도체막을 포함하고, 상기 하부 반도체막에 동작 모드를 결정하기 위한 전압이 인가되는 반도체 기판;
    상기 반도체 기판에 구비되고, 게이트, 소오스/드레인 및 상기 소오스/드레인 사이에 플로팅 바디를 포함하고, 상기 플로팅 바디는 홀이 저장 또는 방출되는 휘발성 메모리로 제공되는 MOS 트랜지스터; 및
    상기 MOS 트랜지스터의 소오스와 전기적으로 연결되고, 비휘발성 메모리로 제공되는 전하 축적용 구조물을 포함하고,
    상기 동작 모드를 결정하기 위한 전압에 따라 상기 휘발성 메모리 또는 비휘발성 메모리가 각각 독립적으로 동작하는 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서, 상기 전하 축적용 구조물은 하부 전극, 강유전체 패턴 및 상부 전극을 포함하는 커패시터인 것을 특징으로 하는 메모리 소자.
  3. 제2항에 있어서, 상기 하부 전극과 소오스 사이에는 콘택 플러그가 더 구비되는 것을 특징으로 하는 메모리 소자.
  4. 제2항에 있어서, 상기 상부 전극 상에는 플레이트 라인이 구비되는 것을 특징으로 하는 메모리 소자.
  5. 제1항에 있어서, 상기 전하 축적용 구조물은 하부 전극, 상전이 패턴 및 상부 전극을 포함하는 커패시터인 것을 특징으로 하는 메모리 소자.
  6. 제5항에 있어서, 상기 하부 전극은 콘택 플러그 형상을 갖는 것을 특징으로 하는 메모리 소자.
  7. 제1항에 있어서, 상기 드레인에는 비트 라인이 전기적으로 연결되는 것을 특징으로 하는 메모리 소자.
  8. 제1항에 있어서, 상기 소오스 및 드레인의 저면은 상기 기판의 매립 산화막 상부면과 접하고, 상기 플로팅 바디는 상기 소오스, 드레인 및 매립 산화막에 의해 둘러싸여 있는 것을 특징으로 하는 메모리 소자.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 하부 반도체막, 매립 산화막, 및 상부 반도체막을 포함하고, 하부 반도체막에 동작 모드를 결정하기 위한 전압이 인가되는 반도체 기판;
    상기 반도체 기판에 구비되고, 게이트, 소오스/드레인 및 상기 소오스/드레인 사이에 플로팅 바디를 포함하고, 상기 플로팅 바디는 홀이 저장 또는 방출되는 휘발성 메모리로 제공되는 MOS 트랜지스터; 및
    상기 MOS 트랜지스터의 소오스와 전기적으로 연결되고 비휘발성 메모리로 제공되는 전하 축적용 구조물을 포함하고,
    상기 동작 모드를 결정하기 위한 전압에 따라 상기 휘발성 메모리 및 비휘발성 메모리가 각각 독립적으로 동작하는 메모리 소자에서,
    상기 하부 반도체막에 동작 모드를 결정하기 위한 전압을 인가하여, 비휘발성 모드 및 휘발성 모드 중 어느 하나의 모드를 선택하는 단계;
    상기 비휘발성 모드가 선택되었을 때, 상기 전하 축적용 구조물에 전압을 인가하여 상기 전하 축적용 구조물에 데이터를 기록하는 단계; 및
    상기 휘발성 모드가 선택되었을 때, 상기 플로팅 바디에 홀을 저장 또는 방출시켜 상기 플로팅 바디에 데이터를 기록하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  13. 삭제
  14. 삭제
  15. 삭제
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  17. 제12항에 있어서, 상기 비휘발성 모드가 선택되었을 때, 상기 MOS 트랜지스터는 스위칭 소자로 사용되는 것을 특징으로 하는 메모리 소자 동작 방법.
  18. 삭제
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3001333B1 (fr) * 2013-01-22 2016-05-06 Soitec Silicon On Insulator Grille arriere dans transistor de selection pour dram embarquee
TWI503964B (zh) * 2013-03-13 2015-10-11 Winbond Electronics Corp 電阻式非揮發性記憶體裝置
FR3038132B1 (fr) 2015-06-23 2017-08-11 St Microelectronics Crolles 2 Sas Cellule memoire resistive ayant une structure compacte
FR3038133B1 (fr) 2015-06-23 2017-08-25 St Microelectronics Crolles 2 Sas Cellule memoire a changement de phase ayant une structure compacte
US11411123B2 (en) * 2019-08-30 2022-08-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of formation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065115A (ja) * 1996-08-13 1998-03-06 Hitachi Ltd 半導体集積回路装置
JP2008153633A (ja) 2006-11-16 2008-07-03 Samsung Electronics Co Ltd 抵抗性メモリ素子及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139480A (ja) * 1995-01-27 1997-05-27 Toshiba Corp 薄膜キャパシタおよびこれを用いた半導体記憶装置
US6441436B1 (en) * 2000-11-29 2002-08-27 United Microelectronics Corp. SOI device and method of fabrication
JP2003100907A (ja) * 2001-09-26 2003-04-04 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JP2003308691A (ja) 2002-04-11 2003-10-31 Elpida Memory Inc 半導体記憶装置
US6876021B2 (en) * 2002-11-25 2005-04-05 Texas Instruments Incorporated Use of amorphous aluminum oxide on a capacitor sidewall for use as a hydrogen barrier
JP4427259B2 (ja) * 2003-02-28 2010-03-03 株式会社東芝 半導体装置及びその製造方法
US20050018526A1 (en) * 2003-07-21 2005-01-27 Heon Lee Phase-change memory device and manufacturing method thereof
US20050199924A1 (en) * 2004-03-10 2005-09-15 Fox Glen R. Optimized ferroelectric material crystallographic texture for enhanced high density feram
US7158410B2 (en) 2004-08-27 2007-01-02 Micron Technology, Inc. Integrated DRAM-NVRAM multi-level memory
JP2007129040A (ja) 2005-11-02 2007-05-24 Nec Electronics Corp Ｄｒａｍと不揮発性メモリとが混載された半導体装置
KR100810614B1 (ko) 2006-08-23 2008-03-06 삼성전자주식회사 디램 셀 모드 및 비휘발성 메모리 셀 모드를 갖는 반도체메모리 소자 및 그 동작방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065115A (ja) * 1996-08-13 1998-03-06 Hitachi Ltd 半導体集積回路装置
JP2008153633A (ja) 2006-11-16 2008-07-03 Samsung Electronics Co Ltd 抵抗性メモリ素子及びその製造方法

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