JP2008153633A - 抵抗性メモリ素子及びその製造方法 - Google Patents

抵抗性メモリ素子及びその製造方法 Download PDF

Info

Publication number
JP2008153633A
JP2008153633A JP2007297209A JP2007297209A JP2008153633A JP 2008153633 A JP2008153633 A JP 2008153633A JP 2007297209 A JP2007297209 A JP 2007297209A JP 2007297209 A JP2007297209 A JP 2007297209A JP 2008153633 A JP2008153633 A JP 2008153633A
Authority
JP
Japan
Prior art keywords
solid solution
layer
resistive memory
resistance
transition metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007297209A
Other languages
English (en)
Inventor
Myoung-Jae Lee
明宰 李
Young Soo Park
泳洙 朴
Ran-Ju Jung
蘭株 鄭
Sun-Ae Seo
順愛 徐
Dong-Chul Kim
東徹 金
Seung-Eon Ahn
承彦 安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2008153633A publication Critical patent/JP2008153633A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/026—Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8418—Electrodes adapted for focusing electric field or current, e.g. tip-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

【課題】抵抗性メモリ素子及びその製造方法を提供する。
【解決手段】抵抗性メモリ素子は、トランジスタのソース２０２またはドレイン２０３上の層間絶縁膜２０６を貫通して形成されたコンタクトプラグ２０７と、コンタクトプラグ２０７に接続された下部電極２１と、下部電極２１上に遷移金属固溶体で形成された固溶層２４と、固溶層２４上に形成された遷移金属酸化物による抵抗層２２と、抵抗層２２上に形成された上部電極２３と、を備える。これにより、電圧及び抵抗特性が安定化した信頼性のあるメモリ素子を具現できる。
【選択図】図３

Description

本発明は、抵抗性メモリ素子に係り、特に抵抗性メモリ素子の電極と抵抗層との間に遷移金属固溶体を形成させて電圧及び抵抗散布を安定化した遷移金属固溶体を含む抵抗性メモリ素子に関する。
一般的に、半導体メモリアレイ構造は、回路的に連結された多くのメモリセルを含む。代表的な半導体メモリであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合、単位メモリセルは、一つのスイッチと一つのキャパシタとで構成されることが一般的である。ＤＲＡＭは、集積度が高く、動作速度が速いという利点がある。しかし、電源がターンオフされた後には、保存されたデータがいずれも消失されるという短所がある。
電源がターンオフされた後にも、保存されたデータが保存可能な不揮発性メモリ素子の代表的な例がフラッシュメモリである。フラッシュメモリは、揮発性メモリとは異なり、不揮発性の特性を有しているが、ＤＲＡＭに比べて集積度が低く、動作速度が遅いという短所がある。
現在、多くの研究が進められている不揮発性メモリ素子として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）及びＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）などがある。
ＭＲＡＭは、トンネル接合での磁化方向の変化を利用してデータを保存する方式であり、ＦＲＡＭは、強誘電体の分極特性を利用してデータを保存する方式である。それらは、それぞれの長短所を有しているが、基本的には、前述したように集積度が高く、高速の動作特性を有し、低電力で駆動可能であり、データリテンション特性が良好な方向に研究開発されている。
ＰＲＡＭは、特定の物質の相変化による抵抗値の変化を利用してデータを保存する方式を利用したものであって、一つの抵抗体と一つのスイッチ（トランジスタ）とを有した構造を有している。ＰＲＡＭの製造時に従来のＤＲＡＭ工程を利用する場合、エッチングが困難であり、エッチングする場合でも長時間を要する。したがって、生産性が低くなり、製品コストが高くなって競争力を低下させるという短所がある。
抵抗性メモリ、すなわちＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）は、主に遷移金属酸化物の電圧による抵抗値が変わる特性（抵抗変換特性）を利用したものであって、図１Ａには、従来の一般的な構造の抵抗変換物質を利用したメモリ素子の構造を示した。
図１Ａに示すように、抵抗性メモリは、基本的に下部電極１１、下部電極１１上に順次に形成された抵抗層１２及び上部電極１３を備える。抵抗層は、遷移金属酸化物で形成されることが一般的である。そして、下部電極１１と上部電極１３とは、通常的な半導体メモリ素子に使われる電極物質で形成される。
図１Ｂは、図１Ａの構造のメモリ素子の下部電極１１及び上部電極１３を通じて所定の電圧を印加した場合、抵抗層１２に流れる電流値を表したＶ（ｖｏｌｔａｇｅ）−Ｉ（ｃｕｒｒｅｎｔ）グラフである。ここで、抵抗層１２は、前述したように遷移金属酸化物で形成させたものである。
図１Ｂに示すように、電圧を０Ｖから次第に上昇させ、抵抗層１２に流れる電流値の変化を測定する実験を反復した。０Ｖないし約１Ｖの印加電圧で抵抗層１２に流れる電流値は次第に増加する。約１Ｖの電圧で抵抗が大きく上昇して電流値が大きく減少し、電圧を上昇させれば、再び電流値が増加する。ここで、高い抵抗状態をリセット状態といい、低い抵抗状態をセット状態という。
図１Ｂの場合、セット状態からリセット状態に変わるときの電圧、すなわちリセット電圧ＲＶの大きさは、約０．６Ｖないし１．２Ｖの値を有するということが分かる。また、セット状態の抵抗値ＳＲの最低値と最高値との差が１０倍以上であるということが分かる。そして、リセット状態からセット状態に変わるときの電圧であるセット電圧ＳＶは、１．５Ｖないし４．６Ｖと非常に大きい散布値を有するということが分かる。
前述したように、従来技術による抵抗性メモリの電圧及び抵抗散布が大きい理由は、抵抗層１２の抵抗レベルが不安定であるために発生したものである。セット、リセット電圧などの不安定により、メモリ素子として使用時に信頼度が低下するという問題点がある。
本発明の目的は、前記従来技術の問題点を解決するために、抵抗変換物質を含むメモリ素子のリセット電流及びセット電圧を安定化させる構造を有した抵抗性メモリ素子及びその製造方法を提供するところにある。
前記目的を達成するために、本発明では、抵抗性メモリ素子において、下部電極と、前記下部電極上に形成された固溶層と、前記固溶層上に形成された抵抗層と、前記抵抗層上に形成された上部電極と、を備える抵抗性メモリ素子を提供する。
本発明において、前記固溶層は、遷移金属固溶体であることを特徴とする。
本発明において、前記抵抗層は、遷移金属酸化物で形成されたことを特徴とする。
本発明において、前記遷移金属酸化物は、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物またはＮｂ酸化物のうち少なくともいずれか一つの物質を含むことを特徴とする。
本発明において、前記固溶層は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉを含むことを特徴とする。
本発明において、前記固溶層は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉに前記抵抗層の遷移金属が固溶されたことを特徴とする。
本発明において、前記抵抗層の遷移金属は、Ｎｉであることを特徴とする。
また、本発明では、抵抗性メモリ素子の製造方法において、（ａ）下部電極を形成するステップと、（ｂ）前記下部電極上に固溶層を形成するステップと、（ｃ）前記固溶層上に抵抗層を形成するステップと、（ｄ）前記抵抗層上に上部電極を形成するステップと、を含む抵抗性メモリ素子の製造方法を提供する。
本発明において、前記（ｂ）ステップは、前記下部電極上に遷移金属合金ターゲットをスパッタリングにより蒸着して固溶層を形成することを特徴とする。
本発明において、前記（ｂ）ステップは、前記下部電極上に遷移金属ターゲットをコスパッタリングにより蒸着して固溶層を形成することを特徴とする。
本発明において、前記（ｂ）ステップは、前記抵抗層を形成させつつ工程チャンバー内のガスの圧力を制御することによって、固溶層を形成することを特徴とする。
本発明において、前記ガスの圧力は、０．１ｍＴｏｒｒないし３ｍＴｏｒｒであることを特徴とする。
本発明によれば、次のような長所を有している。
第１に、抵抗性メモリの動作時に安定したセット電圧、リセット電圧及び抵抗特性を有するので、信頼性のあるメモリ素子を提供できる。
第２に、固溶層を別途の工程で形成でき、抵抗層の形成過程で容易に製造できる。
第３に、単純な方法で情報を保存して再生できるので、高速の動作特性を有する。
以下、添付された図面を参照して、本発明の実施形態による抵抗性メモリ素子及びその製造方法について詳細に説明する。ここで、図面に示した各層または領域の厚さ及び幅は、説明のために誇張されて示したものであることを銘記せねばならない。
図２Ａは、本発明の実施形態による抵抗性メモリ素子の構造を示す図面である。
図２Ａに示すように、下部電極２１上に固溶層２４が形成されており、固溶層２４上に抵抗層２２及び上部電極２３が順次に形成されている。下部電極２１及び上部電極２３は、通常的に半導体素子に使われる電極物質を使用でき、例えばＡｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉなどがある。抵抗層２２は、抵抗性メモリ素子に使われる物質で形成させ、通常的に遷移金属酸化物で形成させる。例えば、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物またはＮｂ酸化物などがあり、具体的にＮｉＯ，ＴｉＯ２，ＨｆＯ，ＺｒＯ，ＺｎＯ，ＷＯ３，ＣｏＯまたはＮｂ２Ｏ５のうち少なくともいずれか一つの物質またはそれらの化合物を含む。
本発明の実施形態による抵抗性メモリ素子では、下部電極２１と抵抗層２２との間に固溶層２４を備える。固溶層２４は、遷移金属固溶体で形成されたことを特徴とする。例えば、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉなどに抵抗層２２の遷移金属が固溶された固溶体として形成される。具体的に、抵抗層２２をＮｉ酸化物で形成させる場合、固溶層２４は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉなどにＮｉが固溶された状態に形成される。
図２Ｂは、本発明の実施形態による抵抗性メモリ素子の構造を示す図面である。図２Ｂに示すように、固溶層２４は、下部電極２１上に形成され、抵抗層２２の内部に突出した領域Ａを備えるウェーブ構造を有している。突出した領域Ａは、下部電極２１と上部電極２３との間に電圧を印加するとき、電流が移動する経路となりうる。具体的に説明すれば、図１Ａのような構造の抵抗性メモリの場合、両側電極を通じて電圧を印加する場合、電流移動経路が変わりつつ安定した抵抗特性が表れない。これに対し、固溶層２４の突出した領域Ａが形成されることによって、上部電極２３との距離が短縮した領域が存在して安定な電流移動通路が発生して抵抗性メモリの抵抗特性を安定に測定できる。
図２Ａに示した抵抗性メモリ構造は、トランジスタまたはダイオードのようなスイッチ構造と連結された１Ｓ（ｓｗｉｔｃｈ）−１Ｒ（Ｒｅｓｉｓｔａｎｃｅ）形態に駆動する。図３では、本発明の実施形態による遷移金属固溶体を含む抵抗性メモリ素子がトランジスタ構造と連結された１Ｔ（ｔｒａｎｓｉｓｔｏｒ）−１Ｒ（ｒｅｓｉｓｔａｎｃｅ）構造を示す断面図である。
図３に示すように、ソース２０２及びドレイン２０３が形成された基板２０１上には、ソース２０２及びドレイン２０３と接触するゲート構造体が形成されている。ゲート構造体は、ゲート絶縁層２０４及びゲート電極層２０５が形成されている。基板２０１及びゲート構造体上には、層間絶縁膜２０６が形成されており、ソース２０２またはドレイン２０３上の層間絶縁膜２０６を貫通してコンタクトプラグ２０７が形成されている。コンタクトプラグは、本発明の実施形態による遷移金属固溶体を含む抵抗性メモリ素子の下部電極２１と電気的に連結されている。また、トランジスタ構造体以外にｐ型半導体層とｎ型半導体層とで形成されたダイオード構造体が連結されることは前述した通りである。
以下、本発明の実施形態による抵抗性メモリ素子の製造方法について説明する。本発明の実施形態による遷移金属固溶体を含む抵抗性メモリ素子は、スパッタリング、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を利用して形成させる。
まず、下部構造体、例えば基板上に下部電極２１を形成する。下部電極２１は、伝導性物質で形成され、望ましくは、Ａｌ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉなどの遷移金属で形成される。
下部電極２１を形成した後、その上部に固溶層２４を形成する。固溶層２４を形成させる方法は、三つに分けられる。
第１に、固溶状態の合金を下部電極２１上に直接形成する方法である。これは、例えば反応性スパッタリング工程で固溶層２４を形成する場合、組成が調節されたＰｔ及びＮｉ合金ターゲットをスパッタリングして固溶層２４を形成できる。
第２に、固溶層２４を形成する物質それぞれを別個のターゲットでコスパッタリングして固溶層２４を形成できる。
第３に、抵抗層２２を形成する過程で固溶層２４を形成できる。例えば、固溶層２４をＰｔにＮｉが固溶された合金で形成させようとする場合に、まず、下部電極２１をＰｔで形成する。そして、抵抗層２２を形成するために、Ｎｉ酸化物を蒸着しつつ、初期に工程チャンバー内の酸素を含むガスの圧力を０．１ないし３ｍＴｏｒｒの非常に低い範囲に調節すれば、下部電極２１の表面のＰｔがＮｉと反応して固溶層２４が形成される。工程チャンバー内の気圧を０．１ないし３ｍＴｏｒｒ範囲に制御する場合、酸素の供給が大きく減少するので、Ｎｉを下部電極であるＰｔと反応させることによって、下部電極２１の表面に固溶層２４を形成させる。
固溶層２４を形成した後、固溶層２４上には、抵抗層２２を形成させる。抵抗層２２は、遷移金属酸化物で形成され、遷移金属酸化物の形成時に酸素分圧を調節して形成する。
図４は、雰囲気ガスとしてＡｒのような不活性ガス及び酸素の混合ガスで酸素の分圧による抵抗値の変化を示す図面である。図４に示すように、酸素の分圧が非常に低い場合（Ａ領域）は、一般的なＮｉと類似した金属特性を有するが、酸素の分圧を約２．５ないし１０％に次第に上昇させた場合（Ｂ領域）、抵抗値が大きく増加してメモリスイッチング特性を有するということが分かる。酸素を１０％以上に上昇させれば（Ｃ領域）、抵抗値は順次に減少しつつしきいスイッチング特性を有する。薄膜製造工程時には、同じ遷移金属をスパッタリングなどにより試片上に蒸着させつつ、反応チャンバー内の酸素ガスの投入量を適切に調節することによって、ｉｎ−ｓｉｔｕで簡単に形成させる。Ｎｉ酸化物以外の遷移金属酸化物も、類似した特性を表す。
図５は、本発明の実施形態による抵抗性メモリ素子の製造方法で形成された素子に対して測定されたＸＲＤ（Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）グラフである。図５に使われた試片は、抵抗層２２を形成する過程で工程チャンバー内の圧力を調節しつつ固溶層２４を形成したものであって、ＤＣ（Ｄｉｒｅｃｔｉｏｎ Ｃｕｒｒｅｎｔ）及びＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）スパッタリング工程でチャンバー内の圧力を１．５ｍＴ及び５ｍＴに設定して形成したものである。図５に示すように、チャンバー内の圧力を１．５ｍＴに設定して形成した場合、Ｐｔ／Ｎｉ固溶層が形成されて関連ピークが表れるということが分かる。一方、５ｍＴの圧力範囲では、Ｐｔ／Ｎｉ固溶層に関するピークが観察されないということが分かる。
図６Ａ及び図６Ｂは、従来技術及び本発明の実施形態による抵抗性メモリ素子のＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏ ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）グラフである。図６Ａは、固溶層を備えない抵抗性メモリに関するものであり、図６Ｂは、固溶層を備えた本発明の実施形態による抵抗性メモリ素子に関するものである。図６Ａに示すように、Ｎｉ酸化物及びＮｉが同じレベルで観測されるということが分かる。図６Ｂに示すように、図６Ａに比べてＮｉが高いレベルでも観測される。これは、抵抗層２２の下部でもＮｉが存在し、これは、固溶層２４に含まれたＮｉであるということが分かる。
図７Ａ及び図７Ｂは、従来技術及び本発明の実施形態による抵抗性メモリ素子の動作回数による電圧値を示す図面であって、電圧散布特性を示すグラフである。図７Ａは、固溶層を備えない抵抗性メモリに関するものであり、図７Ｂは、固溶層を備えた本発明の実施形態による抵抗性メモリ素子に関するものである。図７Ａに示すように、セット電圧及びリセット電圧の偏差が大きく、特にセット電圧の偏差は、非常に大きく発生するということが分かる。かかる特性を有する場合、動作回数が多くなれば、メモリとしての信頼性が非常に低下する。一方、図７Ｂの場合、セット電圧及びリセット電圧が非常に安定化して偏差がほとんど発生しないということを確認できる。
図８Ａ及び図８Ｂは、従来技術及び本発明の実施形態による抵抗性メモリ素子の動作回数による抵抗値を示す図面であって、抵抗散布特性を示すグラフである。図８Ａは、固溶層を備えない抵抗性メモリに関するものであり、図８Ｂは、固溶層を備えた本発明の実施形態による抵抗性メモリ素子に関するものである。図８Ａ及び図８Ｂに示すように、本発明の実施形態による抵抗性メモリ素子の場合、抵抗値の偏差が従来技術による抵抗性メモリ素子に比べて相対的に非常に小さくて安定したということが分かる。
図９は、本発明の抵抗性メモリ素子の動作特性を単純化して示すグラフである。ここで、横軸は、印加電圧を表し、縦軸は、印加電圧に対する電流値を表す。図９に示すように、電圧を０Ｖから次第に上昇させれば、電圧に比例してＧ１グラフに沿って電流値が増加するということが分かる。しかし、Ｖ１以上の電圧を加えれば、抵抗が突然に増加して電流値が減少する現象を表す。Ｖ１ないしＶ２範囲の印加電圧では、電流値がＧ２グラフに沿って増加する。そして、Ｖ２（Ｖ２＞Ｖ１）以上の電圧を加えれれば、抵抗が突然に減少して電流が増加して再びＧ１グラフに沿うということが分かる。
一方、Ｖ１より高い電圧範囲で印加する電圧の大きさによって、メモリ素子の電気的特性が以後のＶ１より低い電圧印加時の電気的特性に影響を及ぼすが、それを詳細に説明すれば、次の通りである。まず、Ｖ１ないしＶ２範囲の電圧をメモリ素子に印加した後、Ｖ１より低い電圧を再び印加すれば、測定される電流は、Ｇ２グラフによる電流値が測定される。一方、Ｖ２より高い範囲の電圧（例えば、Ｖ３）をメモリ素子に印加した後、Ｖ１より低い電圧を再び印加すれば、測定される電流は、図８のＧ１グラフに沿う電流値が測定される。これを通じて、Ｖ１より高い電圧範囲で印加する電圧の大きさ（Ｖ１ないしＶ２範囲またはＶ２より高い範囲）によってメモリ素子に及ぼす電気的特性が影響を及ぼすということが分かる。したがって、かかる結果を通じて、遷移金属酸化物をメモリ素子に使用して抵抗勾配を有した多層膜を不揮発性メモリ素子に応用できるということが分かる。例えば、図９のＶ１ないしＶ２範囲で電圧を印加した場合のメモリ素子の状態を“０”に指定し、Ｖ２より高い範囲の電圧を印加した場合のメモリ素子の状態を“１”に指定してデータを記録する。データを再生する場合には、Ｖ１より低い範囲の電圧を印加してドレイン電流値Ｉｄを測定して、メモリ素子に保存されたデータが“０”の状態であるか、“１”の状態であるかが分かる。もちろん、ここで、状態“１”及び“０”の指定は選択的なものである。
結果的に、抵抗性メモリ素子として使われるためには、動作回数が増加するにつれてリセット電圧Ｖ１及びセット電圧Ｖ２が一定でなければならず、セット抵抗も一定であることが望ましい。図７Ｂ及び図８Ｂに示したように、本発明の実施形態による遷移金属固溶体を利用した抵抗性メモリ素子の場合、セット電圧、リセット電圧及び抵抗値が一定であるので、安定な特性を有するということが分かる。
前記した説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するというより、望ましい実施形態の例示として解釈されねばならない。したがって、本発明の範囲は、説明された実施形態により決まるものではなく、特許請求の範囲に記載された技術的思想により決まらねばならない。
本発明は、抵抗性メモリ素子関連の技術分野に適用可能である。
一般的な構造の抵抗変換物質を含む抵抗性メモリ素子の構造を示す図面である。 図１Ａの構造の抵抗変換物質を含む抵抗性メモリ素子の印加電圧に対する電流値の変化を示す図面である。 本発明の実施形態による抵抗性メモリ素子の構造を示す図面である。 本発明の実施形態による抵抗性メモリ素子の構造を示す図面である。 本発明の実施形態による抵抗性メモリ素子をトランジスタ構造体上に形成させたメモリ素子の構造を示す図面である。 Ｎｉ酸化物の酸素分圧の変化による抵抗特性を示すグラフである。 本発明の実施形態による抵抗性メモリ素子の製造工程時に気体分圧を調節して形成させた試片に対するＸＲＤグラフである。 従来技術による抵抗性メモリ素子のＸＰＳグラフである。 本発明の実施形態による抵抗性メモリ素子のＸＰＳグラフである。 従来技術による抵抗性メモリ素子の電圧散布特性を示すグラフである。 本発明の実施形態による抵抗性メモリ素子の電圧散布特性を示すグラフである。 従来技術による抵抗性メモリ素子の抵抗散布特性を示すグラフである。 本発明の実施形態による抵抗性メモリ素子の抵抗散布特性を示すグラフである。 抵抗変換物質を含むメモリ素子の電気的な特性を単純化して示すグラフである。
符号の説明
２１ 下部電極
２２ 抵抗層
２３ 上部電極
２４ 固溶層
２０１ 基板
２０２ 第１不純物領域
２０３ 第２不純物領域
２０４ ゲート絶縁層
２０５ ゲート電極層
２０６ 層間絶縁層
２０７ 伝導性プラグ

Claims (16)

  1. 抵抗性メモリ素子において、
    下部電極と、
    前記下部電極上に形成された固溶層と、
    前記固溶層上に形成された抵抗層と、
    前記抵抗層上に形成された上部電極と、を備えることを特徴とする抵抗性メモリ素子。
  2. 前記固溶層は、遷移金属固溶体であることを特徴とする請求項１に記載の抵抗性メモリ素子。
  3. 前記抵抗層は、遷移金属酸化物で形成されたことを特徴とする請求項１または２に記載の抵抗性メモリ素子。
  4. 前記遷移金属酸化物は、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物またはＮｂ酸化物のうち少なくともいずれか一つの物質を含むことを特徴とする請求項３に記載の抵抗性メモリ素子。
  5. 前記固溶層は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉを含むことを特徴とする請求項１または２に記載の抵抗性メモリ素子。
  6. 前記固溶層は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉに前記抵抗層の遷移金属が固溶されたことを特徴とする請求項１または２に記載の抵抗性メモリ素子。
  7. 前記抵抗層の遷移金属は、Ｎｉであることを特徴とする請求項６に記載の抵抗性メモリ素子。
  8. 抵抗性メモリ素子の製造方法において、
    （ａ）下部電極を形成するステップと、
    （ｂ）前記下部電極上に固溶層を形成するステップと、
    （ｃ）前記固溶層上に抵抗層を形成するステップと、
    （ｄ）前記抵抗層上に上部電極を形成するステップと、を含むことを特徴とする抵抗性メモリ素子の製造方法。
  9. 前記固溶層は、遷移金属固溶体を含んで形成することを特徴とする請求項８に記載の抵抗性メモリ素子の製造方法。
  10. 前記（ｂ）ステップは、前記下部電極上に遷移金属合金ターゲットをスパッタリングにより蒸着して固溶層を形成することを特徴とする請求項８に記載の抵抗性メモリ素子の製造方法。
  11. 前記（ｂ）ステップは、前記下部電極上に遷移金属ターゲットをコスパッタリングにより蒸着して固溶層を形成することを特徴とする請求項８に記載の抵抗性メモリ素子の製造方法。
  12. 前記（ｂ）ステップは、前記抵抗層を形成させつつ工程チャンバー内のガスの圧力を制御することによって、固溶層を形成することを特徴とする請求項８に記載の抵抗性メモリ素子の製造方法。
  13. 前記ガスの圧力は、０．１ｍＴｏｒｒないし３ｍＴｏｒｒであることを特徴とする請求項１２に記載の抵抗性メモリ素子の製造方法。
  14. 前記固溶層は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉを含んで形成することを特徴とする請求項９ないし１３のうちいずれか一項に記載の抵抗性メモリ素子の製造方法。
  15. 前記固溶層は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉに前記抵抗層の遷移金属が固溶されたことを特徴とする請求項９ないし１３のうちいずれか一項に記載の抵抗性メモリ素子の製造方法。
  16. 前記抵抗層は、Ｎｉを含んで形成することを特徴とする請求項１５に記載の抵抗性メモリ素子の製造方法。
JP2007297209A 2006-11-16 2007-11-15 抵抗性メモリ素子及びその製造方法 Pending JP2008153633A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060113385A KR101206036B1 (ko) 2006-11-16 2006-11-16 전이 금속 고용체를 포함하는 저항성 메모리 소자 및 그제조 방법

Publications (1)

Publication Number Publication Date
JP2008153633A true JP2008153633A (ja) 2008-07-03

Family

ID=39416028

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007297209A Pending JP2008153633A (ja) 2006-11-16 2007-11-15 抵抗性メモリ素子及びその製造方法

Country Status (4)

Country Link
US (1) US8350247B2 (ja)
JP (1) JP2008153633A (ja)
KR (1) KR101206036B1 (ja)
CN (1) CN101183705B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010092863A1 (ja) * 2009-02-10 2010-08-19 日鉱金属株式会社 ニッケル合金スパッタリングターゲット及びニッケルシリサイド膜
KR101415509B1 (ko) 2008-07-24 2014-07-04 삼성전자주식회사 메모리 소자, 그 제조 방법 및 동작 방법
US9103017B2 (en) 2011-11-10 2015-08-11 Joled Inc. Organic display panel, organic display device, organic light emitting device, method of manufacture of these, and thin film formation method
KR101625761B1 (ko) 2014-04-02 2016-05-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｒｒａｍ 셀 바닥 전극 형성
JP2017103453A (ja) * 2015-11-06 2017-06-08 エイチジーエスティーネザーランドビーブイ 集束電場を有する抵抗変化メモリセル

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101239962B1 (ko) * 2006-05-04 2013-03-06 삼성전자주식회사 하부 전극 상에 형성된 버퍼층을 포함하는 가변 저항메모리 소자
KR101206036B1 (ko) 2006-11-16 2012-11-28 삼성전자주식회사 전이 금속 고용체를 포함하는 저항성 메모리 소자 및 그제조 방법
US8173989B2 (en) * 2007-05-30 2012-05-08 Samsung Electronics Co., Ltd. Resistive random access memory device and methods of manufacturing and operating the same
JP5214208B2 (ja) * 2007-10-01 2013-06-19 スパンション エルエルシー 半導体装置及びその制御方法
TWI497492B (zh) * 2012-05-30 2015-08-21 Ind Tech Res Inst 電阻式隨機存取記憶體之記憶胞及其製造方法
US9385314B2 (en) 2008-08-12 2016-07-05 Industrial Technology Research Institute Memory cell of resistive random access memory and manufacturing method thereof
KR100986018B1 (ko) * 2008-09-23 2010-10-06 광주과학기술원 저항 변화 메모리 소자 및 저항변화 메모리 소자의 포밍방법
KR101136886B1 (ko) * 2010-01-08 2012-04-20 광주과학기술원 비휘발성 저항 변화 메모리 소자의 제조방법
JP2013004655A (ja) * 2011-06-15 2013-01-07 Sharp Corp 不揮発性半導体記憶装置およびその製造方法
US8741772B2 (en) * 2012-02-16 2014-06-03 Intermolecular, Inc. In-situ nitride initiation layer for RRAM metal oxide switching material
US9018613B2 (en) * 2012-08-14 2015-04-28 Kabushiki Kaisha Toshiba Semiconductor memory device with a memory cell block including a block film
CN104037322B (zh) * 2013-03-07 2017-03-01 华邦电子股份有限公司 电阻式存储器及其存储单元
US9876167B2 (en) 2014-04-02 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. High yield RRAM cell with optimized film scheme
CN103915565B (zh) * 2014-04-03 2017-06-13 电子科技大学 一种多级阻变存储器单元及其制备方法
KR20160125782A (ko) 2015-04-22 2016-11-01 포항공과대학교 산학협력단 양이온 고체 전해질을 적용한 저항변화 메모리 및 이의 제조방법
CN105390611B (zh) * 2015-10-16 2019-01-18 福州大学 一种基于双存储介质层的低功耗阻变存储器及其制备方法
US10177311B1 (en) 2017-10-12 2019-01-08 United Microelectronics Corp. Resistive random access memory (RRAM) and fabrication method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005041303A1 (ja) * 2003-10-23 2005-05-06 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法
JP2005197634A (ja) * 2003-11-28 2005-07-21 Sony Corp 記憶素子及び記憶装置
JP2006040946A (ja) * 2004-07-22 2006-02-09 Sony Corp 記憶素子
JP2006140412A (ja) * 2004-11-15 2006-06-01 Sony Corp 記憶素子及び記憶装置
JP2006203178A (ja) * 2005-01-19 2006-08-03 Sharp Corp 不揮発性メモリ抵抗体セル及びその製造方法
JP2006279042A (ja) * 2005-03-28 2006-10-12 Samsung Electronics Co Ltd 抵抗メモリセル、その形成方法及びこれを利用した抵抗メモリ配列

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5709958A (en) 1992-08-27 1998-01-20 Kabushiki Kaisha Toshiba Electronic parts
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
JP3611198B2 (ja) * 2000-02-16 2005-01-19 松下電器産業株式会社 アクチュエータとこれを用いた情報記録再生装置
JP3914681B2 (ja) 2000-03-08 2007-05-16 エルピーダメモリ株式会社 半導体装置およびその製造方法
US6891749B2 (en) 2002-02-20 2005-05-10 Micron Technology, Inc. Resistance variable ‘on ’ memory
US7067862B2 (en) 2002-08-02 2006-06-27 Unity Semiconductor Corporation Conductive memory device with conductive oxide electrodes
US7158397B2 (en) 2002-08-02 2007-01-02 Unity Semiconductor Corporation Line drivers that fits within a specified line pitch
US6870755B2 (en) 2002-08-02 2005-03-22 Unity Semiconductor Corporation Re-writable memory with non-linear memory element
US6872963B2 (en) 2002-08-08 2005-03-29 Ovonyx, Inc. Programmable resistance memory element with layered memory material
US8637366B2 (en) 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
TW589753B (en) 2003-06-03 2004-06-01 Winbond Electronics Corp Resistance random access memory and method for fabricating the same
US20040244963A1 (en) 2003-06-05 2004-12-09 Nikon Corporation Heat pipe with temperature control
US7029924B2 (en) 2003-09-05 2006-04-18 Sharp Laboratories Of America, Inc. Buffered-layer memory cell
JP2005123361A (ja) * 2003-10-16 2005-05-12 Sony Corp 抵抗変化型不揮発性メモリおよびその製造方法ならびに抵抗変化層の形成方法
JP2005150156A (ja) 2003-11-11 2005-06-09 Toshiba Corp 磁気記憶装置
US7009278B2 (en) 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
JP2005167064A (ja) 2003-12-04 2005-06-23 Sharp Corp 不揮発性半導体記憶装置
KR100552704B1 (ko) 2003-12-17 2006-02-20 삼성전자주식회사 반도체 장치의 불휘발성 커패시터, 이를 포함하는 반도체메모리 소자 및 그 동작방법
KR100590536B1 (ko) 2004-01-26 2006-06-15 삼성전자주식회사 반도체 장치의 커패시터, 이를 포함하는 메모리 소자 및커패시터 제조 방법
US7538338B2 (en) 2004-09-03 2009-05-26 Unity Semiconductor Corporation Memory using variable tunnel barrier widths
KR100777609B1 (ko) 2004-02-10 2007-11-27 파이 룽 머시너리 밀 코포레이션 리미티드 직물파일용 원형편물기의 추
KR101051704B1 (ko) 2004-04-28 2011-07-25 삼성전자주식회사 저항 구배를 지닌 다층막을 이용한 메모리 소자
US7157287B2 (en) 2004-05-27 2007-01-02 Sharp Laboratories Of America, Inc. Method of substrate surface treatment for RRAM thin film deposition
JP4365737B2 (ja) 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
KR100657897B1 (ko) 2004-08-21 2006-12-14 삼성전자주식회사 전압 제어층을 포함하는 메모리 소자
CN100477225C (zh) 2004-09-09 2009-04-08 松下电器产业株式会社 电阻变化元件及其制造方法
KR100682895B1 (ko) 2004-11-06 2007-02-15 삼성전자주식회사 다양한 저항 상태를 지닌 저항체를 이용한 비휘발성메모리 소자 및 그 작동 방법
KR100657911B1 (ko) 2004-11-10 2006-12-14 삼성전자주식회사 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자
JP4533807B2 (ja) 2005-06-23 2010-09-01 株式会社東芝 磁気抵抗効果素子及び磁気ランダムアクセスメモリ
JP4783070B2 (ja) 2005-06-24 2011-09-28 シャープ株式会社 半導体記憶装置及びその製造方法
US20070069241A1 (en) 2005-07-01 2007-03-29 Matrix Semiconductor, Inc. Memory with high dielectric constant antifuses and method for using at low voltage
US7504652B2 (en) 2005-07-13 2009-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Phase change random access memory
KR100648860B1 (ko) 2005-09-08 2006-11-24 주식회사 하이닉스반도체 유전막 및 그 형성방법과, 상기 유전막을 구비한 반도체메모리 소자 및 그 제조방법
KR100668348B1 (ko) 2005-11-11 2007-01-12 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US7816659B2 (en) 2005-11-23 2010-10-19 Sandisk 3D Llc Devices having reversible resistivity-switching metal oxide or nitride layer with added metal
US7829875B2 (en) 2006-03-31 2010-11-09 Sandisk 3D Llc Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse
KR101239962B1 (ko) 2006-05-04 2013-03-06 삼성전자주식회사 하부 전극 상에 형성된 버퍼층을 포함하는 가변 저항메모리 소자
TWM302773U (en) * 2006-06-14 2006-12-11 Epileds Tech Inc LED structure
KR101206036B1 (ko) 2006-11-16 2012-11-28 삼성전자주식회사 전이 금속 고용체를 포함하는 저항성 메모리 소자 및 그제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005041303A1 (ja) * 2003-10-23 2005-05-06 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法
JP2005197634A (ja) * 2003-11-28 2005-07-21 Sony Corp 記憶素子及び記憶装置
JP2006040946A (ja) * 2004-07-22 2006-02-09 Sony Corp 記憶素子
JP2006140412A (ja) * 2004-11-15 2006-06-01 Sony Corp 記憶素子及び記憶装置
JP2006203178A (ja) * 2005-01-19 2006-08-03 Sharp Corp 不揮発性メモリ抵抗体セル及びその製造方法
JP2006279042A (ja) * 2005-03-28 2006-10-12 Samsung Electronics Co Ltd 抵抗メモリセル、その形成方法及びこれを利用した抵抗メモリ配列

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101415509B1 (ko) 2008-07-24 2014-07-04 삼성전자주식회사 메모리 소자, 그 제조 방법 및 동작 방법
WO2010092863A1 (ja) * 2009-02-10 2010-08-19 日鉱金属株式会社 ニッケル合金スパッタリングターゲット及びニッケルシリサイド膜
JP4577800B2 (ja) * 2009-02-10 2010-11-10 Ｊｘ日鉱日石金属株式会社 ニッケル合金スパッタリングターゲット及びニッケルシリサイド膜
US8114341B2 (en) 2009-02-10 2012-02-14 Jx Nippon Mining & Metals Corporation Nickel alloy sputtering target and nickel silicide film
JPWO2010092863A1 (ja) * 2009-02-10 2012-08-16 Jx日鉱日石金属株式会社 ニッケル合金スパッタリングターゲット及びニッケルシリサイド膜
US9103017B2 (en) 2011-11-10 2015-08-11 Joled Inc. Organic display panel, organic display device, organic light emitting device, method of manufacture of these, and thin film formation method
KR101625761B1 (ko) 2014-04-02 2016-05-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｒｒａｍ 셀 바닥 전극 형성
JP2017103453A (ja) * 2015-11-06 2017-06-08 エイチジーエスティーネザーランドビーブイ 集束電場を有する抵抗変化メモリセル

Also Published As

Publication number Publication date
CN101183705A (zh) 2008-05-21
US20080116438A1 (en) 2008-05-22
CN101183705B (zh) 2011-12-21
KR20080044479A (ko) 2008-05-21
KR101206036B1 (ko) 2012-11-28
US8350247B2 (en) 2013-01-08

Similar Documents

Publication Publication Date Title
KR101206036B1 (ko) 전이 금속 고용체를 포함하는 저항성 메모리 소자 및 그제조 방법
JP5339716B2 (ja) 抵抗メモリ素子及びその製造方法
US7998804B2 (en) Nonvolatile memory device including nano dot and method of fabricating the same
KR100982424B1 (ko) 저항 메모리 소자의 제조 방법
US7446333B2 (en) Nonvolatile memory devices and methods of manufacturing the same
JP4698630B2 (ja) 下部電極上に形成されたバッファ層を備える可変抵抗メモリ素子
US7943920B2 (en) Resistive memory structure with buffer layer
JP2006060232A (ja) 不揮発性メモリ素子及びその製造方法
JP2008022007A (ja) 可変抵抗物質を含む不揮発性メモリ素子及びその製造方法
JP2007300100A (ja) 可変抵抗物質を含む不揮発性メモリ素子
JP2008010836A (ja) ｎ＋界面層を備えた可変抵抗ランダムアクセスメモリ素子
JP2007235139A (ja) 二つの酸化層を利用した不揮発性メモリ素子
JP2005317976A (ja) 段階的な抵抗値を有する多層構造を利用したメモリ素子
JP2007227922A (ja) 非晶質合金酸化層を含む不揮発性メモリ素子
WO2012169195A1 (ja) 抵抗変化素子及びその製造方法
US8207068B2 (en) Method of fabricating a resistance based memory device and the memory device
JP2008182154A (ja) メモリ装置
KR101445568B1 (ko) 비선형 특성을 향상시킨 저항 스위칭 메모리 소자 및 그 제조 방법
KR100647332B1 (ko) 저항 변환 물질을 포함하는 ｒｒａｍ
KR20200100232A (ko) 에너지 고 효율이 가능한 ReRAM의 제조 방법
JP4795873B2 (ja) メモリ装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130312

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130612

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140204

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140701