KR20200100232A - 에너지 고 효율이 가능한 ReRAM의 제조 방법 - Google Patents

에너지 고 효율이 가능한 ReRAM의 제조 방법 Download PDF

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Abstract

본 발명은 에너지 고 효율이 가능한 ReRAM의 제조 방법을 공개한다. 이 방법은 기판 상에 증착된 하부 전극층의 상부에 가변 저항막이 증착되는 단계; 및 상기 가변 저항막 상부에 상부 전극층이 증착되는 단계; 를 포함하고, 상기 상부 전극층과 상기 가변 저항막의 인터페이스 근처에서 산소 부족 층이 형성되어, 고 저항 상태를 수반하지 않고 복수개의 저 저항 상태 사이에서 저항이 전환됨에 따라 ReRAM 동작 중 소거 동작이 제거되는 것을 특징으로 한다. 본 발명에 의할 경우, 종래의 반복적인 증분 단계 펄스 프로그래밍 / 오류 검사 및 교정 알고리즘이 멀티비트 저항 스위칭 동작 동안 시간 소모적인 문제점을 극복하고, 높은 신뢰성과 에너지 고 효율적인 저항 스위칭 동작을 달성할 수 있는 에너지 고 효율적인 멀티비트 저항 스위칭 동작이 가능하게 된다.

Description

에너지 고 효율이 가능한 ReRAM의 제조 방법{A manufacturing method of a ReRAM capable of high energy efficiency}
본 발명은 ReRAM의 제조 방법에 관한 것으로서, 특히 상부 전극층과 하부 전극층이 수직으로 교차하게 형성되고, 고 저항 상태 수반 없이 복수개의 저 저항 상태 사이에서 저항이 전환되어 ReRAM 동작 중 소거 동작이 제거되는 에너지 고 효율이 가능한 ReRAM의 제조 방법에 관한 것이다.
최근 스마트폰, 태블릿 PC 등 휴대용 전자제품의 급속한 발전으로 이들 제품의 주요 저장매체로서 플래시 메모리의 수요가 증가되고 있다.
고집적 플래시 메모리를 구현하기 위해서는 메모리 셀의 크기를 줄이는 것이 가장 일반적인 방법이다.
ITRS(International Technology Road-map for Semiconductors)에서는 현재 주로 사용되고 있는 부유 게이트(floating gate) 플래시 메모리의 셀 크기를 감소하는 것이 곧 한계에 도달할 것이라고 예상하고 있다.
이를 대체할 차세대 비 휘발성 메모리 소자는 3차원 CTF(Charge Trap Flash), 강 유전체 커패시터를 이용한 FRAM(Ferroelectric Random Access Memory), TMR(Tunneling Magneto-Resistive) 막을 이용한 MRAM(Magnetic Random Access Memory)이 있다.
또한, 칼코게나이드계 화합물(chalcogenide alloys)을 이용한 PRAM(Phase change Random Access Memory)과 저항 변화를 이용한 ReRAM(Resistance switching Random Access Memory) 등이 주목 받고 있다.
이 중에서, ReRAM 소자는 금속-절연막-금속(MIM: Metal-Insulator-Metal)의 간단한 구조로 나노 크기 소자 제작이 용이하며, 공정이 간단하고, 저 전압(< 5V) 사용 및 고속(< 100ns) 동작이 가능하다.
또한, ReRAM 소자는 인가하는 전압의 크기에 따라 단일 레벨 셀(Single Level Cell) 뿐만 아니라, 1셀 2비트 이상의 여러 비트로 변환할 수 있는 다중 레벨 셀(Multi Level Cell) 기술의 적용이 가능하다.
또한, ReRAM 소자에 사용되는 저항 변화를 일으키는 물질로는 초 거대 자기저항 물질, 금속 산화물, 금속 질화물, 강 유전체 물질, 칼코게나이드계 물질 등이 있어, 물질 선택의 폭이 다양하다는 장점이 있다.
한편, ReRAM 소자 또는 NAND 플래시 메모리의 동작은 프로그램(program), 소거(erase) 및 독출(read) 동작으로 구분할 수 있다.
프로그램 동작은 선택된 메모리 셀의 문턱 전압을 소거 전압보다 높이는 동작이며, 소거 동작은 문턱 전압을 소거 전압으로 낮추는 동작이라 할 수 있다.
또한, 독출 동작은 선택된 메모리 셀의 문턱 전압을 센싱(sensing)하여 프로그램 또는 소거 여부를 판단하는 동작이라 할 수 있다.
특히, 프로그램 동작 및 소거 동작은 각각의 동작이 제대로 이루어졌는지는 판단하는 검증(verify) 동작을 더 포함한다.
따라서, ReRAM 소자가 NAND 플래시 메모리나 DRAM과 같은 현재 상용화된 메모리 소자와 경쟁하기 위해서는 더 높은 레벨의 성능과 동작 신뢰성이 요구된다.
예를 들어, 하나의 특정 메모리 셀에서 1 비트('0' 또는 '1' 디지털 상태) 이상을 소유 할 수 있는 능력을 의미하는 멀티 비트 동작은 고도로 집적된 메모리 장치를 구현하는 데 필수적인 특성이다.
그러나, 저항 스위칭 랜덤 액세스 메모리를 독립형 메모리 장치로 채택하기 전에 먼저 해결해야 할 다음의 2가지 문제가 남아 있다.
첫째, 멀티 비트 저항 스위칭 동작에서의 개별 저항 상태는 판독 동작 중에 오 판독되지 않도록 충분히 낮은 상태 - 중첩 확률 (state-overlap-probability, SOP)을 유지해야 한다.
둘째, 저항 스위칭 동작은 확률적 성질을 가지고 있기 때문에 저항 스위칭 소자의 총 가용 전류 범위가 불충분하고 더 높은 레벨의 멀티 비트 저항 스위칭 동작이 요구될 때, 미세하게 구별 가능한 상태 - 중첩 확률을 쉽게 성취할 수 없는 한계가 있다.
따라서, 멀티 비트 저항 스위칭 동작에서 프로그래밍 전압 마진을 제공하여 특정 저항 상태를 달성하기 위하여 점진적인 저항 상태 변화가 필요하다.
이것은 외부 바이어스로 저항 상태가 가파르고 갑작스럽게 변하면, 인가된 전압의 작은 변화가 저항 상태의 큰 변화를 야기하기 때문에 중간 저항 상태는 성공적으로 달성될 수 없다는 것을 의미한다.
"정상적인" 경우, ReRAM의 전류는 멀티 비트 동작에서 하나의 디지털 상태에 대해 허용된 전류 범위인 특정 목표 전류 범위에 도달할 때까지 점진적으로 변화한 후, 반대 방향의 전기 펄스가 인가되어 ReRAM을 원래의 저항 상태로 되돌아 가게 한다.
반면, "비정상적인" 경우, ReRAM의 전류의 점진적인 변화가 목표 전류 범위를 초과한다.
이 경우, 증분 단계 펄스 프로그래밍(ISPP) / 오류 검사 및 교정(ECC) 동작을 재 시작하기 위하여 ReRAM은 다시 원래의 저항 상태로 되돌려야 한다.
이러한 "비정상적인" 경우 증분 단계 펄스 프로그래밍(ISPP) / 오류 검사 및 교정(ECC) 과정 횟수(number of ISPP/ECC sequence, NIES)의 증가를 초래하는데, 이는 ReRAM의 동작 속도를 저하시키고 에너지 소비를 증가시킬 수 있는 한계가 있었다.
KR 10-1881595 B1
본 발명의 목적은 ReRAM의 상부 전극층을 텅스텐으로 형성하고 양방향 증분 단계 펄스 프로그래밍 / 오류 검사 및 교정 방법을 사용함으로써, 저항 스위칭 동작 속도를 증가시키고 소모 에너지를 절감할 수 있는 에너지 고 효율이 가능한 ReRAM의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법은 기판 상에 증착된 하부 전극층의 상부에 가변 저항막이 증착되는 단계; 및 상기 가변 저항막 상부에 상부 전극층이 증착되는 단계; 를 포함하고, 상기 상부 전극층과 상기 가변 저항막의 인터페이스 근처에서 산소 부족 층이 형성되어, 고 저항 상태를 수반하지 않고 복수개의 저 저항 상태 사이에서 저항이 전환됨에 따라 ReRAM 동작 중 소거 동작이 제거되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법은 (a) 기판 상에 제1 두께의 하부 전극층이 증착되는 단계; (b) 제2 두께의 가변 저항막이 상기 하부 전극층 상부에 증착되는 단계; 및 (c) 제3 두께의 상부 전극층이 상기 가변 저항막 상부에 증착되고, 리프트-오프 공정에 의해 패터닝되는 단계; 를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법의 상기 (a) 단계에서, 상기 증착은 스퍼터링, 캐스팅, 라미네이팅 방식 및 화학기상 증착법 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법의 상기 증착이 스퍼터링 방식인 경우, 포토 리소그래피 공정에서 패터닝된 상기 하부 전극층 상의 잔여 포토 레지스트가 아세톤 에칭제에 의해 제거되는 단계; 상기 하부 전극층이 이소 프로필 알코올로 세정되는 단계; 및 상기 하부 전극층이 탈 이온수로 세정되는 단계; 를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법의 상기 (a) 단계에서, 상기 하부 전극층은 건식 에칭 공정에 의해 제1 온도 및 제1 속도를 유지하며 선형으로 패터닝되어, 상기 상부 전극층과 직교하여 십자 형상을 형성하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법의 상기 제1 온도는 섭씨 23 내지 27 도로 설정 가능한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법의 상기 제1 속도는 95 내지 105 nm / min 로 설정 가능한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법의 상기 제1 두께 및 상기 제3 두께는 190 내지 210 nm 로 설정 가능한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법의 상기 제2 두께는 8 내지 12 nm 로 설정 가능한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법의 상기 하부 전극층 및 상기 상부 전극층은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법의 상기 가변 저항막은 알루미늄산화막(AlOx), 알루미늄산화질화막(AlOxNy), 실리콘산화막(SiOx), 실리콘질화막(SiNx), 실리콘산화질화막(SiOxNy), 하프늄산화막(HfOx), 지르코늄산화막(ZrOx), 티타늄산화막(TiOx), 란탄산화막(LaOx), 스트론튬산화막(SrOx), 알루미늄이 도핑된 티타늄산화막(Al-doped TiOx), 하프늄실리콘산화막(HfSiOx), 및 하프늄실리콘산화질화막(HfSiOxNy) 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법의 상기 가변 저항막은 하프늄(Hf)의 전구체로서 테트라키스 에틸메틸아미도-하프늄(TEMA-HF)을 이용하고, 산소(O2)의 전구체로서 증류수(H2O)를 이용하여 산화하프늄(HfO2)으로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법의 상기 상부 전극층은 텅스텐(W)으로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 에너지 고 효율이 가능한 ReRAM의 제조 방법은 (a) 기판 상에 제1 두께의 하부 전극층이 증착되는 단계; (b) 제2 두께의 가변 저항막이 상기 하부 전극층 상부에 증착되는 단계; 및 (c) 제3 두께의 상부 전극층이 상기 가변 저항막 상부에 증착되고, 리프트-오프 공정에 의해 패터닝되는 단계; 를 포함하고, 상기 상부 전극층과 상기 가변 저항막의 인터페이스 근처에서 산소 부족 층이 형성되어, 고 저항 상태를 수반하지 않고 복수개의 저 저항 상태 사이에서 저항이 전환됨에 따라 ReRAM 동작 중 소거 동작이 제거되는 것을 특징으로 한다.
기타 실시예의 구체적인 사항은 "발명을 실시하기 위한 구체적인 내용" 및 첨부 "도면"에 포함되어 있다.
본 발명의 이점 및/또는 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 각종 실시예를 참조하면 명확해질 것이다.
그러나, 본 발명은 이하에서 개시되는 각 실시예의 구성만으로 한정되는 것이 아니라 서로 다른 다양한 형태로도 구현될 수도 있으며, 단지 본 명세서에서 개시한 각각의 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구범위의 각 청구항의 범주에 의해 정의될 뿐임을 알아야 한다.
본 발명에 의할 경우, 종래의 반복적인 증분 단계 펄스 프로그래밍 / 오류 검사 및 교정 알고리즘이 멀티비트 저항 스위칭 동작 동안 시간 소모적인 문제점을 극복하고, 높은 신뢰성과 에너지 고 효율적인 저항 스위칭 동작을 달성할 수 있는 에너지 고 효율적인 멀티비트 저항 스위칭 동작이 가능하게 된다.
도 1은 본 발명에 따른 에너지 고 효율이 가능한 ReRAM의 제조 방법을 나타내는 순서도이다.
도 2는 도 1에 도시된 본 발명에 따른 ReRAM의 제조 방법의 공정도이다.
도 3은 본 발명의 ReRAM을 원자력 현미경(AFM)으로 촬영한 평면 사진이다.
도 4는 도 1에 도시된 ReRAM을 고 분해능 투과형 전자 현미경(HR-TEM)으로 촬영한 단면 사진이다.
도 5는 종래의 ReRAM에 대하여 증분 단계 펄스 프로그래밍 / 오류 검사 및 교정 방법을 이용한 3 비트 저항 스위칭 연산 결과를 나타낸 그래프이다.
도 6은 도 5에 도시된 저항 스위칭 연산 결과에 대한 통계적 분석이 가우시안 분포를 이루며 얻어진 전류 값에 대한 그래프이다.
도 7은 본 발명에 의해 제조된 ReRAM에 대하여 증분 단계 펄스 프로그래밍 / 오류 검사 및 교정 방법을 이용한 3 비트 저항 스위칭 연산 결과를 나타낸 그래프이다.
도 8은 본 발명에 의해 제조된 ReRAM에 대하여 제5 저 저항 상태(L5)에서 제4 저 저항 상태(L4)로 스위칭 동작을 포함한 다양한 스위칭 동작시 평가된 에너지 효율을 나타낸 그래프이다.
도 9는 본 발명에 의해 제조된 ReRAM에 대하여 제5 저 저항 상태(L5)에서 제2 저 저항 상태(L2)로 스위칭 동작을 포함한 다양한 스위칭 동작시 평가된 에너지 효율을 나타낸 그래프이다.
도 10은 본 발명에 의해 제조된 ReRAM에 대하여 제5 저 저항 상태(L5)와 제2 저 저항 상태(L2) 간에 직접적 및 순차적 스위칭 동작을 포함한 다양한 스위칭 동작시 평가된 에너지 효율을 나타낸 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하면 다음과 같다.
본 발명을 상세하게 설명하기 전에, 본 명세서에서 사용된 용어나 단어는 통상적이거나 사전적인 의미로 무조건 한정하여 해석되어서는 아니되며, 본 발명의 발명자가 자신의 발명을 가장 최선의 방법으로 설명하기 위해서 각종 용어의 개념을 적절하게 정의하여 사용할 수 있고, 더 나아가 이들 용어나 단어는 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 함을 알아야 한다.
즉, 본 명세서에서 사용된 용어는 본 발명의 바람직한 실시예를 설명하기 위해서 사용되는 것일 뿐이고, 본 발명의 내용을 구체적으로 한정하려는 의도로 사용된 것이 아니며, 이들 용어는 본 발명의 여러 가지 가능성을 고려하여 정의된 용어임을 알아야 한다.
또한, 본 명세서에 있어서, 단수의 표현은 문맥상 명확하게 다른 의미로 지시하지 않는 이상, 복수의 표현을 포함할 수 있으며, 유사하게 복수로 표현되어 있다고 하더라도 단수의 의미를 포함할 수 있음을 알아야 한다.
본 명세서의 전체에 걸쳐서 어떤 구성 요소가 다른 구성 요소를 "포함"한다고 기재하는 경우에는, 특별히 반대되는 의미의 기재가 없는 한 임의의 다른 구성 요소를 제외하는 것이 아니라 임의의 다른 구성 요소를 더 포함할 수도 있다는 것을 의미할 수 있다.
더 나아가서, 어떤 구성 요소가 다른 구성 요소의 "내부에 존재하거나, 연결되어 설치된다"고 기재한 경우에는, 이 구성 요소가 다른 구성 요소와 직접적으로 연결되어 있거나 접촉하여 설치되어 있을 수 있고, 일정한 거리를 두고 이격되어 설치되어 있을 수도 있으며, 일정한 거리를 두고 이격되어 설치되어 있는 경우에 대해서는 해당 구성 요소를 다른 구성 요소에 고정 내지 연결시키기 위한 제 3의 구성 요소 또는 수단이 존재할 수 있으며, 이 제 3의 구성 요소 또는 수단에 대한 설명은 생략될 수도 있음을 알아야 한다.
반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결"되어 있다거나, 또는 "직접 접속"되어 있다고 기재되는 경우에는, 제 3의 구성 요소 또는 수단이 존재하지 않는 것으로 이해하여야 한다.
마찬가지로, 각 구성 요소 간의 관계를 설명하는 다른 표현들, 즉 " ~ 사이에"와 "바로 ~ 사이에", 또는 " ~ 에 인접하는"과 " ~ 에 직접 인접하는" 등도 마찬가지의 취지를 가지고 있는 것으로 해석되어야 한다.
또한, 본 명세서에 있어서 "일면", "타면", "일측", "타측", "제 1", "제 2" 등의 용어는, 사용된다면, 하나의 구성 요소에 대해서 이 하나의 구성 요소가 다른 구성 요소로부터 명확하게 구별될 수 있도록 하기 위해서 사용되며, 이와 같은 용어에 의해서 해당 구성 요소의 의미가 제한적으로 사용되는 것은 아님을 알아야 한다.
또한, 본 명세서에서 "상", "하", "좌", "우" 등의 위치와 관련된 용어는, 사용된다면, 해당 구성 요소에 대해서 해당 도면에서의 상대적인 위치를 나타내고 있는 것으로 이해하여야 하며, 이들의 위치에 대해서 절대적인 위치를 특정하지 않는 이상은, 이들 위치 관련 용어가 절대적인 위치를 언급하고 있는 것으로 이해하여서는 아니된다.
더욱이, 본 발명의 명세서에서는, "…부", "…기", "모듈", "장치" 등의 용어는, 사용된다면, 하나 이상의 기능이나 동작을 처리할 수 있는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어, 또는 하드웨어와 소프트웨어의 결합으로 구현될 수 있음을 알아야 한다.
또한, 본 명세서에서는 각 도면의 각 구성 요소에 대해서 그 도면 부호를 명기함에 있어서, 동일한 구성 요소에 대해서는 이 구성 요소가 비록 다른 도면에 표시되더라도 동일한 도면 부호를 가지고 있도록, 즉 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지시하고 있다.
본 명세서에 첨부된 도면에서 본 발명을 구성하는 각 구성 요소의 크기, 위치, 결합 관계 등은 본 발명의 사상을 충분히 명확하게 전달할 수 있도록 하기 위해서 또는 설명의 편의를 위해서 일부 과장 또는 축소되거나 생략되어 기술되어 있을 수 있고, 따라서 그 비례나 축척은 엄밀하지 않을 수 있다.
또한, 이하에서, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 구성, 예를 들어, 종래 기술을 포함하는 공지 기술에 대한 상세한 설명은 생략될 수도 있다.
도 1은 본 발명에 따른 에너지 고 효율이 가능한 ReRAM의 제조 방법을 나타내는 순서도이다.
도 2는 도 1에 도시된 본 발명에 따른 ReRAM의 제조 방법의 공정도로서, 기판(50), 하부 전극층(100), 가변 저항막(200) 및 상부 전극층(300)을 포함한다.
도 1 내지 도 2를 참조하여 본 발명에 따른 ReRAM의 제조 방법의 공정을 개략적으로 설명하면 다음과 같다.
기판(50) 상에 제1 두께의 하부 전극층(100)이 증착된다(S100).
이때, 하부 전극층(100)의 증착 방식이 스퍼터링 방식인 경우, 다음과 같은 공정이 수행된다.
즉, 하부 전극층(100)이 건식 에칭 공정에 의해 선형으로 패터닝되어, 상부 전극층과 직교하여 십자 형상이 형성된다(S200).
포토 리소그래피 공정에서 패터닝된 하부 전극층(100) 상의 잔여 포토 레지스트가 아세톤 에칭제에 의해 제거된다(S300).
하부 전극층(100)이 이소 프로필 알코올로 세정된다(S400).
하부 전극층(100)이 탈 이온수로 세정된다(S500).
그 후에, 제2 두께의 가변 저항막(200)이 하부 전극층(100) 상부에 증착된다(S600).
제3 두께의 상부 전극층(300)이 가변 저항막(200) 상부에 증착되고(S700), 리프트-오프 공정에 의해 패터닝된다.
도 3은 본 발명의 ReRAM을 원자력 현미경(AFM)으로 촬영한 평면 사진으로서, 하부 전극층(100) 및 상부 전극층(300)을 포함한다.
도 4는 도 1에 도시된 ReRAM을 고 분해능 투과형 전자 현미경(HR-TEM)으로 촬영한 단면 사진으로서, 하부 전극층(100), 가변 저항막(200) 및 상부 전극층(300)을 포함한다.
도 1 내지 도 4를 참조하여 본 발명에 따른 ReRAM의 제조 방법의 공정을 세부적으로 설명하면 다음과 같다.
먼저, 도 2(a)에서 보는 바와 같이, 기판(50) 상에 제1 두께의 하부 전극층(100)이 증착된다(S100).
여기에서, 기판(50)은 실리콘(Si) 또는 실리콘 산화물(SiO2)이 사용되고, 증착 방식은 스퍼터링, 캐스팅, 라미네이팅 방식 및 화학기상 증착법 등을 포함할 수 있다.
상기 증착 방식들 중 스퍼터링 기법인 경우, 200 W의 유도 결합 플라즈마(inductively coupled plasma, ICP) 전력 및 20 W의 기판 바이어스 전력으로 통상적인 포토 리소그래피 및 건식 에칭 공정에 의해 하부 전극층(100)이 선형으로 패터닝되어, 상부 전극층과 직교하여 십자 형상으로 형성된다(S200).
건식 에칭 공정 동안, Ar 및 Cl2의 반응 기체 유속은 각각 분당 50 표준 입방 센티미터(SCCM) 및 30 표준 입방 센티미터로 유지한다.
건식 식각 공정 동안, 공정 온도는 물 순환 냉각 시스템에 의해 제1 온도로 유지되고, 에칭 속도는 제1 속도를 유지한다.
이때, 제1 두께는 190 내지 210 nm 로 설정 가능하고, 200 nm 로 설정하는 것이 바람직하다.
또한, 제1 온도는 섭씨 23 내지 27 도로 설정 가능하고, 섭씨 25 도로 설정하는 것이 바람직하다.
또한, 제1 속도는 95 내지 105 nm / min로 설정 가능하고, 100 nm / min 로 설정하는 것이 바람직하다.
또한, 하부 전극층(100)의 재질로는 다양한 금속, 금속 산화물 또는 금속 질화물들 중 어느 하나일 수 있다.
즉, 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 들 중 하나로 선택될 수 있다.
또한, 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3)들 중 하나로 선택될 수도 있다.
본 발명의 일 실시예에서는 하부 전극층(100)이 티타늄 질화물(TiN)로 형성된다.
한편, 단계(S100)에서 하부 전극층(100)을 증착하는 방식이 스퍼터링 기법인 경우, 포토 리소그래피 공정에서 패터닝된 하부 전극층(100) 상의 잔여 포토 레지스트는 도 1에서 보는 바와 같이, 아세톤 에칭제에 의해 제거되고(S300), 이소 프로필 알코올 및 탈 이온수로 순차적으로 세정된다(S400, S500).
도 2(b)에서 보는 바와 같이, 제2 두께의 가변 저항막(200)이 원자층 증착(atomic layer deposition, ALD) 기법으로 하부 전극층(100) 상부에 적층된다(S600).
여기에서, 원자층 증착 기법은 반도체 제조 공정 중 화학적으로 달라붙는 단원자층의 현상을 이용한 나노 박막 증착 기술이다.
웨이퍼 표면에서 분자의 흡착과 치환을 번갈아 진행함으로 원자층 두께의 초미세 층간(layer-by-layer) 증착이 가능하고, 산화물과 금속 박막을 최대한 얇게 쌓을 수 있다.
또한, 가스의 화학반응으로 형성된 입자들을 웨이퍼 표면에 증착시키는 화학 기상 증착(CVD)보다 낮은 온도(섭씨 500 도 이하)에서 막질을 형성할 수 있다.
이때, 제2 두께는 8 내지 12 nm 로 설정 가능하고, 10 nm 로 설정하는 것이 바람직하다.
또한, 가변 저항막(200)의 재질로는 알루미늄산화막(AlOx), 알루미늄산화질화막(AlOxNy), 실리콘산화막(SiOx), 실리콘질화막(SiNx), 실리콘산화질화막(SiOxNy), 산화하프늄막(HfOx)을 포함하는 그룹에서 선택될 수 있다.
또한, 지르코늄산화막(ZrOx), 티타늄산화막(TiOx), 란탄산화막(LaOx), 스트론튬산화막(SrOx), 알루미늄이 도핑된 티타늄산화막(Al-doped TiOx), 하프늄실리콘산화막(HfSiOx), 및 하프늄실리콘산화질화막(HfSiOxNy)을 포함하는 그룹에서 선택될 수 있다.
본 발명의 일 실시예에서는 가변 저항막(200)이 산화하프늄(HfO2)으로 형성되는데, 하프늄(Hf)의 전구체로서 테트라키스 에틸메틸아미도-하프늄(TEMA-HF)을 이용하고, 산소(O2)의 전구체로서 증류수(H2O)를 이용한다.
도 2(c)에서 보는 바와 같이, 제3 두께의 상부 전극층(300)이 열 증발 기법으로 가변 저항막(200) 상부에 적층된 후에(S700), 통상적인 리프트-오프 공정에 의해 패터닝된다.
이때, 제3 두께는 190 내지 210 nm 로 설정 가능하고, 200 nm 로 설정하는 것이 바람직하다.
또한, 상부 전극층(300)의 재질로는 하부 전극층(100)과 마찬가지로 다양한 금속, 금속 산화물 또는 금속 질화물들 중 어느 하나일 수 있다.
즉, 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W) 들 중 하나로 선택될 수 있다.
또한, 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3)들 중 하나로 선택될 수 있다.
본 발명의 일 실시예에서는 상부 전극층(300)으로서 텅스텐(W)이 가변 저항막(200) 상부에 형성된다.
이로써, 상부 전극층(300)(W)은 도 3에서 보는 바와 같이, 하부 전극층(100)(TiN)의 직사각형 형상과 서로 수직으로 교차하게 형성된다.
상부 전극층(300) 및 하부 전극층(100)의 개별 금속 선은 2 um의 폭으로 정의되므로, 교차점 접합의 활성 영역의 면적은 4 um2 이다.
즉, 건식 에칭된 하부 전극층(100)은 2 um의 금속 라인 폭으로 미세하게 정의되어 있는 반면, 리프트-오프 공정으로 처리된 상부 전극층(300)은 너비가 조금 확대된 금속 라인 폭으로 형성된다.
도 4에서 보는 바와 같이, 고 분해능 투과형 전자 현미경(high-resolution transmission electron microscopy, HR-TEM) 분석에 의해 조사된 본 발명의 ReRAM 구조는 상부 전극층(300)(W)과 하부 전극층(100)(TiN) 사이에 약 10 nm 두께의 HfO2 층(백색 화살표 구간)이 미세하게 관찰되었다.
상부 전극층(300)은 약 100 nm 두께를 기준으로 어두운 상부층과 상대적으로 밝은 하부층(황색 화살표 구간)으로 구별 가능한 두 개의 층으로 구성되어 있음을 알 수 있다.
고 분해능 투과형 전자 현미경의 동작 특성을 고려할 때, 상부 전극층(300)의 밝은 영역은 어두운 영역보다 더 많은 양의 가속 전자를 전달할 수 있다.
이는 밝은 영역이 더 많은 양의 산소 농도를 갖는다는 것을 암시한다.
상부 전극층(300)에서 산소의 기원을 고려할 때 두 가지 가능성이 있다.
첫째, 가변 저항막(200)으로부터 제거된 산소가 W / HfO2 인터페이스 부근에서 상부 전극층(300)을 산화시키는 것이다.
둘째, 스퍼터링 공정의 초기 단계에서 일정량의 산소가 상부 전극층(300)에 포함되는 것이다.
두 가지 가능성 중 첫째 가능성에 의해 상부 전극층(300)의 전체 산소 농도가 지배되는 경우, 산소 함유량의 대부분이 가변 저항막(200)으로부터 배출되었다고 가정하면, 산소가 부족한 HfO2-X (0 <X <2) 층은 자체 저항의 감소 때문에 저항 스위칭 층의 역할을 할 수 없게 된다.
따라서, 두 가지 가능성이 함께 작용하여 부분적으로 산화된 상부 전극층(300)을 형성하는 것으로 판단된다.
그러므로, 전체의 상부 전극층(300)은 전극의 역할을 하는 전기 금속 특성을 가지고, 부분적으로 산화된 상부 전극층(300)은 W / HfO2 / TiN 적층 ReRAM에서 요구되는 저항 스위칭 성능을 수행하기 위하여 양호한 산소 저장소 및 적절한 부하 저항이 될 수 있게 된다.
도 3 및 도 4를 참조하여 본 발명에 따른 에너지 고 효율이 가능한 ReRAM의 제조 방법에 의해 제조된 ReRAM의 각 구성요소의 구조 및 기능을 간략하게 설명하면 다음과 같다.
하부 전극층(100)은 전원(미도시)의 일측에 연결되어 접지된다.
가변 저항막(200)은 하부 전극층(100) 상부에 적층되어 양의 바이어스가 인가되어 ReRAM이 셋(SET) 될 때에, 전기 저항이 저 저항 상태(LRS, Low Resistance State)로 된다.
또한, 음의 바이어스가 인가되어 리셋(RESET) 될 때에 전기 저항이 고 저항 상태(HRS, High Resistance State)로 된다.
상부 전극층(300)은 전원에 연결되고, 전원의 양의 바이어스 또는 음의 바이어스를 인가받는다.
이때, 전원은 순차적으로 증가하는 프로그램 전압 펄스인 증분 단계 펄스 또는 직류 전압을 생성하여, 전원의 바이어스가 상부 전극층(300)에 인가되어 전류 및 전압이 측정된다.
도 5는 종래의 ReRAM에 대하여 증분 단계 펄스 프로그래밍 / 오류 검사 및 교정 방법을 이용한 3 비트 저항 스위칭 연산 결과를 나타낸 그래프이다.
도 6은 도 5에 도시된 저항 스위칭 연산 결과에 대한 통계적 분석이 가우시안 분포를 이루며 얻어진 전류 값에 대한 그래프이다.
도 7은 본 발명에 의해 제조된 ReRAM에 대하여 증분 단계 펄스 프로그래밍 / 오류 검사 및 교정 방법을 이용한 3 비트 저항 스위칭 연산 결과를 나타낸 그래프이다.
도 1 내지 도 7을 참조하여 본 발명에 의해 제조된 ReRAM의 멀티 비트 저항 스위칭 동작 성능을 종래 기술과 비교하여 설명하면 다음과 같다.
본 발명은 ReRAM의 멀티 비트 저항 스위칭 동작에서 '쓰기' 동작에서뿐 아니라 ‘소거’ 동작에서도 점진적인 저항 상태의 변화가 요구되는 종래 기술의 필요를 충족시키기 위해 '소거 동작이 제거된' 기법이 고안되었다.
즉, '소거 동작이 제거된(Erase-free)' 동작을 구현하기 위하여, W / HfO2 인터페이스 근처에서 산소 부족 층을 형성할 수 있는 산화 텅스텐(W)을 이용하여 ReRAM을 W / HfO2 / TiN 의 적층 형태로 구성하였다.
여기에서, '소거 동작이 제거된'이라는 용어는 메모리 장치가 소정의 한 디지털 상태에서 다른 디지털 상태로 이동할 때 저항 스위칭 디바이스의 저항 상태를 초기화하지 않고도 멀티 비트 저항 스위칭 동작에서 특정 디지털 상태가 달성될 수 있음을 의미한다.
도 5에서, 고 저항 상태(HRS)의 목표 전류 범위는 1.5 내지 2 A로 설정된다.
도 6에서, 상태 - 중첩 확률은 적어도 5.38로 평가되었는데, 이는 3.7 10-6 % 로서 108 회 동작시 3 회 중첩될 확률로 거의 '중첩되지 않음'을 의미한다.
도 6에서 보는 바와 같이, 고 저항 상태(HRS)와 제1 저 저항 상태(L1) 사이의 상태 - 중첩 확률은 금지된 전류 범위가 충분히 크기 때문에, 7 레벨의 상태 - 중첩 확률보다 더 큰 값을 가짐을 알 수 있다.
도 7에서, 고 저항 상태(HRS)의 목표 전류 범위는 종래와 동일하게 1.5 내지 2 A로 설정되지만, 도 5에서의 종래 멀티 비트 저항 스위칭 동작과 달리, 고 저항 상태(HRS)가 동작 에너지를 저장할 수 있는 모든 동작에 관여하지 않는다.
한편, 본 발명은 인가된 바이어스 제어 저항 스위칭 히스테리시스가 셋(SET) 및 리셋(RESET) 공정 모두에서 관찰된다.
전기적 펄스 측정 동안 전류 제한 기능이 없기 때문에, 신뢰성 있는 저항 스위칭 성능을 얻기 위해서는 저항 스위칭 소자에 '자가 전류 제한' 특성이 갖추어져야 한다.
셋(SET) 과정에서 바이어스가 1.5 V에서 2.6 V로 증가함에 따라, 저 저항 상태(LRS)의 전류는 4A에서 15A로 점차적으로 증가한다.
이 범위는 본 발명에서 멀티 비트 저항 스위칭 동작의 총 가용 전류 범위이며, 도 6에서 보는 바와 같이, 3 비트 동작을 위해 1 개의 고 저항 상태(HRS)와 7 개의 저 저항 상태(LRS)로 나누어진다.
모든 셋(SET) 동작 후에, 리셋(RESET) 동작은 -3.6 V의 고정 전압으로 수행된다.
음의 바이어스 영역에서 저 저항 상태(LRS)의 곡선이 인가되는 셋(SET) 전압 변동의 결과로 나뉘는 동안 고 저항 상태(HRS)는 거의 일정하게 유지된다.
이는 멀티 비트 저항 스위칭 동작에서 '쓰기' 동작과 ‘소거’ 동작의 두 동작 중 하나가 외부 전기적 자극에 의해 급격하게 변화되면, 중간 저항 상태를 얻을 수 없기 때문이며, 이렇게 되면 새로운 저항 상태를 프로그램하기 위해 초기화 과정이 필수적으로 수반되어야 한다.
즉, 전류 변화가 갑작스러운 경우, 도 5에서 보는 바와 같은 멀티 비트 저항 스위칭 동작 유형이 가능하다.
하지만, 셋(SET) 및 리셋(RESET) 동작 모두에서 점진적인 전류의 변화 동작을 위해서는 고 저항 상태(HRS)를 수반하지 않고, 나머지 7 가지 저 저항 상태(LRS) 레벨 사이에서 신뢰할 수 있는 저항 전환을 가능하게 해야 한다.
따라서, 도 7에서 보는 바와 같이, 본 발명에서 '소거 동작이 제거된' 기반의 3 비트 저항 스위칭 연산을 수행하는 경우, 오직 이웃한 레벨 간의 멀티 비트 저항 스위칭 동작이 수행된다.
그러므로, 인가된 전기 펄스에 의한 점차적인 전류 변화로 인하여, 인접한 레벨들 사이에서 안정적이고 신뢰성 있는 저항 스위칭이 가능하게 된다.
또한, 랜덤화된 멀티 비트 저항 스위칭 동작을 확인하기 위해 도 7에 도시된 바와 같이, 마지막 3 개의 패널(L4 ↔ L6, L2 ↔ L5 및 L1 ↔ L6)을 순차적으로 테스트 해 본 결과, 임의의 레벨 사이의 저항 스위칭도 안정적으로 달성됨을 확인할 수 있었다.
도 8은 본 발명에 의해 제조된 ReRAM에 대하여 제5 저 저항 상태(L5)에서 제4 저 저항 상태(L4)로 스위칭 동작을 포함한 다양한 스위칭 동작시 평가된 에너지 효율을 나타낸 그래프이다.
도 9는 본 발명에 의해 제조된 ReRAM에 대하여 제5 저 저항 상태(L5)에서 제2 저 저항 상태(L2)로 스위칭 동작을 포함한 다양한 스위칭 동작시 평가된 에너지 효율을 나타낸 그래프이다.
도 10은 본 발명에 의해 제조된 ReRAM에 대하여 제5 저 저항 상태(L5)와 제2 저 저항 상태(L2) 간에 직접적 및 순차적 스위칭 동작을 포함한 다양한 스위칭 동작시 평가된 에너지 효율을 나타낸 그래프이다.
도 1 내지 도 10을 참조하여 본 발명에 의해 제조된 ReRAM의 구체적인 멀티 비트 저항 스위칭 동작을 종래 기술과 비교하여 설명하면 다음과 같다.
상대 에너지 효율은 다음의 수학식과 같이 정의된다.
Figure pat00001
여기에서, Energy(Non Erase-free) 는 '소거 동작이 제거되지 않은' 경우의 에너지 소모량이고, Energy(Erase-free) 는 '소거 동작이 제거된' 경우의 에너지 소모량을 의미한다.
증분 단계 펄스 프로그래밍 / 오류 검사 및 교정 동안 저항 스위칭의 에너지를 평가하기 위해서 전류, 전압, 저항 스위칭 시간 및 증분 단계 펄스 프로그래밍 / 오류 검사 및 교정 회수의 값이 필요하다.
증분 단계 펄스 프로그래밍 / 오류 검사 및 교정의 수가 다를 수 있기 때문에 초기 및 최종 레벨이 동일하더라도 에너지 효율을 다르게 평가할 수 있다.
도 8에서 보는 바와 같이, '소거 동작이 제거된' 경우의 에너지 소모량은 '소거 동작이 제거되지 않은' 경우 에너지 소모량의 14 내지 75 %의 에너지 효율까지 평가되었다.
도 9에서 보는 바와 같이, 무작위 멀티 비트 저항 스위칭 동작의 경우, '소거 동작이 제거된' 경우의 에너지 소모량은 '소거 동작이 제거되지 않은' 경우 에너지 소모량의 52 내지 74 %의 에너지 효율이 평가된다.
도 10에서 보는 바와 같이, 순차적 스위칭 동작은 직접적 스위칭 동작의 경우와 비교할 때, 증분 단계 펄스 프로그래밍 / 오류 검사 및 교정 회수의 증가로 수로 인해 더 많은 동작 에너지를 소비하게 된다.
직접적 스위칭 동작의 경우, 순차적 스위칭 동작의 경우의 20 % 이상의 에너지 효율을 보여주었다.
따라서, 직접적 스위칭 동작의 경우가 순차적 스위칭 동작보다 증분 단계 펄스 프로그래밍 / 오류 검사 및 교정의 회수가 감소하므로, 에너지 효율적이고 신뢰할 수 있는 멀티 비트 저항 스위칭 동작을 달성하는 효율적인 방법이 될 수 있다.
이와 같이, 본 발명에서, 완전히 '소거 동작이 제거된' 멀티 비트 저항 스위칭 동작을 구현하기 위하여 W / HfO2 / TiN 적층 ReRAM이 100 ns 길이의 전기 펄스를 인가함으로써, '소거 동작이 제거되지 않은' 경우와 비교할 때 에너지 효율이 최대 75 %까지 향상된 실험 결과를 얻을 수 있었다.
이는 W / HfO2 인터페이스 근처에서 산소 결핍층을 형성할 수 있는 산화된 텅스텐(W)에 기인한다.
따라서, '소거 동작이 제거된' 멀티 비트 저항 스위칭 동작이 고 저항 상태(HRS)에 관련된 저항 변화를 수반하지 않기 때문에, '소거 동작이 제거되지 않은' 종래의 경우와 비교할 때 저항 스위칭 동작 에너지를 절약할 수 있게 된다.
이와 같이, 본 발명은 ReRAM의 상부 전극층을 텅스텐으로 형성하여 양방향 증분 단계 펄스 프로그래밍 / 오류 검사 및 교정 방법을 사용함으로써, 저항 스위칭 동작 속도를 증가시키고 소모 에너지를 절감할 수 있는 에너지 고 효율이 가능한 ReRAM의 제조 방법을 제공한다.
이를 통하여, 종래의 반복적인 오류 검사 및 교정 알고리즘이 멀티비트 저항 스위칭 동작 동안 시간 소모적인 문제점을 극복하고, 높은 신뢰성과 에너지 고 효율적인 저항 스위칭 동작을 달성할 수 있는 에너지 고 효율적인 멀티비트 저항 스위칭 동작이 가능하게 된다.
이상, 일부 예를 들어서 본 발명의 바람직한 여러 가지 실시예에 대해서 설명하였지만, 본 "발명을 실시하기 위한 구체적인 내용" 항목에 기재된 여러 가지 다양한 실시예에 관한 설명은 예시적인 것에 불과한 것이며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이상의 설명으로부터 본 발명을 다양하게 변형하여 실시하거나 본 발명과 균등한 실시를 행할 수 있다는 점을 잘 이해하고 있을 것이다.
또한, 본 발명은 다른 다양한 형태로 구현될 수 있기 때문에 본 발명은 상술한 설명에 의해서 한정되는 것이 아니며, 이상의 설명은 본 발명의 개시 내용이 완전해지도록 하기 위한 것으로 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이며, 본 발명은 청구범위의 각 청구항에 의해서 정의될 뿐임을 알아야 한다.
100: 하부 전극층
200: 가변 저항막
300: 상부 전극층

Claims (14)

  1. 기판 상에 증착된 하부 전극층의 상부에 가변 저항막이 증착되는 단계; 및
    상기 가변 저항막 상부에 상부 전극층이 증착되는 단계;
    를 포함하고,
    상기 상부 전극층과 상기 가변 저항막의 인터페이스 근처에서 산소 부족 층이 형성되어, 고 저항 상태를 수반하지 않고 복수개의 저 저항 상태 사이에서 저항이 전환됨에 따라 ReRAM 동작 중 소거 동작이 제거되는 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  2. (a) 기판 상에 제1 두께의 하부 전극층이 증착되는 단계;
    (b) 제2 두께의 가변 저항막이 상기 하부 전극층 상부에 증착되는 단계; 및
    (c) 제3 두께의 상부 전극층이 상기 가변 저항막 상부에 증착되고, 리프트-오프 공정에 의해 패터닝되는 단계;
    를 포함하는 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  3. 제2항에 있어서,
    상기 (a) 단계에서,
    상기 증착은
    스퍼터링, 캐스팅, 라미네이팅 방식 및 화학기상 증착법 중 어느 하나를 포함하는 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  4. 제3항에 있어서,
    상기 증착이 스퍼터링 방식인 경우,
    포토 리소그래피 공정에서 패터닝된 상기 하부 전극층 상의 잔여 포토 레지스트가 아세톤 에칭제에 의해 제거되는 단계;
    상기 하부 전극층이 이소 프로필 알코올로 세정되는 단계; 및
    상기 하부 전극층이 탈 이온수로 세정되는 단계; 를 포함하는 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  5. 제4항에 있어서,
    상기 (a) 단계에서,
    상기 하부 전극층은 건식 에칭 공정에 의해 제1 온도 및 제1 속도를 유지하며 선형으로 패터닝되어, 상기 상부 전극층과 직교하여 십자 형상을 형성하는 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 온도는
    섭씨 23 내지 27 도로 설정 가능한 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  7. 제5항에 있어서,
    상기 제1 속도는
    95 내지 105 nm / min 로 설정 가능한 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  8. 제2항에 있어서,
    상기 제1 두께 및 상기 제3 두께는
    190 내지 210 nm 로 설정 가능한 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  9. 제2항에 있어서,
    상기 제2 두께는
    8 내지 12 nm 로 설정 가능한 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  10. 제 1 항에 있어서,
    상기 하부 전극층 및 상기 상부 전극층은
    알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 중 어느 하나를 포함하는 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  11. 제1항에 있어서,
    상기 가변 저항막은
    알루미늄산화막(AlOx), 알루미늄산화질화막(AlOxNy), 실리콘산화막(SiOx), 실리콘질화막(SiNx), 실리콘산화질화막(SiOxNy), 하프늄산화막(HfOx), 지르코늄산화막(ZrOx), 티타늄산화막(TiOx), 란탄산화막(LaOx), 스트론튬산화막(SrOx), 알루미늄이 도핑된 티타늄산화막(Al-doped TiOx), 하프늄실리콘산화막(HfSiOx), 및 하프늄실리콘산화질화막(HfSiOxNy) 중 어느 하나를 포함하는 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  12. 제 1 항에 있어서,
    상기 가변 저항막은
    하프늄(Hf)의 전구체로서 테트라키스 에틸메틸아미도-하프늄(TEMA-HF)을 이용하고, 산소(O2)의 전구체로서 증류수(H2O)를 이용하여 산화하프늄(HfO2)으로 형성되는 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  13. 제 1 항에 있어서,
    상기 상부 전극층은
    텅스텐(W)으로 형성되는 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.
  14. (a) 기판 상에 제1 두께의 하부 전극층이 증착되는 단계;
    (b) 제2 두께의 가변 저항막이 상기 하부 전극층 상부에 증착되는 단계; 및
    (c) 제3 두께의 상부 전극층이 상기 가변 저항막 상부에 증착되고, 리프트-오프 공정에 의해 패터닝되는 단계;
    를 포함하고,
    상기 상부 전극층과 상기 가변 저항막의 인터페이스 근처에서 산소 부족 층이 형성되어, 고 저항 상태를 수반하지 않고 복수개의 저 저항 상태 사이에서 저항이 전환됨에 따라 ReRAM 동작 중 소거 동작이 제거되는 것을 특징으로 하는,
    에너지 고 효율이 가능한 ReRAM의 제조 방법.

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112467027A (zh) * 2020-11-04 2021-03-09 华中科技大学 一种基于界面掺杂的忆阻器及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100630437B1 (ko) * 2005-08-31 2006-10-02 삼성전자주식회사 비휘발성 유기물 저항 메모리 장치 및 그 제조 방법
KR20140035558A (ko) * 2012-09-14 2014-03-24 삼성전자주식회사 가변 저항 메모리 장치 및 그 동작 방법
KR20150122647A (ko) * 2013-01-10 2015-11-02 인터몰레큘러 인코퍼레이티드 3 개 이상의 저항 상태 랜덤 액세스 메모리 셀
KR101881595B1 (ko) 2011-12-22 2018-07-25 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 소거 방법
KR20180093334A (ko) * 2017-02-13 2018-08-22 포항공과대학교 산학협력단 저항 변화 메모리 소자 및 이의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100630437B1 (ko) * 2005-08-31 2006-10-02 삼성전자주식회사 비휘발성 유기물 저항 메모리 장치 및 그 제조 방법
KR101881595B1 (ko) 2011-12-22 2018-07-25 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 소거 방법
KR20140035558A (ko) * 2012-09-14 2014-03-24 삼성전자주식회사 가변 저항 메모리 장치 및 그 동작 방법
KR20150122647A (ko) * 2013-01-10 2015-11-02 인터몰레큘러 인코퍼레이티드 3 개 이상의 저항 상태 랜덤 액세스 메모리 셀
KR20180093334A (ko) * 2017-02-13 2018-08-22 포항공과대학교 산학협력단 저항 변화 메모리 소자 및 이의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112467027A (zh) * 2020-11-04 2021-03-09 华中科技大学 一种基于界面掺杂的忆阻器及其制备方法
CN112467027B (zh) * 2020-11-04 2023-05-30 华中科技大学 一种基于界面掺杂的忆阻器及其制备方法

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