JP4795873B2 - メモリ装置 - Google Patents

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本発明は、電気抵抗の変化によって情報を記憶する抵抗変化型のメモリセルを用いたメモリ装置に関するものである。
従来、ネットワーク機器や情報端末に搭載されて情報を記憶する装置（メモリ）には、主に半導体材料が用いられてきた。半導体を用いたメモリの１つとして、ＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている（非特許文献１参照）。ＤＲＡＭの単位記憶素子（以下、メモリセルという）では、１個の蓄積容量と１個のＭＯＳＦＥＴ（Metal-oxide-semiconductor field effect transistor）からなり、選択されたメモリセルの蓄積容量に蓄えられた電荷の状態に対応する電圧を、受信用配線（ビット線）から電気的なデジタル信号の「ｏｎ」あるいは「ｏｆｆ」として取り出すことで、記憶されているデータを読み出すようにしている。
しかし、ＤＲＡＭでは、電源を切ると蓄積容量の状態を維持することが不可能となり、蓄積された情報が消去されてしまう。言い換えると、ＤＲＡＭは揮発性のメモリ素子である。また、よく知られているように、ＤＲＡＭでは、データを再び書き込むリフレッシュ動作が必要となり、動作速度が低下するという欠点もある。
昨今のマルチメディア情報化社会の拡大、さらには、ユビキタスサービスを実現するためには、より高機能なメモリが必要とされてきている。例えば、ユビキタス端末に搭載されるメモリに求められる機能として、高速，長期保持期間，環境耐性，低消費電力などがあり、さらに、電源を切っても蓄積された情報を保持し続ける不揮発性が必須とされている。不揮発性メモリとしては、ＲＯＭ（Read only Memory）がよく知られているが、一度記憶された（書き込まれた）データは、消去不可能であり、また、再書き込みができないという大きな欠点を持っている。
これに対し、ＲＯＭの一種ではあるが、限定された回数のデータ消去と書き込みとを可能としたＥＥＰＲＯＭ（Electrically erasable programmable read only memory）を用いたフラッシュメモリ（Flash memory）が開発されている（特許文献１，非特許文献１，２参照）。このフラッシュメモリは、実用的な不揮発性メモリとして、多くの分野で使用されている。
代表的なフラッシュメモリのメモリセルは、ＭＯＳＦＥＴのゲート電極部が、制御ゲート電極と浮遊ゲート電極を有した複数の層からなるスタックゲート（Stack gate）構造となっている。フラッシュメモリでは、浮遊ゲートに蓄積された電荷の量により、ＭＯＳＦＥＴの閾値が変化することを利用して、データの記録を可能としている。
フラッシュメモリのデータの書き込みは、ドレイン領域に高電圧を印加して発生したホットキャリアがゲート絶縁膜のエネルギー障壁を乗り越えることで行う。また、ゲート絶縁膜に高電界を印加してＦ−Ｎ（Fowler-Nordheim）トンネル電流を流すことで、半導体基板から浮遊ゲートに電荷（一般的には電子）を注入することで、データの書き込みが行われる。データの消去は、ゲート絶縁膜に逆方向の高電界を印加することで、浮遊ゲートから電荷を引き抜くことにより行われる。
フラッシュメモリは、ＤＲＡＭのようなリフレッシュ動作が不要な反面、Ｆ−Ｎトンネル現象を用いるために１８Ｖ程度の高電圧が必要となり、また、ＤＲＡＭに比べてデータの書き込み及び消去に要する時間が桁違いに長くなってしまうというの問題がある。さらに、データの書き込み・消去を繰り返すと、ゲート絶縁膜が劣化するので、書き換え回数がある程度制限されているという問題もある。
上述したフラッシュメモリに対し、新たな不揮発性メモリとして、強誘電体の分極を用いた強誘電体メモリ（以下、ＦｅＲＡＭ（Ferroelectric RAM）や、強磁性体の磁気抵抗を用いた強磁性体メモリ（以下、ＭＲＡＭ（Magnetoresist RAM）という）などが注目されており、盛んに研究されている。
さらに、最近になり、電気抵抗の変化によって情報を記憶する抵抗変化型のメモリセルが提案されており、このような抵抗変化型のメモリセイルを用いてクロスポイント構造を形成すれば、大容量のメモリが実現できると期待されている（非特許文献３参照）。
図１３は、抵抗変化型のメモリセルを用いた従来のメモリ装置の基本構成を示す等価回路図である。図１３において、Ｍはマトリクス状に配置された抵抗変化型のメモリセル、Ｗ1〜Ｗmは各行のメモリセル毎に設けられたワード線、Ｂ1〜Ｂnは各列のメモリセル毎に設けられたビット線である。
図１３に示すメモリ装置においては、ワード線Ｗ1〜Ｗmとビット線Ｂ1〜Ｂnにより所望のメモリセルＭを１つ選択すると、このメモリセルＭに接続されたビット線に流れる電流値によりメモリセルＭの抵抗値を読み出すことができる。各メモリセルＭは、低抵抗の状態（例えば、データ「１」）又は高抵抗の状態（例えば、データ「０」）のいずれかの状態を維持している。選択されたメモリセルＭが低抵抗の状態の場合にはビット線に大きい電流ＩH:LRSが流れ、メモリセルＭが高抵抗の状態の場合には、ビット線に小さい電流ＩL:HRSが流れる。こうして、メモリセルＭに保持された「１」又は「０」のいずれかの情報を読み出すことができる。
特開平８−０３１９６０号公報 サイモン・ジー著、「フィジクス・オブ・セミコンダクター・デバイス」、１９８１年、（S.M.Sze,"Physics of Semiconductor Devices",John Wiley and Sons,Inc.） 舛岡富士雄著、応用物理、７３巻、第９号、頁１１６６、２００４年。 J.Campbell Scott, "Is There an Immortal Memory?", Science, Vol.304, pp.62-63, 2004.
ところで、図１３に示したマトリクス構造のメモリ装置の場合、ワード線Ｗ1〜Ｗmとビット線Ｂ1〜Ｂnにより選択されたメモリセル（「選択メモリセル」という）に読み出すための所望の電圧Ｖを印加し、選択メモリセルを流れる電流値を観測することで選択メモリセルの状態を読み出すことになる。しかし、実際には、ワード線Ｗ1〜Ｗmとビット線Ｂ1〜Ｂnを介して各メモリセルが相互に接続されているため、選択メモリセルに読み出し電圧Ｖを印加した際に、選択されていないメモリセル（「非選択メモリセル」という）にも多少の電圧が印加されることになる。
従って、選択メモリセルの情報を読み出す際に、選択メモリセルだけでなく非選択メモリセルにも電流が流れてしまうことになる。このため、実際には、選択メモリセルを流れる電流と非選択メモリセルを流れる電流との合成電流で選択メモリセルの状態を識別しなければならない。非選択メモリセルを流れる電流は、非選択メモリセルの全てが低抵抗状態の場合に最大となり、非選択メモリセルの全てが高抵抗状態の場合に最小となる。
ここで、図１４（ａ）に示すように、メモリセルＭ11からメモリセルＭ33を３行×３列のマトリクス状に配列したメモリ装置について、読み出し時に観測される電流値Ｉreadを求める。なお、図１４において、Ｍij（ｉ，ｊは整数）はメモリセルの各要素を示す。ここで説明のためにワード線Ｗ2に読み出し電圧Ｖを印加し、ビット線Ｂ3を接地電位（つまりＶ＝０）としたとき、ビット線Ｂ3に流れる電流Ｉreadについて求める。ここでは３行２列目のＭ23が選択メモリセルになり、他のメモリセルＭ11，Ｍ12，Ｍ13，Ｍ21，Ｍ22，Ｍ31，Ｍ32，Ｍ33は非選択メモリセルとなる。
情報読み出し可能条件を明らかにするため、非選択メモリセルが全て同じ抵抗値Ｒnsであり、選択メモリセルＭ23の抵抗値がＲtgであるとする。回路の対称性より、選択しているビット線以外のビット線（Ｂ1とＢ2）の間での電位は同じとなる（ＶBとする）。同様に、選択しているワード線以外のワード線（Ｗ1とＷ2）の間も同じ電位となる（Ｖｗとする）。これにより、メモリセルＭ11，Ｍ31，Ｍ12，Ｍ32の各々に流れる電流は、（ＶB−Ｖw）／Ｒns、となる。また、メモリセルＭ13及びメモリセルＭ33に流れる電流は、各々Ｖw／Ｒnsとなる。さらに、メモリセルＭ21及びメモリセルＭ22に流れる電流は、各々（Ｖ−ＶB）／Ｒnsとなる。なお、選択メモリセルＭ23にはＶ／Ｒtgの電流が流れる。
ところで、「１点に流れ込む電流の総和は０」というキルヒホッフの法則により、ワード線Ｗ2に流れ込む電流は、ビット線Ｂ3より流出する電流Ｉreadに等しくなる。つまり、Ｉreadは、メモリセルＭ23，Ｍ13，Ｍ33に流れる電流の総和、さらには、メモリセルＭ23、Ｍ21、Ｍ22に流れる電流の総和と等しくなり、以下の式（１）に示す等式が成り立つ。
Ｉread＝Ｖ／Ｒtg＋２ＶW／Ｒns＝Ｖ／Ｒtg＋２（Ｖ−ＶB）／Ｒns・・・（１）
また、メモリセルＭ21に流れる電流は、メモリセルＭ11に流れる電流とメモリセルＭ31に流れる電流の和に等しくなり、以下の式（２）に示す等式が成り立つ。
（Ｖ−ＶB）／Ｒns＝２（ＶB−ＶW）／Ｒns・・・（２）
さらに、メモリセルＭ13を流れる電流は、メモリセルＭ11に流れる電流とメモリセルＭ12に流れる電流の和に等しい。この関係により、以下の式（３）に示す等式が成り立つ。
ＶW／Ｒns＝２（ＶB−ＶW）／Ｒns・・・（３）
これらの連立方程式を解くと、ＶB及びＶwの各々の電位は、ＶB＝３／５Ｖ、Ｖw＝２／５Ｖとなる。これより、ビット線Ｂ3に流れる電流Ｉreadは、次の式（４）に示されるものとなる。
Ｉread＝Ｖ／Ｒtg＋２ＶW／Ｒns＝Ｖ／Ｒtg＋（４／５）×（Ｖ／Ｒns）・・・（４）
選択メモリセルＭ23が高抵抗状態（Ｒtg＝ＲH）の場合の電流値（Ｉread＝ＩL:HRS）は、他の非選択メモリセル（Ｍ11，Ｍ12，Ｍ13，Ｍ21，Ｍ22，Ｍ31，Ｍ32，Ｍ33）の抵抗分布に依存して変動するが、全ての非選択メモリセルが低抵抗状態（Ｒns＝ＲL）と全ての非選択メモリセルが高抵抗状態（Ｒns＝ＲH）の範囲内になり、次の式（５）に示す不等式が成り立つ。
Ｖ／ＲH＋（４／５）×（Ｖ／ＲL）＞ＩL:HRS＞Ｖ／ＲH＋（４／５）×（Ｖ／ＲH）・・・（５）
式（５）において、Ｖ／ＲH＋４Ｖ／５ＲLは、選択メモリセルＭ23が高抵抗状態で、かつ、全ての非選択メモリセルが低抵抗状態（Ｒns＝ＲL）である場合の電流値Ｉreadであり、Ｖ／ＲH＋４Ｖ／５ＲHは、選択メモリセルＭ23が高抵抗状態で、かつ、全ての非選択メモリセルが高抵抗状態（Ｒns、＝ＲH）である場合の電流値Ｉreadである。
一方、選択メモリセルＭ23が低抵抗状態（Ｒtg＝ＲL）の場合の電流値（Ｉread＝ＩH:LRS）は、全ての非選択メモリセルが低抵抗状態（Ｒns，＝ＲL）と全ての非選択メモリセルが高抵抗状態（Ｒns＝ＲH）の範囲内になり、次の式（６）に示す不等式が成り立つ。
Ｖ／ＲL＋（４／５）×（Ｖ／ＲL）＞ＩL:HRS＞Ｖ／ＲL＋（４／５）×（Ｖ／ＲH）・・・（６）
式（６）において、Ｖ／ＲL＋４Ｖ／５ＲLは、選択メモリセルＭ23が低抵抗状態で、かつ、全ての非選択メモリセルが低抵抗状態（Ｒns＝ＲL）である場合の電流値Ｉreadであり、Ｖ／ＲL＋４Ｖ／５ＲHは、選択メモリセルＭ23が低抵抗状態で、かつ、全ての非選択メモリセルが高抵抗状態（Ｒns＝ＲH）である場合の電流値Ｉreadである。
電流値Ｉreadを用いて選択メモリセルが高抵抗状態か低抵抗状態かを判別できるためには、ＩH:LRS＞ＩL:HRSが成り立つことが要求されるので、「｛Ｖ／ＲL＋（４／５）×（Ｖ／ＲL）＞ＩH:LRS＞Ｖ／ＲL＋（４／５）×（Ｖ／ＲH）｝＞｛Ｖ／ＲH＋（４／５）×（Ｖ／ＲL）＞ＩL:HRS＞Ｖ／ＲH＋（４／５）×（Ｖ／ＲH）｝」となり、常にＩH:LRSとＩL:HRSを判別するためには、次の式（７）が成立する必要がある。
Ｖ／ＲL＋（４／５）×（Ｖ／ＲH）＞Ｖ／ＲH＋（４／５）×（Ｖ／ＲL）・・・（７）
式（７）より、ＲH＞ＲLであれば、常に成立することがわかる。従って、図１４（ａ）の３行×３列のマトリクス状に配列したメモリ装置では、選択メモリセルＭ23の状態を識別できることがわかる。
次に、図１４（ｂ）に示すように、３行×４列のマトリクス状に配列したメモリ装置について読み出し時に観測される電流Ｉreadを上述と同様の手法で求めることについて説明する。ワード線Ｗ2とビット線Ｂ3の交点に位置する選択メモリセルＭ23を選択するために、ワード線Ｗ2に読み出し電圧Ｖを印加し、ビット線Ｂ2を接地電位にしたとき、ビット線Ｂ2に流れる電流Ｉreadについて、次の式（８），式（９），及び式（１０）に示す連立方程式が成り立つ。
Ｉread＝Ｖ／Ｒtg＋２ＶW／Ｒns＝Ｖ／Ｒtg＋３（Ｖ−ＶB）／Ｒns・・・（８）
（Ｖ−ＶB）／Ｒns＝２（ＶB−ＶW）／Ｒns・・・（９）
ＶW／Ｒns＝３（ＶB−ＶW）／Ｒns・・・（１０）
これらの連立方程式を解くと、ＶB及びＶWの各々の電位は、ＶB＝２／３Ｖ、ＶW＝１／３Ｖとなる。これより、ビット線Ｂ3に流れる電流Ｉreadは、式（８）より次の式（１１）に示すものとなる。
Ｉread＝Ｖ／Ｒtg＋Ｖ／Ｒns・・・（１１）
式（５）と同様に選択メモリセルＭ23が高抵抗状態であるときの電流ＩL:HRSを求めると、次の式（１２）となる。
Ｖ／ＲH＋Ｖ／ＲL＞ＩL:HRS＞Ｖ／ＲH＋Ｖ／ＲH・・・（１２）
また、式（６）と同様に選択メモリセルＭ23が低抵抗状態であるときの電流ＩH:LRSを求めると、次の式（１３）となる。
Ｖ／ＲL＋Ｖ／ＲL＞ＩH:LRS＞Ｖ／ＲH＋Ｖ／ＲL・・・（１３）
ところで、式（１２）と式（１３）より、「Ｖ／ＲH＋Ｖ／ＲL＝Ｖ／ＲL＋Ｖ／ＲH・・・（１４）」となる。これは、選択メモリセルが高抵抗状態時の電流ＩL:HRSの最高値（選択メモリセルが高抵抗状態で全ての非選択メモリセルが低抵抗状態の場合の電流値）と選択メモリセルが低抵抗状態時の電流ＩH:LRSの最低値（選択メモリセルが低抵抗状態で全ての非選択メモリセルが高抵抗状態の場合の電流値）とが等しくなり、選択メモリセルが高抵抗状態か低抵抗状態かを判別することが不可能となることを示している。
従って、図１４（ｂ）に示すメモリ装置では、選択メモリセルＭ23の状態を誤ることなく識別することが、非常に困難である。以上のように、抵抗変化型のメモリセルを用いた従来のメモリ装置では、情報の読み出し時に誤りが発生する可能性があった。この情報読み出しに誤りが発生する現象は、３行×３列のマトリクスでは現れなかいが、３行×４列より大規模なマトリクスで発現し、行数と列数が多くなればなるほど顕著になってくる。
次に、上述したような読み出し誤りが発生しない、より汎用的なマトリクス構造のメモリ装置の例を次に示す。図１５は、抵抗変化型メモリセルを用いた２次元マトリクス構造のメモリ装置において、読み出しを行う場合の各点における電圧分布を示す図である。図１５は、各メモリセルを抵抗変化素子の形で等価的に表している。先ず、図１５に示すようにメモリセルをｍ行×ｎ列（ｍ，ｎは２以上の整数）のマトリクス状に配列したメモリ装置にいて電流分布を求める。図１５において、２行×（ｎ−１）列目のメモリセルを選択メモリセルＭtgとし、他の全てのメモリセルは非選択メモリセルとする。また、Ｉtgは選択メモリセルＭtgを流れる電流であり、Ｉnsは非選択メモリセルを流れる電流である。さらに、Ｗ1〜Ｗmは、各行のメモリセル毎に設けられたワード線、Ｂ1〜Ｂnは、各列のメモリセル毎に設けられたビット線を示している。
非選択メモリセルに接続された配線が開放状態にある場合、回路の対称性により列間あるいは行間の配線の電位は同じになる。また、キルヒホッフの法則により、各々の電位は、図１５のような値となる。すなわち、ワード線Ｗ2に読み出し電圧Ｖを印加し、ビット線Ｂn-1を接地電位にすると、ワード線Ｗ1，Ｗ3〜Ｗmの電位は、（ｎ−１）Ｖ／（ｍ＋ｎ−１）となり、ビット線B1〜Ｗn-2、Ｗnの電位は、（ｎ）Ｖ／（ｍ＋ｎ−１）となる。
選択メモリセルＭtgに接続されたビット線Ｂn-1より流れる電流Ｉreadは、ビット線Ｂn-1に接続された各メモリセルより流れ込む電流の和である。このメモリセルを流れる電流は、ワード線の電位をメモリセルの抵抗で割ることで求められる。選択メモリセルＭtgの抵抗値をＲtgとすると、選択メモリセルＭtgに流れる電流Ｉtgは、Ｉtg＝Ｖ／Ｒtgとなる。また、非選択メモリセルは、全て同じ抵抗を持つと仮定しているので、非選択メモリセルの抵抗値をＲnsとすると、非選択メモリセルの寄与分は各メモリセルの電流（ｎ−１）Ｖ／｛（ｍ＋ｎ−１）Ｒns｝にメモリセルの数（ｍ−１）を乗じたもの、すなわち、（ｍ−１）（ｎ−１）Ｖ／｛（ｍ＋ｎ−１）Ｒns｝となる。
電流Ｉreadは、ビット線Ｂn-1に接続された各メモリセルより流れ込む電流の和であるから、以下の式（１５）に示されるものとなる。
Ｉread＝Ｖ／Ｒtg＋（ｍ−１）（ｎ−１）Ｖ／｛（ｍ＋ｎ−１）Ｒns｝・・・（１５）
また、選択メモリセルＭtgが低抵抗状態（Ｒtg＝ＲL）の場合にビット線Ｗn-1より流れ出る電流ＩH:LRSが最小値を持つためには、非選択メモリセルが高抵抗状態（Ｒns＝ＲH）の場合である。すなわち次の式（１６）が成り立つ。
ＩH:LRS＞Ｖ／ＲL＋（ｍ−１）（ｎ−１）Ｖ／｛（ｍ＋ｎ−１）ＲH｝・・・（１６）
一方、選択メモリセルＭtgが高抵抗状態（Ｒtg＝ＲH）の場合に、ビット線Ｗn-1より流れ出る電流ＩL:HRSが最大値を持つためには、非選択メモリセルが低抵抗状態（Ｒns＝ＲL）の場合である。すなわち次の式（１７）が成り立つ。
ＩL:HRS＜Ｖ／ＲH＋（ｍ−１）（ｎ−１）Ｖ／｛（ｍ＋ｎ−１）ＲL｝・・・（１７）
選択メモリセルＭtgの状態を正しく識別するためには、常にＩH:LRS＞ＩL:HRSが成立しなければならない。すなわち、次の式（１８）に示す不等式が成立する。
ＩH:LRS＞Ｖ／ＲL＋（ｍ−１）（ｎ−１）Ｖ／｛（ｍ＋ｎ−１）ＲH｝＞Ｖ／ＲH＋（ｍ−１）（ｎ−１）Ｖ／｛（ｍ＋ｎ−１）ＲL｝＞ＩL:HRS・・・（１８）
式（１８）において、ＲLは、低抵抗状態の選択メモリセルＭtg及び非選択メモリセルの抵抗値を示し、ＲHは、高抵抗状態の選択メモリセルＭtg及び非選択メモリセルの抵抗値を示している。
式（１８）をまとめると、次の式（１９）が成立する。
｛１−（ｍ−１）（ｎ−１）／（ｍ＋ｎ−１）｝ＲH＞｛１−（ｍ−１）（ｎ−１）／（ｍ＋ｎ−１）｝ＲL・・・（１９）
これにより、選択メモリセルＭtgの状態を正しく識別するためには、式（１９）における｛｝の中が正となる必要があり、次の式（２０）の条件が要求される。
｛１−（ｍ−１）（ｎ−１）／（ｍ＋ｎ−１）｝＞０，
２（ｍ＋ｎ−１）＞ｍｎ・・・（２０）
なお、式（２０）において、ｍとｎは各々正の整数である。
ｍ＝１又はｍ＝２の場合、いかなるｎを持ってきても式（２０）が成立するため、選択メモリセルＭtgの状態を識別することができる。また、ｍ＝３、ｎ＝１〜３の場合も、式（２０）が成立するため状態を識別できる。しかしながら、ｍ＝３、ｎ＝１〜３を超える規模になると、式（２０）は成立せず、選択メモリセル毎の状態識別に誤りが生じてしまう状況となる。
加えて、従来の抵抗変化型メモリセルを用いたメモリ装置では、書き込みを行う場合にも問題が生じていた。非選択メモリセルに接続された配線が開放状態であると、直列に接続された３つの非選択メモリセルＭ（例えばビット線Ｂ2とワード線Ｗ2の交点に位置する非選択メモリセルと、ビット線Ｂ2とワード線Ｗ1の交点に位置する非選択メモリセルと、ビット線Ｂn-1とワード線Ｗ1の交点に位置する非選択メモリセルのうち１つだけが高抵抗状態で他の２つが低抵抗状態であれば、高抵抗状態の非選択メモリセルにも選択メモリセルＭtgとほぼ同じ電圧が加わり、この高抵抗状態の非選択メモリセルの状態が書き換えられてしまう可能性があった。従って、単純に低抵抗状態と高抵抗状態との抵抗比を大きくしても、メモリセルの行と列の数を増やすことはできず、メモリの大容量化は図れなかった。
このような読み出し時と書き込み時の問題を解決するには、メモリ装置の基本構成を示す等価回路図（図１６）のように、メモリセル毎に選択スイッチとなるトランジスタ（例えばＭＯＳＦＥＴ）を設け１トランジスタ１抵抗素子（１Ｔ１Ｒ）の構造を採用することで、選択メモリセルのみに電流が流れるようにし、選択メモリセルの状態識別を可能としていた。しかしながらメモリセル毎にトランジスタを設ける必要があるために、メモリセルに占めるトランジスタの面積が大きくなり、メモリの大容量化が難しいという問題があった。
図１５で示されて式（２０）が成り立つような従来の抵抗変化型メモリセルは、ある電圧を印加した場合のワード線からビット線へ流れる電流と、ビット線からワード線へ流れる電流とがほぼ等しいものであった。つまり、メモリセルに整流特性はなく、ワード線からビット線への方向を正（順方向）、その逆を負（逆方向）とすると、正負電圧印加により流れる電流は、メモリセルが高抵抗状態の場合と低抵抗状態の場合とがほぼ同じであった。このため、式（２０）を満たさないマトリクス構造において、選択メモリセルＭtgの状態を識別するために電圧を印加したときに、非選択メモリセルに選択メモリセルの状態識別に無関係な回り込み電流が流れてしまい、選択メモリセルＭtgの状態を識別できなくなる。これに加えて、非選択メモリセルの状態を書き換えてしまう場合があった。
本発明は、以上のような問題点を解消するためになされたものであり、抵抗変化型メモリセルを用いたメモリ装置の大容量化を実現することを目的とする。
本発明に係るメモリ装置は、電気抵抗の変化により情報が記憶される複数のメモリ素子より構成されたメモリ装置であって、メモリ素子は、半導体から構成された半導体基板と、この半導体基板の上に接して形成されて電気抵抗が変化する金属酸化物層と、この金属酸化物層の上に形成された電極とから構成され、金属酸化物層は、Ｂｉ 4 Ｔｉ 3 Ｏ 12 の化学量論的組成に比較して過剰なＴｉを含むアモルファス状の基部層の中に、Ｂｉ 4 Ｔｉ 3 Ｏ 12 の化学量論的組成の微結晶粒が形成された構造を有する。このメモリ装置において、メモリ素子は、一方の方向への電流が、他方の方向への電流より流れやすい整流特性を備える。このように構成されたメモリ素子によれば、例えばｐ型とされた半導体基板を用いれば、電極に正電圧を印加した場合に電流は流れやすく、負電圧を印加した場合に電流は流れにくいという整流特性を備える。また、ｎ型とされた半導体を用いれば、逆の整流特性を持つ。
上記メモリ装置において、各々のメモリ素子の一端に接続する複数のワード線と、各々のメモリ素子の他端に接続する複数のビット線と、選択されたワード線に対して読み出し電圧又は書き込み電圧を印加するワード線選択手段と、選択されたビット線に対して読み出し電圧又は書き込み電圧を印加するビット線選択手段と、選択されたワード線と選択されたビット線とに接続するメモリ素子の抵抗値を選択されたビット線に流れる電流値で読み取る読み出し手段とを備える。例えば、読み出し手段は、メモリ素子を流れる電流とメモリ素子に発生する電圧とを同時に検出し、検出した電圧と電流とを比較することでメモリ素子の抵抗値を読み出すものであればよい。
上記メモリ装置において、金属酸化物層は、第１電圧値以上の電圧印加により第１抵抗値を持つ第１状態となり、第１電圧とは極性の異なる第２電圧値以下の電圧印加により第１抵抗値より高い第２抵抗値を持つ第２状態となるものである。
上記メモリ装置において、例えば、金属酸化物層は、スパッタ法により３０℃以上１８０℃未満で形成されたものであるとよい。また、第１金属はチタンであり、第２金属はビスマスであり、基部層は、化学量論的組成に比較して過剰なチタンを含む層からなる非晶質状態であればよい。
以上説明したように、本発明によれば、メモリ装置を構成するメモリ素子を、半導体から構成された半導体基板と、この半導体基板の上に接して形成された電気抵抗が変化する金属酸化物層と、この金属酸化物層の上に形成された電極とから構成したので、抵抗変化型メモリセルを用いたメモリ装置の大容量化が実現できるという優れた効果が得られる。
以下、本発明の実施の形態について図を参照して説明する。図１（ａ）は、本実施の形態におけるメモリ装置の構成を等価的に示す回路図であり、図１（ｂ）は、メモリセルＭを構成するメモリ素子１００の構成を模式的に示す断面図である。図１に示すメモリ装置は、整流特性を備えて抵抗値が変化するメモリ素子１００よりなるメモリセルＭをマトリクス状に配列したメモリセルアレイから構成されたものである。
各メモリセルＭの一端は、対応するワード線Ｗ1〜Ｗmに接続され、メモリセルＭ（メモリ素子１００）の他端は、対応するビット線Ｂ1〜Ｂnに接続されている。また、ワード線選択回路１１０により、選択されたワード線に対して読み出し電圧又は書き込み電圧が印加され、ビット線選択回路１１１により、選択されたビット線に読み出し電圧又は書き込み電圧が印加される。また、読み出し回路１１２により、選択されたメモリセルＭに記憶された情報（抵抗値）が、選択されたビット線を流れる電流値で読み出される。
次に、メモリ素子１００について説明すると、ｐ型の半導体基板１０１の上に、ビスマス（Ｂｉ）とチタン（Ｔｉ）と酸素とから構成された例えば膜厚３０〜２００ｎｍの金属酸化物層１０２と、上部電極１０３とを備え、また、半導体基板１０１の一部にオーミックコンタクト１０４を備えるようにしたものである。金属酸化物層１０２は、半導体基板１０１の上に接して形成されている。また、ワード線Ｗとなる配線が、例えば図示しない層間絶縁層を介して上部電極１０３に接続し、ビット線Ｂとなる配線が、図示しない層間絶縁膜を介してオーミックコンタクト１０４に接続する。また、図１（ａ）に示すメモリ装置では、複数のメモリ素子１００が配列されるが、半導体基板１０１において、各々のメモリ素子１００の間が、素子分離領域により絶縁分離されている。
半導体基板１０１は、例えばｐ型とされた単結晶シリコンである。また、半導体基板１０１は、シリコンに限らず、ゲルマニウム（Ｇｅ）及びダイヤモンドなどの半導体や、ＧａＡｓ，ＩｎＰ，及びＧａＮなどの化合物半導体のいずれから構成されていても良い。なお、オーミックコンタクト１０４は、例えば、シリサイドなどの合金層が形成されている領域である。上部電極１０３とオーミックコンタクト１０４との間に電源による電圧を印加することで、半導体基板１０１と上部電極１０３とに挟まれた金属酸化物層１０２に電圧を印加することができる。従って、半導体基板１０１が、上部電極１０３と対になる一方の電極となる。
なお、上部電極１０３は、例えば、白金（Ｐｔ），Ｒｕ，金（Ａｕ），銀（Ａｇ）などの貴金属やタングステン（Ｗ）を含む遷移金属から構成されていればよい。また、窒化チタン（ＴｉＮ），窒化ハフニウム（ＨｆＮ），窒化タンタル（ＴａＮ），ルテニウム酸ストロンチウム（ＳｒＲｕＯ2），酸化亜鉛（ＺｎＯ），鉛酸錫（ＩＺＯ）、フッ化ランタン（ＬａＦ3）などの遷移金属の窒化物や酸化物、フッ化物などの化合物、さらに、これらを積層した複合層であっても良い。
メモリセルＭは、後に詳細を説明するが、印加される電圧に対する整流特性を持ち、ワード線（上部電極１０３）からビット線（半導体基板１０１）の方向（順方向）には電流は流れやすく、逆にビット線からワード線の方向（逆方向）には電流は流れにくいものとなっている。なお、半導体基板１０１の導電型がｎ型の場合は、逆の整流特性となる。かつ、各メモリセルＭは、抵抗変化型メモリセルであり、高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）の２つの状態を持つ。この２つの抵抗状態は、電圧を印加しない場合安定して存在し、ビット線又はワード線から供給される電圧により、２つのいずれかの抵抗状態を繰り返しスイッチさせ、状態を変化させることができる。
上述したように、整流特性を持った抵抗変化型メモリセルを抵抗変化型メモリセルとして用いることで、従来方法ではできなかった非選択メモリセルへの回り込み電流の抑制が可能となり、式（２０）の制限を超えるマトリクス構造においても選択メモリセルの状態を正しく識別することができる。
以上で説明した、金属酸化物層１０２及び上部電極１０３は、具体的な製法については後述するが、図２に示すようなＥＣＲスパッタ装置により金属ターゲットや金属ターゲットを、アルゴンガス、キセノンガス、酸素ガス、窒素ガスからなるＥＣＲプラズマをプラズマ源で発生させ、発生させたプラズマ中の粒子を用いてスパッタリングして形成すればよい。
ここで、ＥＣＲスパッタ装置について、図２の概略的な断面図を用いて説明する。図２に示すＥＣＲスパッタ装置は、先ず、処理室２０１とこれに連通するプラズマ生成室２０２とを備えている。処理室２０１は、図示していない真空排気装置に連通し、真空排気装置によりプラズマ生成室２０２とともに内部が真空排気される。
処理室２０１には、膜形成対象の半導体基板１０１が固定される基板ホルダ２０４が設けられている。基板ホルダ２０４は、図示しない回転機構により所望の角度に傾斜し、かつ回転可能とされている。基板ホルダ２０４を傾斜して回転させることで、堆積させる材料による膜の面内均一性と段差被覆性とを向上させることが可能となる。また、処理室２０１内のプラズマ生成室２０２からのプラズマが導入される開口領域において、開口領域を取り巻くようにリング状のターゲット２０５が備えられている。
ターゲット２０５は、絶縁体からなる容器２０５ａ内に載置され、内側の面が処理室２０１内に露出している。また、ターゲット２０５には、マッチングユニット２２１を介して高周波電源２２２が接続され、例えば、１３．５６ＭＨｚの高周波が印加可能とされている。ターゲット２０５が導電性材料の場合、直流を印加するようにしても良い。なお、ターゲット２０５は、上面から見た状態で、円形状だけでなく、多角形状態であっても良い。
プラズマ生成室２０２は、真空導波管２０６に連通し、真空導波管２０６は、石英窓２０７を介して導波管２０８に接続されている。導波管２０８は、図示していないマイクロ波発生部に連通している。また、プラズマ生成室２０２の周囲及びプラズマ生成室２０２の上部には、磁気コイル（磁場形成手段）２１０が備えられている。これら、マイクロ波発生部、導波管２０８，石英窓２０７，真空導波管２０６により、マイクロ波供給手段が構成されている。なお、導波管２０８の途中に、モード変換器を設けるようにする構成もある。
図２のＥＣＲスパッタ装置の動作例について説明すると、先ず、処理室２０１及びプラズマ生成室２０２内を真空排気して内部の圧力を１０-5〜１０-4Ｐａとした後、不活性ガス導入部２１１より不活性ガスであるＡｒガス又はＸｅガスを導入し、また、反応性ガス導入部２１２より反応性ガスを導入し、プラズマ生成室２０２内を例えば１０-3〜１０-2Ｐａ程度の圧力にする。この状態で、磁気コイル２１０よりプラズマ生成室２０２内に０．０８７５Ｔ（テスラ）の磁場を発生させた後、導波管２０８，石英窓２０７，及び真空導波管２０６を介してプラズマ生成室２０２内に２．４５ＧＨｚのマイクロ波を導入し、電子サイクロトロン共鳴（ＥＣＲ）プラズマを発生させる。なお、１Ｔ＝１００００ガウスである。
ＥＣＲプラズマは、磁気コイル２１０からの発散磁場により、基板ホルダ２０４の方向にプラズマ流を形成する。生成されたＥＣＲプラズマのうち、電子は磁気コイル２１０で形成される発散磁場によりターゲット２０５の中を貫通して半導体基板１０１の側に引き出され、半導体基板１０１の表面に照射される。このとき同時に、ＥＣＲプラズマ中のプラスイオンが、電子による負電荷を中和するように、すなわち、電界を弱めるように半導体基板１０１側に引き出され、成膜している層の表面に照射される。このように各粒子が照射される間に、プラスイオンの一部は電子と結合して中性粒子となる。
なお、図２の薄膜形成装置では、図示していないマイクロ波発生部より供給されたマイクロ波電力を、導波管２０８において一旦分岐し、プラズマ生成室２０２上部の真空導波管２０６に、プラズマ生成室２０２の側方から石英窓２０７を介して結合させている。このようにすることで、石英窓２０７に対するターゲット２０５からの飛散粒子の付着が、防げるようになり、ランニングタイムを大幅に改善できるようになる。また、処理対象の基板とターゲット２０５との間にシャッターなどを設け、基板に対する原料の到達を制御してもよい。
次に、図１（ｂ）に示したメモリ素子１００の製造方法例について、図３を用いて説明する。先ず、図３（ａ）に示すように、主表面が面方位（１００）で抵抗率が１〜２Ω−ｃｍのｐ型のシリコンよりなる半導体基板１０１を用意し、半導体基板１０１の表面を硫酸と過酸化水素水の混合液、及び純水と希フッ化水素水の混合液により洗浄し、この後で乾燥させる。
次いで、図３（ｂ）に示すように、洗浄・乾燥した半導体基板１０１の上に、金属酸化物層１０２が形成された状態とする。金属酸化物層１０２の形成では、上述したＥＣＲスパッタ装置を用い、処理室２０１内の基板ホルダ２０４に半導体基板１０１を固定し、ターゲット２０５としてＢｉとＴｉの割合が４：３の焼結体（Ｂｉ−Ｔｉ−Ｏ）を用い、プラズマガスとしてＡｒと酸素（Ｏ2）を用いたＥＣＲスパッタ法により、表面を覆う程度に金属酸化物層１０２が形成された状態とする。
図２に示すＥＣＲスパッタ法において、先ず、プラズマ生成室２０２の内部を１０-4〜１０-5Ｐａ台の高真空状態に真空排気した後、半導体基板１０１が３０℃〜７００℃に加熱された状態とし、また、プラズマ生成室２０２内に、不活性ガス導入部２１１より、例えばＡｒガスを流量２０sccm導入し、プラズマ生成室２０２内の圧力を例えば１０-2〜１０-3Ｐａ台に設定する。なお、sccmは流量の単位であり、０℃で１気圧の流体が１分間に１ｃｍ3流れることを示す。また、プラズマ生成室２０２内には、磁気コイル２１０にコイル電流を例えば２７Ａで供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管２０８，石英窓２０７，真空導波管２０６を介してプラズマ生成室２０２内に導入し、このマイクロ波の導入により、プラズマ生成室２０２にプラズマが生成された状態とする。
この生成されたプラズマは、磁気コイル２１０の発散磁場によりプラズマ生成室２０２より処理室２０１の側に放出される。また、プラズマ生成室２０２の出口に配置されたターゲット２０５に、高周波電源２２２より高周波電力（例えば５００Ｗ）を供給する。このことにより、ターゲット２０５にＡｒ粒子が衝突してスパッタリング現象を起こし、Ｂｉ粒子とＴｉ粒子がターゲット２０５より飛び出す。
ターゲット２０５より飛び出したＢｉ粒子とＴｉ粒子は、プラズマ生成室２０２より放出されたプラズマ、及び、反応性ガス導入部２１２より導入されてプラズマにより活性化した酸素ガスとともに、半導体基板１０１の表面に到達し、活性化された酸素により酸化される。酸素ガスは、反応性ガス導入部２１２より、例えば１sccm程度で導入されていればよい。ターゲット２０５は焼結体であり、酸素が含まれるが、酸素を供給することにより堆積している膜中の酸素不足を防ぐことができる。
以上に説明したＥＣＲスパッタ法による膜の形成で、例えば、膜厚３０ｎｍ程度の金属酸化物層１０２が形成された状態が得られる（図３（ｂ））。この後、前述したシャッターを閉じた状態としてスパッタされた原料が半導体基板１０１に到達しないようにすることで、成膜を停止する。この後、マイクロ波電力の供給を停止することなどによりプラズマ照射を停止し、各ガスの供給を停止し、半導体基板１０１温度を所定の値までに低下させ、処理室２０１の内部より金属酸化物層１０２が形成された半導体基板１０１を搬出する。
次いで、図３（ｃ）に示すように、金属酸化物層１０２の上に所定の面積のＡｕからなる上部電極１０３が形成された状態とする。例えば、よく知られたフォトリソグラフィ技術とエッチング技術とによりパターニングでＡｕ膜を加工することで、所定の面積の上部電極１０３が形成可能である。なお、上部電極１０３は、ルテニウム、白金、窒化チタンなどの他の金属材料や導電性材料から構成してもよい。この後、図３（ｄ）に示すように、金属酸化物層１０２の一部を除去して半導体基板１０１の一部を露出させ、一方の電極となる半導体基板１０１に配線などを接続するためのオーミックコンタクト１０４が形成された状態とする。以上のことにより、金属酸化物層１０２を用いたメモリ素子１００が得られる。
次に、上述したようにＥＣＲスパッタ法により形成される金属酸化物層１０２について、より詳細に説明する。発明者らは、ＥＣＲスパッタ法を用いたＢｉとＴｉと酸素からなる金属酸化物層の形成について注意深く観察を繰り返すことで、温度によって形成される金属酸化物層の膜特性が制御できることを見い出した。なお、このスパッタ成膜では、ＢｉとＴｉが４：３の組成を持つように形成された酸化物焼結体ターゲットを用いている。
図４に示す特性は、上記スパッタ成膜における基板温度に対する成膜速度と屈折率の変化を示したものである。図４には、前述したＥＣＲスパッタ法による金属酸化物層１０２の形成時と同じガス条件で成膜した場合が示してある。図４に示すように、成膜速度と屈折率が、温度とともに変化することがわかる。
先ず、屈折率に注目すると、約２５０℃程度までの低温領域では、屈折率は約２と小さくアモルファス的な特性を示している。３００℃〜６００℃での中間領域では、屈折率は約２．６と論文などで報告されているバルクに近い値となり、Ｂｉ4Ｔｉ3Ｏ12の結晶化が進んでいることがわかる。これらの数値に関しては、例えば、山口らのジャパニーズ・ジャーナル・アプライド・フィジクス、第３７号、５１６６頁、１９９８年、（Jpn.J.Appl.Phys.,37,5166(1998).）などを参考にしていただきたい。
しかし、約６００℃を超える温度領域では、屈折率が大きくなり、表面モフォロジ（表面凹凸）が大きくなってしまい、結晶性が変化しているものと思われる。この温度はＢｉ4Ｔｉ3Ｏ12のキュリー温度である６７５℃よりも低いが、成膜している基板表面にＥＣＲプラズマが照射されることでエネルギーが供給され、基板表面の温度が上昇して酸素欠損などの結晶性が悪化しているとすれば、上述した結果に矛盾はないものと考える。
成膜速度の温度依存性についてみると、約１８０℃までは、温度とともに成膜速度が上昇する。しかし、約１８０℃から３００℃の領域で、急激に成膜速度が低下する。約３００℃に達すると成膜速度は６００℃まで一定となる。この時の各酸素領域における成膜速度は、酸素領域Ｃが約３ｎｍ／ｍｉｎであった。
次に、Ｘ線回折により、各温度領域で形成された膜の結晶性の解析を行った。室温約３０℃から１８０℃までの低温領域においては、アモルファス（非晶質）であることが確認された。また、１８０℃から３００℃の温度領域では、微結晶より構成されていることが確認された。また、３００℃以上の温度領域では、（１１７）方向に配向した膜であることがわかった。
３００℃以上の温度領域における金属酸化物層の状態について、透過型電子顕微鏡により断面形状を観察すると、図５の構成図及び図６の顕微鏡写真に示すような結果を得た。観察した膜の形成では、４２０℃の成膜温度で、Ｓｉ基板５０１の上に直接ＢｉとＴｉと酸素からなる金属酸化物を堆積した。
図５及び図６に示す結果から、形成された金属酸化物層５０４は、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に比較して過剰なＴｉを含む基部層の中に、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成の３ｎｍ〜１５ｎｍ程度の複数の微結晶粒から成り立っていることがわかった。微結晶粒への電子線回折により、微結晶粒はＢｉ4Ｔｉ3Ｏ12の（１１７）面を持つことが確認された。なお、金属酸化物層５０４が、図１（ｂ）に示すメモリ素子１００の金属酸化物層１０２に対応する。言い換えると、金属酸化物層１０２も、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に比較して過剰なＴｉを含む基部層の中に、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成の３ｎｍ〜１５ｎｍ程度の複数の微結晶粒から構成されている。
しかし、図６の写真を詳細に観察することで、金属酸化物層５０４とシリコン基板５０１と界面には、シリコン基板５０１が酸化されて形成された界面酸化層５０２と、ＢｉとＴｉがシリコンと反応して形成された界面反応層５０３が存在することがわかった。界面酸化層５０２及び界面反応層５０３などが形成されると、低誘電率の膜が形成されることになり、リーク電流が多く流れるなど、素子の性能を低下させる可能性がある。
そこで、発明者らは、界面酸化層及び界面反応層が形成されないほどの十分低い温度領域での金属酸化物層の成膜について検討した。具体的には、図４に示した３０℃から１８０℃の低温領域、つまり、屈折率は約２．０〜２．１で、成膜速度が温度上昇により大きくなる領域である。ただし、基板温度が３０℃の場合、つまり、基板加熱を行わない場合、成膜される基板表面の実際の温度は、エネルギーを持ったＥＣＲプラズマが照射するため、約１００℃まで上昇することが確認されている。しかし、基板温度を１００℃〜１５０℃とした場合は、基板加熱する温度とプラズマにより加熱される温度が同程度となり、温度コントローラーの制御により基板加熱が抑制され、基板表面の温度は、約１３０℃〜１８０℃程度となる。
この低温領域において、ＥＣＲスパッタ法を用いてＢｉとＴｉと酸素からなる金属酸化物層をシリコン基板上に形成した。この時の透過型電子顕微鏡の断面観察したものを図７の顕微鏡写真に示す。具体的には、基板加熱は行わず、上記に示したＥＣＲスパッタ法を用いた金属酸化物層のガス条件を用いて成膜した。図７に示すように、基板加熱を行わずに堆積したにも拘わらず、形成された金属酸化物層の中に３ｎｍ〜５ｎｍの微粒子が存在していることがわかる。
上記微粒子とこの周辺部分について、電子線を照射して照射箇所から発生した特性Ｘ線を、直接半導体検出器で検出し、電気信号に変えて分析する手法により組成を分析した結果、基部層（微粒子ではないところ）は、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成よりもＴｉが過剰に含まれていること、微粒子は、基部層よりもＢｉが多く含まれており、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に近いことがわかった。測定した微粒子は、３ｎｍ〜５ｎｍと極めて小さいために電子線回折での正確な組成を同定するのは難しいが、３００℃以上の高温領域において観測された基部層及び微結晶と同様の構造が確認できた。
前述に図４を用いて説明したように、ＸＲＤの結果から、低温で成膜したものについては、アモルファス（非結晶）状態であることが確認されている。このような、低温成膜で微結晶が確認されることは今までになく、１０〜３０ｅＶ程度の適度なエネルギーを持つＥＣＲスパッタ法により成膜したために観測されたと考えている。ＢｉとＴｉと酸素からなる金属酸化物層を３０℃〜１８０℃の低温領域でシリコン基板の上に成膜した場合、図５及び図６に見られたような、界面酸化層５０２と界面反応層５０３は観測されない。このように低温で成膜した場合、図８の模式的な断面図に示すように、シリコン８０１と形成された金属酸化物層８０４との界面は、良好な状態であった。
さらに、発明者らは、上述したような低温領域で成膜したＢｉとＴｉと酸素からなる金属酸化物層を用いた図１（ｂ）に示すメモリ素子１００の電気的特性を詳細に調べることによって、新しい現象が現れることを発見した。言い換えると、前述したような低温のスパッタ法により形成され、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に比較して過剰なＴｉを含む基部層の中に、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成の３ｎｍ〜１５ｎｍ程度の複数の微結晶粒から構成された金属酸化物層を用いた素子（メモリ素子１００）によれば、以降に説明するように、２つの状態が保持される機能素子が実現できることが判明した。
図１（ｂ）に示すメモリ素子１００の特性について説明する。半導体基板１０１（オーミックコンタクト１０４）と上部電極１０３との間に、適度な電圧を印加することで調査されたものである。オーミックコンタクト１０４と上部電極１０３との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測すると、図９に示す結果が得られた。図９において、横軸に上部電極１０３に印加した電圧値を取り、縦軸に電流値の絶対値を対数表示してある。
以下、図９を用いて図１に示すメモリ素子１００の特性について説明するが、ここで説明する電圧値や電流値は、実際の素子で観測されたものを例として使用している。従って、本現象は、以下に示す数値に限るものではない。実際に素子に用いる膜の材料や膜厚、その他の条件により、他の数値が観測されることがある。
先ず、上部電極１０３に負の電圧を印加すると、図９中の（１）に示すように、０〜−６Ｖでは、−１Ｖに対し１０-13Ａと電流は少なく高抵抗状態である。しかし、（２）に示すように、−６Ｖ（Ｖ- H-Lとする）を超えると急に正電流が流れ低抵抗状態となる。（２）に示すように急に負電流が流れないように０〜−６Ｖの電圧を印加している場合は、（１）に示すように高抵抗状態を維持する。
（２）示すように低抵抗状態となった後に、再び上部電極１０３に正電圧を印加すると、（３）に示すように−１Ｖ程度で１×１０-10Ａ程度の負電流が流れ、低抵抗状態であることがわかる。しかし、上部電極１０３に−９Ｖを超える負電圧（Ｖ- L-Hとする）を印加すると、（５）に示すように急激に電流が流れなくなり、高抵抗状態と遷移する。
この後、（１）に示すように、負電圧を印加しても−１Ｖで３×１０-13Ａ程度の高抵抗状態を維持する。さらに続いて、上部電極１０３に正電圧を印加すると、（５）に示すように＋３Ｖ程度までは高抵抗状態であるが、＋３Ｖを超える正電流（Ｖ+H-Lとする）によって、低抵抗状態へと遷移する。以下、高抵抗状態と低抵抗状態が可逆的にスイッチする現象が安定に観測できる。
ここで注目すべきは、上部電極１０３に、負の電圧を印加ときの高抵抗状態の電流値と、正の電圧印加した時の高抵抗状態の電圧値とが、大きく異なる整流特性が、図１（ｂ）に示すメモリ素子１００にみられることである。このことは、低抵抗状態においても同様である。
整流特性を示す素子としては、一般的にダイオードが知られている。ダイオードは電流を片方向のみ流す半導体素子である。半導体には、もともとこの性質があるが、ダイオードは特にこのような片方向に電流を流す目的に作製された素子である。半導体の材料としてはシリコンが多いが、他にゲルマニウムやセレンなどを用いたダイオードがある。
一般的なシリコンダイオードの電気特性を図１０に示す。図１０（ａ）は縦軸を線形表示したもので、図１０（ｂ）は縦軸を対数表示したものである。一般的に整流特性は、半導体と金属とのショットキー障壁から現れるもので、図１０も順方向電圧印加時には電流は流れやすく、逆方向電圧印加時には流れ難い特性が表れている。しかしながら、図９に示した特性は、このダイオードの整流特性とは全く異なり、図９で示した電圧電流特性は、ダイオードの電気特性には見られない、電圧印加により抵抗値の変化が起きていることが決定的に異なる。
図１（ａ）で示したメモリ装置の抵抗変化型メモリセルとして、図１（ｂ）に示すメモリ素子１００を用いることで、図９に示す抵抗変化特性を用いることができる。先ず、Ｖ- H-L〜Ｖ- L-Hの負電圧を印加することにより、上記メモリ素子１００の抵抗変化膜である金属酸化物層１０２は低抵抗状態に遷移する。一方、Ｖ- L-Hを超える負電圧を印加することにより、金属酸化物層１０２は高抵抗状態に遷移する。
金属酸化物層１０２には、これらの低抵抗状態と高抵抗状態の２つの安定状態が存在し、各々の状態は、前述した抵抗状態が変化しない程度の電圧を印加しない限り、いずれかの状態を維持する。また、Ｖ- H-Lを超えない十分小さい電圧（Ｖ-又はＶ+）を印加した場合、選択されたメモリセルが高抵抗状態では小さい電流値ＩL:HRSが、低抵抗状態では大きい電流値ＩH:LRSが流れる。このようにして、読み取り電圧Ｖを印加し、読み取り電圧を印加したときの電流値を観測することで、メモリされた状態を抵抗値として読み出すことができる。
このような電流電圧特性を持つ金属酸化物層１０２により、図１（ａ）に示すメモリ装置の構成では、読み出し時における非選択メモリセルに流れる回り込み電流の寄与は、次に説明するように問題ではなくなる。例えば、ワード線Ｗ2とビット線Ｗn-1の交点に位置する選択メモリセルＭtg＝Ｍ2,n-1の情報を読み出す場合、図１１（ａ）に示すように、ワード線選択回路（不図示）からワード線Ｗ2に読み出し電圧Ｖを印加し、ビット線選択回路（不図示）からビット線Ｂn-1に読み出し電圧−Ｖを印加し、これ以外のワード線Ｗ1，Ｗ3〜Ｗmとビット線Ｂ1〜Ｂn-2，Ｂnを接地電位にすると、ビット線Ｂn-1に流れる電流Ｉreadは、選択メモリセルＭtg（ワード線Ｗ2とビット線Ｂn-1の交点のメモリセル）と非選択メモリセル（選択メモリセルＭtg以外の全てのメモリセル）に流れる電流の和で決められる。
この時、図１１に示されるように非選択メモリセルに流れる電流は、回り込む電流の向きによりＩns -とＩns +とがある。Ｉns +は順方向電流であり、Ｉns -は逆方向電流である。図９の特性図に示されるように、Ｉns -とＩns +とには、Ｉns -≫Ｉns +の関係がある。また、整流特性から順方向時の抵抗値（Ｒns -）は小さく、逆方向時の抵抗値（Ｒns +）は大きい。つまり、Ｒns -≫Ｒns +の関係がある。このため、回り込む電流の経路に一か所でも逆方向があると、この経路での抵抗値が桁的に大きくなり、電流は流れ難くなる。実際には、ｍ行×ｎ列のマトリクス構造において、選択メモリセルＭtg以外の非選択メモリセルを通る電流の経路には、必ず逆方向電流があり非選択メモリセルの情報を無視でき、正しく選択メモリセルＭtgの情報を識別することが可能となる。
一方、ワード線Ｗ2とビット線Ｂn-1の交点に位置する選択メモリセルＭtg＝Ｍ2,n-1に情報を書き込む場合を考える。図１１（ｂ）に示すように、ワード線選択回路（不図示）からワード線W2に書き込み電圧−ＶLRSを印加し、ビット選択回路（不図示）からビット線Ｂn-1に書き込み電圧ＶLRSを印加し、これ以外のワード線Ｗ1，Ｗ3〜Ｗmとビット線Ｂ1〜Ｂn-2，Ｂnを接地電位にすると、選択メモリセルＭtgを、例えば、低抵抗状態とすることができる。この時、ＶLRSは、図９で示される特性図において、低抵抗状態から高抵抗状態へ遷移するＶ- L-Hの半分程度の電圧である。この場合、非選択メモリセルに印加される電圧を選択メモリセルＭtgに印加される電圧２ＶHRSの半分とすることができ、誤って非選択メモリセルの情報を書き換えることが防止できる。
また、ワード線選択回路（不図示）からワード線Ｗ2に書き込み電圧−ＶHRSを印加し、ビット選択回路（不図示）からビット線Ｂn-1に書き込み電圧ＶHRSを印加し、これ以外のワード線Ｗ1，Ｗ3〜Ｗmとビット線Ｂ1〜Ｂn-2，Ｂnを接地電位にすると、選択メモリセルＭtgを、例えば、高抵抗状態とすることができる。この時、ＶHRSは、図９で示される特性図において、高抵抗状態から低抵抗状態へ遷移するＶ- H-Lの半分程度の電圧である。
以上のように、図１に示すメモリ装置によれば、選択されたメモリセルＭに記憶された情報を正しく読み出すことができる。また、トランジスタなどの選択素子を設ける必要がないので、チップ面積をメモリセルに効率よく割り当てられ、メモリを大容量化することが可能となる。また、図１に示すメモリ装置によれば、メモリセルＭに記憶された情報を正しく読み出すことができ、メモリ装置を大容量化することが可能となる。なお、図１に示すメモリ装置では、メモリ素子１００の上部電極１０３の側にワード線を接続し、半導体基板１０１の側にビット線を接続するようにしたが、これに限るものではなく、これらを逆に接続してもよいことはいうまでもない。
ところで、抵抗変化型メモリセルを用いたメモリ装置では、配線抵抗がメモリセルに直列に接続されているため、配線抵抗により選択メモリセルの読み出しが不可能となる可能性があった。メモリセルの電流はメモリセルに接続されたワード線やビット線、あるいはプレート電極線を通じて流れるため、読み出し回路で観測される電流値は、これらの配線抵抗が加わった状態で観測される。メモリサイズは配線の幅にも影響されるため、メモリの大容量化による配線の細線化は、配線の高抵抗化を引き起こし、読み出し回路で観測される抵抗値における配線抵抗の割合はより大きくなる。
例えば、５０ｎｍのパターン幅で厚み１００ｎｍの銅配線では、メモリの占める長さを１ｃｍとすると、配線抵抗は４０ｋΩとなってしまう。また、選択メモリセルと読み出し回路との距離が遠いほど配線抵抗は大きくなる。結果として、配線抵抗は、選択メモリセルの位置に応じて、例えば、０から４０ｋΩの範囲で変化することになり、メモリセル本体の抵抗値測定が難しくなり、読み出しが不正確になる可能性がある。
この問題を解消するためには、例えば、４端子法の原理を活用することにより、配線抵抗の影響を除去すればよい。図１２（ａ）は、読み出し回路の原理を説明するための回路図である。選択ワード線Ｗにはワード線選択回路（不図示）から読み出し電圧−Ｖが印加され、選択ビット線Ｂにはビット線選択回路（不図示）から読み出し電圧Ｖが印加される。読み出しにおいては、選択メモリセルＭtgを流れる電流を電流計１２０１により測定し、選択メモリセルＭtgの両端に生じる電圧を電圧計１２０２により測定する。電圧計１２０２の入力抵抗は、例えば、１ＭΩ以上と配線抵抗より大きい。このため、選択メモリセルＭtgと電圧計１２０２との間の選択ワード線Ｗ及び選択ビット線Ｂには電流はほとんど流れない。結果として、選択メモリセルＭtgの両端に生じる電圧を正確に求めることができる。この電圧を電流計１２０１で測定した電流値で除することにより、選択メモリセルＭtgの抵抗値を配線抵抗に影響されることなく、正確に測定することができる。
また、図１２（ｂ）のようにすることで、図１２（ａ）と同様の効果を得ることができる。選択ワード線Ｗには、ワード線選択回路（不図示）により電圧を印加してトランジスタＴをオンし、選択ビット線Ｂにはビット線選択回路（不図示）から読み出し電圧−Ｖが印加され、選択プレート電極線Ｐにはプレート電極線選択回路（不図示）から読み出し電圧Ｖが印加される。読み出し回路（不図示）は、選択メモリセルＭtgを流れる電流を電流計１２０１により測定し、選択メモリセルＭtgの両端に生じる電圧を電圧計１２０２により測定し、電圧計１２０２で測定した電圧を電流計１２０１で測定した電流で除することにより選択メモリセルＭtgの抵抗値を求めることができる。このように、４端子法の原理を活用することにより、配線抵抗の影響を除去することができ、選択メモリセルの状態を正しく識別することができる。
ところで、上述した例では、金属酸化物層１０２を、主にＢｉ4Ｔｉ3Ｏ12（チタン酸ビスマス）よりなるＢｉとＴｉと酸素とから構成されたものとしたが、これに限るものではない。例えば、ペロブスカイト構造を持つ材料、又は、擬イルメナイト構造を持つ材料、さらに、タングステン・プロンズ構造を持つ材料、ビスマス層状構造を持つ材料、パイロクロア構造を持つ、少なくとも２つの金属を含む金属酸化物から構成されたものでもよい。
詳細には、ランタンとチタンと酸素からなる金属酸化物（Ｌａ2Ｔｉ2Ｏ7），バリウムとチタンと酸素からなる金属酸化物（ＢａＴｉＯ3），鉛とチタンと酸素からなる金属酸化物（ＰｂＴｉＯ3），鉛とジルコニアとチタンと酸素からなる金属酸化物（Ｐｂ（Ｚｒ1-xＴｉx）Ｏ3），鉛とランタンとジルコニアとチタンと酸素からなる金属酸化物（（Ｐｂ1-yＬａy）（Ｚｒ1-xＴｉx）Ｏ3）などが挙げられる。
また、図３を用いた製造方法の説明では、金属酸化物層１０２を形成した後、一旦大気に取り出していたが、金属酸化物層１０２と上部電極１０３となる層を形成する処理室を、連続的な処理により真空搬送室でつなげてもよい。これらのことにより、処理対象の半導体基板１０１を真空中で搬送できるようになり、水分などの外乱の影響を受けづらくなり、膜質と界面の特性の向上につながる。
また、特開２００３−０７７９１１号公報に示されているように、各層を形成した後、形成した層の表面にＥＣＲプラズマを照射し、特性を改善するようにしても良い。また、各層を形成した後に、特開２００４−２７３７３０号公報に示されているように、適当なガス雰囲気でアニールし、形成した層の特性を改善してもよい。なお、発明者らの実験の結果、金属酸化物層１０２の厚さが１０〜１００ｎｍであれば、図１（ｂ）に示すメモリ素子１００における２つの状態が保持される機能（メモリの動作）が確認された。
本発明の実施の形態に係るメモリ装置の構成を等価的に示す回路図である。 ＥＣＲスパッタ装置の構成例を示す構成図である。 図１（ａ）に示すメモリ素子１００の製造方法例を説明するための工程図である。 スパッタ成膜における基板温度に対する金属酸化物層の成膜速度と屈折率の変化を示した特性図である。 ３００℃以上の温度領域で形成した金属酸化物層の状態について、透過型電子顕微鏡により断面形状を観察した結果を模式的に示す構成図である。 ３００℃以上の温度領域で形成した金属酸化物層の状態について、透過型電子顕微鏡により断面形状を観察した結果を示す顕微鏡写真である。 １８０℃以下の低温領域において、ＥＣＲスパッタ法を用いてシリコン基板の上に形成したＢｉとＴｉと酸素からなる金属酸化物層の透過型電子顕微鏡による断面観察で得られた顕微鏡写真である。 図７に示す顕微鏡写真の状態を説明するための構成図である。 図１に示すメモリ素子１００の半導体基板１０１と上部電極１０３との間に電圧を印加したときの電流を電流計により観測した結果を示す特性図である。 シリコンダイオードの電気特性を示す説明図である。 本発明の実施の形態に係るメモリ装置の構成を等価的に示す回路図である。 読み出し回路の原理を説明するための回路図である。 抵抗変化型のメモリセルを用いた従来のメモリ装置の基本構成を示す等価回路図である。 図１３に示すメモリ装置の動作例を説明するための説明図である。 図１３に示すメモリ装置の動作例を説明するための説明図である。 １トランジスタ１抵抗素子により構成された従来よりあるメモリ装置の基本構成を示す回路図である。
符号の説明
１００…メモリ素子、１０１…半導体基板、１０２…金属酸化物層、１０３…上部電極、１０４…オーミックコンタクト、１１０…ワード線選択回路、１１１…ビット線選択回路、１１２…読み出し回路１１２、Ｍ…メモリセル。

Claims (6)

  1. 電気抵抗の変化により情報が記憶される複数のメモリ素子より構成されたメモリ装置であって、
    前記メモリ素子は、
    半導体から構成された半導体基板と、
    この半導体基板の上に接して形成されて電気抵抗が変化する金属酸化物層と、
    この金属酸化物層の上に形成された電極と
    から構成され、
    前記金属酸化物層は、Ｂｉ 4 Ｔｉ 3 Ｏ 12 の化学量論的組成に比較して過剰なＴｉを含むアモルファス状の基部層の中に、Ｂｉ 4 Ｔｉ 3 Ｏ 12 の化学量論的組成の微結晶粒が形成された構造を有する
    ことを特徴とするメモリ装置。
  2. 請求項１記載のメモリ装置において、
    前記メモリ素子は、一方の方向への電流が、他方の方向への電流より流れやすい整流特性を備える
    ことを特徴とするメモリ装置。
  3. 請求項１又は２記載のメモリ装置において、
    各々の前記メモリ素子の一端に接続する複数のワード線と、
    各々の前記メモリ素子の他端に接続する複数のビット線と、
    選択された前記ワード線に対して読み出し電圧又は書き込み電圧を印加するワード線選択手段と、
    選択された前記ビット線に対して読み出し電圧又は書き込み電圧を印加するビット線選択手段と、
    選択された前記ワード線と選択された前記ビット線とに接続する前記メモリ素子の抵抗値を選択された前記ビット線に流れる電流値で読み取る読み出し手段と
    を備えることを特徴とするメモリ装置。
  4. 請求項３記載のメモリ装置において、
    前記読み出し手段は、前記メモリ素子を流れる電流と前記メモリ素子に発生する電圧とを同時に検出し、検出した電圧と電流とを比較することで前記メモリ素子の抵抗値を読み出す
    ことを特徴とするメモリ装置。
  5. 請求項１〜４のいずれか１項に記載のメモリ装置において、
    前記金属酸化物層は、
    第１電圧値以上の電圧印加により第１抵抗値を持つ第１状態となり、
    前記第１電圧とは極性の異なる第２電圧値以下の電圧印加により前記第１抵抗値より高い第２抵抗値を持つ第２状態となる
    ことを特徴とするメモリ装置。
  6. 請求項１〜５のいずれか１項に記載のメモリ装置において、
    前記金属酸化物層は、スパッタ法により３０℃以上１８０℃未満で形成されたものである
    ことを特徴とするメモリ装置。
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