TWI497492B - 電阻式隨機存取記憶體之記憶胞及其製造方法 - Google Patents

Description

電阻式隨機存取記憶體之記憶胞及其製造方法

本發明是有關於一種電阻式隨機存取記憶體(resistive random access memory,RRAM)之記憶胞及其製造方法。

電阻式隨機存取記憶體是使用電阻特性根據外界影響而變化的材料的記憶裝置。由於電源斷開後電阻不變，所以電阻式隨機存取記憶體是非揮發性(non-volatile)記憶體。

目前，使用單一金屬電極作為氧原子吸收層的電阻式隨機存取記憶體已被證明具有各種優異的記憶體特性，但是此類記憶體在電流微縮的過程中被發現具有過大第一次重置電流(reset current)的問題。另外，若在電阻式隨機存取記憶體中使用不易與氧化物起反應的金屬較雖可克服過大第一次重置電流的效應，但是使用此種金屬的電阻式隨機存取記憶體卻存在生成電壓(forming voltage)過大的問題。

本發明提供一種電阻式隨機存取記憶體之記憶胞及其製造方法，其可以解決目前電阻式隨機存取記憶體所存在的第一次重置電流過大以及生成電壓過大的問題。

本發明提供一種電阻式隨機存取記憶體之記憶胞的製造方法，包括形成第一電極。在第一電極上形成金屬氧化物層。在金屬氧化物層上形成電極緩衝疊層，其中電極緩衝疊層包括第一緩衝層以及第二緩衝層，第一緩衝層位於金屬氧化物層與第二緩衝層之間，第一緩衝層相對地不易與金屬氧化物層產生氧化反應，且第二緩衝層相對地容易與金屬氧化層產生氧化反應。在電極緩衝疊層上形成第二電極。

本發明提供一種電阻式隨機存取記憶體之記憶胞，其包括第一電極、一第二電極、金屬氧化物層以及電極緩衝疊層。金屬氧化物層位於第一電極以及第二電極之間。電極緩衝疊層位於第一電極以及第二電極之間，其中電極緩衝疊層包括第一緩衝層以及第二緩衝層，第一緩衝層位於金屬氧化物層與第二緩衝層之間，第一緩衝層相對地不易與金屬氧化物層產生氧化反應，且第二緩衝層相對地容易與金屬氧化層產生氧化反應。

基於上述，本發明之電阻式隨機存取記憶體之記憶胞中採用了第一緩衝層以及第二緩衝層作為電極緩衝層。特別是，第一緩衝層不容易與金屬氧化物反應因此可以降低記憶體之第一次重置電流以提高記憶體元件的可靠度。另外，第二緩衝層較容易與金屬氧化物產生氧化反應，因此可以降低記憶體元件所需的生成電壓。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是根據本發明一實施例之電阻式隨機存取記憶體的示意圖。在圖1以及以下的文字記載中，是以電阻式隨機存取記憶體中之其中一個記憶體單元為例來說明。實際上，電阻式隨機存取記憶體包含多個記憶體單元。

請參照圖1，本實施例之電阻式隨機存取記憶體的製造方法包括提供基材100，其中基材100上已形成有控制元件T，其與位元線(未繪示)電性連接。根據本實施例，基材100例如是矽基材或是其他合適的半導體基材。控制元件T例如是金屬氧化半導體電晶體(MOS transistor)，其包括閘極G、源極S以及汲極D。本發明不限制控制元件T的形式，其他種可以用來控制電阻式隨機存取記憶體之記憶胞的半導體元件也可以用來作為控制元件T。

接著，在基材100上形成記憶胞M。在此，於形成記憶胞M之前，先於基材100上形成一層絕緣層102以覆蓋控制元件T。之後，在絕緣層102中形成接觸窗104，且接觸窗104與控制元件T電性連接。在此，所述絕緣層102可包括氧化矽、氮化矽、氮氧化矽或是其他的合適的絕緣材料。形成接觸窗104的方法例如是藉由微影蝕刻程序圖案化絕緣層102以形成接觸窗開口(未繪示出)，之後再於接觸窗開口中填入金屬或導電性佳的導電材料。

而形成記憶胞M的步驟包括於絕緣層102上形成第一電極110。在此第一電極110透過接觸窗104而與控制元件T電性連接，以使得記憶胞M與控制元件T電性連接。 第一電極110包括可阻障氧原子擴散之電極材料。換言之，第一電極110之材質的選用通常會考慮具有可阻障氧原子擴散之性質且具有足夠的熱穩定性。如此一來，當後續於進行熱處理時，第一電極110可以在所述熱處理的溫度條件下阻障氧原子的擴散。基於上述，所述第一電極110的材料較合適的是包括氮化鉭(TaN)、氮化鈦(TiN)、氮化鈦鋁(TiAlN)、鈦鎢(TiW)合金、鉑(Pt)、鎢(W)、釕(Ru)或上述材料之混合物或是疊層。另外，第一電極110的厚度約為5~500nm。

接著，在第一電極110上形成金屬氧化物層112，以作為記憶胞M之可變電阻膜(variable resistor film)。所述金屬氧化物層112為二元氧化物，其化學式為MxOy，其中M表示鋁(Al)、鉿(Hf)、鈦(Ti)、鉭(Ta)、鋯(Zr)或其它可以產生電阻轉換的金屬元素，x與y之間為化學計量比或非化學計量比。在此，所謂化學計量比指的是金屬元素與氧原子之間是以滿足化學計量的形式存在，舉例來說，氧化鋁為Al₂ O₃ 。然，本發明不限制金屬氧化物層112 MxOy之x與y之間必須滿足化學計量比。根據一實施例，記憶胞M之可變電阻金屬氧化物層112 MxOy，較佳的是選用x與y之間為非化學計量比，但本發明不以此為限。

接著，在金屬氧化物層112上形成第一緩衝層114。在此，第一緩衝層114之材料選擇主要的考量為，此材料具有不易與金屬氧化物(金屬氧化物層112)產生氧化反應的特性並且具有可抑制記憶體元件之第一次重置電流過大 的性質。因此，第一緩衝層114較合適的材料包括鉭(Ta)、鋯(Zr)、鉿(Hf)、鋁(Al)、鎳(Ni)、其他不易金屬氧化物層進行反應之金屬或是上述金屬之未完全氧化的金屬氧化物。另外，第一緩衝層114的厚度為1~100 nm，較佳的是1~10nm。

之後，在第一緩衝層114上形成第二緩衝層116。第一緩衝層114以及第二緩衝層116構成電極緩衝疊層200。第二緩衝層116之材料選擇主要的考量為，此材料相較於第一緩衝層114來說具有較容易與金屬氧化物(金屬氧化物層112)產生氧化反應的特性。特別是，即使在第一緩衝層114存在的情況下仍可以與金屬氧化物層112進行氧化反應。換言之，即使金屬氧化物層112與第二緩衝層116之間夾有第一緩衝層114，第二緩衝層116仍具有搶奪金屬氧化物層112中的氧原子能力。因此，第二緩衝層116較合適的材料包括鈦(Ti)、鉭(Ta)、鋯(Zr)、鉿(Hf)、鋁(Al)、鎳(Ni)、其它易於與金屬氧化物層進行搶氧的金屬或上述金屬之未完全氧化的金屬氧化物。舉例來說，若第一緩衝層114是選用鉭(Ta)，那麼第二緩衝層116可選用鈦(Ti)。另外，第二緩衝層116的厚度為1~100 nm。

值得一提的是，為了使不易與金屬氧化物(金屬氧化物層112)產生氧化反應的第一緩衝層114能夠抑制記憶體元件之第一次重置電流過大，且在第一緩衝層114存在的情況下要使第二緩衝層116能與金屬氧化物層112進行氧化反應，因此較佳的是使第一緩衝層114的厚度小於第二 緩衝層116的厚度，但本發明不以此為限。

接著，在第二緩衝層116上形成第二電極118，且第二電極118與字元線(未繪示出)電性連接。第二電極118包括可阻障氧原子擴散之電極材料。換言之，第二電極118之材質的選用通常會考慮具有可阻障氧原子擴散之性質且具有足夠的熱穩定性，並且不易與氧產生反應。基於上述，所述第二電極118的材料較合適的是包括氮化鉭(TaN)、氮化鈦(TiN)、鉑(Pt)或釕(Ru)，且第二電極118的厚度為1~500nm。

上述之第一電極110、金屬氧化物層112、第一緩衝層114、第二緩衝層116以及第二電極118即組成記憶胞M。在形成上述記憶胞M之後，可選擇性地進一步進行加熱處理程序。上述之加熱處理程序包括退火處理、微波加熱處理、電致氧離子遷移處理或其他合適的熱處理程序。另外，所述加熱處理程序的溫度為攝氏200~800度。在此，所述加熱處理程序可以促進第二緩衝層116與金屬氧化物層112進行氧化反應。

以上述之方法所形成的電阻式隨機存取記憶體包括基材100以及記憶胞M。基材100上具有控制元件T。記憶胞M位於基材100上且與控制元件T電性連接，其中記憶胞M包括第一電極110、金屬氧化物層112、電極緩衝疊層200以及第二電極118。換言之，所述記憶胞M由下往上之結構依序為第一電極110、金屬氧化物層112、第一緩衝層114、第二緩衝層116以及第二電極118。

承上所述，當對上述之記憶胞M進行操作時，對第一電極110以及第二電極118施予設置電壓(Vset)，即可以使金屬氧化物層112的從高阻態轉變成低阻態。當對第一電極110以及第二電極118施予重置電壓(Vreset)，即可以使金屬氧化物層112的從低阻態轉變成高阻態。換言之，金屬氧化物電阻膜112可經由程式化以使得雙重狀態記憶電路中具有高電阻或低電阻，以使得每個記憶胞儲存一個位元資料。當然，也可以在多重狀態記憶電路中設計多個電阻預定狀態(resistance-determined state)，以使得單一個記憶胞儲存多位元資料。

圖2是根據本發明另一實施例之電阻式隨機存取記憶體的示意圖。請參照圖2，圖2之電阻式隨機存取記憶體與圖1相似，因此相同的元件以相同的符號表示且不再重複說明。在圖2之結構中，記憶胞M由下往上之結構依序為第一電極110、第二緩衝層116、第一緩衝層114、金屬氧化物層112以及第二電極118，其中第二緩衝層116以及第一緩衝層114構成電極緩衝疊層200。

在本實施例中，由於不易與金屬氧化物產生氧化反應的第一緩衝層114主要是用來抑制記憶體元件之第一次重置電流過大，因此第一緩衝層114是位於金屬氧化物層112與第二緩衝層116之間。另外，為了使容易與金屬氧化物產生氧化反應的第二緩衝層116即使在第一緩衝層114存在的情況下仍可以與金屬氧化物層112進行氧化反應，較佳的是使第一緩衝層114的厚度小於第二緩衝層116的厚 度，但本發明不以此為限。

另外，在圖2之實施例中，在形成上述記憶胞M之後，同樣可選擇性地進一步進行加熱處理程序。上述之加熱處理程序包括退火處理、微波加熱處理、電致氧離子遷移處理或其他合適的熱處理程序。另外，所述加熱處理程序的溫度為攝氏200~800度。在此，所述加熱處理程序可以促進第二緩衝層116與金屬氧化物層112進行氧化反應。

圖3繪示多個電阻式隨機存取記憶體的的電壓以及電流關係圖。在圖3中，左邊的多個曲線(標示Ti)表示電阻式隨機存取記憶體之記憶胞中單純使用單層鈦作為電極緩衝層的電壓以及電流曲線。右邊的多個曲線(標示Ta)表示電阻式隨機存取記憶體之記憶胞中單純使用單層鉭作為電極緩衝層的電壓以及電流曲線。中間的多個曲線(標示Ti/Ta)表示電阻式隨機存取記憶體之記憶胞中使用鈦層/鉭層之疊層作為電極緩衝層的電壓以及電流曲線。

由圖3可知，當電阻式隨機存取記憶體之記憶胞中單純使用單層鈦作為電極緩衝層時，雖然可以使得記憶胞之生成電壓較低，但其存在記憶體元件之可靠度不足的問題。當電阻式隨機存取記憶體之記憶胞中單純使用單層鉭作為電極緩衝層時，雖然可以使得記憶體元件之可靠度提高，但卻會使得記憶胞之生成電壓過高。當電阻式隨機存取記憶體之記憶胞中使用鈦層/鉭層之疊層作為電極緩衝層，則可以同時兼顧記憶體元件之可靠度以及記憶胞之生成電壓。

綜上所述，本發明之電阻式隨機存取記憶體之記憶胞中採用了第一緩衝層以及第二緩衝層作為電極緩衝層。特別是，第一緩衝層不容易與金屬氧化物反應因此可以降低記憶體之第一次重置電流以提高記憶體元件的可靠度。另外，第二緩衝層較容易與金屬氧化物產生氧化反應，因此可以降低記憶體元件所需的生成電壓。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧基材

T‧‧‧控制元件

G‧‧‧閘極

S‧‧‧源極

D‧‧‧汲極

102‧‧‧絕緣層

104‧‧‧接觸窗

110‧‧‧第一電極

112‧‧‧金屬氧化物層

114‧‧‧第一緩衝層

116‧‧‧第二緩衝層

118‧‧‧第二電極層

200‧‧‧電極緩衝疊層

M‧‧‧記憶胞

圖1是根據本發明一實施例之電阻式隨機存取記憶體的示意圖。

圖2是根據本發明另一實施例之電阻式隨機存取記憶體的示意圖。

圖3是習知電阻式隨機存取記憶體與本發明之電阻式隨機存取記憶體的的電壓以及電流關係圖。

100‧‧‧基材

T‧‧‧控制元件

G‧‧‧閘極

S‧‧‧源極

D‧‧‧汲極

102‧‧‧絕緣層

104‧‧‧接觸窗

110‧‧‧第一電極

112‧‧‧金屬氧化物層

114‧‧‧第一緩衝層

116‧‧‧第二緩衝層

118‧‧‧第二電極層

200‧‧‧電極緩衝疊層

M‧‧‧記憶胞

Claims (16)

1. 一種電阻式隨機存取記憶體之記憶胞的製造方法，包括：形成一第一電極；在該第一電極上形成一金屬氧化物層；在該金屬氧化物層上形成一電極緩衝疊層，其中該電極緩衝疊層包括一第一緩衝層以及一第二緩衝層，該第一緩衝層位於該金屬氧化物層與該第二緩衝層之間，該第一緩衝層相對地不易與該金屬氧化物層產生氧化反應，且該第二緩衝層相對地容易與該金屬氧化層產生氧化反應；在該電極緩衝疊層上形成一第二電極；以及於形成該第二電極之後，進行一加熱處理程序，該加熱處理程序包括退火處理、微波加熱處理、或電致氧離子遷移處理，且該加熱處理程序的溫度為攝氏200~800度。
2. 如申請專利範圍第1項所述之電阻式隨機存取記憶體之記憶胞的製造方法，其中該第一緩衝層包括鉭(Ta)、鋯(Zr)、鉿(Hf)、鋁(Al)、鎳(Ni)或上述金屬之未完全氧化的金屬氧化物，且該第一緩衝層的厚度為1~100nm。
3. 如申請專利範圍第1項所述之電阻式隨機存取記憶體之記憶胞的製造方法，其中該第二緩衝層包括鈦(Ti)、鉭(Ta)、鋯(Zr)、鉿(Hf)、鋁(Al)、鎳(Ni)或上述金屬之未完全氧化的金屬氧化物，且該第二緩衝層的厚度為1~100nm。
4. 如申請專利範圍第1項所述之電阻式隨機存取記憶 體之記憶胞的製造方法，其中該第一緩衝層的厚度小於該第二緩衝層的厚度。
5. 如申請專利範圍第1項所述之電阻式隨機存取記憶體之記憶胞的製造方法，其中該第一電極以及該第二電極各自包括可阻障氧原子擴散之電極材料。
6. 如申請專利範圍第5項所述之電阻式隨機存取記憶體之記憶胞的製造方法，其中該第一電極包括氮化鉭(TaN)、氮化鈦(TiN)、氮化鈦鋁(TiAlN)、鈦鎢(TiW)合金、鉑(Pt)、鎢(W)、釕(Ru)或上述材料之混合物或是疊層，且厚度為1~500nm。
7. 如申請專利範圍第5項所述之電阻式隨機存取記憶體之記憶胞的製造方法，其中該第二電極包括氮化鉭(TaN)、氮化鈦(TiN)、鉑(Pt)或釕(Ru)，且厚度為1~500nm。
8. 一種電阻式隨機存取記憶體之記憶胞的製造方法，包括：形成一第一電極；在該第一電極上形成一金屬氧化物層，其中該金屬氧化物層的化學式為MxOy，其中M表示鉭鋁(Al)、鉿(Hf)、鈦(Ti)、鉭(Ta)或鋯(Zr)，x與y之間為化學計量比或非化學計量比；在該金屬氧化物層上形成一電極緩衝疊層，其中該電極緩衝疊層包括一第一緩衝層以及一第二緩衝層，該第一緩衝層位於該金屬氧化物層與該第二緩衝層之間，該第一緩衝層相對地不易與該金屬氧化物層產生氧化反應，且該 第二緩衝層相對地容易與該金屬氧化層產生氧化反應；以及在該電極緩衝疊層上形成一第二電極。
9. 一種電阻式隨機存取記憶體之記憶胞，包括：一第一電極以及一第二電極；一金屬氧化物層，位於該第一電極以及該第二電極之間；以及一電極緩衝疊層，位於該第一電極以及該第二電極之間，其中該電極緩衝疊層包括一第一緩衝層以及一第二緩衝層，該第一緩衝層位於該金屬氧化物層與該第二緩衝層之間，該第一緩衝層相對地不易與該金屬氧化物層產生氧化反應，且該第二緩衝層相對地容易與該金屬氧化層產生氧化反應，其中該記憶胞由下往上之結構依序為該第一電極、該第二緩衝層、該第一緩衝層、該金屬氧化物層以及該第二電極。
10. 如申請專利範圍第9項所述之電阻式隨機存取記憶體之記憶胞，其中該第一緩衝層包括鉭(Ta)、鋯(Zr)、鉿(Hf)、鋁(Al)、鎳(Ni)或上述金屬之未完全氧化的金屬氧化物，且該第一緩衝層的厚度為1~100nm。
11. 如申請專利範圍第9項所述之電阻式隨機存取記憶體之記憶胞，其中該第二緩衝層包括鈦(Ti)、鉭(Ta)、鋯(Zr)、鉿(Hf)、鋁(Al)、鎳(Ni)或上述金屬之未完全氧化的 金屬氧化物，且該第二緩衝層的厚度為1~100nm。
12. 如申請專利範圍第9項所述之電阻式隨機存取記憶體之記憶胞，其中該第一緩衝層的厚度小於該第二緩衝層的厚度。
13. 如申請專利範圍第9項所述之電阻式隨機存取記憶體之記憶胞，其中該第一電極以及該第二電極各自包括可阻障氧原子擴散之電極材料。
14. 如申請專利範圍第13項所述之電阻式隨機存取記憶體之記憶胞，其中該第一電極包括氮化鉭(TaN)、氮化鈦(TiN)、氮化鈦鋁(TiAlN)、鈦鎢(TiW)合金、鉑(Pt)、鎢(W)、釕(Ru)或上述材料之混合物或是疊層，且厚度為1~500nm。
15. 如申請專利範圍第13項所述之電阻式隨機存取記憶體之記憶胞，其中該第二電極包括氮化鉭(TaN)、氮化鈦(TiN)、鉑(Pt)或釕(Ru)，且厚度為1~500nm。
16. 一種電阻式隨機存取記憶體之記憶胞，包括：一第一電極以及一第二電極；一金屬氧化物層，位於該第一電極以及該第二電極之間，其中該金屬氧化物層的化學式為MxOy，其中M表示鉭鋁(Al)、鉿(Hf)、鈦(Ti)、鉭(Ta)或鋯(Zr)，x與y之間為化學計量比或非化學計量比；以及一電極緩衝疊層，位於該第一電極以及該第二電極之間，其中該電極緩衝疊層包括一第一緩衝層以及一第二緩衝層，該第一緩衝層位於該金屬氧化物層與該第二緩衝層 之間，該第一緩衝層相對地不易與該金屬氧化物層產生氧化反應，且該第二緩衝層相對地容易與該金屬氧化層產生氧化反應。