JP2013179203A - 記憶素子および記憶装置 - Google Patents
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Abstract
【課題】良好な断熱性を維持しつつ微細化を進めることが可能な記憶素子および記憶装置を提供する。
【解決手段】第1電極,記憶層および第2電極をこの順に有し、前記記憶層の前記第2電極との対向面および前記記憶層の側壁のうち少なくとも一部に断熱層が設けられている記憶素子。複数の記憶素子を備え、前記複数の記憶素子の各々は、第1電極,記憶層および第2電極をこの順に有し、前記記憶層の前記第2電極との対向面および前記記憶層の側壁のうち少なくとも一部に断熱層が設けられている記憶装置。
【選択図】図7
【解決手段】第1電極,記憶層および第2電極をこの順に有し、前記記憶層の前記第2電極との対向面および前記記憶層の側壁のうち少なくとも一部に断熱層が設けられている記憶素子。複数の記憶素子を備え、前記複数の記憶素子の各々は、第1電極,記憶層および第2電極をこの順に有し、前記記憶層の前記第2電極との対向面および前記記憶層の側壁のうち少なくとも一部に断熱層が設けられている記憶装置。
【選択図】図7
Description
本開示は、記憶層の電気的特性の変化により情報を記憶可能な記憶素子、およびこの記憶素子を備えた記憶装置に関する。
情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及に伴い、これを構成するメモリやロジックなどの素子には、高集積化、高速化、低電力化など、一層の高性能化が要請されている。特に不揮発性メモリは、機器の高機能化に必要不可欠な部品と考えられている。不揮発性メモリとしては、半導体フラッシュメモリ、FeRAM(強誘電体メモリ)、およびPCM(相変化メモリ)などが実用化されており、更なる高性能化に向けての活発な研究開発が行われている。
ReRAM(抵抗変化メモリ)は、電界誘起巨大抵抗変化を示すメモリの総称であり、主に、金属酸化物と電極の界面での抵抗変化と、金属酸化物中での電導経路抵抗変化との二種類の原理がある。非特許文献1によれば、後者を原理とする原子拡散メモリの性能向上は近年非常にめざましい。ReRAMには様々な動作原理が存在するが、本開示では固体電解質層を拡散原子源としたReRAMを原子拡散メモリと称する。
従来のReRAMは、第1電極(下部電極),記憶層および第2電極(上部電極)を順に積層した構成を有している。記憶層は、第1電極の側から、例えば、酸化物層,抵抗変化層(高抵抗層)および固体電解質層を順に有している。抵抗変化層としては、例えばガドリニウム酸化物(GdO2)が用いられる。固体電解質層は、例えば、厚みが100nm以上であり、ZrCuAl基金属ガラスまたは金属アモルファスにより構成されている。抵抗変化層の一部が第1電極とコンタクトし、第1電極が選択ダイオードまたは選択トランジスタと接続されている。
この従来のReRAMでは、第1電極と第2電極との間に電界を印加し、固体電解質層に大量に含まれる原子(CuまたはAl)をイオンとして動かすことにより記憶層の電気的特性の変化を生じさせる。可動イオンが抵抗変化層および酸化物層に大量に含まれる状態の電気抵抗は低く、LRS(低抵抗状態)と呼ばれる。一方、可動イオンが抵抗変化層および酸化物層に殆ど含まれない状態の電気抵抗は高く、HRS(高抵抗状態)と呼ばれる。HRSからLRSへの遷移はセット(SET)、LRSからHRSへの遷移はリセット(RESET)と呼ばれる。
Wataru Otsuka、外8名,"A 4Mb Conductive-Bridge Resistive Memory with 2.3GB/s Read-Throughput and 216MB/s Program-Throughput",ISSCC 2011(2011 IEEE International Solid-State Circuits Conference)/Session 11/Non-Volatile Memory Solutions/11.7,IEEE,2011年,p.210
株式会社真壁技研、(独)科学技術振興機構、川崎亮(東北大学教授),"金属ガラス球の製造方法およびこの方法で製造された金属ガラス球、並びにその製造装置"、平成18年度第3回特許ビジネス市in東京、2006年1月23日(特にp.5の表「物性・機械的特性から観た材料の比較」)
産総研・分散型熱物性データベース、インターネット<URL: H YPERLINK "http://riodb.ibase.aist.go.jp/TPDB/AJAX/index.aspx" http://riodb.iba se.aist.go.jp/TPDB/AJAX/index.aspx>
固体電解質層に含まれる原子をイオンとして輸送するためには、固体電解質層を加熱する必要がある。この加熱は、抵抗変化層ないし酸化物層の自己発熱(ジュール発熱)で賄われる。固体電解質層に用いられる金属ガラスの熱伝導性は、例えば非特許文献2によれば0.055(W/cmK)にすぎず、第2電極に使われる金属Alや金属Cuと較べて低い。従って、固体電解質層の膜厚を十分厚く(100nm以上)していた従来の記憶素子では、固体電解質層それ自体が断熱材として作用し、良好な電流・電圧特性を発揮することができていた。
しかしながら、記憶素子の微細化に伴い、エッチング加工性を向上させる必要があり、そのために固体電解質層の膜厚をどんどん薄くしていかなければならなくなってきた。これにより、前述した固体電解質層それ自体の断熱効果が期待できなくなるのは自明である。そのため、昇温不足により原子拡散が促進されず、LRSとHRSとの間の抵抗分離が十分にとれなくなるという問題が生じていた。
本開示はかかる問題点に鑑みてなされたもので、その目的は、良好な断熱性を維持しつつ微細化を進めることが可能な記憶素子および記憶装置を提供することにある。
本開示による記憶素子は、第1電極,記憶層および第2電極をこの順に有し、記憶層の第2電極との対向面および記憶層の側壁のうち少なくとも一部に断熱層が設けられているものである。
本開示の記憶素子では、第1電極と第2電極との間に電圧が印加されると、記憶層での自己発熱(ジュール発熱)と印加電界とによって、記憶層の電気的特性の変化が生じ、情報が記憶される。ここでは、記憶層の第2電極との対向面および記憶層の側壁のうち少なくとも一部に断熱層が設けられている。この断熱層により、記憶層からの熱拡散が抑制され、記憶層内部の温度が十分に昇温され、記憶層の電気的特性の変化が促進される。
本開示による記憶装置は、複数の記憶素子を備え、複数の記憶素子の各々は、上記本開示の記憶素子により構成されているものである。
この記憶装置では、複数の記憶素子の各々において、上述した記憶層の電気的特性の変化により情報の記憶が行われる。
本開示の記憶素子、または本開示の記憶装置によれば、記憶層の第2電極との対向面および記憶層の側壁のうち少なくとも一部に断熱層を設けるようにしたので、記憶層からの熱拡散を抑制し、良好な断熱性を維持すると共に、記憶層を薄膜化して加工性を向上させ、微細化を進めることが可能となる。
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.本開示の前提事項の説明(断熱層の必要性について)
2.第1の実施の形態(断熱層が、記憶層の第2電極との対向面に一様に設けられている例)
3.第2の実施の形態(断熱層が、記憶層の第2電極との対向面に設けられていると共に、対向面の一部に開口を有している例)
4.第3の実施の形態(断熱層が、記憶層の側壁を囲んでいる例)
5.変形例1(記憶層の底面および第1電極の側壁に、下部断熱層が設けられている例)
6.記憶装置の例
1.本開示の前提事項の説明(断熱層の必要性について)
2.第1の実施の形態(断熱層が、記憶層の第2電極との対向面に一様に設けられている例)
3.第2の実施の形態(断熱層が、記憶層の第2電極との対向面に設けられていると共に、対向面の一部に開口を有している例)
4.第3の実施の形態(断熱層が、記憶層の側壁を囲んでいる例)
5.変形例1(記憶層の底面および第1電極の側壁に、下部断熱層が設けられている例)
6.記憶装置の例
以下の各実施の形態は、断熱層の具体化された態様においては異なっているものの、いずれも記憶層から第2電極等の周囲の層への熱拡散に着目し、これを抑制しようとする点において共通である。よって、個々の具体的な実施の形態の説明に入る前に、これらに共通して本開示の前提をなす事項として、固体電解質層の厚みによる記憶素子の特性の違いについて、実験結果に基づいて説明する。
図1は、従来の記憶素子の一例の断面構成を表したものである。従来の記憶素子100は、第1電極(下部電極)110,記憶層120および第2電極(上部電極)130を順に積層したReRAM(原子拡散メモリ)である。記憶層120は、第1電極110の側から、例えば、酸化物層121,抵抗変化層(高抵抗層)122および固体電解質層123を順に有している。抵抗変化層122の一部が第1電極110とコンタクトし、第1電極110が選択トランジスタ140と接続されている。隣接する記憶素子100どうしは、シリコン酸化膜(SiO2)等よりなる層間絶縁膜151,152により互いに分離されている。
第1電極110は、例えば窒化チタン(TiN)プラグにより構成されている。第1電極110は、各記憶素子100に個別に設けられている。
酸化物層121は、第1電極110の上面に設けられ、例えばアルミニウム酸化膜(Al2O3)により構成されている。抵抗変化層122は、例えばガドリニウム酸化物(GdO2)により構成されている。固体電解質層123は、例えば、厚みが100nm以上であり、ZrCuAl基金属ガラスまたは金属アモルファスにより構成されている。
第2電極130は、例えば金属Alまたは金属Cuにより構成されている。
選択トランジスタ140は、スイッチング用のMOSFETであり、基板141の拡散層141A内に、ソース領域142およびドレイン領域143を有している。ソース領域142およびドレイン領域143の間にゲート電極144が設けられている。
この記憶素子100では、第1電極110と第2電極130との間に電界を印加し、固体電解質層123に大量に含まれる原子(CuまたはAl)をイオンとして動かすことにより記憶層120の電気的特性の変化を生じさせる。可動イオンが抵抗変化層122および酸化物層121に大量に含まれる状態の電気抵抗は低く、LRS(低抵抗状態)と呼ばれる。一方、可動イオンが抵抗変化層122および酸化物層121に殆ど含まれない状態の電気抵抗は高く、HRS(高抵抗状態)と呼ばれる。HRSからLRSへの遷移はセット(SET)、LRSからHRSへの遷移はリセット(RESET)と呼ばれる。
固体電解質層123に含まれる原子をイオンとして輸送するためには、固体電解質層123を加熱する必要がある。この加熱は、抵抗変化層122ないし酸化物層121の自己発熱(ジュール発熱)で賄われる。固体電解質層123に用いられる金属ガラスは、一般に電子伝導性が良好であり、水素イオンやリチウムイオンといったイオン半径が小さい原子以外に対してはイオン伝導性に乏しい性質がある。金属ガラスの熱伝導性は、上述したように非特許文献2によれば0.055(W/cmK)にすぎず、第2電極130に使われる金属Alや金属Cuと較べて低い。従って、固体電解質層123の膜厚が十分厚い場合(100nm以上)には、固体電解質層123それ自体が断熱材として作用し、図2に示したように、良好な電流・電圧特性を発揮することができる。なお、図2は、記憶素子100と選択トランジスタ140とを直列接続した場合の電気的特性を表したものである。
既に述べたように、固体電解質層123に用いられる金属ガラスは、電子伝導性が良好な反面、水素イオンやリチウムイオンといったイオン半径が小さい原子以外に対してはイオン伝導性に乏しい。例えば、二次イオン質量分析法(SIMS;Secondary Ion-microprobe Mass Spectrometry)によって測定されたZrCuAlTe中でのCu原子拡散係数は、図3に示すように非常に低い。組成によっては常温(300K)における拡散係数は10-17 cm2/sから10-22 cm2/sと、更に低くなることもある。このことは、しかし、不揮発メモリの耐熱性という観点では決して悪いことではない。一般に不揮発メモリは85℃の環境下でも10年間データを保持することが期待される。高温の環境下に長時間置かれても原子拡散係数が比較的小さければデータが消失する可能性も小さくなる。
逆に保持特性の良好な原子拡散メモリは、SETおよびRESETが難しいとも言えるが、SETおよびRESET過程で系が十分高温に達すれば可動原子数は確保可能である。固体電解質層123の膜厚が十分厚い場合(100nm以上)には固体電解質層123それ自体が断熱材として作用するため、固体電解質層123から第2電極130への熱損失は殆ど問題にならない。
ところが、上述したように、記憶素子100の微細化に伴い、エッチング加工性を向上させる必要があり、その目的のために固体電解質層123の膜厚をどんどん薄くしていかなければならない。前述した固体電解質層123それ自体の断熱効果がやがて期待できなくなるのは自明である。
この問題を検討するために、図4に示したように、膜厚15nmのZrCuAlTeを固体電解質層223に用いた記憶素子(原子拡散メモリ)200を試作した。すなわち、まず、窒化チタン(TiN)プラグよりなる第1電極210の上面に、化学気相成長法(CVD;Chemical Vapor Deposition)により、アルミニウム酸化膜(Al2O3)よりなる酸化物層221を、2nm以下の厚みで形成した。次いで、酸化物層221の上に、同じくCVD法により、アルミニウムテルル(AlTe)よりなる抵抗変化層222を、4nmの厚みで形成した。続いて、抵抗変化層222の上に、ZrCuAlTe金属ガラスまたは金属アモルファスよりなる固体電解質層223と、金属Alよりなる第2電極230とを順に形成した。なお、層間絶縁膜(図示せず)にはシリコン酸化膜(SiO2)を用いた。
得られた記憶素子200の電気的特性とMOSFETの電気的特性を分離するために、同じく図4に示したようなDC測定回路を用いた。定電圧パルス発生器として直流電源241、電流検出用差動アンプとして電流検出回路242、MOSFETに替わる電流制限抵抗として負荷抵抗243をそれぞれ用いた。負荷抵抗243の大きさは370kOhmを標準とした。電圧掃引周期は40msとした。
電流・電圧特性の測定結果を図5に示す。図5から、LRSとHRSとの間の抵抗分離がとれていないことが分かる。少量の原子拡散は期待できるものの、固体電解質層223の膜厚が十分でなく、SETおよびRESET過程において昇温が不足していると考えられる。解決策として原子拡散係数の大きな材料を固体電解質層223に使用するのも手であるが、高温下のデータ保持特性が低下する可能性がある。
温度分布を推定するために、第1電極210の接続プラグを外径100nm、内径60nmのリングプラグと仮定した計算結果を図6に示す。図6(A)は、温度刻み50Kごとの等高線グラフ、図6(B)は、図6(A)のA−A′断面における膜厚方向温度分布である。抵抗変化層222および酸化物層221付近の温度は550Kと高いが、固体電解質層223と第2電極230との境界での温度はほぼ常温に等しい。図3に示したように、Cu原子拡散係数は非常に小さく、550Kにおいてもたかだか10-12 cm2/sに過ぎない。これでは十分な数の可動原子が抵抗変化層222および酸化物層221に移動できないのは明らかである。
このように、原子拡散メモリの電流・電圧特性は、固体電解質層の厚みによって異なり、固体電解質層の厚みを15nmと薄くすると、固体電解質層から第2電極等への熱拡散により昇温不足となってイオン輸送が停滞し、抵抗分離が十分にとれなくなることが分かった。
すなわち、記憶層の第2電極との対向面に断熱層を設けることにより、固体電解質層から第2電極への熱拡散を抑制するようにすれば、良好な断熱性を維持しつつ微細化が可能な記憶素子の実現が期待できる(第1,第2の実施の形態)。また、記憶層の側壁に断熱層を設けるようにすれば、固体電解質層から横方向への熱拡散を抑えることが可能となり、やはり良好な断熱性を維持しつつ微細化が可能な記憶素子が得られると考えられる(第3の実施の形態)。
以下、この実験結果およびその分析に基づいて、具体的な実施の形態(第1ないし第4)について説明する。
(第1の実施の形態)
図7は、本開示の第1の実施の形態に係る記憶素子の断面構成を表したものである。この記憶素子1は、第1電極(下部電極)10,記憶層20および第2電極(上部電極)30を順に積層したReRAM(原子拡散メモリ)である。記憶層20は、第1電極10の側から、例えば、酸化物層21,抵抗変化層(高抵抗層)22および固体電解質層23を順に有している。抵抗変化層22の一部が第1電極10とコンタクトし、第1電極10が選択トランジスタ40と接続されている。隣接する記憶素子1どうしは、シリコン酸化膜(SiO2)等よりなる層間絶縁膜51,52により電気的に分離されている。
図7は、本開示の第1の実施の形態に係る記憶素子の断面構成を表したものである。この記憶素子1は、第1電極(下部電極)10,記憶層20および第2電極(上部電極)30を順に積層したReRAM(原子拡散メモリ)である。記憶層20は、第1電極10の側から、例えば、酸化物層21,抵抗変化層(高抵抗層)22および固体電解質層23を順に有している。抵抗変化層22の一部が第1電極10とコンタクトし、第1電極10が選択トランジスタ40と接続されている。隣接する記憶素子1どうしは、シリコン酸化膜(SiO2)等よりなる層間絶縁膜51,52により電気的に分離されている。
第1電極10は、例えば窒化チタン(TiN)プラグにより構成されている。第1電極10は、各記憶素子1に個別に設けられている。
酸化物層21は、第1電極10の上面に設けられ、例えば、厚みが2nm以下であり、アルミニウム酸化膜(Al2O3)により構成されている。
抵抗変化層22は、大量の拡散原子が流入しても構造破壊を起こさないような材料により構成されていることが望ましい。このためには抵抗変化層22は柔軟な原子間結合をすることで知られるカルコゲン元素(S,Se,Te)を含むアモルファス半導体であることが望ましい。また、抵抗変化層22は、実質的に酸化物層21と固体電解質層23を密着させる働きを有し、SETとRESETとを繰り返すことにより系に加わる熱衝撃を和らげる機能を有することが望ましい。このためにも前述したカルコゲン元素の役割は非常に重要である。
具体的には、抵抗変化層22は、例えば、厚みが4nmであり、アルミニウムテルル(AlTe)により構成されている。
固体電解質層23は、少なくとも1種類の可動イオンを蓄積しており、イオンが可動となるための動作温度が常温300K以上であることが望ましい。固体電解質層23が含有するイオン濃度は、少なくとも1018 atoms/cm-3であることが望ましい。イオン濃度が十分高ければLRSとHRSとの間の濃度分布差が大きくなり、拡散原子の拡散係数が比較的小さくても単位時間当りの原子濃度変化は大きくなって高速でスイッチング可能となる。正イオンは、イオン半径が抵抗変化層22と固体電解質層23と酸化物層21との格子間を通過できる程度に小さな単原子イオンが望ましい。1価の正イオンとしては、H+(D+とT+とを含むhydron),Li+,Na+,K+,Ag+,Cu+,Hg+,Ti+,Rb+,Cs+が望ましい。2価の正イオンとしては、Mg2+,Ca2+,Sr2+,Ba2+,Cd2+,Ni2+,Zn2+,Cu2+,Hg2+,Fe2+,Co2+,Sn2+,Pb2+,Mn2+が望ましい。3価の正イオンとしては、Al3+,Fe3+,Cr3+が望ましい。4価の正イオンとしては、Sn4+が望ましい。固体電解質層23に正の電圧を印可するとSET、負の電圧を印可するとRESETが行われる。逆極性の原子拡散メモリも可能である。その場合、固体電解質層23は負イオンと組み合わせて利用できる。負イオンは、イオン半径が抵抗変化層22と固体電解質層23と酸化物層21との格子間を通過できる程度に小さな単原子イオンが望ましい。1価の負イオンとしては、H-(hydride),F-,Cl-,Br-,I-が望ましい。2価の負イオンとしては、O2-,S2-が望ましい。
固体電解質層23の厚みは40nm以下であることが好ましい。エッチング加工性を高くすることが可能となり、微細化に有利となるからである。具体的には、固体電解質層23は、例えば、厚みが15nmであり、ZrCuAlTe金属ガラスまたは金属アモルファスにより構成されている。
第2電極30は、例えば金属Alまたは金属Cuにより構成されている。
選択トランジスタ40は、スイッチング用のMOSFETであり、基板41の拡散層41A内に、ソース領域42およびドレイン領域43を有している。ソース領域42およびドレイン領域43の間にゲート電極44が設けられている。
また、この記憶素子1では、記憶層20の第2電極30との対向面20Aに断熱層60が設けられている。これにより、この記憶素子1では、良好な断熱性を維持しつつ微細化を進めることが可能となっている。
すなわち、固体電解質層23内部の温度を十分昇温させることができないのは、薄い膜厚の固体電解質層23に熱伝導率の高い第2電極30を直接コンタクトさせたためである。ここに熱的なバリアとなる断熱層60を挿入することにより、固体電解質層23から第2電極30への熱拡散を抑制し、良好な断熱性を維持すると共に、固体電解質層23を薄膜化して加工性を向上させ、微細化を進めることが可能となる。
断熱層60は、対向面20Aに一様に設けられている。断熱層60の材料候補としては熱伝導率の小さな材料が望ましいが、断熱層60は固体電解質層23に含まれる可動原子(CuまたはAl)に対しての拡散防止膜としての機能も有している。また、層間絶縁膜のような電気的絶縁性の高すぎる材料は望ましくない。そのため、断熱層60は、遷移金属の窒化物および金属の窒化ケイ酸塩(シリケート)からなる群の少なくとも1種により構成されていることが好ましい。
代表的な遷移金属窒化物は、窒化タンタル(TaN),窒化チタン(TiN),および窒化ニオブ(NbN)であり、これらはCVD法またはPVD法(物理的蒸着法)により成膜される。金属の窒化シリケート膜としては、原子層蒸着法(ALD法)を用いて成膜された金属シリケート膜、例えばハフニウムシリケート(HfSiO2)に、窒素(N)を添加してハフニウム窒化シリケート(HfSiON)としたものが挙げられる。金属の窒化シリケート膜に用いられる金属は、ハフニウム(Hf)、アルミニウム(Al)、ジルコニウム(Zr)、プラセオジム(Pr)、イットリウム(Y)、ランタン(La)、タンタル(Ta)のいずれかである。
中でも、断熱層60は、TaNにより構成されていることが好ましい。CVD法で成膜したTiN膜は円柱状の結晶構造をしていることが多いのに対し、TaN膜は不規則な粒界構造をとるために、TiN膜より効率的にCuの拡散を防いでいると考えられている。具体的には、断熱層60は、例えば、厚みが5nmであり、TaNにより構成されていることが好ましい。なお、TaN膜の熱伝導率はそれほど小さい訳ではなく、例えば、非特許文献3によれば0.055(W/cmK)であり、固体電解質層23と同等である。
この記憶素子1は、例えば、次のようにして製造することができる。
すなわち、まず、選択トランジスタ40が設けられた基板41上に、窒化チタン(TiN)プラグよりなる第1電極10を設けたものを用意する。なお、隣接する第1電極10どうしは、シリコン酸化膜(SiO2)よりなる層間絶縁膜51で分離されている。第1電極10の上面に、例えばCVD法またはPVD法により、アルミニウム酸化膜(Al2O3)よりなる酸化物層21を、例えば2nm以下の厚みで形成する。
次いで、酸化物層21および層間絶縁膜51の上に、シリコン酸化膜(SiO2)よりなる層間絶縁膜52を形成する。続いて、この層間絶縁膜52に、例えばエッチングにより溝を形成し、この溝内に酸化物層21を露出させる。
続いて、層間絶縁膜52上に、例えばCVD法またはPVD法により、厚みが4nmのアルミニウムテルル(AlTe)よりなる抵抗変化層材料膜(図示せず)と、厚みが15nmのZrCuAlTe金属ガラスまたは金属アモルファスよりなる固体電解質層材料膜(図示せず)とを順に形成する。
そののち、溝からはみ出した抵抗変化層材料膜および固体電解質層材料膜を、CMP(化学機械研磨)により除去する。これにより、層間絶縁膜52の溝内に抵抗変化層22および固体電解質層23を形成する。
そののち、固体電解質層23および層間絶縁膜52の上に、上述した材料よりなる断熱層60および第2電極30を順に形成し、例えばエッチングにより所定の形状に成形する。以上により、図7に示した記憶素子1が完成する。
この記憶素子1では、第1電極10と第2電極30との間に電圧が印加されると、抵抗変化層22および酸化物層21での自己発熱(ジュール発熱)と印加電界とによって、固体電解質層23に大量に含まれる原子(CuまたはAl)が可動イオンとして動くようになる。可動イオンが抵抗変化層22および酸化物層21に大量に含まれる状態の電気抵抗は低く、LRS(低抵抗状態)と呼ばれる。一方、可動イオンが抵抗変化層22および酸化物層21に殆ど含まれない状態の電気抵抗は高く、HRS(高抵抗状態)と呼ばれる。HRSからLRSへの遷移はセット(SET)、LRSからHRSへの遷移はリセット(RESET)と呼ばれる。
ここでは、記憶層20の第2電極30との対向面20Aに断熱層60が設けられているので、この断熱層60により、記憶層20(具体的には、固体電解質層23)から第2電極30への熱拡散が抑制される。よって、記憶層20(固体電解質層23)内部の温度が十分に昇温され、固体電解質層23から抵抗変化層22および酸化物層21へのイオンの輸送が促進される。これにより、抵抗変化層22および酸化物層21への拡散原子数が増加し、抵抗分離特性が向上する。
上述した製造方法と同様にして、図7に示した記憶素子1を実際に作製し、得られた記憶素子1の電気的特性を調べた。記憶素子1の電気的特性測定には図4に示したDC測定回路を用いた。条件は図5の測定のときと同じである。電流・電圧特性の測定結果を図8に示す。
図8から、LRSとHRSとの間の抵抗分離が大きく改善されていることが分かる。負荷抵抗243が370kOhmと大きいために最大電流は10uAより小さくなる。この記憶素子1をMOSFETと組み合わせた場合、10uA以下のスイッチング電流でデータを記録することができることになる。
また、図8では、SET(HRSからLRSへの遷移)過程において、電流が変化する際に階段状の変化が現われる。一段目の電流増加は抵抗変化層22の電気的絶縁破壊(可逆)によるものであり、この時点では可動原子が抵抗変化層22や酸化物層21に移動していないと考えられる。この段階で電圧を下げると電流値は元々のHRSと同じ電流値に戻る。二段目の電流増加は可動原子が固体電解質層23から抵抗変化層22や酸化物層21へ移動することによるものであり、電圧を下げてもLRSと同じ電流値を維持する。断熱層60により固体電解質層23内部の温度が十分に昇温された結果と考えられる。
温度分布を推定するために、第1電極10の接続プラグを外径100nm、内径60nmのリングプラグと仮定した計算結果を図9に示す。図9(A)は温度刻み50Kごとの等高線グラフ、図9(B)は,図9(A)のA−A′断面における膜厚方向温度分布である。抵抗変化層22および酸化物層21付近の温度が700K近くまで高くなっており、固体電解質層23と第2電極30との境界での温度も500Kを越えている。図3に示したように、Cu原子拡散係数は700Kにおいて10-10 cm2/sに達する。大量の可動原子が抵抗変化層22および酸化物層21に移動できていることが分かる。
このように本実施の形態では、記憶層20の第2電極30との対向面20Aに断熱層60を設けるようにしたので、記憶層20(具体的には、固体電解質層23)からの熱拡散を抑制し、良好な断熱性を維持することが可能となる。よって、記憶層20(具体的には、固体電解質層23)の十分な昇温が可能となり、抵抗変化層22および酸化物層21への拡散原子数を増加させ、抵抗分離特性を向上させることが可能となる。これにより、記憶素子1の低消費電力化および信頼性向上を同時に達成することが可能となる。また、記憶層20(具体的には、固体電解質層23)を薄膜化して加工性を向上させ、記憶素子1の微細化を進めることが可能となる。更に、固体電解質23の材料として原子拡散係数の小さな固体電解質を用いることができ、データ保持特性の向上が可能となる。
(第2の実施の形態)
図10は、本開示の第2の実施の形態に係る記憶素子の断面構成を表したものである。この記憶素子2は、断熱層60が、対向面20Aの一部に開口60Aを有していることを除いては、第1の実施の形態と同様の構成を有している。よって、対応する構成要素には同一の符号を付して説明する。
図10は、本開示の第2の実施の形態に係る記憶素子の断面構成を表したものである。この記憶素子2は、断熱層60が、対向面20Aの一部に開口60Aを有していることを除いては、第1の実施の形態と同様の構成を有している。よって、対応する構成要素には同一の符号を付して説明する。
第1電極10,記憶層20(酸化物層21,抵抗変化層22,固体電解質層23),第2電極30,選択トランジスタ40および層間絶縁膜51,52は、第1の実施の形態と同様に構成されている。
断熱層60は、記憶層20の第2電極30との対向面20Aに設けられていると共に、上述したように対向面20Aの一部に開口60Aを有しており、この開口60Aにおいて固体電解質層23と第2電極30とが部分的にコンタクトした構成をとっている。第1の実施の形態では、断熱層60が固体電解質層23と積層されているので、層間絶縁膜のような電気的絶縁性の高すぎる材料は使用できない。これに対して、本実施の形態では、固体電解質層23と第2電極30との電気的接続は、開口60A内のコンタクト部60Bによって確保されるので、断熱層60に対する要求が和らぐ。熱伝導率の小さい材料はたいてい電気伝導率も小さいからである。
本実施の形態では、断熱層60の好ましい構成材料として、第1の実施の形態で挙げた金属窒化物および金属の窒化ケイ酸塩に加えて、結晶性SiO2(シリカ)および結晶性Al2O3(アルミナ)が挙げられる。更に断熱効果を高めるためには、多孔質材料である多孔質SiO2(ポーラスシリカ)および多孔質Al2O3(ポーラスアルミナ)がより望ましい。多孔質SiO2(ポーラスシリカ)の熱伝導率は0.0001(W/cmK)以下となるとされる。
具体的には、断熱層60は、例えば、厚みが5nmであり、結晶性SiO2により構成されている。開口60A(コンタクト部60B)は、対向面20Aにおける第1電極10との対向位置に設けられている。開口60A(コンタクト部60B)の径は、例えば第1電極10の径(リングプラグの場合には外径)と同じである。
この記憶素子2は、断熱層60に開口60Aを設けたのちに第2電極30を形成することを除いては、第1の実施の形態と同様にして製造することができる。
この記憶素子2の作用は、第1の実施の形態と同様である。
上述した製造方法と同様にして、図10に示した記憶素子2を実際に作製し、得られた記憶素子2の電気的特性を調べた。記憶素子2の電気的特性測定には図4に示したDC測定回路を用いた。条件は図5の測定のときと同じである。電流・電圧特性の測定結果を図11に示す。
図11から、LRSとHRSとの間の抵抗分離が大きく改善されていると共に、SET(HRSからLRSへの遷移)過程に対応する電流変化が一段になっていることが分かる。これは、抵抗変化層22の電気的絶縁破壊(可逆)による変化と、可動原子が固体電解質層23から抵抗変化層22および酸化物層21へ移動する変化とがほぼ同時に起こるためである。断熱層60により固体電解質層23内部の温度が瞬間的に十分な温度まで昇温された結果と考えられる。
温度分布を推定するために、第1電極10の接続プラグを外径100nm、内径60nmのリングプラグと仮定した計算結果を図12に示す。図12(A)は温度刻み50Kごとの等高線グラフ、図12(B)はA−A′断面における膜厚方向温度分布である。抵抗変化層22および酸化物層21付近の温度が850K近くまで高くなっており、固体電解質層23と第2電極30との境界での温度も600Kを越えている。図3に示したように、Cu原子拡散係数は850Kにおいて10-9 cm2/sに達する。大量の可動原子が抵抗変化層22および酸化物層21に移動できていることが分かる。ここまでの昇温が可能ならば、固体電解質層23を図3よりもずっと小さなCu原子拡散係数を持つ固体電解質により構成することも可能と考えられる。ただし、昇温が大きくなるほどに結晶性SiO2または結晶性Al2O3自体の拡散防止膜としての機能が低下するおそれもでてくる。
このように本実施の形態では、断熱層60を、記憶層20の第2電極30との対向面20Aに設けると共に、対向面20Aの一部に開口60Aを設けるようにしたので、第1の実施の形態の効果に加えて、固体電解質層23の材料選択範囲を広げることが可能となる。
(第3の実施の形態)
図13は、本開示の第3の実施の形態に係る記憶素子の断面構成を表したものである。この記憶素子3は、断熱層60が、記憶層20の側壁20Bに設けられていることを除いては、第1の実施の形態と同様の構成を有している。よって、対応する構成要素には同一の符号を付して説明する。
図13は、本開示の第3の実施の形態に係る記憶素子の断面構成を表したものである。この記憶素子3は、断熱層60が、記憶層20の側壁20Bに設けられていることを除いては、第1の実施の形態と同様の構成を有している。よって、対応する構成要素には同一の符号を付して説明する。
第1電極10,記憶層20(酸化物層21,抵抗変化層22,固体電解質層23),第2電極30,選択トランジスタ40および層間絶縁膜51,52は、第1の実施の形態と同様に構成されている。
断熱層60は、上述したように記憶層20の側壁20Bに設けられている。これにより、本実施の形態では、上述した第2の実施形態に較べて断熱効果を更に向上させることが可能となる。断熱層60は、少なくとも固体電解質層23の側壁を囲んでいることが好ましい。固体電解質層23から横方向への熱拡散を抑えることが可能となるからである。更に、断熱層60は、固体電解質層23の側壁に加えて、抵抗変化層22および酸化物層21の側壁を囲んでいれば、より好ましい。抵抗変化層22および酸化物層21で発生したジュール熱の横方向への拡散を抑えることにより、より高い効果を得ることが可能となるからである。
断熱層60が図13に示したような単層構造の場合には、断熱層60は、例えば、金属窒化物,金属の窒化ケイ酸塩,結晶性SiO2,および結晶性Al2O3からなる群の少なくとも1種よりなる単層により構成されていることが好ましい。
また、断熱層60は、例えば図14に示したように、記憶層20に接する第1層61と、この第1層61の外側の第2層62との積層構成を有していることも好ましい。第1層61は、金属窒化物,金属の窒化ケイ酸塩,結晶性SiO2,および結晶性Al2O3からなる群の少なくとも1種により構成され、第2層62は、多孔質SiO2,および多孔質Al2O3からなる群の少なくとも1種により構成されている。多孔質SiO2または多孔質Al2O3よりなる第2層62は拡散防止膜としての機能が弱くなるが、第2層62と記憶層20との間に第1層61を挟むことにより、断熱層60の拡散防止膜としての機能を維持することが可能となる。
また、例えば図15に示したように、第1層61は、エアーギャップにより構成されていることも好ましい。このようにすることにより、熱伝導率を究極まで低くすると共に、これ以上ない拡散防止機能を実現することが可能となる。
この記憶素子3は、断熱層60を、記憶層20の側壁20Bに設けることを除いては、第1の実施の形態と同様にして製造することができる。
この記憶素子3では、第1電極10と第2電極30との間に電圧が印加されると、第1の実施の形態と同様にして、抵抗変化層22および酸化物層21での自己発熱(ジュール発熱)と印加電界とによってイオンの移動が生じる。ここでは、記憶層20の側壁に断熱層60が設けられているので、この断熱層60により、記憶層20(具体的には、固体電解質層23)から横方向への熱拡散が抑制される。よって、記憶層20(固体電解質層23)内部の温度が十分に昇温され、固体電解質層23から抵抗変化層22および酸化物層21へのイオンの輸送が促進される。これにより、抵抗変化層22および酸化物層21への拡散原子数が増加し、抵抗分離特性が向上する。
このように本実施の形態では、記憶層20の側壁20Bに断熱層60を設けるようにしたので、第1の実施の形態と同様に、記憶層20(具体的には、固体電解質層23)からの熱拡散を抑制し、良好な断熱性を維持することが可能となる。よって、記憶層20(具体的には、固体電解質層23)の十分な昇温が可能となり、抵抗変化層22および酸化物層21への拡散原子数を増加させ、抵抗分離特性を向上させることが可能となる。これにより、記憶素子1の低消費電力化および信頼性向上を同時に達成することが可能となる。また、記憶層20(具体的には、固体電解質層23)を薄膜化して加工性を向上させ、記憶素子1の微細化を進めることが可能となる。更に、固体電解質23の材料として原子拡散係数の小さな固体電解質を用いることができ、データ保持特性の向上が可能となる。
(変形例1)
図16は、変形例1に係る記憶素子の断面構成を表したものである。この記憶素子1Aは、記憶層20の底面20Cおよび第1電極10の側壁10Aに下部断熱層70を設けることにより、第1の実施の形態の効果を更に高めるようにしたものである。このことを除いては、この記憶素子1Aは、第1の実施の形態と同様の構成・作用および効果を有し、第1の実施の形態と同様にして製造することができる。
図16は、変形例1に係る記憶素子の断面構成を表したものである。この記憶素子1Aは、記憶層20の底面20Cおよび第1電極10の側壁10Aに下部断熱層70を設けることにより、第1の実施の形態の効果を更に高めるようにしたものである。このことを除いては、この記憶素子1Aは、第1の実施の形態と同様の構成・作用および効果を有し、第1の実施の形態と同様にして製造することができる。
下部断熱層70は、上述したように、記憶層20(具体的には、抵抗変化層22)の底面(すなわち第1電極10側の表面)20Cに設けられると共に、第1電極10の側壁10Aを囲んでいる。下部断熱層70は、記憶層20または第1電極10に接する第1層71と、この第1層71の外側の第2層72との積層構成を有している。第1層71は、金属窒化物,金属の窒化ケイ酸塩,結晶性SiO2,および結晶性Al2O3からなる群の少なくとも1種により構成され、第2層72は、多孔質SiO2,および多孔質Al2O3からなる群の少なくとも1種により構成されている。多孔質SiO2または多孔質Al2O3よりなる第2層72は拡散防止膜としての機能が弱くなるが、第2層72と記憶層20または第1電極10との間に第1層71を挟むことにより、下部断熱層70の拡散防止膜としての機能を維持することが可能となる。
なお、上記変形例1では、下部断熱層70を第1の実施の形態の記憶素子1に適用した場合について説明したが、下部断熱層70は、第2の実施の形態に係る記憶素子2、または、第3の実施の形態に係る記憶素子3に組み合わせることも可能である。例えば、図17に示したように、断熱層60に開口60Aを設けると共に、記憶層20の底面20Cおよび第1電極10の側壁10Aに下部断熱層70を設けることも可能である。また、例えば、図18に示したように、記憶層60を記憶層20の側壁20Bに設けると共に、記憶層20の底面20Cおよび第1電極10の側壁10Aに下部断熱層70を設けることも可能である。
(記憶装置)
上記記憶素子1(または2,3,1A〜3A)を多数、例えば列状やマトリクス状に配列することにより、記憶装置(メモリ)を構成することができる。このとき、各記憶素子1(または2,3,1A〜3A)に、必要に応じて、選択トランジスタ40、或いはダイオードを接続してメモリセルを構成する。図19に、記憶装置における具体的な回路図の簡略図を示す。選択素子(選択トランジスタ40)としてはMOSトランジスタを用い、2値の情報を記憶できる2×2の4ビットにおける記憶装置である。選択トランジスタ40のゲートはワード線WLに接続され、選択トランジスタ40のソースは第1ビット線1BLに接続され、選択トランジスタ40のドレインは記憶素子1の第1電極10に接続されている。記憶素子1の第2電極30は第2ビット線2BLに接続されている。更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
上記記憶素子1(または2,3,1A〜3A)を多数、例えば列状やマトリクス状に配列することにより、記憶装置(メモリ)を構成することができる。このとき、各記憶素子1(または2,3,1A〜3A)に、必要に応じて、選択トランジスタ40、或いはダイオードを接続してメモリセルを構成する。図19に、記憶装置における具体的な回路図の簡略図を示す。選択素子(選択トランジスタ40)としてはMOSトランジスタを用い、2値の情報を記憶できる2×2の4ビットにおける記憶装置である。選択トランジスタ40のゲートはワード線WLに接続され、選択トランジスタ40のソースは第1ビット線1BLに接続され、選択トランジスタ40のドレインは記憶素子1の第1電極10に接続されている。記憶素子1の第2電極30は第2ビット線2BLに接続されている。更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施の形態において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。
また、例えば、上記実施の形態では、記憶素子1〜3,1A〜3Aの構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
なお、本技術は以下のような構成を取ることも可能である。
(1)
第1電極,記憶層および第2電極をこの順に有し、前記記憶層の前記第2電極との対向面および前記記憶層の側壁のうち少なくとも一部に断熱層が設けられている
記憶素子。
(2)
前記断熱層は、前記対向面に一様に設けられている
前記(1)記載の記憶素子。
(3)
前記断熱層は、金属窒化物および金属の窒化ケイ酸塩からなる群の少なくとも1種により構成されている
前記(2)記載の記憶素子。
(4)
前記断熱層は、前記対向面に設けられていると共に前記対向面の一部に開口を有する
前記(1)記載の記憶素子。
(5)
前記断熱層は、金属窒化物,金属の窒化ケイ酸塩,結晶性または多孔質SiO2,および結晶性または多孔質Al2O3からなる群の少なくとも1種により構成されている
前記(4)記載の記憶素子。
(6)
前記断熱層は、前記記憶層の側壁を囲んでいる
前記(1)記載の記憶素子。
(7)
前記断熱層は、金属窒化物,金属の窒化ケイ酸塩,結晶性SiO2,および結晶性Al2O3からなる群の少なくとも1種よりなる単層により構成されている
前記(6)記載の記憶素子。
(8)
前記断熱層は、前記記憶層に接する第1層と、前記第1層の外側の第2層との積層構成を有し、
前記第1層は、金属窒化物,金属の窒化ケイ酸塩,結晶性SiO2,および結晶性Al2O3からなる群の少なくとも1種により構成され、
前記第2層は、多孔質SiO2,および多孔質Al2O3からなる群の少なくとも1種により構成されている
前記(6)記載の記憶素子。
(9)
下部断熱層を備え、
前記下部断熱層は、前記記憶層の前記第1電極側の表面に設けられると共に前記第1電極の側壁を囲んでいる
前記(2),(4),(6)のいずれか1項に記載の記憶素子。
(10)
前記下部断熱層は、前記記憶層および前記第1電極に接する第1層と、前記第1層の外側の第2層との積層構成を有し、
前記第1層は、金属窒化物,金属の窒化ケイ酸塩,結晶性SiO2,および結晶性Al2O3からなる群の少なくとも1種により構成され、
前記第2層は、多孔質SiO2,および多孔質Al2O3からなる群の少なくとも1種により構成されている
前記(9)記載の記憶素子。
(11)
前記記憶層は、前記第1電極の側から、抵抗変化層と、固体電解質層とをこの順に含む
前記(1)ないし(10)のいずれか1項に記載の記憶素子。
(12)
前記記憶層は、前記第1電極と前記抵抗変化層との間に酸化物層を含む
前記(11)記載の記憶素子。
(13)
前記固体電解質層の厚みは40nm以下である
前記(11)または(12)記載の記憶素子。
(14)
前記抵抗変化層は、硫黄(S),セレン(Se)およびテルル(Te)のうち少なくとも1種のカルコゲン元素を含むアモルファス半導体により構成されている
前記(11)ないし(13)のいずれか1項に記載の記憶素子。
(15)
複数の記憶素子を備え、
前記複数の記憶素子の各々は、第1電極,記憶層および第2電極をこの順に有し、前記記憶層の前記第2電極との対向面および前記記憶層の側壁のうち少なくとも一部に断熱層が設けられている
記憶装置。
(1)
第1電極,記憶層および第2電極をこの順に有し、前記記憶層の前記第2電極との対向面および前記記憶層の側壁のうち少なくとも一部に断熱層が設けられている
記憶素子。
(2)
前記断熱層は、前記対向面に一様に設けられている
前記(1)記載の記憶素子。
(3)
前記断熱層は、金属窒化物および金属の窒化ケイ酸塩からなる群の少なくとも1種により構成されている
前記(2)記載の記憶素子。
(4)
前記断熱層は、前記対向面に設けられていると共に前記対向面の一部に開口を有する
前記(1)記載の記憶素子。
(5)
前記断熱層は、金属窒化物,金属の窒化ケイ酸塩,結晶性または多孔質SiO2,および結晶性または多孔質Al2O3からなる群の少なくとも1種により構成されている
前記(4)記載の記憶素子。
(6)
前記断熱層は、前記記憶層の側壁を囲んでいる
前記(1)記載の記憶素子。
(7)
前記断熱層は、金属窒化物,金属の窒化ケイ酸塩,結晶性SiO2,および結晶性Al2O3からなる群の少なくとも1種よりなる単層により構成されている
前記(6)記載の記憶素子。
(8)
前記断熱層は、前記記憶層に接する第1層と、前記第1層の外側の第2層との積層構成を有し、
前記第1層は、金属窒化物,金属の窒化ケイ酸塩,結晶性SiO2,および結晶性Al2O3からなる群の少なくとも1種により構成され、
前記第2層は、多孔質SiO2,および多孔質Al2O3からなる群の少なくとも1種により構成されている
前記(6)記載の記憶素子。
(9)
下部断熱層を備え、
前記下部断熱層は、前記記憶層の前記第1電極側の表面に設けられると共に前記第1電極の側壁を囲んでいる
前記(2),(4),(6)のいずれか1項に記載の記憶素子。
(10)
前記下部断熱層は、前記記憶層および前記第1電極に接する第1層と、前記第1層の外側の第2層との積層構成を有し、
前記第1層は、金属窒化物,金属の窒化ケイ酸塩,結晶性SiO2,および結晶性Al2O3からなる群の少なくとも1種により構成され、
前記第2層は、多孔質SiO2,および多孔質Al2O3からなる群の少なくとも1種により構成されている
前記(9)記載の記憶素子。
(11)
前記記憶層は、前記第1電極の側から、抵抗変化層と、固体電解質層とをこの順に含む
前記(1)ないし(10)のいずれか1項に記載の記憶素子。
(12)
前記記憶層は、前記第1電極と前記抵抗変化層との間に酸化物層を含む
前記(11)記載の記憶素子。
(13)
前記固体電解質層の厚みは40nm以下である
前記(11)または(12)記載の記憶素子。
(14)
前記抵抗変化層は、硫黄(S),セレン(Se)およびテルル(Te)のうち少なくとも1種のカルコゲン元素を含むアモルファス半導体により構成されている
前記(11)ないし(13)のいずれか1項に記載の記憶素子。
(15)
複数の記憶素子を備え、
前記複数の記憶素子の各々は、第1電極,記憶層および第2電極をこの順に有し、前記記憶層の前記第2電極との対向面および前記記憶層の側壁のうち少なくとも一部に断熱層が設けられている
記憶装置。
1〜3,1A〜3A…記憶素子、10…第1電極、10A…側壁、20,90…記憶層、21…酸化物層、22…抵抗変化層、23…固体電解質層、30…第2電極、40…選択トランジスタ、51,52…層間絶縁膜、60…断熱層、60A…開口、60B…コンタクト部、61,71…第1層、62,72…第2層、70…下部断熱層。
Claims (15)
- 第1電極,記憶層および第2電極をこの順に有し、前記記憶層の前記第2電極との対向面および前記記憶層の側壁のうち少なくとも一部に断熱層が設けられている
記憶素子。 - 前記断熱層は、前記対向面に一様に設けられている
請求項1記載の記憶素子。 - 前記断熱層は、金属窒化物および金属の窒化ケイ酸塩からなる群の少なくとも1種により構成されている
請求項2記載の記憶素子。 - 前記断熱層は、前記対向面に設けられていると共に前記対向面の一部に開口を有する
請求項1記載の記憶素子。 - 前記断熱層は、金属窒化物,金属の窒化ケイ酸塩,結晶性または多孔質SiO2,および結晶性または多孔質Al2O3からなる群の少なくとも1種により構成されている
請求項4記載の記憶素子。 - 前記断熱層は、前記記憶層の側壁を囲んでいる
請求項1記載の記憶素子。 - 前記断熱層は、金属窒化物,金属の窒化ケイ酸塩,結晶性SiO2,および結晶性Al2O3からなる群の少なくとも1種よりなる単層により構成されている
請求項6記載の記憶素子。 - 前記断熱層は、前記記憶層に接する第1層と、前記第1層の外側の第2層との積層構成を有し、
前記第1層は、金属窒化物,金属の窒化ケイ酸塩,結晶性SiO2,および結晶性Al2O3からなる群の少なくとも1種により構成され、
前記第2層は、多孔質SiO2,および多孔質Al2O3からなる群の少なくとも1種により構成されている
請求項6記載の記憶素子。 - 下部断熱層を備え、
前記下部断熱層は、前記記憶層の前記第1電極側の表面に設けられると共に前記第1電極の側壁を囲んでいる
請求項2記載の記憶素子。 - 前記下部断熱層は、前記記憶層および前記第1電極に接する第1層と、前記第1層の外側の第2層との積層構成を有し、
前記第1層は、金属窒化物,金属の窒化ケイ酸塩,結晶性SiO2,および結晶性Al2O3からなる群の少なくとも1種により構成され、
前記第2層は、多孔質SiO2,および多孔質Al2O3からなる群の少なくとも1種により構成されている
請求項9記載の記憶素子。 - 前記記憶層は、前記第1電極の側から、抵抗変化層と、固体電解質層とをこの順に含む
請求項1記載の記憶素子。 - 前記記憶層は、前記第1電極と前記抵抗変化層との間に酸化物層を含む
請求項11記載の記憶素子。 - 前記固体電解質層の厚みは40nm以下である
請求項11または12記載の記憶素子。 - 前記抵抗変化層は、硫黄(S),セレン(Se)およびテルル(Te)のうち少なくとも1種のカルコゲン元素を含むアモルファス半導体により構成されている
請求項11記載の記憶素子。 - 複数の記憶素子を備え、
前記複数の記憶素子の各々は、第1電極,記憶層および第2電極をこの順に有し、前記記憶層の前記第2電極との対向面および前記記憶層の側壁のうち少なくとも一部に断熱層が設けられている
記憶装置。
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2012
- 2012-02-29 JP JP2012042825A patent/JP2013179203A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10211118B2 (en) | 2017-03-29 | 2019-02-19 | Kabushiki Kaisha Toshiba | Semiconductor module |
US11201191B2 (en) | 2019-03-15 | 2021-12-14 | Toshiba Memory Corporation | Semiconductor memory device having a plurality of memory cells each having a phase change material |
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