KR102514350B1 - 스위치 소자 및 기억 장치 - Google Patents

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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 기술의 일 실시 형태의 스위치 소자는, 제1 전극과, 제1 전극에 대향 배치된 제2 전극과, 제1 전극과 제2 전극 사이에 설치된 스위치층을 구비하고 있다. 스위치층은, 칼코겐 원소를 포함하여 구성되어 있다. 이 스위치 소자는, 또한, 스위치층의 표면 중 적어도 일부에 접함과 함께, 스위치층에의 산소의 확산을 억제하는 확산 억제층을 구비하고 있다.

Description

스위치 소자 및 기억 장치
본 개시는, 전극 사이에 칼코게나이드층을 갖는 스위치 소자, 및 그것을 구비한 기억 장치에 관한 것이다.
최근 들어, ReRAM(Resistance Random Access Memory)이나 PRAM(Phase-Change Random Access Memory)(등록 상표) 등의 저항 변화형 메모리로 대표되는 데이터 스토리지용의 불휘발성 메모리의 대용량화가 요구되고 있다. 그러나, 현행의 액세스 트랜지스터를 사용한 저항 변화형 메모리에서는, 단위 셀당의 플로어 면적이 커진다. 이 때문에, 예를 들어 NAND형 등의 플래시 메모리와 비교하면, 동일한 설계 룰을 사용하여 미세화해도 대용량화가 용이하지 않았다. 이에 비해, 교차하는 배선 간의 교점(크로스 포인트)에 메모리 소자를 배치하는, 소위 크로스 포인트 어레이 구조를 사용한 경우에는, 단위 셀당의 플로어 면적이 작아져, 대용량화를 실현하는 것이 가능하게 된다.
크로스 포인트형의 메모리 셀에는, 메모리 소자의 이외에 셀 선택용의 선택 소자(스위치 소자)가 설치된다. 스위치 소자로서는, 예를 들어 PN 다이오드나 애벌란시 다이오드 또는 금속 산화물을 사용하여 구성된 스위치 소자(예를 들어, 비특허문헌 1, 2 참조)나, Mott 천이에 의해 어떤 역치 전압에서 스위치하여 급격하게 전류가 증대되는 스위치 소자(예를 들어, 비특허문헌 3, 4 참조)를 들 수 있다.
스위치 소자로서는, 예를 들어 칼코게나이드 재료를 사용한 스위치 소자(오보닉 역치 스위치(OTS; Ovonic Threshold Switch) 소자)를 들 수 있다. OTS 소자는, 예를 들어, 특허문헌 1, 2에 기재되어 있다. OTS 소자는, 스위칭 역치 전압 이상에서 급격하게 전류가 증대되는 특성을 가지므로, 선택(온) 상태에서 비교적 큰 전류 밀도를 얻을 수 있다. 또한, 칼코게나이드 재료에 의해 구성된 층(OTS층)에서는, 그 미세 구조가 아몰퍼스로 되어 있다. 그 때문에, OTS층을, 물리 기상 성장(PVD; Physical Vapor deposition)법이나 화학 기상 성장(CVD; Chemical Vapor Deposition)법 등의 실온 조건에서 형성할 수 있다. 따라서, OTS 소자는, 메모리 소자의 제조 프로세스와의 관계에서 프로세스 친화성이 높다는 장점을 갖는다.
일본 특허 공개 제2006-86526호 공보 일본 특허 공개 제2010-157316호 공보
Jiun-Jia Huang 외, 2011 IEEE IEDM11-733∼736 Wootae Lee 외, 2012 IEEE VLSI Technology symposium p.37∼38 Myungwoo Son 외, IEEE ELECTRON DEVICE LETTERS, VOL.32, N0.11, NOVEMBER 2011 Seonghyun Kim 외, 2012 VLSI p.155∼156
크로스 포인트형의 메모리 셀 어레이에서는, 크로스 포인트의 수를 증가시킴으로써, 대용량화를 실현할 수 있다. 그러나, 각 OTS 소자에 있어서의 역치 전압의 변동이 큰 경우에는, 메모리 소자와 스위치 소자를 조합한 메모리 셀에 있어서의 저항 변화가 발생하는 전압에 변동이 커져서, 설정 가능한 메모리 셀의 고저항 상태와 저저항 상태의 판독 전압의 범위(판독 마진)가 작아진다. 그 결과, 크로스 포인트의 수를 증가시키는 것이 용이하지 않다는 문제가 있었다.
따라서, 각 OTS 소자에 있어서의 동작 역치 전압의 변동을 억제하는 것이 가능한 스위치 소자, 및 그것을 구비한 기억 장치를 제공하는 것이 바람직하다.
본 개시의 제1 실시 형태의 스위치 소자는, 제1 전극과, 제1 전극에 대향 배치된 제2 전극과, 제1 전극과 제2 전극 사이에 설치된 스위치층을 구비하고 있다. 스위치층은, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함하여 구성되어 있다. 이 스위치 소자는, 또한, 스위치층의 표면 중 적어도 일부에 접함과 함께, 스위치층에의 산소의 확산을 억제하는 확산 억제층을 구비하고 있다.
본 개시의 제1 실시 형태의 기억 장치는, 복수의 메모리 셀을 구비하고 있다. 각 메모리 셀은, 메모리 소자 및 메모리 소자에 직접 접속된 스위치 소자를 포함하고 있다. 각 메모리 셀에 포함되는 스위치 소자는, 상기 제1 실시 형태의 스위치 소자와 동일한 구성으로 되어 있다.
본 개시의 제1 실시 형태의 스위치 소자 및 본 개시의 제1 실시 형태의 기억 장치에서는, 스위치층의 표면 중 적어도 일부가, 스위치층에의 산소의 확산을 억제하는 확산 억제층에 의해 덮여 있다. 이에 의해, 스위치 소자의 제조 프로세스중이나, 스위치 소자의 사용중에 있어서, 스위치층에 침입하는 산소의 양을 저감시킬 수 있다. 여기서, 스위치층에 포함되는 산소의 함유량이 소정의 크기보다도 크게 되어 있는 경우에는, 스위치 소자의 동작 역치 전압의 변동이 커진다. 그러나, 스위치층에 포함되는 산소의 함유량이 소정의 크기 이하로 되어 있는 경우에는, 스위치 소자의 동작 역치 전압의 변동이 작아진다. 따라서, 스위치층의 표면 중 적어도 일부가, 스위치층에의 산소의 확산을 억제하는 확산 억제층에 의해 덮여 있는 것에 의해, 스위치층에 포함되는 산소 함유량이 소정의 크기보다도 작아질 수 있다. 이에 의해, 스위치 소자의 동작 역치 전압의 변동이 작아질 수 있다.
본 개시의 제2 실시 형태의 스위치 소자는, 제1 전극과, 제1 전극에 대향 배치된 제2 전극과, 제1 전극과 제2 전극 사이에 설치된 스위치층을 구비하고 있다. 스위치층은, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함함과 함께, 산소 함유량이 5at％ 이하로 되어 있다.
본 개시의 제2 실시 형태의 기억 장치는, 복수의 메모리 셀을 구비하고 있다. 각 메모리 셀은, 메모리 소자 및 메모리 소자에 직접 접속된 스위치 소자를 포함하고 있다. 각 메모리 셀에 포함되는 스위치 소자는, 상기 제2 실시 형태의 스위치 소자와 동일한 구성으로 되어 있다.
본 개시의 제2 실시 형태의 스위치 소자 및 본 개시의 제2 실시 형태의 기억 장치에서는, 스위치층의 산소 함유량이 5at％ 이하로 되어 있다. 여기서, 스위치층에 포함되는 산소의 함유량이 5at％보다도 크게 되어 있는 경우에는, 스위치 소자의 동작 역치 전압의 변동이 커진다. 그러나, 스위치층에 포함되는 산소의 함유량이 5at％ 이하로 되어 있는 경우에는, 스위치 소자의 동작 역치 전압의 변동이 작아진다. 따라서, 본 개시의 제2 실시 형태의 스위치 소자에서는, 스위치 소자의 동작 역치 전압의 변동이 작아질 수 있다.
본 개시의 제1 실시 형태의 스위치 소자, 본 개시의 제1 실시 형태의 기억 장치, 본 개시의 제2 실시 형태의 스위치 소자 및 본 개시의 제2 실시 형태의 기억 장치에 의하면, 스위치 소자의 동작 역치 전압의 변동을 작게 할 수 있다.
도 1은 본 개시의 일 실시 형태에 따른 메모리 셀 어레이의 개략 구성의 일례를 도시하는 도면이다.
도 2a는 도 1의 메모리 셀의 구성의 일례를 도시하는 도면이다.
도 2b는 도 1의 메모리 셀의 구성의 일례를 도시하는 도면이다.
도 3은 도 1의 스위치 소자의 일부와 그 주위의 단면 구성의 일례를 도시하는 도면이다.
도 4a는 도 2a의 스위치 소자의 일부와 그 주위의 단면 구성의 일례를 도시하는 도면이다.
도 4b는 도 4a의 A-A선에서의 단면 구성의 일례를 도시하는 도면이다.
도 5a는 도 2b의 스위치 소자의 일부와 그 주위의 단면 구성의 일례를 도시하는 도면이다.
도 5b는 도 5a의 A-A선에서의 단면 구성의 일례를 도시하는 도면이다.
도 6은 도 1의 스위치 소자의 단면 구성의 일 변형예를 도시하는 도면이다.
도 7a는 도 1의 메모리 셀 어레이의 일부의 단면 구성의 일 변형예를 도시하는 도면이다.
도 7b는 도 1의 메모리 셀 어레이의 일부의 단면 구성의 일 변형예를 도시하는 도면이다.
도 7c는 도 1의 메모리 셀 어레이의 일부의 단면 구성의 일 변형예를 도시하는 도면이다.
도 8은 도 1의 스위치 소자에 있어서의 IV 특성의 일례를 도시하는 도면이다.
도 9는 도 1의 메모리 소자에 있어서의 IV 특성의 일례를 도시하는 도면이다.
도 10은 도 1의 메모리 셀에 있어서의 IV 특성의 일례를 도시하는 도면이다.
도 11은 도 1의 메모리 셀에 있어서의 IV 특성의 일례를 도시하는 도면이다.
도 12는 도 1의 각 메모리 셀에 있어서의 IV 특성의 일례를 겹쳐서 도시하는 도면이다.
도 13은 5개의 시료 01 내지 05의 제조 조건을 도시하는 도면이다.
도 14는 5개의 시료 01 내지 05의 산소 함유량의 계측값을 도시하는 도면이다.
도 15는 각 시료 01 내지 05에 형성한 120개 모든 스위치 소자의 IV 특성을 겹쳐서 도시하는 도면이다.
도 16은 시료 01 내지 05마다의, 스위치 소자의 역치 전압 변동을 도시하는 도면이다.
도 17은 시료 05의 스위치 소자의 TEM 사진이다.
도 18은 스위치 소자의 주위를 SiO2막 또는 SiN막으로 덮었을 때의, 스위치 소자의 역치 전압 변동을 도시하는 도면이다.
도 19는 스위치 소자의 주위에 산화막이 존재하지 않는 스위치 소자의 TEM 사진이다.
도 20은 스위치 소자의 주위에 산화막이 존재하는 스위치 소자의 TEM 사진이다.
도 21은 스위치 소자의 주위에 산화막이 존재하는 시료와 존재하지 않는 시료의 스위치 소자의 역치 전압 변동을 도시하는 도면이다.
도 22는 도 1의 메모리 셀 어레이의 사시 구성의 일 변형예를 도시하는 도면이다.
도 23은 도 1의 메모리 셀 어레이의 일부의 단면 구성의 일 변형예를 도시하는 도면이다.
이하, 본 개시를 실시하기 위한 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 실시 형태
확산 억제층을 스위치 소자의 주위에 설치함으로써,
스위치층의 산소 함유량을 저감하는 예
2. 변형예
변형예 A: 스위치 소자가 비트선 또는 워드선을 따라서 설치되어 있는 예
변형예 B: 확산 억제층이 생략되어 있는 예
변형예 C: 비트선 또는 워드선이 적층 방향으로 연장되어 있는 예
<1. 실시 형태>
도 1은, 본 개시의 일 실시 형태에 따른 메모리 셀 어레이(1)의 사시 구성의 일례를 도시한 것이다. 메모리 셀 어레이(1)는 본 개시의 「기억 장치」의 일 구체예에 상당한다. 메모리 셀 어레이(1)는 소위 크로스 포인트 어레이 구조를 구비하고 있고, 예를 들어, 도 1에 도시한 바와 같이, 각 워드선(WL)과 각 비트선(BL)이 서로 대향하는 위치(크로스 포인트)에 하나씩, 메모리 셀(10)을 구비하고 있다. 즉, 메모리 셀 어레이(1)는 복수의 워드선(WL)과, 복수의 비트선(BL)과, 크로스 포인트마다 하나씩 배치된 복수의 메모리 셀(10)을 구비하고 있다. 이와 같이, 본 실시 형태의 메모리 셀 어레이(1)에서는, 복수의 메모리 셀(10)을 평면(2차원, XY 평면 방향)으로 배치한 구성으로 하고, 또한, Z축 방향으로 적층시킨 3차원 구조로 할 수 있다. 이에 의해, 보다 고밀도이고 또한 대용량의 기억 장치를 제공할 수 있다. 또한, 본 실시 형태의 메모리 셀 어레이(1)에서는, 워드선(WL) 또는 비트선(BL) 중 어느 한쪽이 Z축 방향에 평행으로 구비되고, 나머지 다른 한쪽이 XY 평면 방향에 평행으로 구비된, 종형의 크로스 포인트 구조로 하는 것이 가능하다.
각 워드선(WL)은, 서로 공통인 방향으로 연장되어 있다. 각 비트선(BL)은, 워드선(WL)의 연장 방향과는 상이한 방향(예를 들어, 워드선(WL)의 연장 방향과 직교하는 방향)이며, 또한 서로 공통의 방향으로 연장되어 있다. 복수의 워드선(WL)은, 1개 또는 복수의 층 내에 배치되어 있고, 예를 들어, 도 1에 도시한 바와 같이, 복수의 계층으로 나뉘어서 배치되어 있다. 복수의 비트선(BL)은, 1개 또는 복수의 층 내에 배치되어 있고, 예를 들어, 도 1에 도시한 바와 같이, 복수의 계층으로 나뉘어서 배치되어 있다.
복수의 워드선(WL)이 복수의 계층으로 나뉘어서 배치되어 있는 경우, 복수의 워드선(WL)이 배치된 제1층과, 복수의 워드선(WL)이 배치된, 제1층에 인접하는 제2층과의 사이의 층 내에 복수의 비트선(BL)이 배치되어 있다. 복수의 비트선(BL)이 복수의 계층으로 나뉘어서 배치되어 있는 경우, 복수의 비트선(BL)이 배치된 제3층과, 복수의 비트선(BL)이 배치된, 제3층에 인접하는 제4층과의 사이의 층 내에, 복수의 워드선(WL)이 배치되어 있다. 복수의 워드선(WL)이 복수의 계층으로 나뉘어서 배치됨과 함께, 복수의 비트선(BL)이 복수의 계층으로 나뉘어서 배치되어 있는 경우, 복수의 워드선(WL) 및 복수의 비트선(BL)은, 메모리 셀 어레이(1)의 적층 방향에 있어서 교대로 배치되어 있다.
메모리 셀 어레이(1)는 기판 상에 2차원 또는 3차원 배치된 복수의 메모리 셀(10)을 구비하고 있다. 기판은, 예를 들어, 각 워드선(WL) 및 각 비트선(BL)과 전기적으로 접속된 배선군이나, 그 배선군과 외부 회로를 연결하기 위한 회로 등을 갖고 있다. 메모리 셀(10)은 메모리 소자(30)와, 메모리 소자(30)에 직접 접속된 스위치 소자(20)를 포함하여 구성되어 있다. 스위치 소자(20)는 본 개시의 「스위치 소자」의 일 구체예에 상당한다. 메모리 소자(30)는, 본 개시의 「메모리 소자」의 일 구체예에 상당한다.
메모리 소자(30)는 예를 들어, 워드선(WL)에 가깝게 배치되고, 스위치 소자(20)가 예를 들어, 비트선(BL)에 가깝게 배치되어 있다. 또한, 메모리 소자(30)가 비트선(BL)에 가깝게 배치되고, 스위치 소자(20)가 워드선(WL)에 가깝게 배치되어 있어도 된다. 또한, 어떤 층 내에서, 메모리 소자(30)가 워드선(WL)에 가깝게 배치되고, 스위치 소자(20)가 비트선(BL)에 가깝게 배치되어 있는 경우에, 그 층에 인접하는 층 내에서, 메모리 소자(30)가 비트선(BL)에 가깝게 배치되고, 스위치 소자(20)가 워드선(WL)에 가깝게 배치되어 있어도 된다. 또한, 각 층에 있어서, 메모리 소자(30)가 스위치 소자(20) 상에 형성되어 있어도 되고, 그 반대로, 스위치 소자(20)가 메모리 소자(30) 상에 형성되어 있어도 된다.
(메모리 소자(30))
도 2a, 도 2b는, 메모리 셀 어레이(1)에 있어서의 메모리 셀(10)의 단면 구성의 일례를 도시한 것이다. 메모리 소자(30)는 중간 전극(23)과, 중간 전극(23)에 대향 배치된 제2 전극(32)과, 중간 전극(23) 및 제2 전극(32)의 사이에 설치된 메모리층(31)을 갖고 있다. 메모리층(31)은 예를 들어, 중간 전극(23)측으로부터 저항 변화층 및 이온원층이 적층된 적층 구조, 또는, 저항 변화층의 단층 구조에 의해 구성되어 있다.
이온원층은, 전계의 인가에 의해 저항 변화층 내에 전도 경로를 형성하는 가동 원소를 포함하고 있다. 이 가동 원소는, 예를 들어, 전이 금속 원소, 알루미늄(Al), 구리(Cu), 또는 칼코겐 원소이다. 칼코겐 원소로서는, 예를 들어, 텔루륨(Te), 셀레늄(Se), 또는 황(S)을 들 수 있다. 전이 금속 원소로서는, 주기율표 제4족 내지 제6족의 원소이며, 예를 들어, 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo), 또는 텅스텐(W) 등을 들 수 있다. 이온원층은, 상기 가동 원소를 1종 또는 2종 이상 포함하여 구성되어 있다. 또한, 이온원층은, 산소(O), 질소(N), 상기 가동 원소 이외의 원소(예를 들어, 망간(Mn), 코발트(Co), 철(Fe), 니켈(Ni), 또는 백금(Pt)), 또는 규소(Si) 등을 포함하고 있어도 상관없다.
저항 변화층은, 예를 들어, 금속 원소 또는 비금속 원소의 산화물, 또는, 금속 원소 또는 비금속 원소의 질화물에 의해 구성되어 있고, 중간 전극(23) 및 제2 전극(32)의 사이에 소정의 전압을 인가한 경우에 저항 변화층의 저항값이 변화하는 것이다. 예를 들어, 중간 전극(23) 및 제2 전극(32)의 사이에 전압이 인가되면, 이온원층에 포함되는 전이 금속 원소가 저항 변화층 내에 이동하여 전도 경로가 형성되고, 이에 의해 저항 변화층이 저저항화한다. 또한, 저항 변화층 내에서 산소 결함이나 질소 결함 등의 구조 결함이 발생하여 전도 경로가 형성되어, 저항 변화층이 저저항화한다. 또한, 저항 변화층이 저저항화할 때에 인가되는 전압의 방향과는 역방향의 전압이 인가됨으로써, 전도 경로가 절단되거나, 또는 도전성이 변화하여, 저항 변화층은 고저항화한다.
또한, 저항 변화층에 포함되는 금속 원소 및 비금속 원소는 반드시 모두가 산화물의 상태는 아니어도 되며, 일부가 산화되어 있는 상태여도 된다. 또한, 저항 변화층의 초기 저항값은, 예를 들어 수MΩ 내지 수백GΩ 정도의 소자 저항이 실현되면 되고, 소자의 크기나 이온원층의 저항값에 따라서도 그 최적값이 변화하지만, 그 막 두께는 예를 들어 1nm 내지 10nm 정도가 바람직하다.
또한, 본 실시 형태의 메모리 셀 어레이(1)에서는, 메모리 소자(30)는 상기 구성에 한정되는 것은 아니다. 메모리 소자(30)는 예를 들어, 퓨즈나 안티퓨즈를 사용한 한 번만 기입이 가능한 OTP(One Time Programable) 메모리, 단극성의 상변화 메모리 PCRAM, 또는 자기 저항 변화 소자를 사용한 자기 메모리 등, 어느 메모리 형태를 채용하는 것도 가능하다.
중간 전극(23)은 스위치 소자(20)의 전극을 겸하고 있어도 되고, 스위치 소자(20)의 전극과는 별체로 설치되어 있어도 된다. 제2 전극(32)은 워드선(WL) 또는 비트선(BL)을 겸하고 있어도 되고, 워드선(WL) 및 비트선(BL)과는 별체로 설치되어 있어도 된다. 제2 전극(32)이 워드선(WL) 및 비트선(BL)과는 별체로 설치되어 있는 경우에는, 제2 전극(32)은 워드선(WL) 또는 비트선(BL)과 전기적으로 접속되어 있다. 제2 전극(32)은 반도체 프로세스에 사용되는 배선 재료에 의해 구성되어 있다. 제2 전극(32)은 예를 들어, 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 탄소(C), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄 텅스텐(TiW), 또는 실리사이드 등에 의해 구성되어 있다.
중간 전극(23)은 예를 들어, 전계의 인가에 의해 스위치층(22) 및 이온원층에 포함되는 칼코겐 원소가 확산되는 것을 방지하는 재료에 의해 구성되어 있는 것이 바람직하다. 이것은, 예를 들어, 이온원층에는 메모리 동작하고, 기입 상태를 유지시키는 원소로서 전이 금속 원소가 포함되어 있는데, 전이 금속 원소가 전계의 인가에 의해 스위치층(22)에 확산되면 스위치 특성이 열화될 우려가 있기 때문이다. 따라서, 중간 전극(23)은 전이 금속 원소의 확산 및 이온 전도를 방지하는 배리어성을 갖는 배리어 재료를 포함하여 구성되어 있는 것이 바람직하다. 배리어 재료로서는, 예를 들어, 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 탄소(C), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄 텅스텐(TiW), 또는 실리사이드 등을 들 수 있다.
(스위치 소자(20))
스위치 소자(20)는 제1 전극(21)과, 제1 전극(21)에 대향 배치된 중간 전극(23)과, 제1 전극(21)과 중간 전극(23) 사이에 설치된 스위치층(22)을 갖고 있다. 제1 전극(21) 및 중간 전극(23)은 본 개시의 「제1 전극」 「제2 전극」의 일 구체예에 상당한다. 제1 전극(21)은 비트선(BL)을 겸하고 있어도 되고, 비트선(BL)과는 별체로 설치되어 있어도 된다. 제1 전극(21)이 비트선(BL)과는 별체로 설치되어 있는 경우에는, 제1 전극(21)은 비트선(BL)과 전기적으로 접속되어 있다. 또한, 스위치 소자(20)가 워드선(WL)에 가깝게 설치되어 있는 경우에는, 제1 전극(21)은 워드선(WL)을 겸하고 있어도 되고, 워드선(WL)과는 별체로 설치되어 있어도 된다. 여기서, 제1 전극(21)이 워드선(WL)과는 별체로 설치되어 있는 경우에는, 제1 전극(21)은 워드선(WL)과 전기적으로 접속되어 있다.
중간 전극(23)은 메모리 소자(30)의 전극을 겸하고 있어도 되고, 메모리 소자(30)의 전극과는 별체로 설치되어 있어도 된다. 중간 전극(23)이 메모리 소자(30)의 전극과는 별체로 설치되어 있는 경우에는, 중간 전극(23)은 메모리 소자(30)의 전극과 전기적으로 접속되어 있다. 제1 전극(21)은 반도체 프로세스에 사용되는 배선 재료에 의해 구성되어 있다. 제1 전극(21)은 예를 들어, 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 탄소(C), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄 텅스텐(TiW), 또는 실리사이드 등에 의해 구성되어 있다. 제1 전극(21)이 Cu 등의 전계에서 이온 전도가 발생할 가능성이 있는 재료에 의해 구성되어 있는 경우에는, Cu 등을 포함하는 제1 전극(21)의 표면이, 이온 전도나 열확산되기 어려운 배리어성의 재료로 피복되어 있어도 된다. 이온 전도나 열확산되기 어려운 배리어성의 재료로서는, 예를 들어, 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 또는 질화탄탈륨(TaN) 등을 들 수 있다.
스위치층(22)은 주기율표 제16족의 원소, 구체적으로는, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함하여 구성되어 있다. OTS 현상을 갖는 스위치 소자(20)에서는, 스위칭을 위한 전압 바이어스를 인가해도 스위치층(22)은 아몰퍼스 구조를 안정적으로 유지하는 것이 바람직하고, 아몰퍼스 구조가 안정될수록, 안정적으로 OTS 현상을 발생시킬 수 있다. 스위치층(22)은 상기 칼코겐 원소 외에, 붕소(B), 알루미늄(Al), 갈륨(Ga), 탄소(C), 규소(Si), 게르마늄(Ge), 질소(N), 인(P), 비소(As), 안티몬(Sb) 및 비스무트(Bi) 중에서 선택되는 적어도 1종의 원소를 더 포함하여 구성되어 있는 것이 바람직하다. 스위치층(22)은 상기 칼코겐 원소 외에, 붕소(B), 탄소(C) 규소(Si) 및 질소(N) 중에서 선택되는 적어도 1종의 원소를 더 포함하여 구성되어 있는 것이 보다 바람직하다. 스위치층(22)은 BTe, CTe, BCTe, CSiTe, BSiTe, BCSiTe, BTeN, CTeN, BCTeN, CSiTeN, BSiTeN, BCSiTeN 중 어느 조성을 포함하여 구성되어 있는 것이 바람직하다.
비교적 원자 반경이 큰 원소에 비교적 원자 반경이 작은 원소가 첨가되면, 구성 원소의 원자 반경의 차가 커지고, 결정 구조를 형성하는 것이 용이하지 않게 되므로, 아몰퍼스 구조가 안정화되기 쉬워진다. 따라서, 스위치층(22)과 같이, 원자 반경이 비교적 큰 Te 등의 칼코겐 원소를 포함하는 층 내에 비교적 원자 반경이 작은 붕소(B) 등의 원소가 첨가되어 있는 경우에는, 층 내에는 원자 반경이 상이한 복수의 원소가 존재하게 되어, 아몰퍼스 구조가 안정화된다.
붕소(B)에서는, 반금속 중에서도 특히 단체여도 도전성이 낮으므로, 스위치층(22) 내에 붕소(B)가 포함됨으로써, 스위치층(22)의 저항값이 높아진다. 또한, 붕소(B)에서는, 칼코겐 원소와 비교하여 원자 반경이 작으므로, 스위치층(22) 내에 붕소(B)가 포함됨으로써, 스위치층(22)의 아몰퍼스 구조가 안정화되어, OTS 현상이 안정적으로 발현된다.
탄소(C)는 그래파이트 등에서 보이는 sp2 궤도를 취하는 구조 이외에는, 스위치층(22)을 고저항화할 수 있다. 또한, 탄소(C)에서는, 칼코겐 원소와 비교하여 이온 반경이 작으므로, 스위치층(22)의 아몰퍼스 구조가 안정화되어, OTS 현상이 안정적으로 발현된다.
질소(N)는 붕소(B), 탄소(C), 또는 규소(Si)와 결합한다. 그로 인해, 스위치층(22) 내에, 질소(N)와, 붕소(B), 탄소(C), 또는 규소(Si)가 스위치층(22)에 포함됨으로써, 스위치층(22)의 저항값이 높아진다. 예를 들어, 질소(N)와 붕소(B)가 결합한 a-BN의 밴드 갭은, 아몰퍼스 상태에서도 5.05로 되어 있다. 이와 같이, 스위치층(22) 내에, 질소(N)가 포함되어 있는 경우에는, 스위치층(22) 내에 질소(N)가 포함되어 있지 않은 경우에 비하여, 스위치층(22)의 저항값이 크므로, 누설 전류가 억제된다. 또한, 질소(N)와, 붕소(B), 탄소(C), 또는 규소(Si)와의 결합물이 스위치층(22) 내에 분산됨으로써, 아몰퍼스 구조가 안정화된다.
스위치층(22)은 인가 전압을 소정의 역치 전압(스위칭 역치 전압) 이상으로 높임으로써 저저항 상태로 변화하고, 인가 전압을 상기 역치 전압(스위칭 역치 전압)보다 낮은 전압으로 낮춤으로써 고저항 상태로 변화하는 것이다. 즉, 스위치층(22)은 도시하지 않은 전원 회로(펄스 인가 수단)로부터 제1 전극(21) 및 중간 전극(23)을 통한 전압 펄스 또는 전류 펄스의 인가에 상관없이, 스위치층(22)의 아몰퍼스 구조가 안정적으로 유지되는 것이다. 또한, 스위치층(22)은 전압 인가에 의한 이온의 이동에 의해 형성되는 전도 경로가 인가 전압 소거 후에도 유지되는 등의 메모리 동작을 하지 않는 것이다.
도 3은, 메모리 셀 어레이(1)에 있어서의 스위치 소자(20)와 그 주위의 단면 구성의 일례를 도시한 것이다. 메모리 셀(10)은 스위치 소자(20) 및 메모리 소자(30)의 측면 중, 도 3과 같이 적어도 스위치층(22)의 측면에 접하는 확산 억제층(14)을 구비하고 있다. 확산 억제층(14)은 제1 전극(21) 또는 중간 전극(23)과, 스위치층(22) 사이와는 다른 위치에 설치되어 있다. 확산 억제층(14)은 스위치층(22)에의 산소의 확산을 억제하는 재료에 의해 구성되어 있다. 확산 억제층(14)은 절연성의 질화물, 절연성의 탄화물, 또는, 절연성의 붕화물에 의해 구성되어 있다. 확산 억제층(14)은 예를 들어, 질화규소(SiN), 질화탄탈륨(TaN), 탄화규소(SiC), 탄질화규소(SiCN), 질화알루미늄(AlN), 질화붕소(BN) 및 질화탄화붕소(BCN) 중에서 선택되는 1종의 단층 또는 2종 이상의 적층에 의해 구성되어 있다. 확산 억제층(14, 23, 24)이, 스위치층(22)을 덮고 있어, 스위치층(22)에의 산소의 확산을 억제하고 있다.
도 4a, 도 4b는, 도 2a의 스위치 소자(20)의 일부와 그 주위의 단면 구성의 일례를 도시한 것이다. 도 5a, 도 5b는, 도 2b의 스위치 소자(20)의 일부와 그 주위의 단면 구성의 일례를 도시한 것이다. 도 4a, 도 5a는, 메모리 셀 어레이(1)를 비트선(BL) 또는 워드선(WL)이 깊이 방향으로 되도록 보았을 때 단면의 일례를 도시한 것이다. 도 4b는, 도 4a의 A-A선에서의 단면의 일례를 도시한 것이다. 도 5b는, 도 5a의 A-A선에서의 단면의 일례를 도시한 것이다. 도 4a, 도 4b, 도 5a, 도 5b에 있어서, 제1 전극(21)이 비트선(BL) 또는 워드선(WL)을 겸하고 있고, 제1 전극(21)의 폭이, 제1 전극(21)이 스위치층(22)의 상면 또는 하면의 일부에만 접할 정도로 가늘게 되어 있다고 하자. 이 경우에는, 스위치층(22)의 상면 또는 하면의 일부가, 제1 전극(21)과는 다른 부재(예를 들어 층간 절연막(13) 등)에 접하게 된다. 이때, 스위치층(22)의 상면 또는 하면 중, 제1 전극(21)과는 다른 부재에 접하고 있는 개소를 경유하여, 스위치층(22)에 산소가 확산될 우려가 있다. 그래서, 이렇게 스위치층(22)과 제1 전극(21)이 서로 접할 때의 각각의 면에 있어서, 제1 전극(21)의 면적이 스위치층(22)의 면적보다 작은 경우, 각 메모리 셀(10)은 제1 전극(21)과 접하는 스위치층(22)의 면에 있어서, 제1 전극(21)에 접하고 있지 않은 개소를 덮도록 설치된 확산 억제층(15)을 갖고 있는 것이 바람직하다. 확산 억제층(15)은 스위치층(22)의 면에 있어서, 제1 전극(21)에 접하고 있지 않은 개소에 접하고 있어, 스위치층(22)에의 산소의 확산을 억제하는 재료에 의해 구성되어 있다. 확산 억제층(15)은 절연성의 질화물, 또는, 절연성의 탄화물에 의해 구성되어 있다. 확산 억제층(14)은 예를 들어, 질화규소(SiN), 질화탄탈륨(TaN), 탄화규소(SiC), 탄질화규소(SiCN), 질화알루미늄(AlN), 질화붕소(BN) 및 질화탄화붕소(BCN) 중에서 선택되는 1종의 단층 또는 2종 이상의 적층에 의해 구성되어 있다.
도 4a, 도 5a에 있어서, 층간 절연막(13)은 확산 억제층(15)과 공통인 재료로 구성되어 있어도 된다. 또한, 스위치층(22)과 중간 전극(23)이 서로 접할 때의 각각의 면에 있어서, 중간 전극(23)의 면적이 스위치층(22)의 면적보다 작은 경우, 각 메모리 셀(10)은 중간 전극(23)과 접하는 스위치층(22)의 면에 있어서, 중간 전극(23)에 접하고 있지 않은 개소를 덮도록 설치된 확산 억제층(15)을 갖고 있는 것이 바람직하다. 이때, 확산 억제층(15)은 스위치층(22)의 면에 있어서, 중간 전극(23)에 접하고 있지 않은 개소에 접하고 있다.
제1 전극(21) 및 중간 전극(23)은 스위치층(22)에의 산소의 확산을 억제하는 금속 재료에 의해 구성되어 있는 것이 바람직하다. 구체적으로는, 제1 전극(21) 및 중간 전극(23)은 티타늄(Ti), 질화티타늄(TiN), 탄탈륨(Ta), 지르코늄(Zr), 질화지르코늄(ZrN), 하프늄(Hf), 질화하프늄(HfN), 질화탄탈륨(TaN), 텅스텐(W), 질화텅스텐(WN), 백금(Pt), 금(Au), 루테늄(Ru), 이리듐(Ir) 중에서 선택되는 1종의 단층막, 또는 2종 이상의 합금층막 또는 적층막에 의해 구성되어 있는 것이 바람직하다.
도 6은, 스위치 소자(20)의 단면 구성의 일 변형예를 나타낸 것이다. 스위치 소자(20)는 추가로, 스위치층(22)을 끼워 넣는 확산 억제층(24, 25)을 갖고 있다. 확산 억제층(24)은 제1 전극(21)과 스위치층(22) 사이에 설치되어 있고, 스위치층(22)의 표면에 접하고 있다. 확산 억제층(25)은 중간 전극(23)과 스위치층(22) 사이에 설치되어 있고, 스위치층(22)의 표면에 접하고 있다. 확산 억제층(24, 25)은, 스위치층(22)에의 산소의 확산을 억제하는 재료에 의해 구성되어 있다. 확산 억제층(24, 25)은, 예를 들어, 티타늄(Ti), 질화티타늄(TiN), 탄탈륨(Ta), 지르코늄(Zr), 질화지르코늄(ZrN), 하프늄(Hf), 질화하프늄(HfN), 질화탄탈륨(TaN), 텅스텐(W), 질화텅스텐(WN), 백금(Pt), 금(Au), 루테늄(Ru), 이리듐(Ir) 중에서 선택되는 1종의 단층막, 또는 2종 이상의 합금층막 또는 적층막에 의해 구성되어 있다. 확산 억제층(24, 25)의 재료 구성이 서로 상이한 경우, 각각의 확산 억제층(24, 25)의 두께가 상이해도 된다. 제1 전극(21) 및 중간 전극(23)이 확산 억제층(24, 25)과는 상이한 재료로 구성되어 있는 경우, 확산 억제층(24, 25)은, 제1 전극(21) 및 중간 전극(23)보다도, 스위치층(22)에의 산소의 확산을 억제하는 효과가 높은 재료로 구성되어 있는 것이 바람직하다. 제1 전극(21) 및 중간 전극(23)이 확산 억제층(24, 25)과 공통인 재료로 구성되어 있어도 된다. 이 경우, 확산 억제층(24)이 제1 전극(21)의 일부를 구성하고, 확산 억제층(25)이 중간 전극(23)의 일부를 구성하고 있게 된다.
제1 전극(21) 및 중간 전극(23)이 확산 억제층(24, 25)과는 다른 전극 재료로 구성되어 있는 경우, 확산 억제층(24, 25)의 막 두께는 산소 확산 억제의 효과 및 프로세스의 관점에서, 0.1nm 내지 500nm의 범위가 되어 있는 것이 바람직하다. 확산 억제층(24, 25)은, 예를 들어 질화 하프늄(HfN)이나 질화 지르코늄(ZrN), 질화탄탈륨(TaN)과 같은 비교적 저항이 높은 재료로 구성되어 있는 경우에는, 확산 억제층(24, 25)의 막 두께는, 예를 들어 0.1nm 내지 10nm 정도로 얇게 조정되어 있는 것이 바람직하다.
확산 억제층(24, 25)은, 예를 들어, 질화규소(SiN)와 같은 절연성이 있는 막 이어도 된다. 이 경우, 확산 억제층(24, 25)은, 스위치 소자(20)의 스위치 특성에 악영향을 미치지 않을 정도로 얇게 되어 있는 것이 바람직하다. 확산 억제층(24, 25)은, 예를 들어, 막 두께가 예를 들어 0.1nm 내지 5nm인 질화규소(SiN)막이 되어 있는 것이 바람직하다.
도 7a, 도 7b, 도 7c는, 메모리 셀 어레이(1)의 일부의 단면 구성의 일 변형예를 도시한 것이며, 지금까지 상기에서 예를 든 구성을 조합한 예를 나타낸 것이다. 도 7a는, 도 4a의 구성을 갖는 스위치 소자(20)를 구비한 메모리 셀(10) 및 그 주위의 단면 구성의 일례를 도시한 것이다. 도 7b는, 도 7a의 메모리 셀 어레이(1)에 있어서, 확산 억제층(14)이 메모리 소자(30)의 측벽까지 덮고 있을 때의, 메모리 셀(10) 및 그 주위의 단면 구성의 일례를 도시한 것이다. 도 7c는, 도 7b의 메모리 셀 어레이(1)에 있어서, 확산 억제층(15)이 제거되었을 때의, 메모리 셀(10) 및 그 주위의 단면 구성의 일례를 도시한 것이다. 이들 예와 같이, 확산 억제층(14)이 스위치층(22)과 층간 절연막(13) 사이에 배치되어 있는 것에 의해, 층간 절연막(13)으로부터 스위치층(22)에의 산소 확산이 억제된다. 특히 층간 절연막(13)이 SiOx 등이 산화물을 포함하는 경우에는, 확산 억제층(14)이 스위치층(22)과 층간 절연막(13) 사이에 배치되어 있는 것에 의해, 층간 절연막(13)으로부터 스위치층(22)에의 산소 확산이 억제된다. 또한, 스위치층(22)에의 산소 확산의 억제의 관점에서는, 도 7a, 도 7b에 도시한 바와 같이, 스위치층(22)이 산화물이 아닌 층하고만 접하고 있는 것이 바람직하다.
(메모리 셀(10)의 IV 특성)
이어서, 메모리 셀(10)의 IV 특성에 대하여 설명한다. 도 8 내지 도 11은, 메모리 셀(10)의 기입 시(예를 들어, 순바이어스) 및 소거 시(예를 들어, 역바이어스)에 있어서의 인가 전압과 전극에 흐르는 전류값의 관계를 나타낸 것이다. 실선은 전압 인가 시에 있어서의 IV 특성을, 점선은 인가 전압을 감소 방향으로 소인했을 때의 IV 특성을 나타내고 있다.
도 8은, 스위치 소자(20)의 IV 특성을 도시한 것이다. 스위치 소자(20)에 순바이어스(여기서는, 기입 전압)가 인가되면, 스위치 소자(20)에서는, 인가 전압의 증가에 수반하여 전류가 상승하고, 어떤 역치 전압(스위칭 역치 전압)을 초과하면 OTS 동작에 의해 급격하게 전류가 증대되거나, 또는 저항이 낮아져, 온 상태로 된다. 이 후, 인가 전압을 감소시켜 가면, 스위치 소자(20)의 전극에 흐르는 전류값은 서서히 감소한다. 예를 들어, 스위치 소자(20)를 구성하는 재료 및 형성 조건에 따라 다르지만, 증가 시와 거의 동등한 역치 전압으로 급격하게 저항이 상승하여 오프 상태로 된다. 또한, 도 8 중의 H1이 스위치 소자(20)의 선택비이다.
도 9는, 메모리 소자(30)의 IV 특성을 도시한 것이다. 도 9로부터 알 수 있는 바와 같이, 메모리 소자(30)에서는, 인가 전압의 증가에 수반하여 전류값이 상승하고, 어떤 역치 전압에 있어서 메모리층(31)의 저항 변화층에 있어서의 전도 경로의 형성에 의한 기입 동작이 행하여져, 메모리층(31)이 저저항 상태로 변화하여 전류가 증대한다. 즉, 메모리 소자(30)는 기입 전압의 인가에 의해 저저항 상태로 되고, 이 저저항 상태는 인가 전압 정지 후에도 유지된다.
도 10은, 메모리 셀(10)의 IV 특성을 도시한 것이다. 메모리 셀(10)의 기입 전압 인가 개시 및 정지에 있어서의 전류값의 스위칭 거동은, 스위치 소자(20) 및 메모리 소자(30)의 IV 곡선 A1, B1을 합친 도 10의 IV 곡선 C1이 된다. 이러한 메모리 셀(10)에서는, 예를 들어, V/2 바이어스 방식에 있어서, 메모리 셀(10)의 판독 전압(Vread)이 IV 곡선 C1 상의, 2군데의 급준한 저항 변화를 맞이하는 전압의 사이(도 10의 화살표 A의 범위)의 전압으로 설정되고, Vread/2가 Vread의 절반의 전압으로 설정된다. 이에 의해, Vread 바이어스와 Vread/2 바이어스의 전류비로 정의되는 선택비(온/오프비)가 커진다. 또한, 상기한 바와 같이 메모리 셀(10)의 IV 곡선 C1은, 스위치 소자(20)의 IV 곡선 A1과, 메모리 소자(30)의 IV 곡선 B1을 합친 것이므로, 스위치 소자(20)의 역치 전후의 저항 변화(또는 전류 변화)가 클수록 선택비(온/오프비)가 커진다. 또한, 선택비가 크면 클수록 판독 마진이 커지기 때문에, 오판독하지 않고 크로스 포인트 어레이 사이즈를 크게 하는 것이 가능하게 되어, 메모리 셀 어레이(1)의 가일층 대용량화가 가능하게 된다.
이것은, 판독 동작뿐만 아니라, 기입 동작에 대해서도 마찬가지이다. 도 11은, 도 10과 마찬가지로, 메모리 셀(10)의 IV 특성을 도시한 것이다. 상술한 바와 같이, 크로스 포인트 어레이에서는, 대상의 메모리 셀(10)과 같은 비트선(BL) 또는 워드선(WL)에 다수의 비트가 접속되어 있다. 이 때문에, 도 11에 도시한 바와 같이, Vwrite/2와 IV 곡선 C1의 점선의 Set 상태의 IV 루프의 교점에서 나타나는, Vwrite/2로 바이어스된 비선택 시의 누설 전류가 크면, 비선택의 메모리 셀(10)에서 오기입을 발생할 우려가 있다. 따라서, 기입 동작에서는, 메모리 소자(30)를 기입할 때에 필요한 전류가 얻어지는 전압으로 기입 전압 Vwrite가 설정된 다음, Vwrite/2로 바이어스된 비선택의 메모리 셀(10)이 오기입을 발생하지 않을 정도의 누설 전류로 억제하는 것이 바람직하다. 즉, Vwrite/2로 바이어스된 비선택 시의 누설 전류가 작으면 작을수록, 대규모 크로스 포인트 어레이를 오기입 없이 동작시킬 수 있다. 따라서, 기입 동작 시에도 스위치 소자(20)의 온/오프비를 크게 하는 것이, 메모리 셀 어레이(1)의 대용량화로 이어진다.
한편, 역바이어스(여기서는 소거 전압)가 인가되면, 스위치 소자(20)의 소거 전압 인가 시에 있어서의 전류값의 변화는, 기입 전압을 인가했을 때와 동일한 거동을 나타낸다(도 8의 IV 곡선 A2). 이에 비해, 메모리 소자(30)의 소거 전압 인가 시에 있어서의 전류값의 변화는, 소거 역치 전압 이상의 전압 인가에 의해, 저저항 상태로부터 고저항 상태로 변화한다(도 9의 IV 곡선 B2). 또한, 메모리 셀(10)의 소거 전압 인가 시에 있어서의 전류값의 변화는, 기입 전압 인가 시와 마찬가지로, 스위치 소자(20)의 IV 곡선 A2와 메모리 소자(30)의 IV 곡선 B2를 합친 것이 된다(도 10 또는 도 11의 IV 곡선 C2).
또한, V/2 바이어스 방식에서는, 예를 들어, 판독 바이어스가 기입측에 설정된 경우에도, Vreset/2 바이어스에서의 소거 시의 누설 전류가 문제로 된다. 즉, 누설 전류가 큰 경우에는, 의도하지 않는 오소거가 발생할 우려가 있다. 따라서, 정 바이어스를 인가하는 경우와 마찬가지로, 스위치 소자(20)의 온/오프비를 크게, 오프 시의 누설 전류를 작게 할수록, 크로스 포인트 어레이의 대규모화에 유리해진다. 즉, 메모리 셀 어레이(1)의 대용량화로 이어진다.
그런데, 도 8 내지 도 11로부터 알 수 있는 바와 같이, 스위치 소자(20), 메모리 소자(30) 및 메모리 셀(10)은 소거 전압이 인가되었을 때에도, 기입 전압이 인가되었을 때와 동일한 IV 커브가 얻어진다. 즉, 스위치 소자(20), 메모리 소자(30) 및 메모리 셀(10)은 쌍방향 특성을 갖고 있다. 스위치 소자(20), 메모리 소자(30) 및 메모리 셀(10)의 IV 특성은, 실제로는, 소자마다 변동을 갖고 있다. 그로 인해, 메모리 셀 어레이(1)에 포함되는 복수의(예를 들어 120개의) 메모리 셀(10)은 예를 들어, 도 12에 모식적으로 도시한 바와 같은, 역치 전압 변동을 갖고 있다. 또한, 도 12에 있어서, 까맣게 칠한 개소는, 소자마다의 IV 커브에 변동이 존재하고 있음을 나타내고 있다.
도 12의 기입 시의 IV 특성에 있어서, 우측의 IV 커브는, 스위치 소자(20)가 오프하고 있을 때의 메모리 셀(10)의 IV 커브이다. 그로 인해, 우측의 IV 커브의 변동은, 메모리 소자(30)의 역치 전압 변동을 나타내고 있다. 또한, 도 12의 기입 시의 IV 특성에 있어서, 좌측의 IV 커브는, 메모리 소자(30)가 온하고 있을 때의 메모리 셀(10)의 IV 커브이다. 그로 인해, 좌측의 IV 커브의 변동은, 스위치 소자(20)의 역치 전압 변동을 나타내고 있다. 도 12의 기입 시의 IV 특성에 있어서, 우측의 IV 커브와, 좌측의 IV 커브의 사이의 간극이, 판독 마진 RM이다. 이 판독 마진 RM이 넓으면 넓을수록, 크로스 포인트 어레이의 대규모화에 유리해진다. 즉, 메모리 셀 어레이(1)의 대용량화로 이어진다.
(스위치 소자(20)의 역치 전압 변동)
이어서, 스위치 소자(20)의 역치 전압 변동을 검증하기 위하여 행한 다양한 실험에 대하여 설명한다.
(실험 1)
실험 1에서는, 5개의 시료(시료 01 내지 05)를 제작하였다. 각 시료의 표면에 다수의 스위치 소자(20)를 형성하였다. 각 시료를, 이하와 같이 형성하였다. 먼저, MOS 트랜지스터 회로와 TiN을 포함하는 제1 전극(21)을 노출한 상태에서 기판 상에 복수 형성하고, 기판의 표면을 역스퍼터에 의해 클리닝한다. 이어서, 질소를 챔버 내에 흘리면서, Te 타깃 및 B4C 타깃을 동시에 스퍼터함으로써, TiN을 포함하는 제1 전극(21) 상에 BCTeN층을 20nm 성막하였다. 계속해서, BCTeN층의 표면에 W층을 30nm 성막하였다. 그 후, 패터닝을 행함으로써, TiN을 포함하는 제1 전극(21)과, BCTeN층을 포함하는 스위치층(22)과, W층을 포함하는 중간 전극(23)이 적층된 스위치 소자(20)를 기판 상에 다수 형성하였다. 이와 같이 하여 형성한 시료에 대하여 320℃, 2시간의 열처리를 행하였다. 실험 1에 있어서, 챔버 내의 진공도를, 도 13에 도시한 바와 같이 시료마다 바꾸었다. 또한, 챔버 내의 진공도를 바꾸기 위해서, 시료마다 스퍼터 장치를 바꾸었다.
상기와 같이 하여 형성한 각 시료에 대하여 XPS 분석을 행하고, 각 시료에 있어서의 스위치 소자(20)의 각 원소의 조성을 도출하고, 그 결과 산소 이외의 원소비가 거의 동일한 것을 확인하였다. 도 14에, 각 시료에 있어서의 스위치 소자(20)의 산소 함유량을 나타냈다. 도 14로부터, 챔버 내의 진공도가 클수록, 스위치 소자(20)의 산소 함유량도 커지는 것을 알았다.
이어서, 시료마다, 120개의 스위치 소자(20)에 대하여 최대 전류가 80mA가 되도록, 각 시료에 설치한 트랜지스터의 게이트 전압을 조정하고, 소스-드레인 전압을 0V부터 6V까지 0.1V씩 상승시키고, 급준하게 저항 변화했을 때의 전압을 측정하였다. 도 15에, 시료 05에 설치한 120개의 스위치 소자(20)로부터 얻어진 측정 결과를 나타냈다. 도 16으로부터, 스위치 소자(20)에 인가하는 전압이 플러스든 마이너스든, 동일한 IV 커브가 얻어지고 있어, 스위치 소자(20)가 쌍방향 특성을 갖고 있음을 확인할 수 있었다. 또한, 스위치 소자(20)에 인가하는 전압이 플러스이든 마이너스이든, 120개의 스위치 소자(20)의 역치 전압에는, 변동 ΔVth1이 있음을 알았다.
이어서, 시료마다 얻어진, 120개의 스위치 소자(20)의 역치 전압의 변동의 표준 편차를 구하였다. 도 16에, 구한 표준 편차를, 횡축을 산소 함유량, 종축을 역치 전압의 변동의 표준 편차로 하는 그래프 상에 시료마다 플롯하였다. 도 16으로부터, 산소 함유량이 클수록, 역치 전압 변동이 크다는 것을 알았다. 즉, 성막 전의 챔버 내의 진공도가 나쁠수록, 스위치 소자(20)의 산소 함유량이 증가하고, 그것에 수반하여, 역치 전압 변동이 악화됨을 알았다. 특히, 산소량이 5at％를 경계로, 역치 전압 변동이 급준하게 악화되어 있음을 알 수 있다. 어떤 성막 장치에 있어서는, 챔버 내의 진공도가 1.0E-5Pa대에서 성막을 행하는데, 이 부근의 진공도에서 성막을 개시하면, 산소 함유량이 5at％를 초과하여, 역치 전압 변동이 크게 악화되어버린다. 그로 인해, 보다 산소 함유량을 저감시켜서 역치 전압 변동을 억제하기 위해서는, 성막 전의 챔버 내의 진공도를 1.0E-6Pa, 또는, 그것보다도 좋은 상태로 한 뒤에, 성막을 행하는 것이 바람직하다. 그렇게 함으로써, 스위치층(22)의 산소 함유량이, 5at％ 이하로 되어, 스위치 소자(20)의 역치 전압의 변동이 낮게 억제된다. 또한, 성막 전에 산소 함유량을 저감시키기 위하여 사용하는 타깃의 프리 스퍼터의 충분한 실시나, 산소를 흡착하는 게터 재료의 방전, 챔버의 베이킹의 충분한 실시 등의 방법이 생각된다.
반드시 명백한 것은 아니지만, BCTeN과 같은 칼코게나이드 재료 중에 산소가 소량이라도 존재하면, 산소와, Te 또는 다른 원소와의 결합에 의해, 결합한 원소의 부분적인 편석이 발생하고, 그것에 의하여 역치 전압 변동이 발생하기 시작하는 것이라 생각된다. 산소 함유량이 5at％를 초과하면, Te-O나 다른 원소와 산소의 결합의 비율도 증가하고, 칼코게나이드 재료 내의 넓은 범위에 큰 편석이 발생하고, 그것에 의하여 역치 전압 변동이 급격하게 커져 간다고 생각된다. 실제로, 도 17에 나타낸, 산소 함유량이 7at％인 BCTeN층의 TEM 사진에 의하면, BCTeN층의 도처에서 편석이 발생되어 있음을 알 수 있다. 따라서, 산소 함유량은 적으면 적을수록, 역치 전압 등의 스위치 소자 특성이 안정되어, 역치 전압 변동이 감소된다고 추정할 수 있다.
스위치 특성은, 칼코겐 원소(Te)의 OTS 특성에 의해 얻어지고 있다. 그로 인해, B, C 또는 N과, 다른 원소의 조합뿐만 아니라, 칼코겐 원소와 다른 원소의 조합에서도 스위치 소자 특성은 얻어진다. 이것으로부터, 칼코겐 원소(Te)에 대한 산소의 양이 증가함에 따라서, 역치 전압 변동이 커지는 것을 이해할 수 있다. 스위치 소자 재료를 구성하는 원소로서는, 예를 들어, 13족(B, Al, Ga), 14족(C, Si, Ge), 15족(N, P, As, Sb, Bi) 등의 원소를 들 수 있다. 이들 원소를 사용함으로써, 저항이 크게 낮아지는 경우가 없고, 또한, 칼코겐 원소와 조합하여 조성의 조정을 행함으로써 저항값이 유지되는 경우가 없는 스위치 소자 특성을 얻을 수 있다. 그러한 스위치 소자 특성을 얻을 수 있는 스위치 소자 재료로서는, 예를 들어, GaTeN, GeTeN, AsGeSiNTe 등을 들 수 있다. 또한, 스위치 소자 특성이 손상되지 않는 범위라면, 예를 들어, Ti, Zr, Hf 등의 전이 금속 원소나, Mg, Gd 등의 다른 금속 원소가 칼코겐 원소에 첨가되어도 상관없다. 그러한 스위치 소자 재료로서, 예를 들어, MgBTeN을 들 수 있다. 이들 원소와 칼코겐 원소를 조합한 스위치 소자 재료 중에 포함되는 산소를 가능한 한 적게 함으로써 역치 전압 변동을 작게 하는 것이 가능하다.
(실험 2)
실험 2에서는, 2개의 시료(시료 06, 07)를 제작하였다. 각 시료의 표면에, 다수의 스위치 소자(20)를 형성하였다. 각 시료를, 이하와 같이 형성하였다. 먼저, 시료 06에 대하여 설명한다. MOS 트랜지스터 회로와 TiN을 포함하는 제1 전극(21)을 노출한 상태에서 기판 상에 복수 형성하고, 기판의 표면을 역스퍼터에 의해 클리닝하였다. 이어서, TiN을 포함하는 제1 전극(21) 상에 스퍼터에 의해 SiNx층을 성막하였다. 이어서, 시료 06을 일단, 챔버로부터 대기 중에 취출한 뒤, 시료 06을 포토리소그래피 공정에 투입하고, SiNx층에 콘택트 홀을 형성하였다. 이어서, 시료 06의 표면을 역스퍼터에 의해 클리닝한 뒤, 콘택트 홀 내에 10nm의 TiN층을 형성한다. 계속해서, 질소를 챔버 내에 흘리면서, 스퍼터에 의해, TiN층의 표면에 20nm의 BCTeN층을 형성하고, 또한, BCTeN층의 표면에, 30nm의 W층을 형성하였다. 이때의 BCTeN층의 조성이, 실험 1에 있어서의 BCTeN층의 조성과 동일하다. 그 후, 패터닝을 행함으로써, TiN을 포함하는 제1 전극(21)과, BCTeN층을 포함하는 스위치층(22)과, W층을 포함하는 중간 전극(23)이 적층된 스위치 소자(20)를 기판 상에 다수 형성하였다. 이와 같이 하여, TiN을 포함하는 제1 전극(21) 및 W층을 포함하는 중간 전극(23) 사이에 끼워진 BCTeN과, 그들의 주위를 SiNx가 덮는 구조의 시료 06을 제작하였다. 이 시료 06에 대하여 320℃, 2시간의 열처리를 행하였다. 또한, 상기 프로세스에 있어서, SiNx층 대신에 SiOx층을 형성함으로써, 시료 07을 형성하였다.
이어서, 시료마다, 120개의 스위치 소자(20)에 대하여 최대 전류가 80mA로 되도록, 각 시료에 설치한 트랜지스터의 게이트 전압을 조정하고, 소스-드레인 전압을 0V부터 6V까지 0.1V씩 상승시키고, 급준하게 저항 변화했을 때의 전압을 측정하였다. 이어서, 시료마다 얻어진, 120개의 스위치 소자(20)의 역치 전압의 변동의 표준 편차를 구하였다. 도 18에, 구한 표준 편차를 시료마다 나타냈다. 도 18로부터, 스위치 소자(20)의 주위가 SiNx층으로 둘러싸여 있는 경우, 스위치 소자(20)의 역치 전압 변동이 작게 되어 있지만, 스위치 소자(20)의 주위가 SiOx층으로 둘러싸여 있는 경우, 스위치 소자(20)의 역치 전압 변동이 크게 되어 있음을 알았다.
스위치 소자 재료를 형성했을 때에, 스위치 소자(20)와 접하는 층에 산소가 포함되어 있는 경우, 성막 내나 프로세스중의 고온이나 열처리에 의해 스위치 소자 재료 중에 산소가 확산되어 산소 함유량이 증가했다고 생각된다. 실험 1에 의하면, 스위치 소자 재료 BCTeN 중의 산소 함유량이 5at％ 이하인 경우에는, 역치 전압 변동은 0.1을 하회한다. 한편, 실험 2에서 층간막으로서 SiNx층을 사용한 경우에는, 스위치 소자 재료 중의 산소 함유량은 막 중 어느 장소도 5at％ 이하라 추정된다. 한편 실험 2에서 층간막으로서 SiOx층을 사용한 경우에는, 산소가 층간막으로부터 스위치 소자(20) 중에 확산되고, SiOx와 접하는 스위치 소자 재료의 표면 또는 스위치 소자 재료 전체의 산소 함유량이 5at％ 이상으로 증가한다. 그 결과, Te나 기타의 원소와의 결합에 의해 편석이 발생하기 쉬워져, 역치 전압 변동이 발생하게 된다고 생각된다.
(실험 3)
실험 3에서는, 2개의 시료(시료 08, 09)를 제작하였다. 각 시료의 표면에 다수의 스위치 소자(20)를 형성하였다. 각 시료를, 이하와 같이 형성하였다. 먼저, 시료 08에 대하여 설명한다. MOS 트랜지스터 회로와 TiN을 포함하는 제1 전극(21)을 노출한 상태에서 기판 상에 복수 형성하고, 기판의 표면을 역스퍼터에 의해 클리닝하였다. 이어서, 질소를 챔버 내에 흘리면서, TiN을 포함하는 제1 전극(21) 상에 BCTeN층을 성막하고, BCTeN층의 표면에 W층을 성막하였다. 그 후, 패터닝을 행함으로써, TiN을 포함하는 제1 전극(21)과, BCTeN층을 포함하는 스위치층(22)과, W층을 포함하는 중간 전극(23)이 적층된 스위치 소자(20)를 기판 상에 다수 형성하였다. 마지막으로, 각 스위치 소자(20) 전체를 SiN층으로 덮었다. 이들 공정에 있어서, 대기 중이나 산소에 스위치층이 한번도 접촉하지 않도록 프로세스를 행하였다. 이와 같이 하여 형성한 시료 08과는 달리, 320℃, 2시간의 열처리를 행하였다. 또한, 상기 프로세스에 있어서, 기판 상에 형성한 다수의 스위치 소자(20)가 대기 폭로나 애싱 등의 산소를 이용한 공정을 경과한 후에 각 스위치 소자(20) 전체를 SiNx층으로 덮음으로써, 시료 09을 형성하였다.
도 19에, 시료 08의 TEM 사진을 도시했다. 도 20에, 시료 09의 TEM 사진을 도시했다. 도 21에, 각 시료의 스위치 소자(20)의 역치 전압 변동을 나타냈다. 도 19에서는, 스위치 소자(20)의 주위에 산화막이 형성되어 있지 않지만, 도 20에서는, 스위치 소자(20)의 주위에 산화막이 형성되어 있음을 알았다. 이 산화막은 Si나 스위치 소자(20)에 포함되는 원소의 산화물이다. 이것은 층간 절연막(13)으로서 SiNx를 사용했다고 해도, 도중의 프로세스에서 스위치 소자(20)가 대기 폭로에 의해 산소에 노출되거나, 레지스트리 무브를 위한 애싱 공정에서 산소에 노출되거나 함으로써, 스위치층(22)과 층간 절연막(13) 사이에 산화물이 생성되어버리는 것을 의미하고 있다. 도 21로부터, 시료 08의 스위치 소자(20)의 역치 전압 변동은, 시료 09의 스위치 소자(20)의 역치 전압 변동보다도 매우 작게 되어 있음을 알았다. 이것으로부터, 실험 2와 같이 의도하여 산화막을 형성한 경우, 또는 실험 3과 같이 프로세스에 의해 의도하지 않고 산화막이 형성된 경우에도, 결과적으로 스위치층(22)의 주위에 산화막이 존재하고 스위치층(22)과 접촉하고 있는 경우, 스위치 소자(20)의 역치 전압 변동이 크게 악화되어 있다고 생각된다. 따라서, 스위치 소자(20)의 주위가 산화막이 아닌 층하고만 접하는 소자 구조를 제작함으로써, 역치 전압 변동을 작게 하는 것이 가능하다.
이어서, 본 실시 형태의 메모리 셀 어레이(1)의 효과에 대하여 설명한다.
실험 2로부터, 스위치 소자(20)에 접하는 층에 산화물이 사용되고 있는 경우, 스위치 소자(20)의 산소 함유량이 증가하고, 스위치 소자(20)의 역치 전압 변동이 커져버린다. 따라서, 메모리 셀(10)을 덮는 절연층을 형성하는 경우에는, 그 절연층으로서, SiOx 등의 산화층이 아니라, SiNx 등의 질화층을 사용함으로써 스위치 소자(20)의 산소 함유량을 5at％ 이하로 할 수 있어, 스위치 소자(20)의 역치 전압 변동의 상승을 억제하는 것이 가능하다. 또한, 층간 절연막(13)이 산화물이나 산소를 많이 포함하는 경우, 확산 억제층(14)을 스위치 소자(20)의 측면에 설치하고, 층간 절연막(13)이 직접 스위치 소자(20)의 측면에 접하지 않도록 함으로써, 스위치 소자(20)의 산소 함유량을 5at％ 이하로 할 수 있어, 스위치 소자(20)의 역치 전압 변동의 상승을 억제하는 것이 가능하다.
스위치층(22)이 메모리 소자(30)에 산소가 사용되는 RRAM이나, 산소가 첨가 된 PCM 메모리 재료와 조합하여 사용되는 경우 등에는, 스위치층(22)의 상하 전극(제1 전극(21) 및 중간 전극(23))으로부터의 산소의 확산에 의해 스위치층(22)의 산소 함유량이 증가하는 것도 생각된다. 또한, 메모리 셀 어레이(1)에서는, 층간 절연막(13)이 사용되므로, 마찬가지로 상하 방향으로부터의 산소의 확산이 생각된다. 그러나, 그러한 경우에도, 본 실시 형태에 있어서, 적어도 스위치층(22)의 상하 전극(제1 전극(21) 및 중간 전극(23))이 스위치층(22)에의 산소의 확산을 억제하는 금속 재료에 의해 구성되어 있을 때에는, 스위치층(22)에의 산소의 확산을 억제할 수 있다. 그 결과, 스위치 소자(20)의 산소 함유량을 5at％ 이하로 할 수 있어, 스위치 소자(20)의 역치 전압 변동의 상승을 억제하는 것이 가능하다. 또한, 본 실시 형태에 있어서, 스위치층(22)과, 제1 전극(21) 및 중간 전극(23) 사이에 확산 억제층(24, 25)이 설치되어 있는 경우에도, 스위치층(22)에의 산소의 확산을 억제할 수 있다. 그 결과, 스위치 소자(20)의 산소 함유량을 5at％ 이하로 할 수 있어, 스위치 소자(20)의 역치 전압 변동의 상승을 억제하는 것이 가능하다.
또한, 제1 전극(21) 및 제2 전극(32)이 층간 절연막(13)에 매립된 구조로 되어 있는 경우에, 제1 전극(21)에 직접 스위치층(22)이 접할 때, 스위치층(22)의 상면 또는 하면의 일부가, 제1 전극(21)으로 덮이지 않는 경우가 있다. 특히, 제1 전극(21)의 선 폭이 가늘게 되어 있을 때에, 스위치층(22)의 상면 또는 하면의 일부가, 제1 전극(21)으로 덮이지 않는 경우가 있다. 이러한 경우에도, 본 실시 형태에 있어서, 스위치층(22)이 직접 층간 절연막(13)에 접하는 경우가 없도록, 스위치층(22)과 층간 절연막(13) 사이에 확산 억제층(15)이 설치되어 있는 경우에는, 스위치층(22)에의 산소의 확산을 억제할 수 있다. 그 결과, 스위치 소자(20)의 산소 함유량을 5at％ 이하로 할 수 있어, 스위치 소자(20)의 역치 전압 변동의 상승을 억제하는 것이 가능하다.
<2. 변형예>
이하에, 상기 실시 형태의 메모리 셀 어레이(1)의 변형예에 대하여 설명한다. 또한, 이하에서는, 상기 실시 형태와 공통의 구성 요소에 대해서는, 상기 실시 형태에서 부여되었던 부호와 동일한 부호가 부여된다. 또한, 상기 실시 형태와 상이한 구성 요소의 설명을 주로 행하고, 상기 실시 형태와 공통의 구성 요소의 설명에 대해서는, 적절히 생략하기로 한다.
[변형예 A]
도 22는, 상기 실시 형태의 메모리 셀 어레이(1)의 일 변형예를 나타낸 것이다. 본 변형예에서는, 메모리 셀 어레이(1)에 있어서, 스위치 소자(20)가 비트선(BL)에 접하여 설치되어 있고, 또한, 크로스 포인트뿐만 아니라, 비트선(BL)의 연장 방향으로 연장하여 설치되어 있다. 이에 의해, 비트선(BL) 또는 워드선(WL)이 되는 층과 동시에 스위치 소자층 또는 메모리 소자층을 성막하고, 일괄하여 포토리소그래피의 프로세스에 의한 형상 가공을 행할 수 있고, 프로세스 공정을 삭감 가능하게 된다. 본 변형예에서는, 스위치층(22)에 직접 접하고 있는 층(예를 들어, 제1 전극(21), 중간 전극(23) 및 주위의 층간 절연막(13))이 스위치층(22)에의 산소의 확산을 억제하는 재료에 의해 구성되어 있다. 이에 의해, 스위치 소자(20)의 산소 함유량을 5at％ 이하로 할 수 있어, 스위치 소자(20)의 역치 전압 변동의 상승을 억제하는 것이 가능하다.
[변형예 B]
도 23은, 상기 실시 형태의 메모리 셀 어레이(1)의 일 변형예를 나타낸 것이다. 본 변형예에서는, 확산 억제층(14, 15, 24, 25)이 설치되어 있지 않고, 스위치층(22)이 직접 층간 절연막(13) 등에 접하고 있다. 본 변형예에서는, 스위치층(22)에 직접 접하고 있는 층(예를 들어, 제1 전극(21), 중간 전극(23) 및 층간 절연막(13))이 스위치층(22)에의 산소의 확산을 억제하는 재료에 의해 구성되어 있다. 이에 의해, 스위치 소자(20)의 산소 함유량을 5at％ 이하로 할 수 있어, 스위치 소자(20)의 역치 전압 변동의 상승을 억제하는 것이 가능하다. 또한, 본 변형예에 있어서, 스위치 소자(20)를 형성할 때에, 상술한 실험 1의 시료 01 내지 03과 동일한 제조 프로세스를 실행하는 것이 바람직하다. 이와 같이 함으로써, 스위치 소자(20)의 산소 함유량을 5at％ 이하로 할 수 있어, 스위치 소자(20)의 역치 전압 변동의 상승을 억제하는 것이 가능하다.
[변형예 C]
상기 실시 형태 및 변형예 A, B에 있어서, 워드선(WL) 또는 비트선(BL)이 메모리 셀 어레이(1)의 적층 방향으로 연장되어 있어도 된다. 이 경우, 각 워드선(WL)과, 각 비트선(BL)은, 메모리 셀 어레이(1)의 적층 면 내 방향에 있어서 서로 대향하게 되고, 각 메모리 셀(10)에 포함되는 스위치 소자(20) 및 메모리 소자(30)는 메모리 셀 어레이(1)의 적층 면 내 방향으로 직렬로 접속되게 된다.
이상, 실시 형태 및 그 변형예 A 내지 C를 들어 본 기술을 설명했지만, 본 기술은 상기 실시 형태 등에 한정되는 것은 아니며, 여러가지 변형이 가능하다. 또한, 본 명세서 중에 기재된 효과는 어디까지나 예시이다. 본 기술의 효과는, 본 명세서 중에 기재된 효과에 한정되는 것은 아니다. 본 기술이, 본 명세서 중에 기재된 효과 이외의 효과를 갖고 있어도 된다.
또한, 예를 들어, 본 기술은 이하와 같은 구성을 취할 수 있다.
(1)
제1 전극과,
상기 제1 전극에 대향 배치된 제2 전극과,
상기 제1 전극과 상기 제2 전극 사이에 설치됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함하는 스위치층과,
상기 스위치층의 표면 중 적어도 일부에 접함과 함께, 상기 스위치층에의 산소의 확산을 억제하는 확산 억제층
을 구비한
스위치 소자.
(2)
상기 스위치층은, 인가 전압을 소정의 역치 전압 이상으로 높임으로써 저저항 상태로 변화하고, 상기 역치 전압보다 낮은 전압으로 낮춤으로써 고저항 상태로 변화하는
(1)에 기재된 스위치 소자.
(3)
상기 확산 억제층은, 상기 제1 전극 또는 상기 제2 전극과, 상기 스위치층과의 사이와는 다른 위치에 설치되어 있고, 절연성의 질화물, 절연성의 탄화물, 또는 절연성의 붕화물에 의해 구성되어 있는
(1) 또는 (2)에 기재된 스위치 소자.
(4)
상기 확산 억제층은, 질화규소(SiN), 질화탄탈륨(TaN), 탄화규소(SiC), 탄질화규소(SiCN), 질화알루미늄(AlN), 질화붕소(BN) 및 질화탄화붕소(BCN) 중에서 선택되는 적어도 1종의 단층 또는 2종 이상의 적층에 의해 구성되어 있는
(3)에 기재된 스위치 소자.
(5)
상기 확산 억제층은, 상기 제1 전극 또는 상기 제2 전극과, 상기 스위치층 사이에 설치되어 있는
(1) 또는 (2)에 기재된 스위치 소자.
(6)
상기 확산 억제층은, 티타늄(Ti), 질화티타늄(TiN), 탄탈륨(Ta), 지르코늄(Zr), 질화지르코늄(ZrN), 하프늄(Hf), 질화하프늄(HfN), 질화탄탈륨(TaN), 텅스텐(W), 질화텅스텐(WN), 백금(Pt), 금(Au), 루테늄(Ru), 이리듐(Ir) 중에서 선택되는 1종의 단층막, 또는 2종 이상의 합금층막 또는 적층막에 의해 구성되어 있는
(5)에 기재된 스위치 소자.
(7)
상기 확산 억제층은, 막 두께가 0.1nm 내지 5nm인 질화규소(SiN)막인
(5)에 기재된 스위치 소자.
(8)
상기 제1 전극, 상기 제2 전극은, 상기 스위치층에의 산소의 확산을 억제하는 금속 재료에 의해 구성되어 있는
(1) 내지 (7) 중 어느 하나에 기재된 스위치 소자.
(9)
상기 제1 전극, 상기 제2 전극은, 티타늄(Ti), 질화티타늄(TiN), 탄탈륨(Ta), 지르코늄(Zr), 질화지르코늄(ZrN), 하프늄(Hf), 질화하프늄(HfN), 질화탄탈륨(TaN), 텅스텐(W), 질화텅스텐(WN), 백금(Pt), 금(Au), 루테늄(Ru), 이리듐(Ir) 중에서 선택되는 1종의 단층막, 또는 2종 이상의 합금층막 또는 적층막에 의해 구성되어 있는
(8)에 기재된 스위치 소자.
(10)
상기 스위치층은, 붕소(B), 알루미늄(Al), 갈륨(Ga), 탄소(C), 규소(Si), 게르마늄(Ge), 질소(N), 인(P), 비소(As), 안티몬(Sb) 및 비스무트(Bi) 중에서 선택되는 적어도 1종의 원소를 더 포함하는
(1) 내지 (9) 중 어느 하나에 기재된 스위치 소자.
(11)
상기 스위치층은, 붕소(B), 탄소(C), 규소(Si) 및 질소(N) 중에서 선택되는 적어도 1종의 원소를 더 포함하는
(1) 내지 (10) 중 어느 하나에 기재된 스위치 소자.
(12)
상기 스위치층은, BTe, CTe, BCTe, CSiTe, BSiTe, BCSiTe, BTeN, CTeN, BCTeN, CSiTeN, BSiTeN 및 BCSiTeN 중 어느 조성을 포함하는
(11)에 기재된 스위치 소자.
(13)
상기 스위치층의 산소 함유량은, 5at％ 이하로 되어 있는
(1) 내지 (12) 중 어느 하나에 기재된 스위치 소자.
(14)
상기 스위치층은, 산화물이 아닌 층하고만 접하고 있는
(1) 내지 (13) 중 어느 하나에 기재된 스위치 소자.
(15)
제1 전극과,
상기 제1 전극에 대향 배치된 제2 전극과,
상기 제1 전극과 상기 제2 전극 사이에 설치되고, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함함과 함께, 산소 함유량이 5at％ 이하로 되어 있는 스위치층
을 구비한
스위치 소자.
(16)
복수의 메모리 셀을 구비하고,
각 상기 메모리 셀은, 메모리 소자 및 상기 메모리 소자에 직접 접속된 스위치 소자
를 포함하고,
상기 스위치 소자는,
제1 전극과,
상기 제1 전극에 대향 배치된 제2 전극과,
상기 제1 전극과 상기 제2 전극 사이에 설치됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함하는 스위치층과,
상기 스위치층의 표면 중 적어도 일부에 접함과 함께, 상기 스위치층에의 산소의 확산을 억제하는 확산 억제층
을 갖는 기억 장치.
(17)
복수의 메모리 셀을 구비하고,
각 상기 메모리 셀은, 메모리 소자 및 상기 메모리 소자에 직접 접속된 스위치 소자
를 포함하고,
상기 스위치 소자는,
제1 전극과,
상기 제1 전극에 대향 배치된 제2 전극과,
상기 제1 전극과 상기 제2 전극 사이에 설치되고, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함함과 함께, 산소 함유량이 5at％ 이하로 되어 있는 스위치층
을 갖는 기억 장치.
본 출원은, 일본 특허청에 있어서 2015년 3월 31일에 출원된 일본 특허 출원 번호 제2015-073054호를 기초로 하여 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면 설계상의 요건이나 다른 요인에 따라, 여러가지 수정, 콤비네이션, 서브 콤비네이션, 및 변경을 상도할 수 있지만, 그들은 첨부된 청구범위나 그 균등물의 범위에 포함되는 것임이 이해될 것이다.

Claims (17)

  1. 제1 전극과,
    상기 제1 전극에 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 설치됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함하는 스위치층과,
    상기 제1 전극 또는 상기 제2 전극과, 상기 스위치층 사이에 설치되어, 상기 스위치층의 표면 중 적어도 일부에 접함과 함께, 상기 스위치층에의 산소의 확산을 억제하는 확산 억제층
    을 구비한
    스위치 소자.
  2. 제1항에 있어서, 상기 제1 전극 및 상기 제2 전극은, 상기 스위치층에의 산소의 확산을 억제하는 금속 재료에 의해 구성되어 있는
    스위치 소자.
  3. 제1 전극과,
    상기 제1 전극에 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 설치됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함하는 스위치층과,
    상기 스위치층의 표면 중 적어도 일부에 접함과 함께, 상기 스위치층에의 산소의 확산을 억제하는 확산 억제층을 구비하고,
    상기 스위치층은, 붕소(B), 탄소(C), 규소(Si) 및 질소(N) 중에서 선택되는 적어도 1종의 원소를 더 포함하는
    스위치 소자.
  4. 제1 전극과,
    상기 제1 전극에 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 설치됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함하고, 산화물이 아닌 층하고만 접하는 스위치층과,
    상기 스위치층의 표면 중 적어도 일부에 접함과 함께, 상기 스위치층에의 산소의 확산을 억제하는 확산 억제층을 구비한
    스위치 소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 스위치층은, 인가 전압을 소정의 역치 전압 이상으로 높임으로써 저저항 상태로 변화하고, 상기 역치 전압보다 낮은 전압으로 낮춤으로써 고저항 상태로 변화하는
    스위치 소자.
  6. 제1항에 있어서, 상기 확산 억제층은, 티타늄(Ti), 질화티타늄(TiN), 탄탈륨(Ta), 지르코늄(Zr), 질화지르코늄(ZrN), 하프늄(Hf), 질화하프늄(HfN), 질화탄탈륨(TaN), 텅스텐(W), 질화텅스텐(WN), 백금(Pt), 금(Au), 루테늄(Ru), 이리듐(Ir) 중에서 선택되는 1종의 단층막, 또는 2종 이상의 합금층막 또는 적층막에 의해 구성되어 있는
    스위치 소자.
  7. 제1항에 있어서, 상기 확산 억제층은, 막 두께가 0.1nm 내지 5nm의 질화규소(SiN)막인
    스위치 소자.
  8. 제1항 내지 제4항, 제6항 및 제7항 중 어느 한 항에 있어서, 상기 제1 전극, 상기 제2 전극은, 티타늄(Ti), 질화티타늄(TiN), 탄탈륨(Ta), 지르코늄(Zr), 질화지르코늄(ZrN), 하프늄(Hf), 질화하프늄(HfN), 질화탄탈륨(TaN), 텅스텐(W), 질화텅스텐(WN), 백금(Pt), 금(Au), 루테늄(Ru), 이리듐(Ir) 중에서 선택되는 1종의 단층막, 또는 2종 이상의 합금층막 또는 적층막에 의해 구성되어 있는
    스위치 소자.
  9. 제1항 또는 제2항에 있어서, 상기 스위치층은, 붕소(B), 알루미늄(Al), 갈륨(Ga), 탄소(C), 규소(Si), 게르마늄(Ge), 질소(N), 인(P), 비소(As), 안티몬(Sb) 및 비스무트(Bi) 중에서 선택되는 적어도 1종의 원소를 더 포함하는
    스위치 소자.
  10. 제3항에 있어서, 상기 스위치층은, BTe, CTe, BCTe, CSiTe, BSiTe, BCSiTe, BTeN, CTeN, BCTeN, CSiTeN, BSiTeN 및 BCSiTeN 중 어느 조성을 포함하는
    스위치 소자.
  11. 제1항 내지 제4항, 제6항, 제7항 및 제10항 중 어느 한 항에 있어서, 상기 스위치층의 산소 함유량은, 5at％ 이하로 되어 있는
    스위치 소자.
  12. 복수의 메모리 셀을 구비하고,
    각 상기 메모리 셀은, 메모리 소자 및 상기 메모리 소자에 직접 접속된 스위치 소자를 포함하고,
    상기 스위치 소자는,
    제1 전극과,
    상기 제1 전극에 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 설치됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함하는 스위치층과,
    상기 제1 전극 또는 상기 제2 전극과, 상기 스위치층 사이에 설치되어, 상기 스위치층의 표면 중 적어도 일부에 접함과 함께, 상기 스위치층에의 산소의 확산을 억제하는 확산 억제층을 갖는
    기억 장치.
  13. 제12항에 있어서, 상기 제1 전극 및 상기 제2 전극은, 상기 스위치층에의 산소의 확산을 억제하는 금속 재료에 의해 구성되어 있는
    기억 장치.
  14. 복수의 메모리 셀을 구비하고,
    각 상기 메모리 셀은, 메모리 소자 및 상기 메모리 소자에 직접 접속된 스위치 소자를 포함하고,
    상기 스위치 소자는,
    제1 전극과,
    상기 제1 전극에 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 설치됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함하는 스위치층과,
    상기 스위치층의 표면 중 적어도 일부에 접함과 함께, 상기 스위치층에의 산소의 확산을 억제하는 확산 억제층을 갖고,
    상기 스위치층은, 붕소(B), 탄소(C), 규소(Si) 및 질소(N) 중에서 선택되는 적어도 1종의 원소를 더 포함하는
    기억 장치.
  15. 복수의 메모리 셀을 구비하고,
    각 상기 메모리 셀은, 메모리 소자 및 상기 메모리 소자에 직접 접속된 스위치 소자를 포함하고,
    상기 스위치 소자는,
    제1 전극과,
    상기 제1 전극에 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 설치됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 1종의 칼코겐 원소를 포함하고, 산화물이 아닌 층하고만 접하는 스위치층과,
    상기 스위치층의 표면 중 적어도 일부에 접함과 함께, 상기 스위치층에의 산소의 확산을 억제하는 확산 억제층을 갖는
    기억 장치.
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