KR101931887B1 - 오보닉 문턱 스위칭 소자 및 이를 포함하는 메모리 소자 - Google Patents
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Abstract
오보닉 문턱 스위칭 소자가 개시된다. 오보닉 문턱 스위칭 소자는 서로 이격된 제1 및 제2 전극층 및 그리고 이들 사이에 배치된 비정질 반도체층을 구비하고, 비정질 반도체층은 안티모니(Sb), 비스무스(Bi), 비소(As), 게르마늄(Ge), 실리콘(Si), 주석(Sn) 및 탄소(C)로 이루어진 그룹에서 선택된 하나 이상을 포함하는 제1 원소, 갈륨(Ga), 알루미늄(Al) 및 인듐(In)으로 이루어진 그룹에서 선택된 하나 이상을 포함하는 제2 원소, 질소(N) 및 텔루륨(Te)으로 이루어진 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성된다.
Description
본 발명은 금속/비정질 칼코지나이드/금속 접합에서 발생하는 가역적 스위칭 현상을 기반으로 하는 오보닉 문턱 스위칭 소자 및 이를 구비하는 비휘발성 메모리 소자에 관한 것이다.
최근 인텔사에서는 비휘발성 메모리(Non-Volatile Memory) 소자인 ‘OPTANE’을 선보인 바 있는데, OPTANE의 경우 PRAM(Phase change Random Access Memory) 기반의 3차원 크로스바 어레이(crossbar array) 배열의 메모리 소자로서, 다층 집적 방식으로 인해 집적도가 매우 높고 향후 경쟁력이 더욱 높아질 것으로 전망된다.
이러한 경향에 따라 최근 3차원 크로스바 어레이(crossbar array) 배열 비휘발성 메모리의 개발이 가속화 되고 있는데, 이러한 구조의 메모리 소자에서 정보를 저장하는 역할을 하는 메모리 셀(cell)은 2-단자 소자로서 노이즈(noise), 주변 메모리 셀로부터의 스니크 전류(sneak current) 등으로 인해 영향을 받기 쉽고, 이것은 메모리 소자의 리딩(reading) 상의 오류로 직결되는 문제점이 있다.
따라서, 3차원 크로스바 어레이(crossbar array) 배열 비휘발성 메모리 소자를 개발하기 위해서는, 상기 스니크 전류(sneak current)를 방지할 수 있고, 특정 메모리 셀을 프로그래밍 할 때 높은 전류를 흘려 프로그래밍을 가능하게 하면서 주변 메모리 셀과의 간섭 효과를 최소화하는 2-단자 비선형 선택소자(selector)의 개발이 필수적으로 요구된다.
본 발명의 일 목적은 높은 전류 밀도 및 선택비를 가지면서 안정적으로 임계 스위칭 동작을 수행할 수 있는 오보닉 문턱 스위칭 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 오보닉 문턱 스위칭 소자를 구비하는 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 실시예에 따른 오보닉 문턱 스위칭 소자는 서로 이격된 제1 및 제2 전극층; 및 안티모니(Sb), 비스무스(Bi), 비소(As), 게르마늄(Ge), 실리콘(Si), 주석(Sn) 및 탄소(C)로 이루어진 그룹에서 선택된 하나 이상을 포함하는 제1 원소, 갈륨(Ga), 알루미늄(Al) 및 인듐(In)으로 이루어진 그룹에서 선택된 하나 이상을 포함하는 제2 원소, 질소(N) 및 텔루륨(Te)으로 이루어진 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성되고, 상기 제1 및 제2 전극층 사이에 배치된 비정질 반도체층을 포함한다.
일 실시예에 있어서, 상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질은 하기 화학식 1의 조성을 가질 수 있다.
[화학식 1]
상기 화학식 1에서, M1는 갈륨(Ga), 알루미늄(Al) 및 인듐(In)으로 이루어진 그룹에서 선택된 하나 이상의 원소를 포함하고, M2는 안티모니(Sb), 비스무스(Bi), 비소(As), 게르마늄(Ge), 실리콘(Si), 주석(Sn) 및 탄소(C)로 이루어진 그룹에서 선택된 하나 이상의 원소를 포함하며, x, y, z 및 a는 각각 x+y+z=1, 0.06<x<0.5, 0.25<y<0.8 및 0.05<a<0.7을 만족하는 0 초과의 실수일 수 있다. 예를 들면, 상기 x, y 및 a는 x+y+z=1, 0.06<x<0.4, 0.30<y<0.7 및 0.15<a<0.6을 만족하는 실수일 수 있다.
일 실시예에 있어서, 상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질은 안티모니(Sb), 갈륨(Ga), 텔루륨(Te) 및 질소(N) 원소를 포함할 수 있다.
일 실시예에 있어서, 상기 비정질 반도체층은 
(0<a<1) 타겟 및 
(0<x<1) 타겟을 이용한 스퍼터링(sputtering) 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 전극은 서로 독립적으로 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 플레티늄(Pt), 크로뮴(Cr), 규소(Si), 이들의 질화물, 이들의 탄화물 및 탄소(C)계 물질로 이루어진 그룹으로부터 선택된 하나 이상의 물질로 형성될 수 있다. 이 경우, 상기 제1 및 제2 전극 중 적어도 하나는 서로 다른 물질의 적층 구조를 가질 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자는 서로 이격된 제1 신호라인 및 제2 신호라인; 상기 제1 신호라인에 전기적으로 연결된 비휘발성 메모리 셀; 및 상기 메모리 셀에 전기적으로 연결된 제1 전극, 상기 제2 신호라인에 전기적으로 연결된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 비정질 반도체층을 구비하는 스위칭 소자를 포함할 수 있고, 이 경우, 상기 비정질 반도체층은 안티모니(Sb), 비스무스(Bi), 비소(As), 게르마늄(Ge), 실리콘(Si), 주석(Sn) 및 탄소(C)로 이루어진 그룹에서 선택된 하나 이상을 포함하는 제1 원소, 갈륨(Ga), 알루미늄(Al) 및 인듐(In)으로 이루어진 그룹에서 선택된 하나 이상을 포함하는 제2 원소, 질소(N) 및 텔루륨(Te)으로 이루어진 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성될 수 있다.
일 실시예에 있어서, 상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질은 하기 화학식 1의 조성을 가질 수 있다.
[화학식 1]
상기 화학식 1에서, M1은 및 M2는 상기 제2 원소 및 상기 제1 원소를 각각 나타내고, x, y, z 및 a는 각각 x+y+z=1, 0.06<x<0.5, 0.25<y<0.8 및 0.05<a<0.7을 만족하는 0 초과의 실수이다.
일 실시예에 있어서, 상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질은 안티모니(Sb), 갈륨(Ga), 텔루륨(Te) 및 질소(N) 원소를 포함할 수 있고, 이 경우, 상기 x, y 및 a는 x+y+z=1, 0.06<x<0.4, 0.30<y<0.7 및 0.15<a<0.6을 만족하는 실수일 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 전극은 서로 독립적으로 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 플레티늄(Pt), 크로뮴(Cr), 규소(Si), 이들의 질화물, 이들의 탄화물 및 탄소(C)계 물질로 이루어진 그룹으로부터 선택된 하나 이상의 물질로 형성될 수 있다.
일 실시예에 있어서, 상기 제1 신호라인은 제1 방향으로 연장되고, 상기 제2 신호라인은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
일 실시예에 있어서, 상기 메모리 셀은 PRAM(Phase change Random Access Memory) 또는 RRAM(Resistive switching Random Access Memory)을 포함할 수 있다.
본 발명에 따르면, 질소 원소와 함께 이와 화학적으로 결합할 수 있는 갈륨(Ga), 알루미늄(Al), 인듐(In) 등으로부터 선택된 하나 이상을 함유시킨 칼코지나이드(chalcogenide) 기반 반도체 물질로 오보닉 문턱 스위칭 소자를 구현함으로써, 질소 함량을 높일 수 있을 뿐만 아니라 질소 원소의 분포를 균일하게 제어할 수 있고, 그 결과 결정화 온도가 상승되어 상대적으로 높은 온도까지 비정질 상태를 유지할 수 있고 임계 스위칭 동작을 안정적으로 수행할 수 있다.
도 1은 본 발명의 실시예에 따른 오보닉 문턱 스위칭 소자(Ovonic threshold switching device)를 설명하기 위한 단면도이다.
도 2a는 실시예 1의 오보닉 문턱 스위칭 소자에 대해 측정된 전압-전류 그래프이고, 도 2b는 실시예 1의 오보닉 문턱 스위칭 소자에 대해 측정된 시간에 따른 입력전압 및 출력전류의 변화를 나타내는 그래프이다.
도 3, 도 4 및 도 5는 실시예 2, 3 및 4의 오보닉 문턱 스위칭 소자들에 대해 각각 측정된 전압-전류 그래프들이다.
도 6은 비교예의 오보닉 문턱 스위칭 소자에 대해 측정된 전압-전류 그래프이다.
도 7은 20x20 ㎛2의 면적을 갖는 제1 오보닉 문턱 스위칭 소자 및 70x70 ㎛2의 면적을 갖는 제2 오보닉 문턱 스위칭 소자에 대해 측정한 전압-전류 그래프이다.
도 8은 상기 제1 오보닉 문턱 스위칭 소자에 대해 DC 사이클에 따른 Ion 및 Ioff 변화를 측정한 그래프이다.
도 9는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이다.
도 2a는 실시예 1의 오보닉 문턱 스위칭 소자에 대해 측정된 전압-전류 그래프이고, 도 2b는 실시예 1의 오보닉 문턱 스위칭 소자에 대해 측정된 시간에 따른 입력전압 및 출력전류의 변화를 나타내는 그래프이다.
도 3, 도 4 및 도 5는 실시예 2, 3 및 4의 오보닉 문턱 스위칭 소자들에 대해 각각 측정된 전압-전류 그래프들이다.
도 6은 비교예의 오보닉 문턱 스위칭 소자에 대해 측정된 전압-전류 그래프이다.
도 7은 20x20 ㎛2의 면적을 갖는 제1 오보닉 문턱 스위칭 소자 및 70x70 ㎛2의 면적을 갖는 제2 오보닉 문턱 스위칭 소자에 대해 측정한 전압-전류 그래프이다.
도 8은 상기 제1 오보닉 문턱 스위칭 소자에 대해 DC 사이클에 따른 Ion 및 Ioff 변화를 측정한 그래프이다.
도 9는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예에 따른 오보닉 문턱 스위칭 소자(Ovonic threshold switching device)를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 오보닉 문턱 스위칭 소자(100)는 제1 전극(110), 제2 전극(120) 및 비정질 반도체층(130)을 포함한다.
상기 제1 및 제2 전극(110, 120)은 서로 이격되게 배치되고, 전기 전도성 물질로 형성될 수 있다. 예를 들면, 상기 제1 및 제2 전극(110, 120)은 서로 독립적으로 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 플레티늄(Pt), 크로뮴(Cr), 규소(Si), 이들의 질화물이나 탄화물, 탄소(C)계 물질 등으로 이루어진 그룹으로부터 선택된 하나 이상의 물질로 형성될 수 있다. 상기 탄소계 물질은 흑연, 탄소 나노 튜브, 그래핀 등을 포함할 수 있다. 한편, 상기 제1 전극(110)을 형성하는 물질과 상기 제2 전극(120)을 형성하는 물질은 서로 동일할 수도 있고, 서로 다를 수도 있다. 또한, 상기 제1 전극층(110) 또는 상기 제2 전극층(120)은 상기의 물질들 중 서로 다른 물질의 적층 구조를 가질 수 있다.
상기 비정질 반도체층(130)은 질소(N) 원소를 함유하는 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성될 수 있다. 일 실시예에 있어서, 상기 비정질 반도체층(130)은 안티모니(Sb), 비스무스(Bi), 비소(As), 게르마늄(Ge), 실리콘(Si), 주석(Sn), 탄소(C) 등으로부터 선택된 하나 이상의 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 등으로부터 선택된 하나 이상의 원소, 질소(N) 원소 및 텔루륨(Te) 원소를 포함하는 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성될 수 있다.
일 실시예에 있어서, 상기 비정질 반도체층(130)은 하기 화학식 1의 조성을 갖는 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성될 수 있다.
[화학식 1]
상기 화학식 1에서, M1는 갈륨(Ga), 알루미늄(Al), 인듐(In) 등으로부터 선택된 하나 이상의 원소를 포함할 수 있고, M2는 안티모니(Sb), 비스무스(Bi), 비소(As), 게르마늄(Ge), 실리콘(Si), 주석(Sn), 탄소(C) 등으로부터 선택된 하나 이상의 원소를 포함할 수 있다.
한편, 상기 화학식 1에서, x, y, z 및 a는 각각 ’초과의 실수(real number)일 수 있다. 일 실시예에 있어서, x, y 및 z는 몰분율로서 x+y+z=1, 0.06<x<0.5 및 0.25<y<0.8을 만족하는 실수이고, a는 0.05<a<0.7을 만족하는 실수일 수 있다. 상기 화학식 1의 조성비가 상기의 범위를 벗어나는 경우, 상기 오보닉 문턱 스위칭 소자는 정상적인 임계 스위칭 동작을 수행할 수 없는 문제점이 발생할 수 있다. 바람직하게는, x, y 및 z는 x+y+z=1, 0.06<x<0.4 및 0.30<y<0.7을 만족하는 실수이고, a는 0.15<a<0.6을 만족하는 실수일 수 있다.
상기 칼코지나이드(chalcogenide) 기반 반도체 물질이 질소(N) 원소를 포함하는 경우, 오보닉 문턱 스위칭 소자의 임계 스위칭 특성 발현에 큰 영향을 미치는 결정화 온도가 상승될 수 있고 질소 원소가 결함으로 작용하여 임계 스위칭 동작을 더욱 안정적으로 수행할 수 있다. 따라서, 종래 많은 연구자에 의해 칼코지나이드(chalcogenide) 기반 반도체 물질에서 질소(N) 성분의 함량을 높이고자 하는 많은 시도가 있었으나, 질소(N) 원소의 고체용해도(solid solubility) 한계로 인하여, 물질 전체 시스템에서 질소 원소가 과량으로 함유되는 경우에는 다수의 질소 원소가 물질의 표면에 분포하게 되고, 이러한 표면에 분포된 질소 원소는 소자 제조 공정 또는 소자 동작 시 질소 가스 버블 등의 형태로 물질로부터 쉽게 제거되어 소자의 안정성을 크게 저하시키는 문제점이 존재하였다.
본 발명에서는 상기와 같은 문제점을 해결하면서 질소 원소의 함량을 높이기 위해, 질소 원소와 함께 이와 화학적으로 결합할 수 있는 갈륨(Ga), 알루미늄(Al), 인듐(In) 등으로부터 선택된 하나 이상을 함유시킴으로써, 상기 칼코지나이드(chalcogenide) 기반 반도체 물질의 질소 함량을 높일 수 있을 뿐만 아니라 질소 원소의 분포를 균일하게 제어할 수 있고, 그 결과 결정화 온도가 상승되어 상대적으로 높은 온도까지 비정질 상태를 유지할 수 있고 임계 스위칭 동작을 안정적으로 수행할 수 있다.
일 실시예에 있어서, 상기 비정질 반도체층(130)은 안티모니(Sb), 갈륨(Ga), 텔루륨(Te) 및 질소(N) 원소로 이루어진 반도체 물질로 형성될 수 있다.
일 실시예로, 상기와 같이 안티모니(Sb), 텔루륨(Te), 갈륨(Ga) 및 질소(N) 원소로 이루어진 반도체 물질로 형성된 비정질 반도체층(130)은 
(0<a<1) 타겟 및 
(0<x<1) 타겟을 동시에 이용한 코스퍼터링(Co-sputtering) 공정 또는 상기 타겟들을 이용한 일반 스퍼터링 공정을 통해 제조될 수 있다.
이 경우, 상기 
(0<a<1) 물질은 전도성 우수한 상변화 물질로서, 이 물질을 이용하여 상기 비정질 반도체층(130)을 형성하는 경우에는 높은 전류 밀도 및 고속 동작을 구현할 수 있다. 그리고 
(0<x<1) 물질은 상대적으로 높은 경도를 갖는 물질로서 이 물질을 이용하여 상기 비정질 반도체층(130)을 형성하는 경우에는 내구성이 향상되어 건식 식각(dry etching) 등의 제조공정 동안 발생될 수 있는 손상을 최소화 할 수 있을 뿐만 아니라 갈륨(Ga) 원소가 질소(N)와 화학적으로 결합할 수 있어서 물질의 질소 함량을 높일 수 있고, 또한 갈륨(Ga) 원소의 s-오비탈은 텔루륨(Te) 원소의 p-오비탈과 서로 결합하여 고립전자쌍을 형성함으로써 전체 물질 시스템의 왜곡을 심화시켜 오보닉 임계 스위칭의 특성 발현을 향상시킬 수 있다.
이하에서는 본 발명의 일부 실시예에 대해 상술한다. 다만, 하기 실시예는 본 발명의 일부 실시예에 불과한 것으로서, 본 발명의 범위가 하기의 실시예에 한정되는 것으로 해석되어서는 아니된다.
[실시예 1]
100 nm 두께의 TiN 하부 전극 상에 상온에서 Sb2Te3 타겟 및 GaN 타겟을 이용한 코스퍼터링(Co-sputtering) 공정을 통해 30nm 두께의 Sb-Ga-Te-N 비정질 반도체층을 형성하고, 이어서 상기 비정질 반도체층 상에 50 nm 두께의 TiN 상부 전극을 형성하여 오보닉 문턱 스위칭 소자를 제조하였다.
상기 비정질 반도체층에 대해 XPS(X-ray photoelectron spectroscopy) 분석을 수행한 결과, 상기 비정질 반도체층 물질에서 Sb, Te, Ga 및 N의 함량은 각각 13.22 mol%, 30.01 mol%, 12.06 mol% 및 44.72 mol%이었고, 갈륨(Ga) 원소로 인하여 질소(N)의 함량을 크게 높아진 것으로 나타났다.
[실시예 2]
100 nm 두께의 TiN 하부 전극 상에 실시예 1과 유사한 코스퍼터링 공정을 통해 Sb, Te, Ga 및 N의 함량이 각각 3.64 mol%, 6.09 mol%, 37.36 mol% 및 52.91 mol%인 30nm 두께의 비정질 반도체층을 형성한 후 그 위에 50 nm 두께의 TiN 상부 전극을 형성하여 오보닉 문턱 스위칭 소자를 제조하였다.
[실시예 3]
100 nm 두께의 TiN 하부 전극 상에 실시예 1과 유사한 코스퍼터링 공정을 통해 Sb, Te, Ga 및 N의 함량이 각각 2.03 mol%, 9.20 mol%, 29.24 mol% 및 52.53 mol%인 30nm 두께의 비정질 반도체층을 형성한 후 그 위에 50 nm 두께의 TiN 상부 전극을 형성하여 오보닉 문턱 스위칭 소자를 제조하였다.
[실시예 4]
100 nm 두께의 TiN 하부 전극 상에 실시예 1과 유사한 코스퍼터링 공정을 통해 Sb, Te, Ga 및 N의 함량이 각각 11.21 mol%, 11.78 mol%, 27.39 mol% 및 49.62 mol%인 30nm 두께의 비정질 반도체층을 형성한 후 그 위에 50 nm 두께의 TiN 상부 전극을 형성하여 오보닉 문턱 스위칭 소자를 제조하였다.
[비교예]
100 nm 두께의 TiN 하부 전극 상에 실시예 1과 유사한 코스퍼터링 공정을 통해 Sb, Te, Ga 및 N의 함량이 각각 34.60 mol%, 36.89 mol%, 5.56 mol% 및 22.95 mol%인 30nm 두께의 비정질 반도체층을 형성한 후 그 위에 50 nm 두께의 TiN 상부 전극을 형성하여 오보닉 문턱 스위칭 소자를 제조하였다.
[실험예 1]
도 2은 실시예 1의 오보닉 문턱 스위칭 소자에 대해 측정된 전압-전류 그래프이고, 도 2b는 실시예 1의 오보닉 문턱 스위칭 소자에 대해 측정된 시간에 따른 입력전압 및 출력전류의 변화를 나타내는 그래프이다. 도 2의 그래프는 0V에서 +10V까지 전압을 상승시킨 후 다시 0V로 전압을 감소시키고, 이어서 -10V까지 전압을 추가로 감소시킨 후 0V까지 전압을 상승시키는 과정을 20회 수행하여 측정된 결과이다.
도 2a 및 도 2b를 참조하면, 실시예 1의 오보닉 문턱 스위칭 소자는 약 3V 부근의 임계 전압 이상에서 전류가 비선형적으로 급격히 증가하는 우수한 오보닉 임계 스위칭 특성을 발현함을 알 수 있고, 또한 전이 시간이 약 10 ns인 고속 동작 특성을 발현함을 알 수 있다. 또한, 실시예의 오보닉 문턱 스위칭 소자는 초기 포밍(forming) 과정이 요구되지 않음을 알 수 있다.
도 3, 도 4 및 도 5는 실시예 2, 3 및 4의 오보닉 문턱 스위칭 소자들에 대해 각각 측정된 전압-전류 그래프들이다.
도 3 내지 도 5를 참조하면, 실시예 2, 3 및 4의 오보닉 문턱 스위칭 소자들은 모두 임계 전압 이상에서 전류가 비선형적으로 급격히 증가하는 우수한 오보닉 임계 스위칭 특성을 발현함을 알 수 있다.
도 6은 비교예의 오보닉 문턱 스위칭 소자에 대해 측정된 전압-전류 그래프이다.
도 6을 참조하면, 비교예의 오보닉 문턱 스위칭 소자에서는 임계 전압 이상에서 전류가 비선형적으로 급격히 증가하는 특성이 나타나지 않음을 알 수 있다. 이는 Ga 및 N의 몰비율이 지나치게 낮기 때문인 것으로 판단된다.
[실험예 2]
도 7은 20x20 ㎛2의 면적을 갖는 제1 오보닉 문턱 스위칭 소자 및 70x70 ㎛2의 면적을 갖는 제2 오보닉 문턱 스위칭 소자에 대해 측정한 전압-전류 그래프이고, 도 8은 상기 제1 오보닉 문턱 스위칭 소자에 대해 DC 사이클에 따른 Ion 및 Ioff 변화를 측정한 그래프이다.
도 7을 참조하면, 상기 제1 오보닉 문턱 스위칭 소자의 경우 20x20 ㎛2의 비교적 큰 크기에도 불구하고, 3.5V의 Ion 및 0.3V의 Ioff 보다 평균 148배이고 최대 478배에 이르는 선택비를 나타내었다. 그리고, 전류 밀도는 약 1 kA/cm2로 측정되었고, 이는 종래의 다른 그룹들이 발표한 비슷한 크기의 소자(20x20 ㎛2)보다 약 10배 이상 높은 것이다.
한편, 상기 제2 보닉 문턱 스위칭 소자와 비교하여 상기 제1 오보닉 문턱 스위칭 소자의 Ion/Ioff 비율 및 전류밀도가 더 높은 것으로 나타났고, 이로부터 소자 면적이 감소할수록 더 높은 Ion/Ioff 비율 및 전류밀도를 나타냄을 알 수 있다. 따라서, 100x100 nm2 면적의 소자를 제작하는 경우, 약 107 이상의 Ion/Ioff 비율 및 약 10 MA/cm2 이상의 전류밀도를 달성할 수 있을 것으로 판단된다.
도 8을 참조하면, 2백회 이상의 반복적인 DC 사이클링에서도 오보닉 문턱 스위칭 소자가 안정적으로 동작함을 확인할 수 있다.
도 9는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 소자(1000)는 메모리 셀(1100), 스위칭 소자(1200), 제1 신호라인(1300) 및 제2 신호 라인(1400)을 포함한다. 상기 메모리 셀(1100)과 상기 스위칭 소자(1200)는 상기 제1 신호라인(1300)과 상기 제2 신호라인(1400) 사이에 배치될 수 있다.
상기 메모리 셀(1100)은 비휘발성(Non-volatile) 특성을 갖는 PRAM(Phase change Random Access Memory), RRAM(Resistive switching Random Access Memory) 등을 포함할 수 있고, 그 구조나 재료가 특별히 제한되지 않는다. 상기 메모리 셀(1100)은 상기 제1 신호라인(1300)과 전기적으로 연결될 수 있다.
상기 스위칭 소자(1200)는 제1 전극(1210), 제2 전극(1220) 및 비정질 반도체층(1230)을 포함할 수 있다. 상기 스위칭 소자(1200)의 제1 전극(1210), 제2 전극(1220) 및 비정질 반도체층(1230)은 도 1을 참조하여 설명한 오보닉 문턱 스위칭 소자(100)의 제1 전극(110), 제2 전극(120) 및 비정질 반도체층(130)과 각각 실질적으로 동일하므로, 이하에서는 이들에 대한 중복된 상세한 설명은 생략한다.
상기 스위칭 소자(1200)은 상기 메모리 셀(1100)과 상기 제2 신호라인(1400) 사이에 배치될 수 있고, 상기 스위칭 소자(1200)의 제1 전극(1210)은 상기 메모리 셀(1100)과 전기적으로 연결될 수 있고, 상기 스위칭 소자(1200)의 제2 전극(1220)은 상기 제2 신호라인(1400)에 전기적으로 연결될 수 있다.
상기 제1 신호라인(1300)과 상기 제2 신호라인(1400)은 서로 교차하는 방향으로 연장될 수 있다. 예를 들면, 상기 제1 신호라인(1300)은 제1 방향(X)으로 연장될 수 있고, 상기 제2 신호라인(1400)은 상기 제1 방향과 직교하는 제2 방향(Y)으로 연장될 수 있다.
한편, 도 4에는 상기 제1 신호라인(1300)이 하나의 메모리 셀(1100)과 전기적으로 연결되고 상기 제2 신호라인(1400)된 것으로 도시되어 있으나, 상기 제1 신호라인(1300)은 상기 제2 방향(Y)을 따라 일렬로 배치된 복수의 메모리 셀들과 전기적으로 연결될 수 있다. 그리고 도 4에는 상기 제2 신호라인(1400)이 하나의 스위칭 소자(1200)와 전기적으로 연결된 것으로 도시되어 있으나, 상기 제2 신호라인(1400)은 상기 제1 방향(X)을 따라 일렬로 배치된 복수의 스위칭 소자들과 전기적으로 연결될 수 있다.
종래 3차원 크로스바 배열 구조의 비휘발성 메모리 소자에 있어서, 메모리 셀은 2 단자 소자로서 인접한 주변 메모리 셀들로부터의 스니크 전류(sneak current) 등에 의해 영향을 받아서 상기 메모리 셀에 저장된 정보를 리딩(reading)하는 과정에서 오류를 발생시키는 문제점이 존재하였다.
하지만, 본 발명에서와 같이, 오보닉 문턱 스위칭 동작을 수행하는 스위칭 소자(1200)를 적용하는 경우, 인접한 주변 메모리 셀들과의 간섭 현상을 최소화하여 상기 스니크 전류(sneak current)에 의한 영향을 제거할 수 있고, 상기 메모리 셀(1100)을 프로그래밍 할 때 높은 전류를 흘려 프로그래밍을 가능하게 할 수 있다.
본 발명에 따르면, 질소 원소와 함께 이와 화학적으로 결합할 수 있는 갈륨(Ga), 알루미늄(Al), 인듐(In) 등으로부터 선택된 하나 이상을 함유시킨 칼코지나이드(chalcogenide) 기반 반도체 물질로 오보닉 문턱 스위칭 소자를 구현함으로써, 질소 함량을 높일 수 있을 뿐만 아니라 질소 원소의 분포를 균일하게 제어할 수 있고, 그 결과 결정화 온도가 상승되어 상대적으로 높은 온도까지 비정질 상태를 유지할 수 있고 임계 스위칭 동작을 안정적으로 수행할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 오보닉 문턱 스위칭 소자 110, 1210: 제1 전극
120, 1220: 제2 전극 130, 1230: 비정질 반도체층
1000: 비휘발성 메모리 소자 1100: 메모리 셀
1200: 스위칭 소자 1300: 제1 신호라인
1400: 제2 신호라인
120, 1220: 제2 전극 130, 1230: 비정질 반도체층
1000: 비휘발성 메모리 소자 1100: 메모리 셀
1200: 스위칭 소자 1300: 제1 신호라인
1400: 제2 신호라인
Claims (13)
- 서로 이격된 제1 및 제2 전극층; 및
안티모니(Sb), 비스무스(Bi), 비소(As), 게르마늄(Ge), 주석(Sn) 및 탄소(C)로 이루어진 그룹에서 선택된 하나 이상을 포함하는 제1 원소, 갈륨(Ga), 알루미늄(Al) 및 인듐(In)으로 이루어진 그룹에서 선택된 하나 이상을 포함하는 제2 원소, 질소(N) 및 텔루륨(Te)으로 이루어진 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성되고, 상기 제1 및 제2 전극층 사이에 배치된 비정질 반도체층을 포함하고,
상기 제2 원소는 상기 질소 원소와 결합하여 상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질의 질소 농도를 증가시키고,
상기 제2 원소의 s-오비탈은 상기 텔루륨 원소의 p-오비탈과 결합하여 고립전자쌍을 형성하며,
상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질은 하기 화학식 1의 조성을 갖는 것을 특징으로 하는, 오보닉 문턱 스위칭 소자:
[화학식 1]
상기 화학식 1에서, M1 및 M2는 상기 제2 원소 및 상기 제1 원소를 각각 나타내고,
x, y, z 및 a는 각각 x+y+z=1, 0.06<x<0.4, 0.30<y<0.7 및 0.15<a<0.6을 만족하는 0 초과의 실수이다. - 삭제
- 제1항에 있어서,
상기 x, y 및 a는 x+y+z=1, 0.06<x<0.4, 0.30<y<0.7 및 0.15<a<0.6을 만족하는 실수인 것을 특징으로 하는, 오보닉 문턱 스위칭 소자. - 제1항에 있어서,
상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질은 안티모니(Sb), 갈륨(Ga), 텔루륨(Te) 및 질소(N) 원소를 포함하는 것을 특징으로 하는, 오보닉 문턱 스위칭 소자. - 제1항에 있어서,
상기 비정질 반도체층은(0<a<1) 타겟 및
(0<x<1) 타겟을 이용한 스퍼터링(sputtering) 공정을 통해 형성된 것을 특징으로 하는, 오보닉 문턱 스위칭 소자.
- 제1항에 있어서,
상기 제1 및 제2 전극은 서로 독립적으로 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 플레티늄(Pt), 크로뮴(Cr), 규소(Si), 이들의 질화물, 이들의 탄화물 및 탄소(C)계 물질로 이루어진 그룹으로부터 선택된 하나 이상의 물질로 형성된 것을 특징으로 하는, 오보닉 문턱 스위칭 소자. - 제6항에 있어서,
상기 제1 및 제2 전극 중 적어도 하나는 서로 다른 물질의 적층 구조를 갖는 것을 특징으로 하는, 오보닉 문턱 스위칭 소자. - 서로 이격된 제1 신호라인 및 제2 신호라인;
상기 제1 신호라인에 전기적으로 연결된 비휘발성 메모리 셀; 및
상기 메모리 셀에 전기적으로 연결된 제1 전극, 상기 제2 신호라인에 전기적으로 연결된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 비정질 반도체층을 구비하는 스위칭 소자를 포함하고,
상기 비정질 반도체층은 안티모니(Sb), 비스무스(Bi), 비소(As), 게르마늄(Ge), 주석(Sn) 및 탄소(C)로 이루어진 그룹에서 선택된 하나 이상을 포함하는 제1 원소, 갈륨(Ga), 알루미늄(Al) 및 인듐(In)으로 이루어진 그룹에서 선택된 하나 이상을 포함하는 제2 원소, 질소(N) 및 텔루륨(Te)으로 이루어진 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성되고,
상기 제2 원소는 상기 질소 원소와 결합하여 상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질의 질소 농도를 증가시키고,
상기 제2 원소의 s-오비탈은 상기 텔루륨 원소의 p-오비탈과 결합하여 고립전자쌍을 형성하며,
상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질은 하기 화학식 1의 조성을 갖는 것을 특징으로 하는, 비휘발성 메모리 소자:
[화학식 1]
상기 화학식 1에서, M1 및 M2는 상기 제2 원소 및 상기 제1 원소를 각각 나타내고,
x, y, z 및 a는 각각 x+y+z=1, 0.06<x<0.5, 0.25<y<0.8 및 0.05<a<0.7을 만족하는 0 초과의 실수이다.
- 삭제
- 제8항에 있어서,
상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질은 안티모니(Sb), 갈륨(Ga), 텔루륨(Te) 및 질소(N) 원소를 포함하고,
상기 x, y 및 a는 x+y+z=1, 0.06<x<0.4, 0.30<y<0.7 및 0.15<a<0.6을 만족하는 실수인 것을 특징으로 하는, 비휘발성 메모리 소자. - 제8항에 있어서,
상기 제1 및 제2 전극은 서로 독립적으로 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 플레티늄(Pt), 크로뮴(Cr), 규소(Si), 이들의 질화물, 이들의 탄화물 및 탄소(C)계 물질로 이루어진 그룹으로부터 선택된 하나 이상의 물질로 형성된 것을 특징으로 하는, 비휘발성 메모리 소자. - 제8항에 있어서,
상기 제1 신호라인은 제1 방향으로 연장되고, 상기 제2 신호라인은 상기 제1 방향과 교차하는 제2 방향으로 연장된 것을 특징으로 하는, 비휘발성 메모리 소자. - 제8항에 있어서,
상기 메모리 셀은 PRAM(Phase change Random Access Memory) 또는 RRAM(Resistive switching Random Access Memory)을 포함하는 것을 특징으로 하는, 비휘발성 메모리 소자.
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