KR102631895B1 - 기억 소자 및 기억 장치 - Google Patents

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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 개시의 일 실시 형태의 기억 소자는, 제1 전극과, 제1 전극과 대향 배치된 제2 전극과, 제1 전극과 제2 전극 사이에 마련됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 전이 금속과, 산소를 포함하는 기억층을 구비하고, 기억층은, 비선형 저항성을 가짐과 함께, 인가 전압을 소정의 임계값 전압 이상으로 함으로써 저저항 상태로 되며, 인가 전압을 소정의 임계값 전압보다 낮은 전압으로 함으로써 고저항 상태가 되는 것보다 정류성을 갖는다.

Description

기억 소자 및 기억 장치
본 개시는, 전극간에 칼코게나이드층을 갖는 기억 소자 및 이것을 구비한 기억 장치에 관한 것이다.
근년, ReRAM(Resistance Random Access Memory)(등록 상표)이나 PRAM(Phase-Change Random Access Memory)(등록 상표) 등의 저항 변화형 메모리로 대표되는 데이터 스토리지용 불휘발성 메모리의 대용량화가 요구되고 있다. 이에 대하여, 예를 들어 특허문헌 1에서는, 교차되는 배선간의 교점(크로스 포인트)에 메모리 셀이 배치된 크로스 포인트형 기억 장치(메모리 셀 어레이)가 개시되어 있다. 메모리 셀은, 메모리 소자와, 셀 선택용 스위치 소자가, 예를 들어 중간 전극을 사이에 두고 적층된 구성을 갖는다.
국제 공개 제2016/158429호 공보
그런데, 크로스 포인트형 메모리 셀 어레이에서는, 가일층의 대용량화가 요구되고 있다.
대용량화를 실현하는 것이 가능한 기억 소자 및 기억 장치를 제공하는 것이 바람직하다.
본 개시의 일 실시 형태의 기억 소자는, 제1 전극과, 제1 전극과 대향 배치된 제2 전극과, 제1 전극과 제2 전극 사이에 마련됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 전이 금속과, 산소를 포함하는 기억층을 구비한 것이며, 기억층은, 비선형 저항성을 가짐과 함께, 인가 전압을 소정의 임계값 전압 이상으로 함으로써 저저항 상태가 되며, 인가 전압을 소정의 임계값 전압보다 낮은 전압으로 함으로써 고저항 상태가 되는 것보다 정류성을 갖는다.
본 개시의 일 실시 형태의 기억 장치는, 일방향으로 연신되는 하나 또는 복수의 제1 배선과, 다른 방향으로 연신함과 함께, 제1 배선과 교차하는 하나 또는 복수의 제2 배선과, 제1 배선과 제2 배선의 교점에 배치되는 하나 또는 복수의 상기 본 개시의 일 실시 형태의 기억 소자를 구비한 것이다.
본 개시의 일 실시 형태의 기억 소자 및 일 실시 형태의 기억 장치에서는, 제1 전극과 제2 전극 사이에, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 전이 금속과, 산소를 포함하는 기억층을 마련하도록 하였다. 이에 의해, 선택 소자 기능을 갖는 기억 소자를 실현하는 것이 가능해진다.
본 개시의 일 실시 형태의 기억 소자 및 일 실시 형태의 기억 장치에 의하면, 기억층을 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 전이 금속과, 산소를 사용하여 형성하도록 하였으므로, 기억층에 선택 소자 기능이 부가된다. 따라서, 일반적인 크로스 포인트형 기억 장치와 비교하여 미세 가공이 용이해지기 때문에, 대용량화를 실현하는 것이 가능해진다.
또한, 여기에 기재된 효과는 반드시 한정되는 것은 아니고, 본 개시 중에 기재된 어느 효과여도 된다.
도 1은 본 개시의 일 실시 형태에 관한 메모리 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 2는 본 개시의 일 실시 형태에 관한 메모리 셀 어레이의 개략 구성의 일례를 도시하는 도면이다.
도 3은 일반적인 메모리 셀 어레이의 개략 구성의 일례를 도시하는 도면이다.
도 4는 도 3에 도시한 메모리 셀 어레이에 있어서의 메모리 셀의 구성을 나타내는 단면 모식도이다.
도 5는 도 3에 도시한 메모리 셀 어레이에 있어서의 애스펙트비를 설명하는 모식도이다.
도 6은 도 1에 도시한 메모리 소자의 대전류 기입 시에 있어서의 스위치 동작의 기입 전류 의존성을 도시하는 도면이다.
도 7은 도 1에 도시한 메모리 소자의 중전류 기입 시에 있어서의 스위치 동작의 기입 전류 의존성을 도시하는 도면이다.
도 8은 도 1에 도시한 메모리 소자의 소전류 기입 시에 있어서의 스위치 동작의 기입 전류 의존성을 도시하는 도면이다.
도 9는 일반적인 메모리 소자의 대전류 기입 시에 있어서의 스위치 동작의 기입 전류 의존성을 도시하는 도면이다.
도 10은 일반적인 메모리 소자의 중전류 기입 시에 있어서의 스위치 동작의 기입 전류 의존성을 도시하는 도면이다.
도 11은 일반적인 메모리 소자의 소전류 기입 시에 있어서의 스위치 동작의 기입 전류 의존성을 도시하는 도면이다.
도 12는 도 2에 도시한 메모리 셀 어레이에 있어서의 애스펙트비를 설명하는 모식도이다.
도 13은 본 개시의 변형예에 있어서의 메모리 셀 어레이의 개략 구성의 일례를 도시하는 도면이다.
도 14는 본 개시의 변형예에 있어서의 메모리 셀 어레이의 개략 구성의 다른 예를 도시하는 도면이다.
도 15는 본 개시의 변형예에 있어서의 메모리 셀 어레이의 개략 구성의 다른 예를 도시하는 도면이다.
도 16은 본 개시의 변형예에 있어서의 메모리 셀 어레이의 개략 구성의 다른 예를 도시하는 도면이다.
도 17은 실시예 1IV 특성을 도시하는 도면이다.
이하, 본 개시에 있어서의 실시 형태에 대해, 도면을 참조하여 상세하게 설명한다. 이하의 설명은 본 개시의 일 구체예로서, 본 개시는 이하의 양태에 한정되는 것은 아니다. 또한, 본 개시는, 각 도면에 도시하는 각 구성 요소의 배치나 치수, 치수비 등에 대해서도, 그것들에 한정되는 것은 아니다. 또한, 설명하는 순서는, 하기한 바와 같다.
1. 실시 형태
(메모리층을, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 전이 금속과, 산소를 사용하여 형성한 예)
1-1. 메모리 소자의 구성
1-2. 메모리 셀 어레이의 구성
1-3. 작용ㆍ효과
2. 변형예(3차원 구조를 갖는 메모리 셀 어레이의 예)
3. 실시예
<1. 실시 형태>
(1-1. 메모리 소자의 구성)
도 1은, 본 개시의 일 실시 형태에 관한 기억 소자(메모리 소자(10))의 단면 구성의 일례를 나타낸 것이다. 이 메모리 소자(10)는, 예를 들어 도 2에 도시한, 소위 크로스 포인트 어레이 구조를 갖는 메모리 셀 어레이(1)에 있어서 복수 배치된 것 중 임의의 메모리 셀을 선택적으로 동작시키기 위한 것이다. 메모리 소자(10)는, 하부 전극(11)(제1 전극), 기억층(12) 및 상부 전극(13)(제2 전극)을 이 순으로 갖는 것이다. 본 실시 형태의 메모리 소자(10)는, 기억층(12)이 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 전이 금속과, 산소(O)를 사용하여 형성된 구성을 갖는다.
하부 전극(11)은, 반도체 프로세스에 사용되는 배선 재료, 예를 들어 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈(Ta), 질화탄탈룸(TaN) 및 실리사이드 등에 의해 구성되어 있다. 하부 전극(11)이 Cu 등의 전계에서 이온 전도가 생길 가능성이 있는 재료에 의해 구성되어 있는 경우에는 Cu 등을 포함하는 하부 전극(11)의 표면을, W, WN, 질화티타늄(TiN), TaN 등의 이온 전도나 열확산하기 어려운 재료로 피복하도록 해도 된다.
기억층(12)은, 하부 전극(11)과 상부 전극(13) 사이에 소정의 전압 이상의 전압을 인가함으로써 저항 상태가 저저항 상태로 스위칭됨과 함께, 그 저저항 상태가 기록된다. 또한, 역방향의 소정의 전압을 인가함으로써, 저저항 상태는 고저항 상태로 스위칭하여, 그 고저항 상태가 기록된다. 여기서, 소정의 전압이란, 소정의 기입 저항이 얻어지는 전압이며, 기억층(12)은, 인가하는 전압이나 전류의 크기를 바꿈으로써, 기입되는 저항값이 변화된다.
또한, 본 실시 형태의 기억층(12)은, 비선형 저항성을 가짐과 함께, 인가 전압을 소정의 임계값 전압(스위칭 임계값 전압) 이상으로 높임으로써 저저항 상태로 변화하고, 인가 전압을 상기 임계값 전압(스위칭 임계값 전압)보다 낮은 전압으로 낮춤으로써 고저항 상태로 변화하는 것이며, 정류성을 갖는 것이다. 즉, 본 실시 형태의 메모리 소자(10)는, 선택 소자 기능을 갖는 것이다.
본 실시 형태의 기억층(12)은, 주기율표 제16족의 원소, 구체적으로는 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하고 있다. 강한 비선형 저항성을 갖는 메모리 소자(10)에서는, 스위칭을 위한 전압 바이어스를 인가해도 기억층(12)은 아몰퍼스 구조를 안정적으로 유지하는 것이 바람직하고, 아몰퍼스 구조가 안정적일수록, 안정적으로 OTS 현상을 생기게 할 수 있다.
기억층(12)은, 상기 칼코겐 원소 외에, 전이 금속 원소를 포함하고 있다. 구체적으로는, 주기율표 4족의 원소(티타늄(Ti), 지르코늄(Zr), 하프늄(Hf)), 5족의 원소(바나듐(V), 니오븀(Nb), 탄탈(Ta)) 및 6족의 원소(크롬(Cr), 몰리브덴(Mo), 텅스텐(W)) 중 적어도 1종을 포함하고 있다.
또한, 기억층(12)은, 산소(O)를 포함하고 있다. 기억층(12)에 포함되는 산소(O)의 함유량은, 예를 들어 55원자％ 이상인 것이 바람직하다. 기억층(12) 중의 산소(O)는, 적어도 일부가 상기 칼코겐 원소 및 전이 금속과 각각 결합하여 산화물을 형성하고 있다.
기억층(12)은, 상기 원소 이외에, 예를 들어 붕소(B), 알루미늄(Al), 갈륨(Ga), 규소(Si) 및 게르마늄(Ge)을 포함하고 있어도 된다. 또한, 기억층(12)은, 본 개시의 효과를 손상시키지 않는 범위에서 이들 이외의 원소를 포함하고 있어도 상관없다. 기억층(12)의 적층 방향의 막 두께(이하, 단순히 두께라고 함)는, 예를 들어 1㎚ 이상 50㎚ 이하인 것이 바람직하고, 보다 바람직하게는, 1㎚ 이상 20㎚ 이하이다.
상부 전극(13)은, 하부 전극(11)과 마찬가지로 공지된 반도체 배선 재료를 사용할 수 있지만, 포스트 어닐링을 거쳐도 기억층(12)과 반응하지 않는 안정된 재료가 바람직하다.
본 실시 형태의 메모리 소자(10)는, 메모리 기능과 함께 선택 소자 기능을 갖는 것이다. 일례로서, 후술하는 도 7을 사용하여 그 특성을 설명한다. 메모리 소자(10)에서는, 소정의 전압(스위칭 임계값 전압(V1)) 이상의 전압을 인가함으로써 저저항 상태(LRS1)로 변화하여 기입이 이루어진다. 인가 전압을 저하시켜 가면, 메모리 소자(10)는 비선형 저항을 갖고 있기 때문에, 예를 들어 기입 전압의 절반의 전압 V/2 바이어스 시에는, 기입은 이루어져 있기는 하지만 고저항 상태(LRS2)로 되돌아간다. 이 때, 소거 동작을 행하지 않고 다시 판독 전압(V2)을 인가하면, 저저항의 상태(LRS3)가 된다. 한편, 기입되지 않거나, 혹은 소거 동작이 이루어진 고저항 상태에서 판독 전압 V2를 인가하면 HRS1의 저항이 되어, 판독 전압 V2를 인가하였을 때의 전류 차분으로 고저항 상태와 저저항 상태를 판독할 수 있다.
(1-2. 메모리 셀 어레이의 구성)
도 2는, 메모리 셀 어레이(1)의 구성의 일례를 사시적으로 나타낸 것이다. 메모리 셀 어레이(1)는, 본 개시의 「기억 장치」의 일 구체예에 상당한다. 메모리 셀 어레이(1)는, 소위 크로스 포인트 어레이 구조를 구비하고 있고, 예를 들어 도 2에 도시한 바와 같이, 각 워드선 WL과 각 비트선 BL이 서로 대향하는 위치(크로스 포인트)에 하나씩, 메모리 셀을 구비하고 있다. 즉, 메모리 셀 어레이(1)는, 복수의 워드선 WL과, 복수의 비트선 BL과, 크로스 포인트마다 하나씩 배치된 복수의 메모리 셀을 구비하고 있다. 본 실시 형태의 메모리 셀 어레이(1)에서는, 메모리 셀은 상술한 메모리 소자(10)에 의해 구성되어 있고, 복수의 메모리 소자(10)를 평면(2차원, XY 평면 방향)으로 배치한 것이다.
각 워드선 WL은, 서로 공통된 방향으로 연장되어 있다. 각 비트선 BL은, 워드선 WL의 연장 방향과는 다른 방향(예를 들어, 워드선 WL의 연장 방향과 직교하는 방향)이며, 또한 서로 공통된 방향으로 연장되어 있다. 또한, 복수의 워드선 WL은, 하나 또는 복수의 층 내에 배치되어 있으며, 예를 들어 도 13에 도시한 바와 같이, 복수의 계층으로 나뉘어 배치되어 있어도 된다. 복수의 비트선 BL은, 하나 또는 복수의 층 내에 배치되어 있으며, 예를 들어 도 13에 도시한 바와 같이, 복수의 계층으로 나뉘어 배치되어 있어도 된다.
메모리 셀 어레이(1)는, 기판 상에 2차원 배치된 복수의 메모리 소자(10)를 구비하고 있다. 기판은, 예를 들어 각 워드선 WL 및 각 비트선 BL과 전기적으로 접속된 배선군이나, 그 배선군과 외부 회로를 연결하기 위한 회로 등을 갖고 있다. 각 워드선 WL 및 각 비트선 BL은, 상술한 하부 전극(11) 및 상부 전극(13)을 겸하고 있어도 되고, 하부 전극(11) 및 상부 전극(13)과는 별체로 마련되어 있어도 된다. 그 경우에는, 예를 들어 하부 전극(11)은 워드선 WL과 전기적으로 접속되고, 상부 전극(13)은 비트선 BL과 전기적으로 접속되어 있다.
(1-3. 작용ㆍ효과)
전술한 바와 같이, 근년, ReRAM이나 PRAM 등의 저항 변화형 메모리로 대표되는 데이터 스토리지용 불휘발성 메모리의 대용량화가 요구되고 있다. 그러나, 액세스 트랜지스터 하나에 대해 이들 메모리 소자를 하나 배치시키는 1T1R 구성에서는, 단위 셀당 면적이 커져 대용량화에는 한계가 있다. 그래서, 이들 용량을 보다 증대시키는 방법으로서, 3차원 구조를 갖는 크로스 포인트형 메모리가 검토되고 있다.
일반적인 크로스 포인트형 메모리(메모리 셀 어레이(100))는, 예를 들어 도 3에 도시한 바와 같이, 교차되는 배선간의 크로스 포인트에, 메모리 셀(메모리 셀(110))이 배치된, 소위 크로스 포인트 어레이 구조를 갖고 있다. 메모리 셀(110)은, 도 4 및 도 5에 도시한 바와 같이, 메모리 소자(111)와 함께 선택 소자(113)가, 예를 들어 중간 전극(112)을 사이에 두고 적층된 구성을 갖는다. 크로스 포인트 어레이에서는, 단위 셀당 면적이 F를 최소 선폭으로 하여 2F2를 실현할 수 있기 때문에, 셀 면적을 작게 할 수 있다. 또한, 크로스 포인트 어레이는, 예를 들어 상측 방향(예를 들어, Z축 방향)으로 복수층 적층함으로써, 대용량화를 실현할 수 있다.
크로스 포인트 어레이에 있어서 대용량화를 실현하기 위해서는 메모리 셀을 미세화함에 있어서 하기와 같은 과제가 있다. 예를 들어, 저항 변화 메모리인 ReRAM이나 CBRAM(Conductive Bridge RAM), 혹은 상 변화 메모리인 PCM(Phase change memory)에서는, 메모리 소자(메모리층)의 두께는 약10㎚ 내지 30㎚이다. OTS나 MIT(Metal insulatortransition device) 등의 일반적인 선택 소자에서는, 선택 소자(선택 소자층)의 두께는 적어도 20㎚ 이상이며, Si 다이오드는 수백㎚ 이상의 두께를 갖는다. 또한, 메모리층과 선택 소자층 사이에는, 각각의 층의 상호 확산을 방지하는 등의 목적으로, 적어도 20㎚정도의 두께의 중간 전극이 마련된다. 이 때문에, 일반적인 크로스 포인트 어레이에 있어서의 메모리 셀의 두께는, 예를 들어 50㎚ 내지 100㎚가 된다.
크로스 포인트 어레이를 대용량화하기 위해서는 미세화가 필요하다. 최소 선폭을 예를 들어 20㎚로 한 경우, 예를 들어 도 5에 도시한 바와 같이, 메모리 셀(110)의 합계 두께의 평면 치수(w)와 높이 (h1)의 애스펙트비는 2.5 내지 5가 된다. 또한 미세화를 진행시켜, 예를 들어 최소 선폭을 15㎚로 하면, 애스펙트비는3.3 내지 6.7까지 증대하여, 메모리 셀의 가공이 곤란해진다.
또한, ReRAM이나 CBRAM 혹은 PCM 등의 메모리 소자를 사용한 경우, 그 재기입 전류로서 수십 내지 수백μA의 전류가 사용되고, 배선의 단선을 방지하기 위해, 비트선 및 워드선 등의 두께(h2)를 크게 할 것이 요구된다. 예를 들어, 배선 재료로서 W를 사용하고, 50μA의 전류로 구동하고자 하면, W 전극은, 예를 들어 40㎚정도의 두께가 필요하게 된다. 따라서, 메모리 셀(110)의 두께(h1)와 전극층(예를 들어 비트선)의 두께(h2)를 합계(h)하면, 가공 시의 애스펙트비(h/w)는 더욱 증대해, 예를 들어 최소 선폭을 20㎚로 한 경우의 애스펙트비는 4.5 내지 7이 되어, 가공 애스펙트비가 증대된다. 또한, 주변의 운전자 회로의 트랜지스터 치수를 크게 할 필요성으로부터 드라이버 회로의 면적이 커져, 메모리 셀 어레이가 메모리 칩에서 차지하는 비율인 어레이 효율이 감소하여, 미세화해도 대용량화가 곤란해진다.
이상의 점으로부터, 크로스 포인트 어레이의 대용량화를 실현하기 위해서는, 메모리 셀의 두께를 감소시킴과 함께, 동작 전류를 저감할 것이 요구된다.
이에 반하여, 본 실시 형태의 메모리 소자(10)에서는, 기억층(12)을, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 전이 금속과, 산소와 사용하여 형성하도록 하였다.
도 6 내지 도 8은, 본 실시 형태의 메모리 소자(10)의 스위치 동작의 기입 전류 의존성을 나타낸 것이다. 도 6은 대전류(예를 들어 수백μA) 기입 시에 있어서의 스위치 동작의 기입 전류 의존성을 나타낸 것이다. 도 7은 중전류(예를 들어 수십μA) 기입에 있어서의 스위치 동작의 기입 전류 의존성을 나타낸 것이다. 도 8은, 소전류(예를 들어 수μA) 기입 시에 있어서의 스위치 동작의 기입 전류 의존성을 나타낸 것이다. 도 9 내지 도 11은, 도 3, 도 4 등에 도시한 메모리 소자(111)의 스위치 동작의 기입 전류 의존성을 나타낸 것이다. 도 9는 대전류 기입 시에 있어서의 스위치 동작의 기입 전류 의존성을 나타낸 것이다. 도 10은 중전류 기입에 있어서의 스위치 동작의 기입 전류 의존성을 나타낸 것이다. 도 11은, 소전류 기입 시에 있어서의 스위치 동작의 기입 전류 의존성을 나타낸 것이다.
메모리 소자(111)에서는, 대전류 혹은 중전류에서 기입을 행하는 경우, 트랜지스터의 게이트 전압의 컨트롤 등에 의한 전류 제한에 의해 기입 전류를 제어한다. 이 때문에, 중전류에서 기입을 행하는 도 10을 예로 하면, 기입 전압까지 전압을 소인해 가면, 기입 전압 임계값(V)에서 급격하게 전압이 상승한다. 트랜지스터에 의해 기입 시에 흐르는 전류를 제어하고, 그 후 전압을 0V까지 되돌리면 비선형성이 적은 IV 곡선을 그려 전류가 감소되어 간다. 그 때문에, 크로스 포인트 메모리로서 필요한 기입 전압(V)과 반선택 전압(2/V)의 전류의 비인 선택비 S2는, 도 10에 도시한 바와 같이 작아진다.
한편, 본 실시 형태의 메모리 소자(10)에서는, 기입 전류를 인가하는 전압으로 제어하는 것이 가능하다. 예를 들어, 중전류에서 기입을 행하는 도 7을 예로 하면, 소정의 기입 전압까지 인가된 후에 인가 전류를 제거하면, 비선형성이 높은 IV 곡선을 그리면서 전류가 감소해 간다. 그 때문에, 크로스 포인트 메모리로서 필요한 기입 전압(V)과 반선택 전압(2/V)의 전류의 비인 선택비 S1을 크게 취할 수 있다.
이와 같이, 본 실시 형태의 메모리 소자(10)는, 높은 비선형성을 갖기 때문에, 반선택 및 비선택 시의 누설 전류를 낮게 억제하는 것이 가능해진다. 따라서, 메모리 소자 및 선택 소자를 개별적으로 사용하지 않고, 크로스 포인트 어레이를 동작시키는 것이 가능해진다.
또한, 본 실시 형태의 메모리 셀 어레이(1)는, 메모리 셀을 메모리 소자(10)만으로 구성할 수 있다. 도 12는, 메모리 셀 어레이(1)의 일부의 단면 구성을 모식적으로 나타낸 것이다. 본 실시 형태에서는, 메모리 셀을 메모리 소자(10)만으로 구성하는 것이 가능하게 되므로, 가공하는 메모리 셀의 두께를 얇게 할 수 있다. 또한, 본 실시 형태에서는, 메모리 셀을 1μA 이하의 전류 동작이 가능하게 되므로, 비트선 BL 및 워드선 WL에 흐르는 전류를 낮게 억제하는 것이 가능해진다. 따라서, 비트선 BL 및 워드선 WL의 두께를 얇게 할 수 있다. 따라서, 상기 메모리 셀 어레이(100)에 있어서의 메모리 셀(110)의 애스펙트비(h/w)와 비교하여 작게 하는 것이 가능하게 되므로, 메모리 셀의 가공이 용이해져, 미세 가공이 가능해진다.
또한, 본 실시 형태에서는, 재기입 동작 전류를 작게 할 수 있기 때문에, 운전자 회로의 트랜지스터를 더 작게 하는 것이 가능해진다. 따라서, 칩에서 차지하는 메모리 셀 어레이의 면적비를 크게 할 수 있기 때문에, 어레이 효율을 향상시키는 것이 가능해진다.
이상으로부터, 본 실시 형태의 메모리 소자(10) 및 이것을 구비한 메모리 셀 어레이(1)에서는, 일반적인 기억 장치(예를 들어, 메모리 셀 어레이(100))와 비교하여 미세 가공이 용이해져, 대용량화를 실현하는 것이 가능해진다.
다음에, 상기 실시 형태에서의 변형예에 대해 설명한다. 이하에서는, 상기 실시 형태와 마찬가지의 구성 요소에 대해서는 동일한 부호를 부여하고, 적절하게 그 설명을 생략한다.
<2. 변형예>
상기 실시 형태에서의 메모리 소자(10)는, 3차원 구조를 갖는 메모리 셀 어레이도 구성할 수 있다. 도 13 내지 도 16은, 본 개시의 변형예에 관한 3차원 구조를 갖는 메모리 셀 어레이(2 내지 5)의 구성의 일례를 사시적으로 나타낸 것이다. 3차원 구조를 갖는 메모리 셀 어레이에서는, 각 워드선 WL은, 서로 공통된 방향으로 연장되어 있다. 각 비트선 BL은, 워드선 WL의 연장 방향과는 다른 방향(예를 들어, 워드선 WL의 연장 방향과 직교하는 방향)이며, 또한 서로 공통된 방향으로 연장되어 있다. 또한, 복수의 워드선 WL 및 복수의 비트선 BL은, 각각 복수의 층 내에 배치되어 있다.
복수의 워드선 WL이 복수의 계층으로 나뉘어 배치되어 있는 경우, 복수의 워드선 WL이 배치된 제1층과, 복수의 워드선 WL이 배치된, 제1층에 인접하는 제2층과의 사이의 층 내에, 복수의 비트선 BL이 배치되어 있다. 복수의 비트선 BL이 복수의 계층으로 나뉘어 배치되어 있는 경우, 복수의 비트선 BL이 배치된 제3층과, 복수의 비트선 BL이 배치된, 제3층에 인접하는 제4층과의 사이의 층 내에, 복수의 워드선 WL이 배치되어 있다. 복수의 워드선 WL이 복수의 계층으로 나뉘어 배치됨과 함께, 복수의 비트선 BL이 복수의 계층으로 나뉘어서 배치되어 있는 경우, 복수의 워드선 WL 및 복수의 비트선 BL은, 메모리 셀 어레이의 적층 방향에 있어서 교대로 배치되어 있다.
본 변형예의 메모리 셀 어레이에서는, 워드선 WL 혹은 비트선 BL 중 어느 한쪽이 Z축 방향에 평행하게 구비되고, 나머지 다른 한쪽이 XY 평면 방향에 평행하게 구비된, 종형의 크로스 포인트 구조를 갖는다. 예를 들어, 도 13에 도시한 바와 같이, 복수의 워드선 WL은 각각 X축 방향으로, 복수의 비트선 BL은 각각 Z축 방향으로 연신되고, 각각의 크로스 포인트에 메모리 소자(10)가 배치된 구성으로 해도 된다. 또한, 도 14에 도시한 바와 같이, X축 방향 및 Z축 방향으로 각각 연신되는 복수의 워드선 WL 및 복수의 비트선 BL의 크로스 포인트의 양면에, 각각 메모리 소자(10)가 배치된 구성으로 해도 된다. 또한, 도 15에 도시한 바와 같이, Z축 방향으로 연신되는 복수의 비트선 BL과, X축 방향 또는 Y축 방향의 2방향으로 연신되는 2종류의 복수의 워드선 WL을 갖는 구성으로 해도 된다. 또한, 복수의 워드선 WL 및 복수의 비트선 BL은 반드시 한 방향으로 연신될 필요는 없다. 예를 들어, 도 16에 도시한 바와 같이, 예를 들어 복수의 비트선 BL은 Z축 방향으로 연신되고, 복수의 워드선 WL은, X축 방향으로 연신되는 도중에 Y축 방향으로 굴곡되고, X축 방향으로 더 굴곡되어, XY 평면에서, 소위 U자형으로 연신되도록 해도 된다.
이상과 같이, 본 개시의 메모리 셀 어레이는, 복수의 메모리 소자(10)를 평면(2차원, XY 평면 방향)으로 배치하고, 또한 Z축 방향으로 적층시킨 3차원 구조로 하므로, 보다 고밀도이면서 또한 대용량의 기억 장치를 제공할 수 있다.
<3. 실시예>
이하, 본 개시의 구체적인 실시예에 대해 설명한다.
(실험예 1)
우선, 하부 전극으로서 TiN으로 형성되는 160㎚φ의 플러그형 전극을 형성한 후, 표면을 역 스퍼터 등으로 클리닝하였다. 계속해서, 코 스퍼터링에 의해 Hf 타깃과 Te 타깃을 동시 방전하고, 아르곤(Ar)과 산소(O)를 1:1로 혼합한 분위기 가스에 의한 리액티브 스퍼터를 행하여, 기억층을 성막하였다. 이 때, Hf와 Te의 조성비가 4:6이 되도록 성막 전력을 조정하고, (Hf70Te30)Ox를 10㎚의 두께로 성막하였다. RBS(러더포드 후방 산란)에 의해 조성 분석을 한 바, 산소의 조성비는 그 이외의 원소의 합계에 대해, 55％였다. 이것을 이후 (Hf70Te30)O60이라고 기재한다.
다음에, 상부 전극으로서 TiN을 20㎚ 성막한 후 패터닝을 행하여, 소자 가공하여, 메모리 셀을 형성하였다. 계속해서, Al의 배선 전극을 형성하고, 기판에 마련된 MOS트랜지스와 접속한 후, 320℃ 2시간의 열처리를 행하고, 메모리 소자를 제작하였다. 이것을 실험예 1로 하여 그 IV 특성을 평가하였다.
도 17은, 실험예 1의 IV 곡선을 나타낸 것이다. 실험예 1에서는, 기입 전압을 4.5V로 한 경우, 3nA에서 기입이 가능하였다. 또한, V/2 바이어스 시의 온/오프의 선택비는 2.03자릿수였다.
(실험예 2)
실험예 2에서는, 기억층을 성막할 때, Ar/O의 유량비를 1:2로 하여 산소 유량비를 증가시킨 것 이외는, 실험예 1과 마찬가지의 방법을 사용하여 메모리 소자를 제작하였다. 실험예 2에 있어서의 기억층 중의 산소 조성비는, RBS 조성 분석의 결과 65％였다.
(실험예 3)
실험예 3에서는, 기억층을 성막할 때, Ar/O의 유량비를 2:1로 하여 산소 유량비를 증가시킨 것 이외는 실험예 1과 마찬가지의 방법을 사용하여 메모리 소자를 제작하였다. 실험예 3에 있어서의 기억층 중의 산소 조성비는, RBS 조성 분석의 결과 40％였다.
(실험예 4)
실험예 4에서는, 성막 시의 투입 전력비를 변화시켜 Hf/Te의 성막 레이트를 변화시킨 것 이외는, 실험예 1과 마찬가지의 방법을 사용하여 메모리 소자를 제작하였다. 실험예 3에 있어서의 기억층 중의 산소 조성비는, RBS 조성 분석의 결과 40％였다.
(실험예 5)
실험예 5에서는, 기억층의 성막 시에, Hf, Te에 더하여 Zr을 사용한 것 이외는, 실험예 1과 마찬가지의 방법을 사용하여 메모리 소자를 제작하였다.
(실험예 6)
실험예 6에서는, 기억층의 성막 시에, Hf, Te에 더하여 Al을 사용한 것 이외는, 실험예 1과 마찬가지의 방법을 사용하여 메모리 소자를 제작하였다.
(실험예 7)
실험예 7에서는, 기억층의 성막 시에, Hf, Te에 더하여 B를 사용한 것 이외는, 실험예 1과 마찬가지의 방법을 사용하여 메모리 소자를 제작하였다.
이상, 실험예 2 내지 7에 대해, 실험예 1과 마찬가지로, 기입 전압, 기입 전류 및 선택비의 특성 평가를 행하였다. 표 1은, 실험예 1 내지 7의 특성 평가의 결과를 통합한 것이다.
Figure 112020073003010-pct00001
실험예 1 내지 3에서는, 산소의 조성비가 높을수록, 기입 전압은 상승해 가는 것을 알 수 있다. 단, 여기서는 나타내지는 않지만, 기입 전압은 막 두께의 증감으로 조정하는 것이 가능하고, 막 두께가 클수록 기입 전압은 높아지고, 막 두께가 작을수록 기입 전압은 낮아졌다. 또한, 기입 전류는 메모리층의 두께가 동일하더라도 산소 조성비가 높을수록 낮아졌다. 또한, 선택비는 산소량이 많을수록 높아지고, 산소량이 55％에서는 2자릿수로 양호하며, 산소량이 40％에서는 1.2자릿수까지 저하되었다. 또한, 선택비가 작아지면, 크로스 포인트 어레이에 있어서 누설 전류의 영향에 의해, 온 상태와 오프 상태의 전류비를 충분히 얻지 못하였다. 이에 의해, 에러없이 메모리 셀을 선택하는 것이 곤란해져, 더 큰 메모리 어레이를 동작시키는 것을 어렵게 할 것으로 추정된다. 따라서, 본 발명의 메모리 재료로서는 산소량이 55％ 이상인 것이 바람직하다고 할 수 있다.
또한, Hf와 Te의 비는, 실험예 1 내지 3의 70:30뿐만 아니라, 실험예 4에 나타낸 바와 같이 50:50으로도 하였다. 단, 이 경우, 기입 전류가 증대하고, 선택비가 저하되는 점에서, Hf와 Te의 비율은 적어도 30:70보다 Hf가 많은 것이 바람직함을 알 수 있다.
Hf, Te, O에 더하여 Zr을 첨가한 실험예 5에서는, 실험예 1과 마찬가지로 저전류에서 기입 가능하고, 또한, 양호한 선택비가 얻어졌다. 실험예 5에서는 Zr 1종을 첨가하였지만, 그것 이외에, 본 개시의 효과를 손상시키지 않는 범위에서, Ti, V, Nb, Ta, Cr, Mo, W 등의 다른 원소를 첨가해도 된다고 할 수 있다. 또한, 실험예 6 및 실험예 7은, Hf, Te, O 외에, 각각 Al, B를 첨가한 것이지만, 실험예 5와 마찬가지로, 낮은 기입 전류와 양호한 선택비가 얻어졌다. 따라서, 본 실시 형태의 메모리 소자는, 본 개시의 효과를 손상시키지 않는 범위에서, B, Al, Ga, Si, Ge를 포함하고 있어도 된다고 할 수 있다.
또한, 도 17로부터, 본 실시 형태의 메모리 소자(10)의 저항 변화가 비선형성을 나타내는 것에 대해, 칼코겐 원소로서 Te가 효과적인 것을 알 수 있다. 이러한 점에서, Se, S에 있어서도 마찬가지 효과가 얻어질 것으로 추측할 수 있다. 따라서, 본 개시의 메모리 소자의 기억층의 재료로서는, 칼코겐 원소로서 Te 외에 Se 및 S를 포함하고 있어도 되고, 또한, Te 대신 Se나 S를 사용해도 된다고 할 수 있다.
또한, 본 실시예에서는, 기억층을 스퍼터링으로 성막한 결과에 대해 나타내었지만, 성막 방법은 이에 한정되지 않고, ALD 등의 방법을 사용하여, 예를 들어 HfO2와 TeO2를 교대로 적층하여 기억층을 형성하도록 해도 된다.
또한, 기억층의 막 두께로서는, 실험예에서는 10㎚로 충분히 낮은 기입 전류 및 오프 전류가 얻어졌지만, 전술한 에칭의 용이성으로부터 적어도 20㎚ 이하인 것이 더 바람직하다고 할 수 있다.
이상, 실시 형태 및 변형예를 들어 본 개시를 설명하였지만, 본 개시 내용은 상기 실시 형태 등에 한정되는 것은 아니고, 다양한 변형이 가능하다. 예를 들어, 본 개시의 메모리 소자(10)를 사용한 메모리 셀 어레이(예를 들어, 메모리 셀 어레이(1))의 동작 방법으로는, 공지된 V, V/2 방식이나 V, V/3 방식 등, 다양한 바이어스 방식을 사용할 수 있다.
또한, 본 명세서 중에 기재된 효과는, 어디까지나 예시이다. 본 개시의 효과는, 본 명세서 중에 기재된 효과에 한정되는 것은 아니다. 본 개시 내용이, 본 명세서 내에 기재된 효과 이외의 효과를 갖고 있어도 된다.
또한, 예를 들어 본 개시는 이하와 같은 구성을 취할 수 있다.
(1)
제1 전극과,
상기 제1 전극과 대향 배치된 제2 전극과,
상기 제1 전극과 상기 제2 전극 사이에 마련됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 전이 금속과, 산소를 포함하는 기억층을 구비하고,
상기 기억층은, 비선형 저항성을 가짐과 함께, 인가 전압을 소정의 임계값 전압 이상으로 함으로써 저저항 상태가 되며, 인가 전압을 상기 소정의 임계값 전압보다 낮은 전압으로 함으로써 고저항 상태가 되는 것보다 정류성을 갖는
기억 소자.
(2)
상기 전이 금속은, 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 중 적어도 1종인, 상기 (1)에 기재된 기억 소자.
(3)
상기 기억층은 산소 원자를 55원자％ 이상 포함하는, 상기 (1) 또는 (2)에 기재된 기억 소자.
(4)
상기 기억층은 산화텔루륨을 포함하는, 상기 (1) 내지 (3) 중 어느 것에 기재된 기억 소자.
(5)
상기 기억층은 상기 전이 금속의 산화물을 포함하는, 상기 (1) 내지 (4) 중 어느 것에 기재된 기억 소자.
(6)
상기 기억층은, 붕소(B), 알루미늄(Al), 갈륨(Ga), 규소(Si) 및 게르마늄(Ge) 중 적어도 1종을 더 포함하는, 상기 (1) 내지 (5) 중 어느 것에 기재된 기억 소자.
(7)
상기 제1 전극과 상기 제2 전극 사이의 두께는 20㎚ 이하인, 상기 (1) 내지 (6) 중 어느 것에 기재된 기억 소자.
(8)
상기 기억층은, 상기 제1 전극과 상기 제2 전극 사이에 전압을 인가함으로써, 소정의 전압 이상으로 저항 상태가 스위칭됨과 함께 저저항 상태를 기록하고, 상기 소정의 전압과는 역방향의 전압을 인가함으로써 고저항 상태를 기록하는, 상기 (1) 내지 (7) 중 어느 것에 기재된 기억 소자.
(9)
일방향으로 연신되는 하나 또는 복수의 제1 배선과, 다른 방향으로 연신함과 함께, 상기 제1 배선과 교차하는 하나 또는 복수의 제2 배선과, 상기 제1 배선과 상기 제2 배선의 교점에 배치되는 하나 또는 복수의 기억 소자를 구비하고,
상기 기억 소자는,
제1 전극과,
상기 제1 전극과 대향 배치된 제2 전극과,
상기 제1 전극과 상기 제2 전극 사이에 마련됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 전이 금속과, 산소를 포함하는 기억층을 구비하고,
상기 기억층은, 비선형 저항성을 가짐과 함께, 인가 전압을 소정의 임계값 전압 이상으로 함으로써 저저항 상태가 되며, 인가 전압을 상기 소정의 임계값 전압보다 낮은 전압으로 함으로써 고저항 상태가 되는 것보다 정류성을 갖는
기억 장치.
본 출원은, 일본 특허청에 있어서 2018년 1월 25일에 출원된 일본 특허 출원 번호2018-010229호를 기초로 하여 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면 설계상의 요건이나 다른 요인에 따라, 여러 가지 수정, 콤비네이션, 서브 콤비네이션 및 변경을 상도할 수 있지만, 그들은 첨부의 청구범위나 그 균등물의 범위에 포함되는 것이 이해된다.

Claims (14)

  1. 제1 전극과,
    상기 제1 전극과 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 마련됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 전이 금속과, 산소를 포함하는 기억층을 구비하고,
    상기 기억층은, 비선형 저항성을 가짐과 함께, 인가 전압을 소정의 임계값 전압 이상으로 함으로써 저저항 상태가 되며, 인가 전압을 상기 소정의 임계값 전압보다 낮은 전압으로 함으로써 고저항 상태가 되는 것으로서 정류성을 갖고,
    상기 기억층은, 알루미늄(Al), 갈륨(Ga), 및 게르마늄(Ge) 중 적어도 1종을 더 포함하고,
    상기 기억층은 산소 원자를 55원자％ 초과로 포함하는,
    기억 소자.
  2. 제1항에 있어서, 상기 전이 금속은, 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 몰리브덴(Mo), 및 텅스텐(W) 중 적어도 1종인, 기억 소자.
  3. 삭제
  4. 제1항에 있어서, 상기 기억층은 산화텔루륨을 포함하는, 기억 소자.
  5. 제1항에 있어서, 상기 기억층은 상기 전이 금속의 산화물을 포함하는, 기억 소자.
  6. 삭제
  7. 제1항에 있어서, 상기 제1 전극과 상기 제2 전극 사이의 두께는 20㎚ 이하인, 기억 소자.
  8. 제1항에 있어서, 상기 기억층은, 상기 제1 전극과 상기 제2 전극 사이에 제1 전압을 인가함으로써, 소정의 전압 이상으로 저항 상태가 스위칭됨과 함께 저저항 상태를 기록하고, 상기 소정의 전압과는 역방향의 제2 전압을 인가함으로써 고저항 상태를 기록하는, 기억 소자.
  9. 일방향으로 연신되는 하나 또는 복수의 제1 배선과, 다른 방향으로 연신함과 함께, 상기 제1 배선과 교차하는 하나 또는 복수의 제2 배선과, 상기 제1 배선과 상기 제2 배선의 교점에 배치되는 하나 또는 복수의 기억 소자를 구비하고,
    상기 기억 소자는,
    제1 전극과,
    상기 제1 전극과 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 마련됨과 함께, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소와, 전이 금속과, 산소를 포함하는 기억층을 구비하고,
    상기 기억층은, 비선형 저항성을 가짐과 함께, 인가 전압을 소정의 임계값 전압 이상으로 함으로써 저저항 상태가 되며, 인가 전압을 상기 소정의 임계값 전압보다 낮은 전압으로 함으로써 고저항 상태가 되는 것으로서 정류성을 갖고,
    상기 기억층은, 알루미늄(Al), 갈륨(Ga), 및 게르마늄(Ge) 중 적어도 1종을 더 포함하고,
    상기 기억층은 산소 원자를 55원자％ 초과로 포함하는,
    기억 장치.
  10. 제9항에 있어서, 상기 전이 금속은, 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 몰리브덴(Mo), 및 텅스텐(W) 중 적어도 1종인, 기억 장치.
  11. 제9항에 있어서, 상기 기억층은 산화텔루륨을 포함하는, 기억 장치.
  12. 제9항에 있어서, 상기 기억층은 상기 전이 금속의 산화물을 포함하는, 기억 장치.
  13. 제9항에 있어서, 상기 제1 전극과 상기 제2 전극 사이의 두께는 20㎚ 이하인, 기억 장치.
  14. 제9항에 있어서, 상기 기억층은, 상기 제1 전극과 상기 제2 전극 사이에 제1 전압을 인가함으로써, 소정의 전압 이상으로 저항 상태가 스위칭됨과 함께 저저항 상태를 기록하고, 상기 소정의 전압과는 역방향의 제2 전압을 인가함으로써 고저항 상태를 기록하는, 기억 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420919A (zh) 2019-08-23 2021-02-26 联华电子股份有限公司 可变电阻式存储器的结构及其制作方法
JP2021048310A (ja) * 2019-09-19 2021-03-25 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置
KR20240056754A (ko) * 2021-10-27 2024-04-30 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 비정질 재료 및 크로스포인트형 메모리
JP2024044635A (ja) * 2022-09-21 2024-04-02 キオクシア株式会社 記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016529A (ja) 2011-06-30 2013-01-24 Sony Corp 記憶素子およびその製造方法ならびに記憶装置
WO2014103577A1 (ja) * 2012-12-26 2014-07-03 ソニー株式会社 記憶装置およびその製造方法
WO2016111724A1 (en) 2015-01-05 2016-07-14 Shih-Yuan Wang Resistive random-access memory with implanted and radiated channels

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4643767B2 (ja) * 2009-04-15 2011-03-02 パナソニック株式会社 抵抗変化型不揮発性記憶装置
JP6050015B2 (ja) * 2012-03-30 2016-12-21 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置
KR102133615B1 (ko) * 2012-12-03 2020-07-13 소니 세미컨덕터 솔루션즈 가부시키가이샤 기억 소자 및 기억 장치
JP6308136B2 (ja) * 2012-12-25 2018-04-11 ソニー株式会社 記憶素子および記憶装置
WO2014194069A2 (en) 2013-05-29 2014-12-04 Shih-Yuan Wang Resistive random-access memory formed without forming voltage
US9515262B2 (en) 2013-05-29 2016-12-06 Shih-Yuan Wang Resistive random-access memory with implanted and radiated channels
FR3019376B1 (fr) * 2014-03-26 2016-04-01 Commissariat Energie Atomique Dispositif de memoire vive resistive
US10403680B2 (en) 2015-03-31 2019-09-03 Sony Semiconductor Solutions Corporation Switch device and storage unit
KR102473660B1 (ko) * 2016-02-22 2022-12-02 삼성전자주식회사 메모리 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016529A (ja) 2011-06-30 2013-01-24 Sony Corp 記憶素子およびその製造方法ならびに記憶装置
WO2014103577A1 (ja) * 2012-12-26 2014-07-03 ソニー株式会社 記憶装置およびその製造方法
WO2016111724A1 (en) 2015-01-05 2016-07-14 Shih-Yuan Wang Resistive random-access memory with implanted and radiated channels

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