KR102133615B1 - 기억 소자 및 기억 장치 - Google Patents

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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

저전류에서의 기록시의 중간적인 저항치의 유지 성능을 향상시키는 것이 가능한 기억 소자 및 기억 장치 및 랜덤 텔레그래프 노이즈를 저감하는 것이 가능한 기억 소자 및 기억 장치를 제공한다. 본 기술의 한 실시 형태의 기억 소자는, 제1 전극, 기억층 및 제2 전극을 이 순서로 가지며, 기억층은, 텔루르(Te), 유황(S) 및 셀레늄(Se)에서 선택되는 적어도 1종의 칼코겐 원소 및 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소를 포함하는 이온원층과, 붕소(B) 및 산소(O)를 포함하는 저항변화층을 구비한다. 본 기술의 다른 실시 형태의 기억 소자는, 상기 이온원층과, 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소 및 산소(O)를 포함하는 저항변화층을 구비한 것이다.

Description

기억 소자 및 기억 장치{MEMORY ELEMENT AND MEMORY DEVICE}
본 개시는, 이온원층(源層)을 포함하는 기억층의 전기적 특성의 변화에 의해 정보를 기억하는 기억 소자 및 기억 장치에 관한 것이다.
데이터 기억용의 반도체 불휘발성 메모리로서 NOR형 또는 NAND형의 플래시 메모리가 일반적으로 이용되고 있다. 이들 반도체 불휘발성 메모리는 메모리 소자 및 구동 트랜지스터를 미세화함에 의해 대용량화가 도모되고 있는데, 기록 및 소거에 다이덴압이 필요한 것, 플로팅 게이트에 주입하는 전자의 수가 한정되기 때문에 미세화의 한계가 지적되고 있다.
현재, ReRAM(Resistance Random Access Memory)이나 PRAM 등(Phase-Change Random Access Memory)의 저항변화형 메모리가, 미세화의 한계를 초과하는 것이 가능한 차세대 불휘발성 메모리로서 제안되어 있다(예를 들면, 특허 문헌 1, 비특허 문헌 1 참조). 이들의 메모리는, 2개의 전극 사이에 저항변화층을 구비한 단순한 구조를 가지며, 원자 또는 이온이 열이나 전계에 의해 이동하여 전도(傳導) 패스가 형성됨에 의해 저항변화층의 저항치가 변화함에 의해 기록 및 소거가 이루어지고 있다고 생각되고 있다. 구체적으로는, 천이금속 원소, 칼코겐 원소 및 이온 전도하기 쉬운 구리(Cu)를 사용한 기억 소자가 개시되어 있다(예를 들면, 특허 문헌 2 참조).
이와 같이, 저항 변화에 의해 기록 및 소거를 행하는 메모리에서 대용량화를 실현하는 방법으로서는 상술한 메모리의 미세화를 들 수 있지만, 이 밖에, 메모리의 다치화(多値化)가 있다. 메모리의 다치화, 즉, 1소자당 2비트(4치(値)) 또는 3비트(8치) 등의 다치 기록을 가능하게 함에 의해, 용량은 2배, 3배로 증가한다.
특허 문헌 1 : 일본국 특개2006-196537호 공보 특허 문헌 2 : 일본국 특개2005-322942호 공보
비특허 문헌 1 : Waser 외, Advanced Material, 21, p2932(2009)
다치화를 실현하기 위해서는, 저항변화층의 저항치가 저저항 상태와 고저항 상태 사이의 레벨(중간적인 저항치)에서의 기록을 행할 필요가 있음과 함께, 그 중간적인 저항치를 유지할 필요가 있다. 그러나, 상기 기억 소자는 열적 및 화학적인 안정성이 충분하지 않았기 때문에, 중간적인 저항치를 장기간 유지하는 것은 곤란하였다. 또한, 기록시에 형성된 산소 결함은 생성 및 소멸을 반복하기 쉽고, 그 결과로서 판독할 때마다 저항 변동(랜덤 텔레그래프 노이즈)이 생기기 쉽다는 문제가 있다. 이것은 산소 결함 주위의 전하의 치우침이 안정하게 존재하기 어렵기 때문이다.
따라서 저전류에서의 기록시의 중간적인 저항치의 유지 성능을 향상시키는 것이 가능한 기억 소자 및 기억 장치를 제공하는 것이 바람직하다. 또한, 랜덤 텔레그래프 노이즈를 저감하는 것이 가능한 기억 소자 및 기억 장치를 제공하는 것이 바람직하다.
본 기술의 한 실시 형태의 기억 소자는, 제1 전극, 기억층 및 제2 전극을 이 순서로 가지며, 기억층은, 텔루르(Te), 유황(S) 및 셀레늄(Se)에서 선택되는 적어도 1종의 칼코겐 원소 및 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소를 포함하는 이온원층과, 붕소(B) 및 산소(O)를 포함하는 저항변화층을 구비한 것이다.
본 기술의 다른 실시 형태의 기억 소자는, 제1 전극, 기억층 및 제2 전극을 이 순서로 가지며, 기억층은, 텔루르(Te), 유황(S) 및 셀레늄(Se)에서 선택되는 적어도 1종의 칼코겐 원소 및 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소를 포함하는 이온원층과, 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소 및 산소(O)를 포함하는 저항변화층을 구비한 것이다.
본 기술의 실시 형태의 기억 소자에서는, 초기 상태(고저항 상태)의 소자에 대해 「정방향」(예를 들면 제1 전극측을 부전위, 제2 전극측을 정전위)의 전압 또는 전류 펄스가 인가되면, 이온원층에 포함되는 금속 원소(예를 들면, 천이금속 원소)가 이온화하여 기억층 중(예를 들면, 저항변화층 중)으로 확산, 또는 산소 이온이 이동함에 의해 저항변화층 중에 산소 결함이 생성한다. 이에 의해 기억층 내에 산화상태가 낮은 저저항부(전도 패스)가 형성되어, 저항변화층의 저항이 낮아진다(기록 상태). 이 저저항의 상태의 소자에 대해 「부방향」(예를 들면 제1 전극측을 정전위, 제2 전극측을 부전위)으로 전압 펄스가 인가되면, 저항변화층 중의 금속 이온이 이온원층 중으로 이동, 또는 이온원층으로부터 산소 이온이 이동하여 전도 패스 부분의 산소 결함이 감소한다. 이에 의해 금속 원소를 포함하는 전도 패스가 소멸하고, 저항변화층의 저항이 높은 상태가 된다(초기 상태 또는 소거 상태).
본 기술의 한 실시 형태의 기억 장치는, 제1 전극, 이온원층을 포함하는 기억층 및 제2 전극을 이 순서로 갖는 복수의 기억 소자와, 복수의 기억 소자에 대해 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가 수단을 구비하고, 기억 소자로서 본 기술의 한 실시 형태의 기억 소자를 이용한 것이다.
본 기술의 다른 실시 형태의 기억 장치는, 제1 전극, 이온원층을 포함하는 기억층 및 제2 전극을 이 순서로 갖는 복수의 기억 소자와, 복수의 기억 소자에 대해 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가 수단을 구비하고, 기억 소자로서 본 기술의 다른 실시 형태의 기억 소자를 이용한 것이다.
본 기술의 한 실시 형태의 기억 소자 또는 한 실시 형태의 기억 장치에서는, 저항변화층의 구성 재료로서 붕소(B) 및 산소(O)를 사용함에 의해, O와 B와의 결합이 형성되어, 전도 패스의 열적 및 화학적 안정성이 향상한다.
본 기술의 다른 실시 형태의 기억 소자 또는 다른 실시 형태의 기억 장치에서는, 이온원층에 칼코겐 원소 및 주기율표 제4족, 제5족 및 제6족의 천이금속 원소를 사용하고, 저항변화층에 이온원층과 마찬가지로 주기율표 제4족, 제5족 및 제6족의 천이금속 원소를 사용한다. 이에 의해, 기록시에 형성되는 산소 결함의 주변의 전하의 치우침이 안정된다.
본 기술의 한 실시 형태의 기억 소자 또는 한 실시 형태의 기억 장치에 의하면, 저항변화층의 구성 재료로서 붕소(B) 및 산소(O)를 사용하도록 하였다. 이에 의해, 결합 에너지가 큰 B와 O와의 결합이 형성되어, 전도 패스의 열적 및 화학적 안정성이 향상한다. 따라서, 저항변화층의 저전류로의 기록에 있어서의 중간적인 저항치의 유지 성능을 향상시키는 것이 가능해진다.
본 기술의 다른 실시 형태의 기억 소자 또는 다른 실시 형태의 기억 장치에 의하면, 이온원층에 비유전율(非誘電率)이 큰 칼코겐 원소를 사용함과 함께, 이온원층 및 저항변화층을 동종의 금속 원소(주기율표 제4족, 제5족 및 제6족의 천이금속 원소)를 포함하도록 하였다. 이에 의해, 기록시에 형성되는 산소 결함의 주변의 전하의 치우침이 안정되고, 랜덤 텔레그래프 노이즈를 저감하는 것이 가능해진다.
도 1은 본 개시의 한 실시 형태에 관한 기억 소자의 구성을 도시하는 단면도.
도 2는 도 1의 기억 소자를 이용한 메모리 셀 어레이의 구성을 도시하는 단면도.
도 3은 마찬가지로 메모리 셀 어레이의 평면도.
도 4는 본 개시의 변형례 1에 관한 기억 소자를 도시하는 단면도.
도 5는 본 개시의 다른 실시 형태에 관한 기억 소자의 구성을 도시하는 단면도.
도 6은 본 개시의 변형례 2에 관한 기억 소자를 도시하는 단면도.
도 7은 본 개시의 실험례 1에서의 온도 가속 유지 시험 전후의 저항치의 변화를 도시한 특성도.
도 8은 본 개시의 실험 결과의 판단 기준으로 하는 기록 전류와 유지 성공률과의 특성도.
도 9은 본 개시의 실험례 2에서의 판독시에 있어서의 저항치의 변동을 도시하는 특성도.
이하, 본 개시의 실시의 형태에 관해, 이하의 순서로 도면을 참조하면서 설명한다.
1. 제1의 실시의 형태(저항변화층에 붕소(B) 및 산소(O)를 포함하는 예)
1-1. 기억 소자
1-2. 기억 장치
2. 변형례 1(저항변화층을 적층 구조로 한 예)
3. 제2의 실시의 형태(이온원층 및 저항변화층이 천이금속 원소를 포함하는 예)
4. 변형례 2(저항변화층을 적층 구조로 한 예)
5. 실시례
<1. 제1의 실시의 형태>
(1-1. 기억 소자)
도 1은, 본 개시의 제1의 실시의 형태에 관한 기억 소자(1)의 단면 구성을 도시한 것이다. 이 기억 소자(1)는, 하부 전극(10)(제1 전극), 이온원층(源層)(21)을 포함하는 기억층(20) 및 상부 전극(30)(제2 전극)을 이 순서로 갖는 것이다.
하부 전극(10)은, 예를 들면, 후술(도 2)하는 바와 같이 CMOS(Complementary Metal Oxide Semiconductor) 회로가 형성된 실리콘제의 기판(41)상에 마련되고, CMOS 회로 부분과의 접속부로 되어 있다. 이 하부 전극(10)은, 반도체 프로세스에 사용된 배선 재료, 예를 들면, 텅스텐(W), 질화텅스텐(WN), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈(Ta) 및 실리사이드 등에 의해 구성되어 있다. 하부 전극(10)이 Cu 등의 전계에서 이온 전도가 생길 가능성이 있는 재료에 의해 구성되어 있는 경우에는 Cu 등으로 이루어지는 하부 전극(10)의 표면을, W, WN, 질화티탄(TiN), 질화탄탈(TaN) 등의 이온 전도나 열 확산하기 어려운 재료로 피복하도록 하여도 좋다.
기억층(20)은 상부 전극(30)측부터 차례로 이온원층(21) 및 저항변화층(22)이 적층된 구성을 갖는다. 이온원층(21)은, 저항변화층(22) 내에 전도 패스를 형성하는 원소(가동(可動) 원소)를 포함한다.
이온원층(21)은, 상술한 바와 같이 가동 원소를 포함하고, 여기서는 상부 전극(30)에 접하여 마련되어 있다. 가동 원소는, 전계의 인가에 의해 양이온화 및 음이온화하여 저항변화층(22) 내로 이동하여, 전도 패스를 형성하는 것이다. 양이온화하는 가동 원소로서는, 천이금속 원소, 특히, 주기율표의 제4족(티탄(Ti), 지르코늄(Zr), 하프늄(Hf)), 제5족(바나듐(V), 니오브(Nb), 탄탈(Ta)) 및 제6족(크롬(Cr), 몰리브덴(Mo), 텅스텐(W))의 금속 원소를 들 수 있다. 음이온화하는 가동 원소로서는, 주기율표 제16족의 원소, 구체적으로는, 텔루르(Te), 유황(S) 및 셀레늄(Se) 등의 칼코겐 원소를 들 수 있다. 상기 천이금속 원소는, 칼코겐 매트릭스 중에서 비교적, 화학적으로 안정하기 때문에, 칼코겐 원소와 접하여 있는 상태에서의 전도 패스의 안정성이 높아진다. 즉, 전도 패스의 이온원층(21) 중에의 재용해(再溶解)가 억제된다. 본 실시의 형태에서의 이온원층(21)은, 이들 양이온 원소 및 음이온 원소를 각각 1종 또는 2종 이상 포함하고 있다.
또한, 이온원층(21)은, 산소(O)나 질소(N)를 사용하여도 좋다. O나 N을 함유함에 의해 이온원층(21)의 저항치가 상승하고, 이에 의해 중간 저항치의 제어성이 향상하기 때문이다.
이온원층(21) 내에서는, 상기 천이금속 원소, 칼코겐 원소 및 O(또는 N)는 서로 결합하여 금속칼코게나이드 산화물층을 형성하고 있다. 이 금속칼코게나이드 산화물층(또는 금속칼코게나이드 질화물층)은 주로 비정질 구조를 가지며, 이온 공급원으로서의 역할을 다하는 것이다. 상기 천이금속 원소를 포함하는 전도 패스는, 이온원층(21)의 부근이나 저항변화층(22) 중에서 다른 천이금속 원소에 비하여 화학적으로 안정하고, 중간적인 산화상태를 만들기 쉽고, 또한, 그 상태를 유지하기 쉬워진다.
또한, 천이금속 원소에 의한 전도 패스 및 그 부근에서는, 각각 저항이 「낮은/중간/높은 값」이 되는 「메탈 상태/칼코겐 화합물 상태/산화물 상태」의 3개의 상태를 취할 수 있다. 저항변화층(22)의 저항치는, 이들 3개의 상태의 혼합 상태로 결정되기 때문에, 안정한 중간 저항치를 취하는 것이 가능해진다. 또한, 칼코겐 원소와 전도 패스가 접하여 있는 상태에서의 화학적 안정성이 높기 대문에 중간 저항치의 유지 성능이 향상한다.
또한, 이온원층(21)은, 본 개시의 효과를 손상시키지 않는 범위에서, 상기 원소 이외의 원소, 예를 들면 망간(Mn), 코발트(Co), 철(Fe), 니켈(Ni) 및 백금(Pt), 규소(Si) 등을 포함하고 있어도 상관없다. 상술한 바와 같이, 다치 기록을 가능하게 하기 위해서는, 복수의 소자 사이에서의 각 게이트 전압에 대한 저항치의 편차(컨덕턴스값의 편차)는 작은 것이 바람직하고, 또한, 게이트 전압에 의한 컨덕턴스값의 변화는 완만한 것이 바람직하다. 상기 원소는, 게이트 전압에 의한 컨덕턴스값의 완만한 변화를 손상시키지 않기 때문에 첨가 원소로서 바람직하다.
본 실시의 형태에서의 저항변화층(22)을, 붕소(B) 및 산소(O)를 포함하고, 여기서는 하부 전극(10)에 접하여 마련되어 있다. 이 저항변화층(22)을, 하부 전극(10)과 상부 전극(30)과의 사이에 소정의 전압을 인가한 경우에 그 저항치가 변화한다. 구체적으로는, 하부 전극(10)과 상부 전극(30)과의 사이에 전압이 인가되면, 이온원층(21)에 포함되는 천이금속 원소가 저항변화층(22) 내로 이동하여 전도 패스가 형성된다. 여기서, 저항변화층(22) 내에는 B 및 O가, 예를 들면 산화붕소(BOx)의 상태로 포함되어 있다. B와 O와의 결합은 대부분의 금속 산화물보다도 결합 에너지가 크다. 이 때문에, 전도 패스를 형성하는 천이금속 원소의 저항변화층(22) 중의 산소와 결합의 형성이 억제된다. 즉, 저항변화층(22)의 저항치, 특히 저전류로의 기록에 의한 중간적인 저항치(중간 저항치)의 유지 성능이 향상한다. 이에 의해, 다치 기록이 가능해진다.
또한, 저항변화층(22) 중의 B는 반드시 전부가 산화물의 상태가 아니라도 좋고, 일부가 산화되어 있는 상태라도 좋다.
저항변화층(22)을 구성하는 재료로서는, 상기 B 및 O 외에 이하의 첨가 원소를 포함하고 있어도 좋다. 첨가 원소로서는, 예를 들면 W, Hf, C, Si, 마그네슘(Mg), 탄탈(Ta), Mg, 구리(Cu), 니켈(Ni), 지르코늄(Zr) 및 가돌리늄(Gd) 등을 들 수 있다. 첨가 원소의 첨가량은 B에 의한 저항치의 유지 성능의 향상이 방해되지 않는 범위라면 좋다. 구체적으로는, B의 함유량은 B의 조성비/B 및 첨가 원소 전체의 합계 조성비에서 30% 이상인 것이 바람직하다. 또한, 상기한 바와 같은 첨가 원소를 사용하는 경우에는, 첨가 원소가 산화물로서 존재하고 있어도 좋다. 이 경우라도, B의 함유량이, B의 조성비/B 및 첨가 원소 전체의 합계 조성비에서 30% 이상이라면, B와 O와의 결합 에너지가 큼에 의한 유지 특성 개선 효과를 얻을 수 있다.
또한, 저항변화층(22)의 구성 재료로서는, 상기 원소 외에 N을 포함하고 있어도 좋다. 저항변화층(22) 중의 N은 O와 같은 작용을 한다.
또한, 저항변화층(22)의 초기 저항치는, 산화도 및 질화도를 조정하는 외에, 이온원층(21)과 마찬가지로 막두께를 조정함에 의해 제어할 수 있다. 저항변화층(22)의 막두께로서는, 초기 저항치가, 예를 들면 수㏁부터 수백GΩ 정도의 소자 저항이 실현되면 좋고, 소자의 크기나 이온원층(21)의 저항치에 의해서도 그 최적치가 변화하지만, 예를 들면 1㎚ 내지 10㎚ 정도가 바람직하다.
상부 전극(30)은, 하부 전극(10)과 마찬가지로 공지의 반도체 배선 재료를 사용할 수 있지만, 포스트 어닐을 경유하여도 이온원층(21)과 반응하지 않는 안정한 재료가 바람직하다.
본 실시의 형태의 기억 소자(1)에서는, 도시하지 않은 전원 회로(펄스 인가 수단)로부터 하부 전극(10) 및 상부 전극(30)을 통하여 전압 펄스 또는 전류 펄스를 인가하면, 기억층(20)의 전기적 특성(저항치)이 변화하는 것이고, 이에 의해 정보의 기록, 소거, 또한 판독이 행하여진다. 이하, 그 동작을 구체적으로 설명한다.
우선, 상부 전극(30)이 예를 들면 정전위, 하부 전극(10)측이 부전위가 되도록 하여 고저항의 초기 상태를 갖는 기억 소자(1)에 대해 정전압을 인가한다. 이에 의해, 이온원층(21) 중의 천이금속 원소가 이온화하여 하부 전극(10)측으로의 이동, 또는 하부 전극(10)측부터의 산소 이온의 이동에 의한 하부 전극(10)측에서의 캐소드 반응에 의해, 하부 전극과 저항변화층(22)과의 계면에서 환원 반응이 일어난다. 이에 의해, 저항변화층(22) 중에서 산소 결함 농도가 증대하는 부분 또는 산화상태가 낮은 부분이 생기고, 저항변화층(22) 중에 전도 패스가 형성된다. 즉, 저항변화층(22)을 초기 상태의 저항치(고저항 상태)보다도 낮은 저항치(저저항 상태)가 된다.
그 후, 정전압을 제거하여 기억 소자(1)에 걸리는 전압을 없애도, 저저항 상태가 유지된다. 이에 의해 정보가 기록된 것으로 된다. 한번만 기록이 가능한 기억 장치, 이른바, PROM(Programmable Read Only Memory)에 이용하는 경우에는, 상기한 기록 과정만으로 기록은 완결된다.
한편, 소거가 가능한 기억 장치, 즉, RAM(Random Access Memory) 또는 EEPROM(Electronically Erasable and Programmable Read Only Memory) 등에의 응용에는 소거 과정이 필요하다. 소거 과정에서는, 상부 전극(30)이 예를 들면 부전위, 하부 전극(10)측이 정전위가 되도록 기억 소자(1)에 대해 부전압을 인가한다. 이에 의해, 저항변화층(22) 내에 형성되어 있던 전도 패스 부근(구체적으로는, 전도 패스를 구성하는 산소 결함 농도가 높은 부분, 또는 산화상태가 낮은 부분의 전도 패스)에서의 애노드 반응에 의해 천이금속 이온은 산화되어 이온원층(21)측으로 이동한다. 또는, 이온원층(21)으로부터 저항변화층(22)의 전도 패스 부근에 산소 이온이 이동함에 의해 전도 패스의 산소 결함 농도가 감소 또는 산화상태가 높아진다. 이에 의해, 전도 패스가 절단되고, 저항변화층(22)의 저항치는 저저항 상태로부터 고저항 상태로 변화한다.
그 후, 부전압을 제거하여 기억 소자(1)에 걸리는 전압을 없애도, 저항치가 높아진 상태로 유지된다. 이에 의해 기록된 정보가 소거된 것으로 된다. 이와 같은 과정을 반복함에 의해, 기억 소자(1)에 정보의 기록과 기록된 정보의 소거를 반복하여 행할 수 있다.
상기한 바와 같은 기억 소자(1)에서는, 예를 들면, 저항치가 높은 상태를 「0」의 정보에, 저항치가 낮은 상태를 「1」의 정보에, 각각 대응시키면, 정전압의 인가에 의한 정보의 기록 과정에서 「0」부터 「1」로 바꾸고, 부전압의 인가에 의한 정보의 소거 과정에서 「1」부터 「0」으로 바꿀 수 있다. 또한, 여기서는 기억 소자를 저저항화하는 동작 및 고저항화하는 동작을 각각 기록 동작 및 소거 동작에 대응시켰지만, 그 대응 관계는 역으로 정의하여도 좋다.
본 실시의 형태에서는, 기록시에 하부 전극(10)측에 바이어스 전압을 인가한 때에 그 전압을 제어하거나, 제한 저항이나 구동용의 MOS 트랜지스터의 게이트 전압을 제어함으로써, 기록 전류를 조정하여 이른바 「기록 저항」을 제어하고, 중간 저항치(기록 컨덕턴스값)를 조정할 수 있다. 또한, 소거 동작시에도, 바이어스 전압의 크기나, 제한 저항 또는 MOS 트랜지스터의 게이트 전압에 의한 전류치를 조정함에 의해 중간 저항치로 제어할 수 있다. 이에 의해, 2치뿐만 아니라 다치의 메모리가 실현한다.
예를 들면, 상기 「0」과 「1」의 2개의 저항치의 사이에 중간 저항치를 조정하여, 예를 들면 2레벨을 추가하여, 각각 「00」, 「01」, 「10」, 「11」로 함에 의해, 4치를 기록할 수 있다. 즉, 하나의 소자당 2비트의 정보를 기록하는 것이 가능해진다.
이하, 본 실시의 형태의 기억 소자(1)의 제조 방법에 관해 설명한다.
우선, 선택 트랜지스터 등의 CMOS 회로가 형성된 기판상에, 예를 들면 TiN으로 이루어지는 하부 전극(10)을 형성한다. 그 후, 필요하면 역스퍼터 등으로, 하부 전극(10)의 표면상의 산화물 등을 제거한다. 계속해서, 하부 전극(10)상에 붕소(B)를 2㎚의 막두께로 성막한 후, 산소 플라즈마에 의한 산화를 행하여, 산화붕소(BOx)막을 형성하여 저항변화층(22)으로 한다. 다음에, 이온원층(21) 및 상부 전극(30)까지를 각 층의 재료에 적응(適應)한 조성으로 이루어지는 타겟을 이용하여 스패터링 장치 내에서, 각 타겟을 교환함에 의해, 각 층을 연속해서 성막한다. 전극지름은 50 내지 300㎚φ이다. 합금막은 구성 원소의 타겟을 이용하여 동시 성막한다.
상부 전극(30)까지 성막한 후, 상부 전극(30)에 접속하는 배선층(도시 생략)을 형성하고, 모든 기억 소자(1)와 공통 전위를 얻기 위한 콘택트부를 접속한다. 그 후, 적층막에 포스트 어닐 처리를 시행한다. 이상에 의해 도 1에 도시한 기억 소자(1)가 완성된다.
이 기억 소자(1)에서는, 상술한 바와 같이 상부 전극(30) 및 하부 전극(10)에 각각 정전위 또는 부전위가 되도록 전압을 인가함에 의해, 저항변화층(22) 중에 전도 패스가 형성된다. 이에 의해 저항변화층(22)의 저항치가 낮아지고, 기록이 행하여진다. 다음에, 상부 전극(30) 및 하부 전극(10)의 각각에 기록시와는 역극성의 전압을 인가함에 의해, 저항변화층(22) 내에 형성된 전도 패스의 금속 원소가 이온화하여 이온원층(21)으로 이동한다. 또는, 이온원층(21)으로부터 저항변화층(22)의 특히 전도 패스 부분에 산소 이온이 이동한다. 이에 의해, 산소 결함 농도가 감소 또는 산화상태가 상승하게 되고 전도 패스가 절단된다. 따라서, 저항변화층(22)의 저항치가 상승하고 소거가 행하여진다. 또한, 기록시 및 소거시에 있어서 인가하는 전압을 조정함에 의해 중간 저항치가 제어되고, 다치 기록이 가능해진다.
일반적으로 미세화한 기억 소자에서는 트랜지스터의 구동 전류는 감소하여 기록을 위한 구동 전류가 작아지기 때문에, 저저항 상태의 저항치가 보다 상승하고, 저저항 상태와 고저항 상태 사이의 저항치의 간격(저항 간격)이 좁아진다. 따라서, 미세화할수록 다치 기록의 저항 제어는 곤란하게 되어 간다.
구체적으로는, 다치 동작을 위해서는 이 좁은 저항 간격에, 예를 들면 4레벨(2비트/셀)이나 8레벨(3비트/셀)로 분할한 중간 저항치를 제어할 필요가 있다. 이 때문에, 다치 기록을 실현하기 위해서는, 최대 구동 전류와 기록 유지 가능한 최소 전류치와의 사이에 충분한 마진을 확보하는 것이 중요해진다. 예를 들면, 유지 가능한 최소 전류치가 50㎂인 기억 소자의 최대 구동 전류가 50㎂인 경우에는, 실질적으로 다치 기록은 불가능하게 된다.
기억 소자의 최대 구동 전류는 얼마만큼 미세화한 프로세스를 이용하는지, 또는 어떤 기억 소자를 이용하든지에 의해 정하여진다. 상술한 바와 같이, 일반적으로 미세화가 진행될수록 구동 전류는 감소하는 경향에 있다. 한편으로, 최소 구동 전류는 기억층에 의존한다.
본 실시의 형태의 기억 소자(1)에서는, 기억층(20)을 구성하는 저항변화층(22)의 재료로서 산소(O)와, 붕소(B)를 사용하도록 하였다. O와 B와의 결합 에너지는 전도 패스를 형성하는 금속 원소의 산화물보다도 결합 에너지가 크기 때문에 전도 패스의 자연 산화가 억제된다.
이상과 같이, 본 실시의 형태에서는, 저항변화층(22)의 재료로서 O와의 결합 에너지가 큰 B를 사용하도록 하였기 때문에, 전도 패스의 자연 산화가 억제되고, 기억 소자(1)의 데이터 유지 성능이 향상한다. 따라서, 저저항 상태와 고저항 상태 사이의 중간적인 저항치의 제어성이 향상하고, 다치 기록이 가능한 기억 장치를 제공하는 것이 가능해진다.
(1-2. 기억 장치)
상기 기억 소자(1)를 다수, 예를 들면 열형상(列狀)이나 매트릭스형상으로 배열함에 의해, 기억 장치(메모리)를 구성할 수 있다. 이 때, 각 기억 소자(1)에, 필요에 응하여, 소자 선택용의 MOS 트랜지스터, 또는 다이오드를 접속하여 메모리 셀을 구성하고, 또한, 배선을 통하여, 센스 앰프, 어드레스 디코더, 기록·소거·판독 회로 등에 접속하면 좋다.
도 2 및 도 3은 다수의 기억 소자(1)를 매트릭스형상으로 배치한 기억 장치(메모리 셀 어레이)의 한 예를 도시한 것이고, 도 2는 단면 구성, 도 3은 평면 구성을 각각 도시하고 있다. 이 메모리 셀 어레이에서는, 각 기억 소자(1)에 대해, 그 하부 전극(10)측에 접속되는 배선과, 그 상부 전극(30)측에 접속되는 배선을 교차하도록 마련하고, 예를 들면 이들 배선의 교차점 부근에 각 기억 소자(1)가 배치되어 있다.
각 기억 소자(1)는, 저항변화층(22), 이온원층(21) 및 상부 전극(30)의 각 층을 공유하고 있다. 즉, 저항변화층(22), 이온원층(21) 및 상부 전극(30) 각각은 각 기억 소자(1)에 공통의 층(동일층)에 의해 구성되어 있다. 상부 전극(30)은, 인접 셀에 대해 공통의 플레이트 전극(PL)으로 되어 있다.
한편, 하부 전극(10)은, 메모리 셀마다 개별적으로 마련됨에 의해, 인접 셀 사이에서 전기적으로 분리되어 있고, 각 하부 전극(10)에 대응한 위치에 각 메모리 셀의 기억 소자(1)가 규정된다. 하부 전극(10)은 각각 대응하는 셀 선택용의 MOS 트랜지스터(Tr)에 접속되어 있고, 각 기억 소자(1)는 이 MOS 트랜지스터(Tr)의 상방에 마련되어 있다.
MOS 트랜지스터(Tr)는, 기판(41) 내의 소자 분리층(42)에 의해 분리된 영역에 형성된 소스/드레인 영역(43)과 게이트 전극(44)에 의해 구성되어 있다. 게이트 전극(44)의 벽면에는 사이드 월 절연층이 형성되어 있다. 게이트 전극(44)은, 기억 소자(1)의 일방의 어드레스 배선인 워드선(WL)을 겸하고 있다. MOS 트랜지스터(Tr)의 소스/드레인 영역(43)의 일방과, 기억 소자(1)의 하부 전극(10)이, 플러그층(45), 금속 배선층(46) 및 플러그층(47)을 통하여 전기적으로 접속되어 있다. MOS 트랜지스터(Tr)의 소스/드레인 영역(43)의 타방은, 플러그층(45)을 통하여 금속 배선층(46)에 접속되어 있다. 금속 배선층(46)은, 기억 소자(1)의 타방의 어드레스 배선인 비트선(BL)(도 3 참조)에 접속되어 있다. 또한, 도 3에서는, MOS 트랜지스터(Tr)의 액티브 영역(48)을 쇄선으로 도시하고 있고, 콘택트부(51)는 기억 소자(1)의 하부 전극(10), 콘택트부(52)는 비트선(BL)에 각각 접속되어 있다.
이 메모리 셀 어레이에서는, 워드선(WL)에 의해 MOS 트랜지스터(Tr)의 게이트를 온 상태로 하여, 비트선(BL)에 전압을 인가하면, MOS 트랜지스터(Tr)의 소스/드레인을 통하여, 선택된 메모리 셀의 하부 전극(10)에 전압이 인가된다. 여기서, 하부 전극(10)에 인가된 전압의 극성이, 상부 전극(30)(플레이트 전극(PL))의 전위에 비하여 부전위인 경우에는, 상술한 바와 같이 기억 소자(1)의 저항치가 저저항 상태로 천이한다. 이에 의해 선택된 메모리 셀에 정보가 기록된다. 다음에, 하부 전극(10)에, 상부 전극(30)(플레이트 전극(PL))의 전위에 비하여 정전위의 전압을 인가하면, 기억 소자(1)의 저항치가 재차 고저항 상태로 천이한다. 이에 의해 선택된 메모리 셀에 기록된 정보가 소거된다. 기록된 정보의 판독을 행하려면, 예를 들면, MOS 트랜지스터(Tr)에 의해 메모리 셀을 선택하고, 그 셀에 대해 소정의 전압 또는 전류를 인가한다. 이 때의 기억 소자(1)의 저항 상태에 따라 다른 전류 또는 전압을, 비트선(BL) 또는 플레이트 전극(PL)의 앞에 접속된 센스 앰프 등을 통하여 검출한다. 또한, 선택한 메모리 셀에 대해 인가한 전압 또는 전류는, 기억 소자(1)의 저항치의 상태가 천이하는 전압 등의 임계치보다도 작게 한다.
본 실시의 형태의 기억 장치에서는, 상술한 바와 같이 각종의 메모리 장치에 적용할 수 있다. 예를 들면, 한번만 기록이 가능한 PROM, 전기적으로 소거가 가능한 EEPROM, 또는, 고속으로 기록·소거·재생이 가능한, 이른바 RAM 등, 어느 메모리 형태라도 적용하는 것이 가능하다.
이하, 상기 제1의 실시의 형태의 변형례(변형례 1), 제2의 실시의 형태 및 그 변형례(변형례 2)에 관해 설명한다. 또한, 상기 실시의 형태와 동일한 구성 요소에 관해서는 동일 부호를 붙이고 그 설명은 생략한다.
<2. 변형례 1>
도 4는, 상기 제1의 실시의 형태의 변형례에 관한 기억 소자(3)의 단면 구성을 도시한 것이다. 본 변형례에서의 기억 소자(3)는, 기억층(60)을 구성하는 저항변화층(62)이 적층 구조를 갖는 점이 제1의 실시의 형태와는 다르다.
기억층(60)은, 제1의 실시의 형태와 마찬가지로 상부 전극(30)측부터 차례로 이온원층(61) 및 저항변화층(62)이 적층된 구성을 갖는다. 여기서 이온원층(61)은, 저항변화층(62)에 전도 패스를 형성하는 원소(가동 원소)를 포함하고, 그 구성 재료는 상기 이온원층(21)과 마찬가지이다.
저항변화층(62)은, 상술한 바와 같이 적층 구조를 가지며, 붕소(B)를 포함하는 제1 저항변화층(62A)과 기타의 원소 또는 그 산화물 또는 질화물을 포함하는 제2 저항변화층(62B)으로 구성되어 있다. 제1 저항변화층(62A) 및 제2 저항변화층(62B)의 적층 순서는 특히 한정되지 않고, 도 4에 도시한 바와 같이 B를 포함하는 제1 저항변화층(62A)을 하부 전극(10)측에 마련하여도 좋고, 상부 전극(30)측(이온원층(61)측)에 마련하여도 좋다.
제1 저항변화층(62A)을 구성하는 원소는, 상기 B 외에 산소(O)를 포함하는 것이 바람직하다. 또한, O는 제2 저항변화층(62B)에 O가 포함되어 있는 경우에는, 제1 저항변화층(62A)에 반드시 포함되지 않아도 좋다. 단, B를 포함하는 층 내에 O를 사용한 쪽이 보다 저전류로의 기록 유지 성능이 향상한다.
제2 저항변화층(62B)을 구성하는 원소는, 상기 실시의 형태에서 들었던 첨가 원소를 사용하면 좋다. 구체적으로는, W, Hf, C, Si, Mg, Ta, Mg, Cu, Ni, Zr 및 Gd 등을 들 수 있고, 제2 저항변화층(62B)은, 이들 첨가 원소를 단체 또는 산화물 또는 질화물로서 함유하고 있다.
이상과 같이, 저항변화층(62)을 B 및 O를 포함하는 제1 저항변화층(62A)과 첨가 원소를 포함하는 제2 저항변화층(62B)과의 적층 구조로 하여도, 상기 실시의 형태와 같은 효과를 얻을 수 있다. 또한, 여기서는 저항변화층(62)을 2층 구조로 하였지만, 이것으로 한하지 않고 3층 이상의 다층 구조로 하여도 좋다. 적어도, 저항변화층(62)을 구성하는 층 중의 어느 한쪽에 B, O 및 상기 첨가 원소가 포함되어 있으면 된다.
<3. 제2의 실시의 형태>
도 5는, 본 개시의 제2의 실시의 형태에 관한 기억 소자(4)의 단면 구성을 도시한 것이다. 이 기억 소자(4)는, 상기 제1의 실시의 형태와 마찬가지로 하부 전극(10), 이온원층을 포함하는 기억층(70) 및 상부 전극(30)을 이 순서로 갖는 것이다. 본 실시의 형태에서는, 기억층(70)을 구성하는 이온원층(71) 및 저항변화층(72)이, 각각 동종의 금속 원소의 칼코겐 화합물 및 산화물에 의해 형성되어 있는 점이 제1의 실시의 형태와는 다르다.
이온원층(71)은, 양이온화 및 음이온화가 가능한 가동 원소를 각각 1종 또는 2종 이상 포함하고, 여기서는 상부 전극(30)에 접하여 마련되어 있다. 가동 원소는, 양이온화하는 가동 원소로서는, 상기 제1의 실시의 형태에서 들었던 천이금속 원소, 특히, 주기율표의 제4족(Ti, Zr, Hf), 제5족(V, Nb, Ta) 및 제6족(Cr, Mo, W)의 금속 원소를 들 수 있다. 음이온화하는 가동 원소로서는, 양이온화 가능한 가동 원소와 마찬가지로 제1의 실시의 형태에서 들었던 원소를 사용할 수 있다. 구체적으로는, 주기율표 제16족의 원소, 구체적으로는, Te, S 및 Se 등의 칼코겐 원소를 들 수 있다.
또한, 이온원층(71)에는, 제1의 실시의 형태와 마찬가지로 산소(O)나 질소(N)를 사용하여도 좋다. O나 N을 함유함에 의해 이온원층(71)의 저항치가 상승하고, 이에 의해 중간 저항치의 제어성이 향상한다. 또한, 이온원층(71)은, 본 개시의 효과를 손상시키지 않는 범위에서, 상기 원소 이외의 원소, 예를 들면 Mn, Co, Fe, 니켈(Ni) 및 백금(Pt), Si 등을 포함하고 있어도 상관없다.
저항변화층(72)은, 이온원층(71)에 포함되는 금속 원소(주기율표 제4족 내지 6족에 포함되는 천이금속 원소)와 동종의 금속 원소 및 O를 포함하고, 여기서는 하부 전극(10)에 접하여 마련되어 있다. 저항변화층(72)은, 상술한 바와 같이, 하부 전극(10)과 상부 전극(30)과의 사이에 소정의 전압을 인가한 경우에 그 저항치가 변화한다. 여기서, 이온원층(71)과 저항변화층(72)을 동종의 천이금속 원소를 사용하여 형성함에 의해, 저항변화층(72)과 이온원층(71)과의 사이에서 전압 바이어스에 의한 천이금속 이온의 이동이 생긴 경우에도 결함의 이동이나 산화상태의 변화는 등가(等價)로 된다. 즉, 동종의 천이금속이라면, 다른 금속 사이로의 평형 전위의 차가 없기 때문에, 유지 특성에 대해 유리하다. 또한, 주기율표 제4족 내지 제6족에 포함되는 천이금속 원소는 +4가 내지 +6가와 같은 큰 가수를 취한다. 이 때문에, 화학량론 조성보다도 작은 가수도 안정화되기 쉽고, 생성된 결함이 안정화되기 쉽다. 이와 같이, 주기율표 제4족 내지 제6족의 천이금속 원소의 산화물과 칼코겐 화합물과의 계면을 형성함에 의해 랜덤 텔레그래프 노이즈(Random Telegraph Noise ; RTN)가 저감된다.
저항변화층(72)을 구성하는 재료로서는, 본 개시의 효과를 손상시키지 않는 범위에서 상기 주기율표 제4족 내지 6족에 포함되는 천이금속 원소 및 O 이외의 첨가 원소를 포함하고 있어도 좋다. 첨가 원소로서는, 예를 들면 W, Hf, C, Si, Mg, Ta, Mg, Ni, Zr 및 Gd 등을 들 수 있다. 또한, 상기 원소 외에 N을 포함하고 있어도 좋다. 저항변화층(22) 중의 N은 O와 같은 작용을 한다. 또한, 저항변화층(72)에의 첨가 원소는, 이온원층의 저항을 크게 변화(저하)시키지 않는 것이 바람직하다. 이 때문에, 전압 인가에 의한 이동도가 높은 Cu, Al 등은 피한 것이 바람직하다.
저항변화층(72)의 막두께로서는, 제1의 실시의 형태와 마찬가지로, 초기 저항치가, 예를 들면 수㏁부터 수백GΩ 정도의 소자 저항이 실현되면 좋고, 소자의 크기나 이온원층(71)의 저항치에 의해서도 그 최적치가 변화하지만, 예를 들면 1㎚ 내지 10㎚ 정도가 바람직하다.
전술한 바와 같이, 일반적인 기억 소자에서는, 고저항의 초기 상태에 대해 예를 들면 하부 전극측을 마이너스(-)로 바이어스하면, 저항변화층은 전압의 인가에 의해 산소 결함이 생김과 함께, 전도 패스가 형성되어 저저항화한다. 또한, 기록시에 하부 전극측에 바이어스 전압을 인가한 때에 그 전압을 제어하거나, 제한 저항이나 구동용의 MOS 트랜지스터의 게이트 전압을 제어함으로써, 중간 저항치(기록 컨덕턴스값)를 조정할 수 있다. 이에 의해, 2치뿐만 아니라 다치의 메모리가 실현된다.
단, 이와 같이 저항변화층 내에 산소 결함을 도입하여 기록을 행할 때에 이온원층이 금속 원소만으로 형성되어 있는 경우에는, 저항변화층 내에 형성된 산소 결함의 생성 및 소멸이 반복된다. 이것은, 저항변화층에 접하는 이온원층의 비유전율의 낮음 때문에 산소 결함의 주위의 전하의 아 치우침이 안정하게 존재하기 어렵기 때문이고, 이에 의해, 기록 데이터를 판독할 때마다 저항 변동, 즉 랜덤 텔레그래프 노이즈가 생긴다.
이에 대해 본 실시의 형태에서는, 저항변화층(72)에 접하는 이온원층(71)에 비유전율이 높은 칼코겐 원소를 사용하도록 하였다. 또한, 이온원층(71) 및 저항변화층(72)에 동종의 금속 원소, 구체적으로는 주기율표 제4족 내지 제6족의 천이금속 원소를 사용하도록 하였다. 이에 의해, 기록시에 형성되는 산소 결함의 주변의 전하의 치우침을 안정시키는 것이 가능해진다.
이상과 같이, 본 실시의 형태의 기억 소자(4)에서는, 이온원층(71)에 비유전율이 높은 칼코겐 원소를 사용함과 함께, 이온원층(71) 및 저항변화층(72)에 주기율표 제4족 내지 제6족의 천이금속 원소를 사용하도록 하였다. 이에 의해, 기록시에 형성되는 산소 결함의 주변의 전하의 치우침이 안정화되어, 랜덤 텔레그래프 노이즈를 저감하는 것이 가능해진다. 따라서, 다치 기록이 가능한 기억 장치를 제공하는 것이 가능해진다.
<4. 변형례 2>
도 6은, 상기 제2의 실시의 형태의 변형례에 관한 기억 소자(5)의 단면 구성을 도시한 것이다. 본 변형례에서의 기억 소자(5)는, 상기 변형례 1과 마찬가지로 기억층(80)을 구성하는 저항변화층(82)이 적층 구조를 갖는 것이고, 이 점이 제2의 실시의 형태와는 다르다.
기억층(80)은, 제2의 실시의 형태와 마찬가지로 상부 전극(30)측부터 차례로 이온원층(81) 및 저항변화층(82)이 적층된 구성을 갖는다. 여기서 이온원층(81)은, 저항변화층(82)에 전도 패스를 형성하는 가동 원소를 포함하고, 그 구성 재료는 상기 이온원층(71)과 마찬가지이다.
저항변화층(82)은, 상술한 바와 같이 적층 구조를 가지며, 주기율표 제4족 내지 제6족의 천이금속 원소와 O를 포함하는 제1 저항변화층(82A)과, 그 밖의 원소의 산화물, 질화물 또는 산질화물을 포함하는 제2 저항변화층(82B)으로 구성되어 있다. 제1 저항변화층(82A) 및 제2 저항변화층(82B)의 적층 순서는, 도 6에 도시한 바와 같이 주기율표 제4족 내지 제6족의 천이금속 원소를 포함하는 제1 저항변화층(82A)이 이온원층(81)과 접하도록 배설하는 것이 바람직하다. 이에 의해, 기록시에 제1 저항변화층(82A) 내에 형성되는 산소 결함의 안정성이 향상한다.
제1 저항변화층(82A)을 구성하는 원소는, 상기 주기율표 제4족 내지 제6족의 천이금속 원소 외에 산소(O)를 포함하는 것이 바람직하다. 또한, O는 제2 저항변화층(82B)에 O가 포함되어 있는 경우에는, 제1 저항변화층(82A)에 반드시 포함되지 않아도 좋다. 제2 저항변화층(82B)에 O가 포함되어 있는 경우에는, 제1 저항변화층(82A)에 포함되는 주기율표 제4족 내지 제6족의 천이금속 원소가 산화되어 제1 저항변화층(82A) 내에 천이금속 산화물이 형성된다.
제2 저항변화층(82B)을 구성하는 원소는, 메탈 상태에서도 높은 저항치를 갖는 것이 바람직하고, 예를 들면 붕소(B) 및 규소(Si)를 들 수 있고, 예를 들면 붕소 산화물, 실리콘 산화물 및 탄화붕소 산화물 등으로서 사용하는 것이 바람직하다. 또한, 제2의 실시의 형태와 마찬가지로, 전압 인가에 의한 이동도가 높은 Cu, Al 등은 피하는 것이 바람직하다.
이상과 같이, 저항변화층(82)을 주기율표 제4족 내지 제6족의 천이금속 원소와 O를 포함하는 제1 저항변화층(82A)과, 그 밖의 원소의 산화물 등을 포함하는 제2 저항변화층(82B)과의 적층 구조로 하여도, 상기 제2의 실시의 형태와 같은 효과를 얻을 수 있다. 또한, 여기서는 저항변화층(82)을 2층 구조로 하였지만, 이것으로 한하지 않고 3층 이상의 다층 구조로 하여도 좋다. 적어도, 주기율표 제4족 내지 제6족의 천이금속 원소 및 O를 포함하는 층이 칼코겐 원소와 주기율표 제4족 내지 제6족의 천이금속 원소를 포함하는 이온원층(81)과 접하도록 배치하면 좋다.
<5. 실시례>
이하, 본 개시의 구체적인 실시례에 관해 설명한다. 또한, 실험 1 내지 7이 제1의 실시의 형태 및 변형례 1에 대한 실시례이고, 실험 8이 제2의 실시의 형태 및 변형례 2에 대한 실시례이다.
(실험 1)
상기 기억 소자(1)의 제조 방법을 이용하여 각 샘플(실험례 1-1 내지 1-4)을 제작하였다. 우선, 하지에 트랜지스터를 조립한 TiN으로 이루어지는 하부 전극(10)을 역스퍼터에 의해 클리닝 한 후, B를 2㎚(또는 3㎚)의 막두께로 성막하고, 산소 플라즈마에 의해 산화하여 BOx를 형성하여 저항변화층(22)으로 하였다. 다음에, 이온원층(21)으로서, 원자%비로 Hf 50%, Te 50%를 아르곤(Ar)의 프로세스 가스 중에 산소를 유량비로, 예를 들면 아르곤(sccm)/산소(sccm)=75/5의 비율로 혼합하여 리액티브 스퍼터링을 행하였다. 이에 의해, HfTe-Ox막을 막두께 45㎚로 형성하였다. 계속해서, W를 30㎚ 형성하여 상부 전극(30)으로 하였다. 최후에, 320도, 2h의 열처리를 행한 후 패터닝하여 기억 소자(1)(실험례 1-1 내지 1-4)를 제작하였다. 각 샘플의 조성은, 「하부 전극/저항변화층/이온원층/상부 전극」의 순서로 이하에 나타낸다. 또한, 각 샘플에서의 각 층의 막두께는, 이온원층(21)이 45㎚, 상부 전극(30)이 30㎚이다.
(실험례 1-1) TiN/B(2㎚)-Ox/Hf50Te50-Ox/W ; 산화시간 120sec.
(실험례 1-2) TiN/B(3㎚)-Ox/Hf50Te50-Ox/W ; 산화시간 30sec.
(실험례 1-3) TiN/Al(2㎚)-Ox/Hf50Te50-Ox/W
(실험례 1-4) TiN/Hf(2㎚)-Ox/Hf50Te50-Ox/W
상기 샘플(실험례 1-1 내지 1-4)로 구성된 메모리 셀 어레이(각각 60비트)를 제작하여 기록 동작을 행하였다. 구체적으로는, 기록 전압을 3.8V, 기록 펄스 폭을 10㎲로 하고, MOS 트랜지스터의 게이트 전압을 조정함에 의해 기록 전류를 3 내지 35㎂의 범위 내에서 변동시켜서 각 기록 전류치에서 컨덕턴스값을 판독하였다. 계속해서, 온도 가속 유지 시험(150℃, 1시간)을 행하여, 각 샘플의 온도 가속 유지 시험(이하, 단지 유지 시험이라고 한다) 전후에 있어서의 컨덕턴스값의 변화를 측정하였다.
도 7은 실험례 1-1의 기록 전류 9㎂에서의 유지 시험 전후의 컨덕턴스값의 분포를 도시한 것이다. 도면 중의 점선에 둘러싸여진 영역은 유지 시험 전후에 있어서의 컨덕턴스값의 변동, 즉, 저항치 변동이 ±25% 이내를 나타내는 것이다. 여기서는, 저항치 변동이 ±25% 이내인 것을 유지 성공례로 한다. 도 8은 실험례 1-1에서의 각 기록 전류치에서의 저항치의 유지 성공률을 플롯 한 것이다. 여기서, 유지 성공률이 60% 이상인 전류치를 유지 가능한 최소 기록 전류치(이하, 단지 최소 전류치라고 한다)로 하면, 실험례 1-1의 최소 전류치는 9㎂였다. 또한, 여기에는 나타내지 않지만, 실험례 1-2 내지 1-4에서도 같은 기준을 이용하여 최소 전류치를 구하였다. 표 1은 실험례 1-1 내지 1-4의 결과를 정리한 것이다.
[표 1]
Figure 112015041723984-pct00001
표 1로부터 저항변화층(22)에 B를 포함하는 실험례 1-1, 1-2는, 저항변화층(22)의 재료로서 일반적으로 사용되고 있는 AlOx나 HfOx와 비교하여 보다 저전류로 기록한 경우에도 저항치의 유지가 가능함을 알았다. 그 이유는 반드시는 분명하지 않지만, O와의 결합 강도(결합 에너지)의 차이라고 생각된다. 표 2는 B, Hf, Zr, Al의 O와의 결합 에너지를 정리한 것이다.
[표 2]
Figure 112015041723984-pct00002
표 2에 표시한 바와 같이, B의 산화물은 O와의 결합 에너지가 Al 등의 금속 산화물보다도 높다. 유지 시험 후에 있어서의 저항치의 변동, 예를 들면 고저항화는, 기록 전압의 인가에 의해 이온원층(21)에 포함되는 금속 원소가 저항변화층(22)으로 전계 확산하여 형성된 전도 패스가 부근에서 O를 빼앗아 산화됨에 의해 일어난다. 실험례 1-1, 1-2에서는, 저항변화층(22)에 O와의 결합 에너지가 높은 B를 사용함에 의해, 전도 패스를 구성하는 금속 원소(여기서는 Hf)의 O와의 결합의 형성이 억제되어, 저항치가 유지되었다고 생각된다.
단, 저항변화층(22)에 HfOx를사용한 실험례 1-4에서는, 최소 전류치는 개선되지 않았다. 이것은, 저항변화층(22)의 구성 재료로서, 기록 전압의 인가에 의해 형성된 전도 패스의 구성 원소(여기서는 Hf)와 같은 Hf를 사용하였기 때문에, O와의 결합 강도가 B와 동등한 Hf를 사용하여도 유지 가능한 최소 전류치가 개선되지 않았던 것이라고 생각된다. 따라서, 저항변화층(22)의 재료로서는, 산화붕소(BOx)와 같이 금속 원소 이외로서 공유 결합이 형성되는 등, O와의 결합 강도(결합 에너지)가 큰 원소를 사용함에 의해 저전류로의 기록에 의한 저항치의 유지 성능이 향상한다고 생각된다.
또한, 실험례 1-2는 실험례 1-1과 같은 최소 전류치를 나타냈다. 실험례 1-2는 하부 전극(10)상에 성막한 B의 플라즈마 산화시간을 실험례 1-1의 1/4(30초)로 한 것이다. 저항변화층(22) 중의 B가 거의 완전하게 산화된 실험례 1-1에 대해, 실험례 1-2에서의 저항변화층(22) 중의 B의 산화상태는 막두께 방향에서 하부 전극(10)측부터 이온원층(21)측에 걸쳐서 산화붕소의 비율이 높게 되어 있다. 저항변화층(22) 중의 B의 산화상태가 다른 실험례 1-1 및 실험례 1-2가 같은 최소 전류치였기 때문에, 저항변화층(22)에 포함되는 B는 반드시 완전하게 산화되어 있을 필요는 없고, B와, 예를 들면 B2O3와 같은 산화붕소가 혼합하고 있는 상태라도 동등한 효과를 얻을 수 있음을 알 수 있다. 그와 관련하여, 여기에는 나타내지 않지만, 기록 전류치가 9㎂에서의 실험례 1-1의 유지 성공률은 60%이였지만, 저항변화층에 B를 포함하지 않은 실험례 1-3, 1-4의 유지 성공률은 약 10%였다.
(실험 2)
다음에, 저항변화층(22)의 막 구성을 이하와 같이 변경한 이외는, 실험 1과 같은 공정을 경유하여 샘플(실험례 2-1 내지 2-6)을 제작하고, 최소 전류치를 구하였다. 표 3은 실험례 2-1 내지 2-6의 결과를 정리한 것이다. 또한, 각 샘플에서의 각 층의 막두께는, 저항변화층(22)이 2 내지 3㎚, 이온원층이 45㎚, 상부 전극이 30㎚이다.
(실험례 2-1) TiN/Hf-B-Ox/Hf50Te50-Ox/W
(실험례 2-2) TiN/Hf-Si-Ox/Hf50Te50-Ox/W
(실험례 2-3) TiN/Hf-Al-Ox/Hf50Te50-Ox/W
(실험례 2-4) TiN/Hf-C-Ox/Hf50Te50-Ox/W
(실험례 2-5) TiN/Al-B-Ox/Hf50Te50-Ox/W
(실험례 2-6) TiN/Al-C-Ox/Hf50Te50-Ox/W
[표 3]
Figure 112015041723984-pct00003
저항변화층(22)에 B를 포함하는 실험례 2-1, 2-5는, 저항변화층(22)의 재료로서 AlOx나 HfOx를 단독으로 사용한 상기 실험례 1-3, 1-4보다도 저전류로의 기록 상태의 유지가 가능하였다. 즉, 저항변화층(22)에 AlOx나 HfOx를 포함하고 있어도 B를 함유시킴에 의해, 중간 저항치의 유지 성능이 향상함을 알 수 있다. 이것은, 표 2에 표시한 바와 같이 Hf나 Al 등의 금속 원소와 비교하여, B와 O와의 결합이 강고하기 때문에, 저항변화층(22) 중에 형성된 전도 패스의 재산화가 억제되었기 때문에라고 생각된다. 또는, 저항변화층(22) 내에 산소 결함이 도입된 경우에도, B와 O와의 결합이 절단된 산소 이온과 결합하는 현상이 일어나기 어렵게 되였기 때문이라고 생각된다.
(실험 3)
다음에, 저항변화층(22)에 포함되는 B의 비율을 바꾼 이외는, 실험 1과 같은 공정을 경유하여 샘플(실험례 3-1 내지 3-5)을 제작하고, 최소 전류치를 구하였다. 표 4는 실험례 3-1 내지 3-5의 결과를 정리한 것이다. 또한, 각 샘플에서의 각 층의 막두께는 저항변화층(22)이 2㎚, 이온원층이 45㎚, 상부 전극이 30㎚이다.
(실험례 3-1) TiN/Hf80-B20-Ox/Hf50Te50-Ox/W
(실험례 3-2) TiN/Hf70-B30-Ox/Hf50Te50-Ox/W
(실험례 3-3) TiN/Hf50-B50-Ox/Hf50Te50-Ox/W
(실험례 3-4) TiN/Hf30-B70-Ox/Hf50Te50-Ox/W
(실험례 3-5) TiN/Hf10-B90-Ox/Hf50Te50-Ox/W
[표 4]
Figure 112015041723984-pct00004
표 4로부터, 실험례 3-2 내지 3-5에서 실험례 1-3과 같이 저항변화층(22)의 재료로서 HfOx를 단독으로 사용한 경우보다도, 보다 최소 전류치가 개선됨을 알았다. 즉, 저항변화층(22) 중의 B의 조성비가, B와, 저항변화층(22) 내에 포함되는 첨가 원소와의 합계에 대해 30% 이상이면 저전류로의 기록 상태의 유지, 즉 중간 저항치의 유지 성능을 향상시킬 수 있음을 알 수 있다. 또한, B의 조성비를 50% 이상으로 함에 의해, 보다 최소 전류치를 개선할 수 있음과 함께, 유지 성능이 향상함을 알 수 있다.
(실험 4)
다음에, 저항변화층(22)에 Hf 이외의 첨가 원소를 사용한 이외는, 실험 1과 같은 공정을 경유하여 샘플(실험례 4-1 내지 4-5)을 제작하고, 최소 전류치를 구하였다. 표 5는 실험례 4-1 내지 4-5의 결과를 정리한 것이다. 또한, 본 실험에서의 첨가 원소의 조성비는, B와 첨가 원소의 분률(分率)에 있어서 10%(B의 분률은 90%)로 하였다. 또한, 각 샘플에서의 각 층의 막두께는 저항변화층(22)이 2㎚, 이온원층이 45㎚, 상부 전극이 30㎚로 되어 있다.
(실험례 4-1) TiN/Zr-B-Ox/Hf50Te50-Ox/W
(실험례 4-2) TiN/Gd-B-Ox/Hf50Te50-Ox/W
(실험례 4-3) TiN/Si-B-Ox/Hf50Te50-Ox/W
(실험례 4-4) TiN/Mg-B-Ox/Hf50Te50-Ox/W
(실험례 4-5) TiN/C-B-Ox/Hf50Te50-Ox/W
[표 5]
Figure 112015041723984-pct00005
표 5로부터, 실험례 4-1 내지 4-5는 실험례 1-3, 1-4보다도 최소 전류치가 개선되었음을 알 수 있다. 이것은, 저항변화층(22) 내에 충분한 양의 B(B의 분률이 90%)를 함유시킴에 의해 B-O의 강고한 결합이 형성되어, 저항변화층(22) 내에 형성된 전도 패스의 산화가 억제되었기 때문에라고 생각된다. 또는, 저항변화층(22) 중에 산소 결함이 도입된 경우에도, B-O의 결합에 의해 전도 패스를 형성하는 금속 원소와 산소 이온이 결합하는 현상이 일어나기 어려워진 것이라고 생각된다. 이에 의해, 높은 전류치에 의한 강고한 기록이 행하여지지 않는 경우에도 저항치의 유지 성능이 개선한다고 생각된다.
(실험 5)
다음에, 저항변화층을 적층 구조(저항변화층(62))로 한 이외는, 실험 1과 같은 공정을 경유하여 샘플(실험례 5-1, 5-2)을 제작하고, 최소 전류치를 구하였다. 여기서, 실험례 5-1의 저항변화층(62)은, 우선 하부 전극(10)상에 B를 성막한 후 산화(제1 저항변화층(62A))하고, 뒤이어 Hf를 성막한 후 산화(제2 저항변화층(62B))하였다. 실험례 5-2의 저항변화층(62)은, 우선 하부 전극(10)상에 Hf를 성막한 후 산화(제2 저항변화층(62B))하고, 뒤이어 B(제1 저항변화층(62A))을 성막하였다. 표 6은 실험례 5-1, 5-2의 결과를 정리한 것이다. 또한, 각 샘플에서의 각 층의 막두께는 저항변화층(22)이 2㎚, 이온원층이 45㎚, 상부 전극이 30㎚로 되어 있다.
(실험례 5-1) TiN/B-Ox/Hf-O/Hf50Te50-Ox/W
(실험례 5-2) TiN/Hf-Ox/B/Hf50Te50-Ox/W
[표 6]
Figure 112015041723984-pct00006
표 6으로부터, 관련 기술인 실험례 1-3, 1-4와 비교하여, 실험례 5-1, 5-2는 각각 최소 전류치가 개선되어 있고, 중간 저항치의 유지 성능이 향상하고 있음을 알 수 있다. 단, 실험례 5-1의 쪽이 실험례 5-2보다도 유지 성능이 향상하고 있다. 이것은, B를 성막한 후의 산화공정의 유무에 있다고 생각된다. 따라서, 기억 소자(1, 2)의 유지 성능은, 저항변화층(22, 62)에 B를 함유시킴에 의해 향상하지만, B를 적극적으로 산화하여 저항변화층(22, 62) 중에 B-O 결합을 형성시킴에 의해, 저전류로의 유지 성능이 보다 향상한다고 말할 수 있다. 또한, 실험4의 결과로부터 제2 저항변화층(62B)의 재료는 Hf로 한하지 않고, Hf 이외의 Si, C, Mg 등의 첨가 원소를 사용하여도 같은 효과를 얻을 수 있음은 용이하게 추측할 수 있다.
(실험 6)
다음에, 저항변화층(22)을 BNx에 의해 형성한 이외는, 실험 1과 같은 공정을 경유하여 샘플(실험례 6)을 제작하고, 최소 전류치를 구하였다. 여기서, 저항변화층(22)을, 하부 전극(10)상에 B를 성막할 때에, 아르곤(Ar)의 프로세스 가스 중에 질소(N)를 유량비로, 예를 들면 아르곤(sccm)/질소(sccm)=40/40의 비율로 혼합하여 리액티브 스퍼터링을 행하여 형성하였다. 표 7은 실험례 6 및 참고로서 실험례 1-1, 1-3, 1-4의 결과를 정리한 것이다. 또한, 실험례 6에서의 각 층의 막두께는 저항변화층(22)이 4㎚, 이온원층이 45㎚, 상부 전극이 30㎚로 되어 있다.
(실험례 6) TiN/BNx/Hf50Te50-Ox/W
[표 7]
Figure 112015041723984-pct00007
표 7로부터 알 수 있는 바와 같이, 실험례 6에서는 유지 가능한 최소 전류치의 개선은 보여지지 않았다. 이것은, B-N의 결합은 B-O의 결합과 비교하여 약하기 때문에, 이온원층(21)에 포함되는 금속 원소에 의해 저항변화층(22) 내에 형성된 필라멘트에 의한 전도 패스는 전기적으로 산화(정확하게는 질화)되고, 저항변화층(22)을 고저항화 된다. 즉, 그 유지 성능은 실험례 1-3, 1-4와 같이 저항변화층(22)에 AlOx, HfOx를 사용한 관련 기술과 동등하게 된다. 따라서, 저항변화층(22)에 함유시킨 B는 O와 결합시키는 것이 바람직함을 알 수 있다. 또한, 여기에는 나타내고 없지만, 실험례 2-5 등에서의 Al-B-Ox의 결과로부터, 저항변화층에 N이 존재하여도 동시에 O가 존재하고 있으면 유지 성능이 개선되는 것은 용이하게 추찰할 수 있다.
(실험 7)
다음에, 이온원층(21)의 막 구성을 하기한 바와 같이 변경한 이외는, 실험 1과 같은 공정을 경유하여 샘플(실험례 7-1 내지 7-5)을 제작하고, 최소 전류치를 구하였다. 또한, 실험례 7-1 내지 7-5와 마찬가지로 이온원층(21)의 막 구성을 변경하고, 더욱 저항변화층(22)의 재료로서 B 대신에 Al를 사용하여 샘플(실험례 7-6 내지 7-10)을 제작하고, 최소 전류치를 구하였다. 표 8은 실험례 7-1 내지 7-10의 결과를 정리한 것이다. 또한, 각 샘플에서의 각 층의 막두께는 저항변화층(22)이 2㎚, 이온원층이 45㎚, 상부 전극이 30㎚로 되어 있다.
(실험례 7-1) TiN/B-Ox/Zr-Te-Ox/W
(실험례 7-2) TiN/B-Ox/W-Hf-Te-Ox/W
(실험례 7-3) TiN/B-Ox/Ta-Hf-Te-Ox/W
(실험례 7-4) TiN/B-Ox/Hf-Te-Ox-Nx/W
(실험례 7-5) TiN/B-Ox/Zr-Al-Cu-Te/W
(실험례 7-6) TiN/Al-Ox/Zr-Te-Ox/W
(실험례 7-7) TiN/Al-Ox/W-Hf-Te-Ox/W
(실험례 7-8) TiN/Al-Ox/Ta-Hf-Te-Ox/W
(실험례 7-9) TiN/Al-Ox/Hf-Te-Ox-Nx/W
(실험례 7-10) TiN/Al-Ox/Zr-Al-Cu-Te/W
[표 8]
Figure 112015041723984-pct00008
표 8로부터, 이온원층(21)의 구성이 같아도, 저항변화층(22)의 재료로서 B를 사용한 샘플(실험례 7-1 내지 7-5)의 쪽이 Al를 사용한 샘플(실험례 7-6 내지 7-10)보다도 유지 가능한 최소 전류치가 작아짐을 알 수 있다. 즉, 이온원층(21)의 구성에 의하지 않고, 저항변화층(22)에 B를 함유시킴에 의해 중간 저항치의 유지 성능이 향상함을 알 수 있다. 또한, 실험례 7-1 내지 7-5와 실험례 7-6 내지 7-10을 비교함에 의해, 저항변화층(22)의 구성이 같아도, 이온원층(21)에 어떤 재료를 사용하는지에 의해 유지 가능한 최소 전류치가 다름을 알 수 있다. 특히, 이온원층(21)에 주기율표 제4족, 제5족 및 제6족에 포함되는 천이금속 원소를 사용한 실험례 7-1 내지 7-4는, 이온원층(21)에 Cu나 Al를 사용한 실험례 7-5보다도 저전류로의 유지 성능이 높음을 알 수 있다. 즉, 본 개시에서의 이온원층(21)은, 적어도 Te 등의 칼코겐 원소와, 주기율표 제4족 내지 제6족에 포함되는 1종 이상의 천이금속 원소를 사용하는 것이 바람직하다고 말할 수 있다. 또한, O나 N을 포함하는 것이 바람직함을 알 수 있다.
(실험 8)
이하의 방법을 이용하여 각 샘플(실험례 8-1 내지 8-3)을 작성하였다. 우선, 하지에 트랜지스터를 조립한 TiN으로 이루어지는 하부 전극(10)을 역스퍼터에 의해 클리닝 한 후, Hf를 1㎚의 막두께로 성막하고, 산소 플라즈마에 의해 산화하여 HfOx를 형성하여 저항변화층(72)으로 하였다. 다음에, 이온원층(71)으로서, 원자%비로 Hf 50%, Te 50%를 아르곤(Ar)의 프로세스 가스 중에 산소를 유량비로, 예를 들면 아르곤(sccm)/산소(sccm)=75/5의 비율로 혼합하여 리액티브 스퍼터링을 행하였다. 이에 의해, HfTe-Ox막을 막두께 45㎚로 형성하였다. 계속해서, W를 30㎚ 형성하여 상부 전극(30)으로 하였다. 최후에, 320도, 2h의 열처리를 행한 후 패터닝하여 기억 소자(1)(실험례 8-1 내지 8-3)를 제작하였다. 각 샘플의 조성은, 「하부 전극/저항변화층/이온원층/상부 전극」의 순서로 이하에 나타낸다. 또한, 각 샘플에서의 각 층의 막두께는, 이온원층(21)이 45㎚, 상부 전극(30)이 30㎚이다. 또한, 상기 실험 1, 실험 5 및 실험 7에서 제작한 실험례 1-3, 실험례 5-1 및 실험례 7-10을 본 실험의 실시례(실험례 5-1) 및 비교례(실험례 1-3, 실험례 7-10)로서 이용한다. 표 9는, 칼코겐 원소의 전자 분극률(이하, 단지 분극률이라고 한다)의 일람이다.
(실험례 8-1) TiN/Hf-Ox/Hf50Te50-Ox/W
(실험례 8-2) TiN/Hf-Ox/Hf50Te50/W
(실험례 8-3) TiN/Hf-Ox/Hf/W
(실험례 7-10) TiN/Al-Ox/Zr-Al-Cu-Te/W
(실험례 5-1) TiN/B-Ox/Hf-O/Hf50Te50-Ox/W
(실험례 1-3) TiN/Al-Ox/Hf50Te50-Ox/W
[표 9]
Figure 112015041723984-pct00009
상기 샘플(실험례 8-1 내지 8-3, 7-10, 5-1, 1-3)로 구성된 메모리 셀 어레이(각각 60비트)를 작성하여 기록 동작을 행하였다. 구체적으로는, 기록 전압을 3.8V, MOS 트랜지스터의 게이트 전압을 조정함에 의해 기록 전류를 10㎂(저전류)로서 중간 레벨에서의 기록을 행하였다. 도 9(A) 내지 (F)는, 각 실험례의 중간 레벨에서 기록시의 저항치(중간 저항치)를 10000회 판독하여 플롯한 것이다.
도 9(A) 내지 (F)로부터 이하의 것을 알 수 있다. 우선, 저항변화층(72)(, 82A) 및 이온원층(71)(, 81)에 Hf를 사용하고, 다시 이온원층(72)(, 82A)에 Te를 사용한 샘플(실험례 8-1, 8-2, 5-1)에서는, 판독시에 있어서의 저항치의 변동이 작았다. 즉, 랜덤 텔레그래프 노이즈가 저감되었다. 이것은, 저항변화층(72)(, 82A) 내의 Hf가 전기 음성도가 높은 산소와 결합함에 의해, 저항변화층(72)(, 82A)에 형성된 산소 결함이 안정화되었기 때문에라고 생각된다. 또한, 이온원층(71)(, 81) 내에서의 Hf는 Te와 결합, 또는 분극률이 큰 Te와 함께 이온화하여 전하적으로 평형된 상태가 된다. 또한, 상기한 바와 같이 Te는 분극률이 크기 때문에 이온 상태를 유지하기 쉽다. 이 때문에, 저항변화층(72)(, 82A) 내의 산소 결함의 형성에 의한 국소적인 전하의 치우침이 생겨도, 산소 결손의 상태가 그대로 유지된다고 생각된다. 또한, 판독시에 있어서의 저항치의 변동은, 이온원층(71)(, 81)이 O를 함유함에 의해 더욱 저감됨을 알았다.
이에 대해, 저항변화층(72)에 Hf를 포함하지 않는 샘플(실험례 7-10, 1-3)에서는 판독할 때마다 저항치의 변동이 컸다(도 9(D) 및 도 9(F)). 이것은, 실험례 7-10, 1-3에서는 저항변화층(72)에 Hf 대신에 Al를 사용함에 의한다고 생각된다. Al은 단체 원소에서는 저항이 낮고, 상술한 바와 같이, 전압 인가에 의한 이동도가 높다. 이 때문에, Al은 이온원층(71) 내로 확산하기 쉽고, 또한, Te 등의 칼코겐 원소를 포함하는 매트릭스 중에서는 Al은 더욱 이동하기 쉽다. 이들의 것 때문에, 기록시에 형성된 산소 결함 등의 국소적인 전하의 치우침은 영향을 받아, 판독할 때마다 저항치가 크게 변동한 것이라고 추측된다. 따라서, 저항변화층(72)(, 82A)에는 Al를 사용하는 것은 바람직하지 않음을 알 수 있다. 또한, 여기서는 나타내지 않지만, 전압 인가에 의한 이동도의 높이로부터 Cu도 저항변화층(72)(, 82A)의 재료로서는 바람직하지 않다고 말할 수 있다.
또한, 저항변화층(72)에 Hf를 사용한 샘플(실험례 8-3)에서도 판독할 때마다 저항치의 변동이 컸다. 이것은, 전하의 치우침이 수반하는 산소 결함이 형성되는 저항변화층(72)상에 Te와 같은 분극률이 크고 전하의 치우침을 흡수하는 것이 가능한 원소를 포함하는 층이 없기 때문에라고 생각된다. 이 때문에, 저항변화층(72)에서는, 판독시에 산소 결함 주변의 국소적인 전하의 불평형이나, 그 시간 변화의 영향을 받음에 의해 산소 결함의 생성 및 소멸, 환언한다면 전도 패스의 절단 및 재결합이 일어나고, 그 결과, 도 9(C)와 같은 노이즈로서 관측되었다고 생각된다.
이상에 의해, 이온원층(71)(, 81)에 비유전율(분극률)이 높은 칼코겐 원소(여기서는 Te)를 사용하고, 이온원층(71)(, 81) 및 저항변화층(72)(82A)에 Hf 등의 천이금속 원소를 사용함에 의해, 랜덤 텔레그래프 노이즈가 저감됨을 알았다.
또한, 이온원층(71)(, 81) 및 저항변화층(72)(, 82A)에 사용하는 천이금속 원소는 같은 금속 원소를 사용함에 의해, 보다 랜덤 텔레그래프 노이즈의 저감 효과를 얻을 수 있다고 생각된다. 만약, 이온원층(71)(, 81) 및 저항변화층(72)(, 82A)에서 다른 금속 원소를 사용한 경우에는, 이온화 경향의 차이로부터 산화되기 쉬움에 차가 생긴다. 구체적으로는, 이온화 경향의 큰 것부터 우선 산화된다. 또한, 산화하기 어려운 원소로부터 산화되기 쉬운 원소가 산소를 빼앗는 일도 일어날 수 있는. 이 때문에, 산소 결함의 형성에 의한 중간적인 저항치를 유지가 어려워질 우려가 있다. 따라서, 이온원층(71)(, 81) 및 저항변화층(72)(, 82A)에 사용하는 금속 원소는 동종, 즉 동족의 원소를 사용하는 것이 바람직하고, 보다 바람직하게는 같은 원소를 사용함으로써, 보다 랜덤 텔레그래프 노이즈를 저감할 수 있다.
이상, 제1, 제2의 실시의 형태, 변형례 1, 2 및 실시례를 들어 본 개시를 설명하였지만, 본 개시는, 상기 실시의 형태 등으로 한정되는 것이 아니고, 여러가지 변형하는 것이 가능하다.
예를 들면, 상기 실시의 형태 등에서는, 기억 소자(1, 3 내지 5) 및 메모리 셀 어레이(2)의 구성을 구체적으로 들어 설명하였지만, 모든 층을 구비할 필요는 없고, 또한, 다른 층을 더욱 구비하고 있어도 좋다. 또한, 상기 실시의 형태 등에서 설명한 각 층의 재료, 또는 성막 방법 및 성막 조건 등은 한정되는 것이 아니고, 다른 재료로 하여도 좋고, 또는 다른 성막 방법으로 하여도 좋다. 예를 들면, 이온원층(21)에는, 상기 조성비율이나 다치 메모리에 대한 요구 특성을 무너뜨리지 않는 범위에서 상기 이외의 원소를 사용하여도 좋다.
또한, 상기 실시의 형태 등의 기억 소자(1, 3 내지 5)는, 이온원층(21)과 저항변화층(22)의 위치를 상하 교체한 역전 구조로 하여도 좋고, 메모리 용량을 증대시키기 위해, 적절한 다이오드와 조합시킨 크로스 포인트 구조·방식으로 하거나, 메모리 소자를 종방향으로 적층하여도 좋고, 공지의 다양한 타입의 메모리 구조에 적용할 수 있다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 제1 전극, 기억층 및 제2 전극을 이 순서로 가지며, 상기 기억층은, 텔루르(Te), 유황(S) 및 셀레늄(Se)에서 선택되는 적어도 1종의 칼코겐 원소 및 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소를 포함하는 이온원층과, 붕소(B) 및 산소(O)를 포함하는 저항변화층을 구비한 기억 소자.
(2) 상기 저항변화층에 포함되는 붕소(B)의 적어도 일부가 산소(O)와 결합하여 있는, 상기 (1)에 기재된 기억 소자.
(3) 상기 저항변화층은, 텅스텐(W), 하프늄(Hf), 탄소(C), 규소(Si), 탄탈(Ta), 마그네슘(Mg), 구리(Cu), 니켈(Ni), 지르코늄(Zr) 및 가돌리늄(Gd) 중의 적어도 1종을 첨가 원소로서 포함하는, 상기 (1) 또는 (2)에 기재된 기억 소자.
(4) 상기 저항변화층에 포함되는 붕소(B)의 함유량(B 조성비/B 및 상기 첨가 원소의 조성비)는 30% 이상인, 상기 (3)에 기재된 기억 소자.
(5) 상기 저항변화층은, 붕소(B)를 포함하는 제1 저항변화층과, 상기 첨가 원소 중의 적어도 1종을 산화물 또는 질화물로서 포함하는 제2 저항변화층을 구비한 적층 구조를 갖는, 상기 (3) 또는 (4)에 기재된 기억 소자.
(6) 상기 제1 저항변화층은 산소(O)를 포함하는, 상기 (5)에 기재된 기억 소자.
(7) 상기 제1 저항변화층 및 상기 제2 저항변화층은 상기 제1 전극측부터 이 순서로 적층되어 있는, 상기 (5) 또는 (6)에 기재된 기억 소자.
(8) 상기 제2 저항변화층 및 상기 제1 저항변화층은 상기 제1 전극측부터 이 순서로 적층되어 있는, 상기 (5) 또는 (6)에 기재된 기억 소자.
(9) 상기 이온원층은 산소(O) 또한 질소(N)를 포함하는, 상기 (1) 내지 (8)의 어느 하나에 기재된 기억 소자.
(10) 상기 제1 전극 및 상기 제2 전극에의 전압 인가에 의해 상기 저항변화층 내에 상기 천이금속 원소를 포함하는, 또는 산소 결함을 포함하는 저저항부가 형성됨에 의해 저항치가 변화하는, 상기 (1) 내지 (9)의 어느 하나에 기재된 기억 소자.
(11) 제1 전극, 기억층 및 제2 전극을 이 순서로 가지며, 상기 기억층은, 텔루르(Te), 유황(S) 및 셀레늄(Se)에서 선택되는 적어도 1종의 칼코겐 원소 및 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소를 포함하는 이온원층과, 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소 및 산소(O)를 포함하는 저항변화층을 구비한 기억 소자.
(12) 상기 저항변화층은, 붕소(B) 및 산소(O)를 포함하는 제1 저항변화층과, 첨가 원소 중의 적어도 1종을 산화물 또는 질화물로서 포함하는 제2 저항변화층을 구비한 적층 구조를 갖는, 상기 (11)에 기재된 기억 소자.
(13) 상기 제1 저항변화층, 상기 제2 저항변화층 및 상기 이온원층은 상기 제1 전극측부터 이 순서로 적층되어 있는, 상기 (12)에 기재된 기억 소자.
(14) 상기 제1 저항변화층은 탄소(C)를 포함하는, 상기 (12) 또는 (13)에 기재된 기억 소자.
(15) 상기 이온원층은 천이금속 원소로서 하프늄(Hf)을 포함하는, 상기 (11) 내지 (14)의 어느 하나에 기재된 기억 소자.
(16) 상기 제1 전극 및 상기 제2 전극에의 전압 인가에 의해 상기 저항변화층 내에 상기 천이금속 원소를 포함하는, 또는 산소 결함을 포함하는 저저항부가 형성됨에 의해 저항치가 변화하는, 상기 (11) 내지 (15)의 어느 하나에 기재된 기억 소자.
(17) 제1 전극, 기억층 및 제2 전극을 이 순서로 갖는 복수의 기억 소자와, 상기 복수의 기억 소자에 대해 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가 수단을 구비하고, 상기 기억층은, 텔루르(Te), 유황(S) 및 셀레늄(Se)에서 선택되는 적어도 1종의 칼코겐 원소 및 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소를 포함하는 이온원층과, 붕소(B) 및 산소(O)를 포함하는 저항변화층을 갖는 기억 장치.
(18) 제1 전극, 기억층 및 제2 전극을 이 순서로 갖는 복수의 기억 소자와, 상기 복수의 기억 소자에 대해 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가 수단을 구비하고, 상기 기억층은, 텔루르(Te), 유황(S) 및 셀레늄(Se)에서 선택되는 적어도 1종의 칼코겐 원소 및 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소를 포함하는 이온원층과, 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소 및 산소(O)를 포함하는 저항변화층을 구비한 기억 장치.
본 출원은, 일본 특허청에서 2012년 12월 3일에 출원된 일본 특허출원 번호 2012-264168호 및 2013년 7월 5일에 출원된 일본 특허출원 번호 2013-141685호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러가지의 수정, 콤비네이션, 서브 콤비네이션, 및 변경을 상도할 수 있는데, 그들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims (18)

  1. 제1 전극, 기억층 및 제2 전극을 이 순서로 가지며,
    상기 기억층은,
    텔루르(Te), 유황(S) 및 셀레늄(Se)에서 선택되는 적어도 1종의 칼코겐 원소 및 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소를 포함하는 이온원층과,
    붕소(B) 및 산소(O)를 포함하는 저항변화층을 구비한 것을 특징으로 하는 기억 소자.
  2. 제1항에 있어서,
    상기 저항변화층에 포함되는 붕소(B)의 적어도 일부가 산소(O)와 결합하여 있는 것을 특징으로 하는 기억 소자.
  3. 제1항에 있어서,
    상기 저항변화층은, 텅스텐(W), 하프늄(Hf), 탄소(C), 규소(Si), 탄탈(Ta), 마그네슘(Mg), 구리(Cu), 니켈(Ni), 지르코늄(Zr) 및 가돌리늄(Gd) 중의 적어도 1종을 첨가 원소로서 포함하는 것을 특징으로 하는 기억 소자.
  4. 제3항에 있어서,
    상기 저항변화층에 포함되는 붕소(B)의 함유량(B의 조성비/B 및 상기 첨가 원소의 합성 조성비)는 30% 이상인 것을 특징으로 하는 기억 소자.
  5. 제3항에 있어서,
    상기 저항변화층은, 붕소(B)를 포함하는 제1 저항변화층과, 상기 첨가 원소 중의 적어도 1종을 산화물 또는 질화물로서 포함하는 제2 저항변화층을 구비한 적층 구조를 갖는 것을 특징으로 하는 기억 소자.
  6. 제5항에 있어서,
    상기 제1 저항변화층은 산소(O)를 포함하는 것을 특징으로 하는 기억 소자.
  7. 제5항에 있어서,
    상기 제1 저항변화층 및 상기 제2 저항변화층은 상기 제1 전극측부터 이 순서로 적층되어 있는 것을 특징으로 하는 기억 소자.
  8. 제5항에 있어서,
    상기 제2 저항변화층 및 상기 제1 저항변화층은 상기 제1 전극측부터 이 순서로 적층되어 있는 것을 특징으로 하는 기억 소자.
  9. 제1항에 있어서,
    상기 이온원층은 산소(O) 또한 질소(N)를 포함하는 것을 특징으로 하는 기억 소자.
  10. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극에의 전압 인가에 의해 상기 저항변화층 내에 상기 천이금속 원소를 포함하는, 또는 산소 결함을 포함하는 저저항부가 형성됨에 의해 저항치가 변화하는 것을 특징으로 하는 기억 소자.
  11. 제1 전극, 기억층 및 제2 전극을 이 순서로 가지며,
    상기 기억층은,
    텔루르(Te), 유황(S) 및 셀레늄(Se)에서 선택되는 적어도 1종의 칼코겐 원소 및 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소를 포함하는 이온원층과,
    주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소 및 산소(O)를 포함하는 저항변화층을 구비하고,
    상기 저항변화층은, 붕소(B) 및 산소(O)를 포함하는 제1 저항변화층과, 첨가 원소 중의 적어도 1종을 산화물 또는 질화물로서 포함하는 제2 저항변화층을 구비한 적층 구조를 갖는 것을 특징으로 하는 기억 소자.
  12. 삭제
  13. 제11항에 있어서,
    상기 제1 저항변화층, 상기 제2 저항변화층 및 상기 이온원층은 상기 제1 전극측부터 이 순서로 적층되어 있는 것을 특징으로 하는 기억 소자.
  14. 제11항에 있어서,
    상기 제1 저항변화층은 탄소(C)를 포함하는 것을 특징으로 하는 기억 소자.
  15. 제11항에 있어서,
    상기 이온원층은 천이금속 원소로서 하프늄(Hf)을 포함하는 것을 특징으로 하는 기억 소자.
  16. 제11항에 있어서,
    상기 제1 전극 및 상기 제2 전극에의 전압 인가에 의해 상기 저항변화층 내에 상기 천이금속 원소를 포함하는, 또는 산소 결함을 포함하는 저저항부가 형성됨에 의해 저항치가 변화하는 것을 특징으로 하는 기억 소자.
  17. 제1 전극, 기억층 및 제2 전극을 이 순서로 갖는 복수의 기억 소자와, 상기 복수의 기억 소자에 대해 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가 수단을 구비하고,
    상기 기억층은,
    텔루르(Te), 유황(S) 및 셀레늄(Se)에서 선택되는 적어도 1종의 칼코겐 원소 및 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소를 포함하는 이온원층과,
    붕소(B) 및 산소(O)를 포함하는 저항변화층을 갖는 것을 특징으로 하는 기억 장치.
  18. 제1 전극, 기억층 및 제2 전극을 이 순서로 갖는 복수의 기억 소자와, 상기 복수의 기억 소자에 대해 선택적으로 전압 또는 전류의 펄스를 인가하는 펄스 인가 수단을 구비하고,
    상기 기억층은,
    텔루르(Te), 유황(S) 및 셀레늄(Se)에서 선택되는 적어도 1종의 칼코겐 원소 및 주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소를 포함하는 이온원층과,
    주기율표 제4족, 제5족 및 제6족에서 선택되는 적어도 1종의 천이금속 원소 및 산소(O)를 포함하는 저항변화층을 구비하고,
    상기 저항변화층은, 붕소(B) 및 산소(O)를 포함하는 제1 저항변화층과, 첨가 원소 중의 적어도 1종을 산화물 또는 질화물로서 포함하는 제2 저항변화층을 구비한 적층 구조를 갖는 것을 특징으로 하는 기억 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104813469B (zh) * 2012-12-03 2018-04-17 索尼半导体解决方案公司 存储元件和存储装置
JP2016033843A (ja) * 2014-07-31 2016-03-10 株式会社東芝 不揮発性記憶装置およびその駆動方法
JP6386349B2 (ja) * 2014-11-19 2018-09-05 東芝メモリ株式会社 不揮発性記憶装置
CN104538457A (zh) * 2015-01-15 2015-04-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置
US9859335B1 (en) * 2016-12-02 2018-01-02 United Microelectronics Corp. Semiconductor device having memory cell structure
KR102578854B1 (ko) * 2016-12-31 2023-09-19 에스케이하이닉스 주식회사 저항성 메모리 소자 및 이의 제조 방법
JP2019129239A (ja) * 2018-01-25 2019-08-01 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置
US10903273B2 (en) 2019-01-04 2021-01-26 International Business Machines Corporation Phase change memory with gradual conductance change
KR102573868B1 (ko) * 2021-08-25 2023-08-31 포항공과대학교 산학협력단 2단자 원자기반 스위칭 소자 및 이의 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012182172A (ja) * 2011-02-28 2012-09-20 Sony Corp 記憶素子および記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5761115A (en) 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
JP4024499B2 (ja) * 2001-08-15 2007-12-19 株式会社東芝 磁気抵抗効果素子、磁気ヘッド及び磁気再生装置
JP4815804B2 (ja) 2005-01-11 2011-11-16 ソニー株式会社 記憶素子及び記憶装置
JP2009218260A (ja) * 2008-03-07 2009-09-24 Fujitsu Ltd 抵抗変化型素子
JP2009246085A (ja) * 2008-03-31 2009-10-22 Hitachi Ltd 半導体装置およびその製造方法
JP5397668B2 (ja) * 2008-09-02 2014-01-22 ソニー株式会社 記憶素子および記憶装置
JP2011066285A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 不揮発性記憶素子および不揮発性記憶装置
JP5598338B2 (ja) * 2011-01-13 2014-10-01 ソニー株式会社 記憶装置およびその動作方法
CN103718337B (zh) * 2011-06-17 2017-09-26 赛昂能源有限公司 用于电极的电镀技术
CN104813469B (zh) * 2012-12-03 2018-04-17 索尼半导体解决方案公司 存储元件和存储装置
JP6308136B2 (ja) * 2012-12-25 2018-04-11 ソニー株式会社 記憶素子および記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012182172A (ja) * 2011-02-28 2012-09-20 Sony Corp 記憶素子および記憶装置

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