JP5598338B2 - 記憶装置およびその動作方法 - Google Patents
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Description
本発明の第3の記憶装置は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、固定の抵抗値を示す複数の抵抗素子と、複数のメモリセルに接続された複数のワード線ならびに複数の第1および第2のビット線と、ワード線ならびに第1および第2のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備えたものである。上記メモリセルでは、ワード線がトランジスタのゲートに接続され、第1のビット線が、抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第2のビット線が、記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されている。また、上記駆動部は、一のワード線上に位置する第1の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、一のワード線上に位置する第2の記憶素子に対して、その抵抗状態を低抵抗状態から高抵抗状態へと変化させるリセット動作を行う際に、一のワード線に対して所定のワード線電位を印加すると共に、第1の記憶素子に対応する第1および第2のビット線のうちの低電位側のビット線の電位と、第2の記憶素子に対応する低電位側のビット線の電位とが互いに等しくなるように設定しつつ、第1の記憶素子に対応する第1および第2のビット線の間に、セット動作を行うための所定のセット電圧を、第2の記憶素子に対応する第1および第2のビット線の間に、リセット動作を行うための所定のリセット電圧を、それぞれ印加する。
1.第1の実施の形態(セット動作側の記憶素子に対応するビット線電位が、リセット動作の記憶素子に対応するビット線電位と比べて高くなるように設定する例)
2.第2の実施の形態(選択用のトランジスタを基準として記憶素子と反対側の位置に、固定の抵抗値を示す抵抗素子を設けた例)
3.変形例
変形例1,2(記憶素子の他の構成例)
その他の変形例
[記憶装置1の構成]
図1は、本発明の第1の実施の形態に係る記憶装置(記憶装置1)のブロック構成を表すものである。この記憶装置1は、複数のメモリセル20を有するメモリアレイ2と、ワード線駆動部31と、ビット線駆動部・センスアンプ32とを備えている。これらのうち、ワード線駆動部31およびビット線駆動部・センスアンプ32が、本発明における「駆動部」の一具体例に対応する。
メモリアレイ2では、図1に示したように、複数のメモリセル20が行列状(マトリクス状)に配置されている。図2は、メモリアレイ2の回路構成例を表したものである。このメモリアレイ2では、各メモリセル20に対して、1つのワード線WLと、一対のビット線BL1,BL2とが接続されている。
記憶素子21は、印加される電圧の極性に応じて可逆的に抵抗状態が変化する(低抵抗状態と高抵抗状態との間で変化する)ことを利用して、情報(データ)の記憶(書き込みおよび消去)を行う素子である。この記憶素子21は、図4に断面図で示したように、下部電極211(第1電極)、記憶層212および上部電極213(第2電極)をこの順に有している。
(1.基本動作)
この記憶装置1では、図1および図2に示したように、ワード線駆動部31が、m個のワード線WL1〜WLmに対して所定の電位(後述するワード線電位)を印加する。また、それと共に、ビット線駆動・センスアンプ部32が、m個のビット線BL11〜BL1mおよびm個のビット線BL21〜BL2mに対してそれぞれ、所定の電位を印加する。換言すると、ビット線BL11,BL21間,ビット線BL12,BL22間,…,ビット線BL1m,BL2m間にそれぞれ、所定の電圧(後述するセット電圧またはリセット電圧)を印加する。これにより、メモリアレイ2内の複数のメモリセル20の中から駆動対象(動作対象)となるメモリセル20が選択され、情報の書き込み動作、消去動作または読み出し動作が選択的に行われる。
次に、図10および図11を参照して、本発明の特徴的部分の1つである、記憶装置1におけるセット動作およびリセット動作について、比較例と比較しつつ詳細に説明する。
まず、図10に示した比較例に係る従来の記憶装置におけるメモリセル102では、以下のようにして、駆動対象の記憶素子21(メモリセル20)においてセット動作およびリセット動作がなされる。
これに対して本実施の形態の記憶装置1では、例えば図11に示した実施例(実施例1)のようにして、上記比較例における問題(記憶装置の動作速度の問題)を解決している。すなわち、以下のようにして、同一のワード線WL上に位置する複数(ここでは2つ)のメモリセル20に対して、同時に(並行して)セット動作とリセット動作とを実行することを可能としている。以下、本実施の形態におけるセット動作およびリセット動作の詳細について説明する。なお、この実施例1では、ワード線WLn上に位置するメモリセル20nn(第1の記憶素子)に対してセット動作を行うと共に、同一のワード線WLn上に位置するメモリセル20n(n+1)(第2の記憶素子)に対してリセット動作を行うものとする。
続いて、本発明の第2の実施の形態について説明する。なお、上記第1の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
図12は、第2の実施の形態に係る記憶装置(記憶装置1A)のブロック構成を表すものである。本実施の形態の記憶装置1Aは、複数のメモリセル20Aを有するメモリアレイ2Aと、ワード線駆動部31と、ビット線駆動部・センスアンプ32Aとを備えている。すなわち、この記憶装置1Aは、第1の実施の形態の記憶装置1において、メモリアレイ2の代わりにメモリアレイ2Aを設けると共に、ビット線駆動部・センスアンプ32の代わりにビット線駆動部・センスアンプ32Aを設けたものとなっており、他の構成は同様となっている。したがって、ここではワード線駆動部31およびビット線駆動部・センスアンプ32Aが、本発明における「駆動部」の一具体例に対応している。
メモリアレイ2Aでは、メモリアレイ2と同様に、複数のメモリセル20Aが行列状(マトリクス状)に配置されている。図13は、メモリアレイ2Aの回路構成例を表したものである。このメモリアレイ2Aでは、メモリアレイ2と同様に、各メモリセル20Aに対して、1つのワード線WLと、一対のビット線BL1,BL2とが接続されている。ただし、メモリアレイ2Aにはメモリアレイ2とは異なり、後述する複数の固定抵抗素子23が配設されている。
この記憶装置1Aでは、基本的には上記第1の実施の形態の記憶装置1と同様にして、情報(データ)の書き込み動作、消去動作および読み取り動作がなされる。ただし、本実施の形態の記憶装置1Aでは、記憶装置1における手法とは異なる手法を用いて、同一のワード線WL上に位置する任意の(複数の)メモリセルに対して同時に(並行して)セット動作とリセット動作とを実行することを可能としている。以下、この手法について詳細に説明する。なお、以下説明する実施例2では、前述した実施例1と同様に、ワード線WLn上に位置するメモリセル20Annに対してセット動作を行うと共に、同一のワード線WLn上に位置するメモリセル20An(n+1)に対してリセット動作を行うものとする。
続いて、上記第1および第2の実施の形態に共通の変形例(変形例1,2)について説明する。なお、これらの実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
図18は、変形例1に係る記憶素子(記憶素子21A)の断面構成を表したものである。本変形例の記憶素子21Aは、PCM(Phase Change Memory:相変化型メモリ)により構成されている。
図19は、変形例2に係る記憶素子(記憶素子21B)の断面構成を表したものである。本変形例の記憶素子21Bは、ReRAM(Resistive Random Access Memory:抵抗変化型メモリ)により構成されている。
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。
Claims (20)
- 各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、
前記複数のメモリセルに接続された、複数のワード線ならびに複数の第1および第2のビット線と、
前記ワード線ならびに第1および第2のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部と
を備え、
前記駆動部は、
一のワード線上に位置する第1の記憶素子に対して、その抵抗状態を前記高抵抗状態から前記低抵抗状態へと変化させるセット動作を行うと共に、前記一のワード線上に位置する第2の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う際に、
前記一のワード線に対して所定のワード線電位を印加すると共に、
前記第1の記憶素子に対応する前記第1および第2のビット線のうちの低電位側のビット線の電位が、前記第2の記憶素子に対応する前記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定する
記憶装置。 - 前記駆動部は、前記第1の記憶素子に対応する前記第1および第2のビット線の間に、前記セット動作を行うための所定のセット電圧を、前記第2の記憶素子に対応する前記第1および第2のビット線の間に、前記リセット動作を行うための所定のリセット電圧を、それぞれ印加する
請求項1に記載の記憶装置。 - 前記所定の電位差が、前記記憶素子に対して前記リセット動作を行う際に設定されるリセット電位から、前記記憶素子に対して前記セット動作を行う際に設定されるセット電位を差し引いて得られる電位差である
請求項1または請求項2に記載の記憶装置。 - 前記所定のワード線電位が、前記リセット電位である
請求項3に記載の記憶装置。 - 前記メモリセルでは、
前記ワード線が前記トランジスタのゲートに接続され、
前記第1のビット線が、前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、
前記第2のビット線が、前記記憶素子を介して、前記トランジスタにおけるソースおよびドレインのうちの他方側に接続されている
請求項1ないし請求項4のいずれか1項に記載の記憶装置。 - 前記記憶素子は、第1電極、記憶層および第2電極をこの順に有し、
前記記憶層では、前記第1電極と前記第2電極との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する
請求項1ないし請求項5のいずれか1項に記載の記憶装置。 - 前記記憶層は、
前記第1電極側に設けられた抵抗変化層と、
前記第2電極側に設けられたイオン源層と
を有する請求項6に記載の記憶装置。 - 前記記憶素子では、
前記第1電極側に負電位が印加されると共に前記第2電極側に正電位が印加されると、前記イオン源層中のイオンが前記第1電極側に移動して前記抵抗変化層が低抵抗化することにより、前記セット動作が行われ、
前記第1電極側に正電位が印加されると共に前記第2電極側に負電位が印加されると、前記イオン源層中のイオンが前記第2電極側に移動して前記抵抗変化層が高抵抗化することにより、前記リセット動作が行われる
請求項7に記載の記憶装置。 - 各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、前記複数のメモリセルに接続された複数のワード線ならびに複数の第1および第2のビット線とを備えた記憶装置を動作させる際に、
一のワード線に対して所定のワード線電位を印加すると共に、
前記一のワード線上に位置する第1の記憶素子に対応する前記第1および第2のビット線のうちの低電位側のビット線の電位が、前記一のワード線上に位置する第2の記憶素子に対応する前記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定しつつ、前記第1および第2のビット線の間に所定の電圧を印加することにより、
前記第1の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、前記第2の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う
記憶装置の動作方法。 - 各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、
固定の抵抗値を示す複数の抵抗素子と、
前記複数のメモリセルに接続された、複数のワード線ならびに複数の第1および第2のビット線と、
前記ワード線ならびに第1および第2のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部と
を備え、
前記抵抗素子の抵抗値は、前記記憶素子の前記低抵抗状態における抵抗値に略等しくなっており、
前記メモリセルでは、
前記ワード線が前記トランジスタのゲートに接続され、
前記第1のビット線が、前記抵抗素子を介して、前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、
前記第2のビット線が、前記記憶素子を介して、前記トランジスタにおけるソースおよびドレインのうちの他方側に接続されている
記憶装置。 - 各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、
固定の抵抗値を示す複数の抵抗素子と、
前記複数のメモリセルに接続された、複数のワード線ならびに複数の第1および第2のビット線と、
前記ワード線ならびに第1および第2のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部と
を備え、
前記メモリセルでは、
前記ワード線が前記トランジスタのゲートに接続され、
前記第1のビット線が、前記抵抗素子を介して、前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、
前記第2のビット線が、前記記憶素子を介して、前記トランジスタにおけるソースおよびドレインのうちの他方側に接続され、
前記駆動部は、
一のワード線上に位置する第1の記憶素子に対して、その抵抗状態を前記高抵抗状態から前記低抵抗状態へと変化させるセット動作を行うと共に、前記一のワード線上に位置する第2の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う際に、
前記一のワード線に対して所定のワード線電位を印加すると共に、
前記第1の記憶素子に対応する前記第1および第2のビット線のうちの低電位側のビット線の電位と、前記第2の記憶素子に対応する前記低電位側のビット線の電位とが互いに等しくなるように設定しつつ、
前記第1の記憶素子に対応する前記第1および第2のビット線の間に、前記セット動作を行うための所定のセット電圧を、前記第2の記憶素子に対応する前記第1および第2のビット線の間に、前記リセット動作を行うための所定のリセット電圧を、それぞれ印加する
記憶装置。 - 前記抵抗素子の抵抗値は、前記記憶素子の前記低抵抗状態における抵抗値に略等しい
請求項11に記載の記憶装置。 - 前記所定のワード線電位が、前記記憶素子に対して前記リセット動作を行う際に設定されるリセット電位である
請求項11または請求項12に記載の記憶装置。 - 前記第1の記憶素子に対して前記セット動作が行われるときに、
前記リセット電位から前記記憶素子に対して前記セット動作を行う際に設定されるセット電位を差し引いて得られる電位差が、前記第1の記憶素子と前記トランジスタを介して接続された抵抗素子の両端間に生ずる
請求項13に記載の記憶装置。 - 前記第1のビット線と前記トランジスタにおけるソースおよびドレインのうちの一方側との接続部分に、前記抵抗素子が形成されている
請求項10ないし請求項14のいずれか1項に記載の記憶装置。 - 前記接続部分が、結晶性半導体または非晶質半導体からなり、
前記結晶性半導体または前記非晶質半導体における不純物濃度によって、前記抵抗素子の抵抗値が調整されている
請求項15に記載の記憶装置。 - 前記抵抗素子が、2つのメモリセル同士で共有化されている
請求項10ないし請求項16のいずれか1項に記載の記憶装置。 - 前記記憶素子は、第1電極、記憶層および第2電極をこの順に有し、
前記記憶層では、前記第1電極と前記第2電極との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する
請求項10ないし請求項17のいずれか1項に記載の記憶装置。 - 前記記憶層は、
前記第1電極側に設けられた抵抗変化層と、
前記第2電極側に設けられたイオン源層と
を有する請求項18に記載の記憶装置。 - 各々が、印加される電圧の極性に応じて低抵抗状態と高抵抗状態との間で可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、固定の抵抗値を示す複数の抵抗素子と、前記複数のメモリセルに接続された複数のワード線ならびに複数の第1および第2のビット線とを備えると共に、前記抵抗素子の抵抗値が前記記憶素子の前記低抵抗状態における抵抗値に略等しくなっており、前記メモリセルにおいて、前記ワード線が前記トランジスタのゲートに接続され、前記第1のビット線が前記抵抗素子を介して前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、前記第2のビット線が前記記憶素子を介して前記トランジスタにおけるソースおよびドレインのうちの他方側に接続されている記憶装置を動作させる際に、
一のワード線に対して所定のワード線電位を印加すると共に、
前記一のワード線上に位置する第1の記憶素子に対応する前記第1および第2のビット線のうちの低電位側のビット線の電位と、前記一のワード線上に位置する第2の記憶素子に対応する前記低電位側のビット線の電位とが互いに等しくなるように設定しつつ、
前記第1の記憶素子に対応する前記第1および第2のビット線の間に、前記第1の記憶素子の抵抗状態を前記高抵抗状態から前記低抵抗状態へと変化させるセット動作を行うための所定のセット電圧を、前記第2の記憶素子に対応する前記第1および第2のビット線の間に、前記第2の記憶素子の抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行うための所定のリセット電圧を、それぞれ印加することにより、
前記第1の記憶素子に対して前記セット動作を行うと共に、前記第2の記憶素子に対して前記リセット動作を行う
記憶装置の動作方法。
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