KR20200131814A - 크로스 포인트 소자 및 기억 장치 - Google Patents

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KR20200131814A
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슈이치로 야스다
미노루 이카라시
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 개시의 일 실시 형태의 크로스 포인트 소자는, 제1 전극과, 제1 전극과 대향 배치된 제2 전극과, 제1 전극과 제2 전극 사이에 적층된 메모리 소자, 선택 소자 및 저항 소자를 구비하고, 저항 소자는, 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮다.

Description

크로스 포인트 소자 및 기억 장치
본 개시는, 전극 간에 메모리 소자 및 선택 소자를 갖는 크로스 포인트 소자 및 이것을 구비한 기억 장치에 관한 것이다.
근년, ReRAM(Resistance Random Access Memory)(등록 상표)이나 PRAM(Phase-Change Random Access Memory)(등록 상표) 등의 저항 변화형 메모리로 대표되는 데이터 스토리지용의 불휘발성 메모리의 대용량화가 요구되고 있다. 이에 대하여, 교차하는 배선 간의 교점(크로스 포인트)에 메모리 셀이 배치된 크로스 포인트형의 기억 장치(메모리 셀 어레이)가 개발되어 있다. 메모리 셀은, 메모리 소자와, 셀 선택용의 스위치 소자(선택 소자)가 예를 들어 중간 전극을 통하여 적층된 구성을 갖는다.
크로스 포인트형의 기억 장치는, 메모리 소자에 부가되는 배선 용량 및 트랜지스터의 접합 용량이 크다. 이 때문에, 선택 소자가 저저항 상태로 될 때 메모리 소자에 의도하지 않는 대전류가 흘러버린다. 특히, 메모리 소자의 판독 시에 대전류가 흐르면 메모리 소자의 저항 상태가 변화되어 버린다는 문제가 있다.
이 문제는, 일반적으로, 회로 상의 연구를 행함으로써 해결할 수 있지만, 메모리 소자의 면적 효율이 저하되어버린다고 하는 과제가 발생한다. 이밖에, 크로스 포인트에 배치된 메모리 셀에 직렬 저항을 삽입하는 예도 있지만(예를 들어, 비특허문헌 1 참조), 큰 에너지가 필요한 리셋 시에 특성이 불안정해진다는 과제가 있다.
VLSI 2015, S.H.Jo et al
그런데, 크로스 포인트형의 기억 장치에서는, 반복 특성의 향상이 요구되고 있다.
반복 특성을 향상시키는 것이 가능한 크로스 포인트 소자 및 기억 장치를 제공하는 것이 바람직하다.
본 개시의 일 실시 형태의 크로스 포인트 소자는, 제1 전극과, 제1 전극과 대향 배치된 제2 전극과, 제1 전극과 제2 전극 사이에 적층된 메모리 소자, 선택 소자 및 저항 소자를 구비한 것이며, 저항 소자는, 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮다.
본 개시의 일 실시 형태의 기억 장치는, 하나의 방향으로 연신하는 1개 또는 복수의 제1 배선과, 다른 방향으로 연신함과 함께, 제1 배선과 교차하는 1개 또는 복수의 제2 배선과, 제1 배선과 제2 배선의 교점에 배치되는 1개 또는 복수의 상기 본 개시의 일 실시 형태의 크로스 포인트 소자를 구비한 것이다.
본 개시의 일 실시 형태의 크로스 포인트 소자 및 일 실시 형태의 기억 장치에서는, 대향 배치된 제1 전극과 제2 전극 사이에, 메모리 소자, 선택 소자 및 저항 소자를 적층하도록 하였다. 상기 저항 소자는, 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮은 특성을 갖는다. 이에 의해, 메모리 소자의 리셋 동작에 필요한 전압이 저하되어, 저항 변화에 수반하는 메모리 소자에의 인가 전압의 변화를 작게 하는 것이 가능하게 된다.
본 개시의 일 실시 형태의 크로스 포인트 소자 및 일 실시 형태의 기억 장치에 의하면, 대향 배치된 제1 전극과 제2 전극 사이에, 메모리 소자 및 선택 소자와 함께, 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮은 저항 소자를 배치하도록 했으므로, 메모리 소자의 리셋 동작에 필요한 전압이 저하된다. 따라서, 저항 변화에 수반하는 메모리 소자에의 인가 전압의 변화가 작아져, 메모리 소자의 반복 특성을 향상시키는 것이 가능하게 된다.
또한, 본 명세서에 기재된 효과는 반드시 한정되는 것은 아니며, 본 개시 중에 기재된 어느 효과여도 된다.
도 1은 본 개시의 일 실시 형태에 관계되는 크로스 포인트 소자의 구성의 일례를 도시하는 단면 모식도이다.
도 2는 도 1에 도시한 메모리 소자의 구성의 일례를 도시하는 단면 모식도이다.
도 3은 도 1에 도시한 스위치 소자의 구성의 일례를 도시하는 단면 모식도이다.
도 4a는 도 1에 도시한 저항 소자를 구성하는 재료의 조합의 일례를 도시하는 전류전압 특성도이다.
도 4b는 도 1에 도시한 저항 소자를 구성하는 재료의 조합의 다른 예를 도시하는 전류전압 특성도이다.
도 4c는 도 1에 도시한 저항 소자를 구성하는 재료의 조합의 다른 예를 도시하는 전류전압 특성도이다.
도 4d는 도 1에 도시한 저항 소자를 구성하는 재료의 조합의 다른 예를 도시하는 전류전압 특성도이다.
도 4e는 도 1에 도시한 저항 소자를 구성하는 재료의 조합의 다른 예를 도시하는 전류전압 특성도이다.
도 4f는 도 1에 도시한 저항 소자를 구성하는 재료의 조합의 다른 예를 도시하는 전류전압 특성도이다.
도 4g는 도 1에 도시한 저항 소자를 구성하는 재료의 조합의 다른 예를 도시하는 전류전압 특성도이다.
도 5는 본 개시의 일 실시 형태에 관계되는 크로스 포인트 소자의 구성의 다른 예를 도시하는 단면 모식도이다.
도 6은 본 개시의 일 실시 형태에 관계되는 크로스 포인트 소자의 구성의 다른 예를 도시하는 단면 모식도이다.
도 7은 본 개시의 일 실시 형태에 관계되는 크로스 포인트 소자의 구성의 다른 예를 도시하는 단면 모식도이다.
도 8은 본 개시의 일 실시 형태에 관계되는 크로스 포인트 소자의 구성의 다른 예를 도시하는 단면 모식도이다.
도 9는 본 개시의 일 실시 형태에 관계되는 메모리 셀 어레이의 개략 구성의 일례를 도시하는 도면이다.
도 10은 본 개시의 일 실시 형태에 관계되는 메모리 셀 어레이의 개략 구성의 다른 예를 도시하는 도면이다.
도 11은 본 개시의 변형예 1에 관계되는 스위치 소자의 구성의 일례를 도시하는 단면 모식도이다.
도 12는 본 개시의 변형예 2에 있어서의 메모리 셀 어레이의 개략 구성의 일례를 도시하는 도면이다.
도 13은 본 개시의 변형예 2에 있어서의 메모리 셀 어레이의 개략 구성의 다른 예를 도시하는 도면이다.
도 14는 본 개시의 변형예 2에 있어서의 메모리 셀 어레이의 개략 구성의 다른 예를 도시하는 도면이다.
도 15는 본 개시의 변형예 2에 있어서의 메모리 셀 어레이의 개략 구성의 다른 예를 도시하는 도면이다.
이하, 본 개시에 있어서의 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 이하의 설명은 본 개시의 일 구체예이며, 본 개시는 이하의 양태에 한정되는 것은 아니다. 또한, 본 개시는, 각 도면에 도시하는 각 구성 요소의 배치나 치수, 치수비 등에 대해서도, 그들에 한정되는 것은 아니다. 또한, 설명하는 순서는 하기와 같다.
1. 실시 형태
(메모리 소자 및 스위치 소자와 함께, 정의 전압 및 부의 전압의 인가에 의해 얻어지는 저항값이 서로 다른 저항 소자가 적층된 크로스 포인트 소자의 예)
1-1. 크로스 포인트 소자의 구성
1-2. 메모리 셀 어레이의 구성
1-3. 작용·효과
2. 변형예 1(한 쌍의 전극 사이에, p형의 칼코게나이드층을 사이에 n형의 도전형층을 갖는 스위치 소자의 예)
2-1. 스위치 소자의 구성
2-2. 작용·효과
3. 변형예 2(3차원 구조를 갖는 메모리 셀 어레이의 예)
<1. 실시 형태>
도 1은, 본 개시의 일 실시 형태에 관계되는 크로스 포인트 소자(크로스 포인트 소자(10))의 단면 구성의 일례를 도시한 것이다. 이 크로스 포인트 소자(10)는 예를 들어, 도 9에 도시한, 소위 크로스 포인트 어레이 구조를 갖는 메모리 셀 어레이(1)에 있어서 교차하는 워드선(WL)과 비트선(BL)이 서로 대향하는 위치(크로스 포인트)에 배치되는 것이다. 크로스 포인트 소자(10)는 대향하는 하부 전극(11)(제1 전극)과 상부 전극(제2 전극) 사이에, 예를 들어, 스위치 소자(30), 저항 소자(40) 및 메모리 소자(20)가 이 순으로 적층된 것이다. 본 실시 형태의 크로스 포인트 소자(10)에서는, 저항 소자(40)로서 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮은 저항 소자가 사용되고 있다.
(1-1. 크로스 포인트 소자의 구성)
하부 전극(11)은 반도체 프로세스에 사용되는 배선 재료, 예를 들어, 텅스텐(W), 질화텅스텐(WN), 질화티타늄(TiN), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈(Ta), 질화탄탈(TaN) 및 실리사이드 등에 의해 구성되어 있다. 하부 전극(11)이 Cu 등의 전계에서 이온 전도가 발생할 가능성이 있는 재료에 의해 구성되어 있는 경우에는 Cu 등을 포함하는 하부 전극(11)의 표면을, W, WN, 질화티타늄(TiN), TaN 등의 이온 전도나 열확산되기 어려운 재료로 피복하도록 해도 된다.
상부 전극(12)은 하부 전극(11)과 마찬가지로 공지된 반도체 배선 재료를 사용할 수 있지만, 포스트 어닐을 거치더라도, 예를 들어 직접 접하는 메모리 소자(20)와 반응하지 않는 안정적인 재료가 바람직하다.
메모리 소자(20)는 저항 변화형의 메모리 소자이며, 하부 전극(11)과 상부 전극(12) 간에 소정의 전압 이상의 전압을 인가함으로써 저항 상태가 저저항 상태로 스위칭됨과 함께, 그 저저항 상태가 기록되는 것이다. 또한, 역방향의 소정의 전압을 인가함으로써, 저저항 상태는 고저항 상태로 스위칭하고, 그 고저항 상태가 기록되는 것이다. 여기서, 소정의 전압이란, 소정의 기입 저항이 얻어지는 전압이며, 메모리 소자(20)는 인가하는 전압이나 전류의 크기를 바꿈으로써, 기입되는 저항값이 변화한다.
메모리 소자(20)는 예를 들어, 도 2에 도시한 바와 같이, 대향 배치된 하부 전극(11)과 상부 전극(12) 사이에, 이온원층(21) 및 저항 변화층(22)이 적층된 구조를 갖는다.
이온원층(21)은 전계의 인가에 의해 저항 변화층(22) 내에 이온으로서 이동하여 전도 경로를 형성하는 가동 원소를 포함하고 있다. 이 가동 원소는, 예를 들어, 전이 금속 원소, 알루미늄(Al), 구리(Cu) 또는 칼코겐 원소이다. 칼코겐 원소로서는, 예를 들어, 텔루륨(Te), 셀레늄(Se), 또는 황(S)을 들 수 있다. 전이 금속 원소로서는, 주기율표 제4족 내지 제6족의 원소이며, 예를 들어, 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 몰리브덴(Mo) 또는 텅스텐(W) 등을 들 수 있다. 이온원층(21)은 상기 가동 원소를 1종 혹은 2종 이상 포함하여 구성되어 있다. 또한, 이온원층(21)은 산소(O), 질소(N), 상기 가동 원소 이외의 원소(예를 들어, 망간(Mn), 코발트(Co), 철(Fe), 니켈(Ni), 또는 백금(Pt)) 또는 규소(Si) 등을 포함하고 있어도 상관없다.
저항 변화층(22)은 예를 들어, 금속 원소 혹은 비금속 원소의 산화물, 또는, 금속 원소 혹은 비금속 원소의 질화물에 의해 구성되어 있고, 하부 전극(11)과 상부 전극(12) 간에 소정의 전압을 인가한 경우에 저항값이 변화하는 것이다. 예를 들어, 하부 전극(11)과 상부 전극(12) 간에 전압이 인가되면, 이온원층(21)에 포함되는 전이 금속 원소가 저항 변화층(22) 내에 이동하여 전도 경로가 형성되고, 이에 의해 저항 변화층(22)이 저저항화된다. 또한, 저항 변화층(22) 내에서 산소 결함이나 질소 결함 등의 구조 결함이 발생하여 전도 경로가 형성되어, 저항 변화층(22)이 저저항화된다. 또한, 저항 변화층(22)이 저저항화될 때 인가되는 전압의 방향과는 역방향의 전압이 인가됨으로써, 전도 경로가 절단되거나, 또는 도전성이 변화하여, 저항 변화층(22)은 고저항화한다.
또한, 저항 변화층(22)에 포함되는 금속 원소 및 비금속 원소는, 반드시 모두가 산화물의 상태는 아니어도 되고, 일부가 산화되어 있는 상태여도 된다. 또한, 저항 변화층(22)의 초기 저항값은, 예를 들어 수MΩ 내지 수백GΩ 정도의 소자 저항이 실현되면 되고, 소자의 크기나 이온원층의 저항값에 따라서도 그 최적값이 변화하지만, 그 막 두께는 예를 들어 1㎚ 내지 10㎚ 정도가 바람직하다.
또한, 메모리 소자(20)는 도 2에 도시한 구조에 한정되지 않고, 예를 들어, 이온원층(21)이 하부 전극(11)측에, 저항 변화층(22)이 상부 전극(12)측에 배치되어 있어도 된다. 또한, 이온원층(21) 및 저항 변화층(22) 이외에 다른 층을 갖고 있어도 된다.
스위치 소자(30)는 메모리 셀 어레이(1)에 있어서, 크로스 포인트마다 배치된 복수의 메모리 소자(20) 중 임의의 메모리 소자(20)를 선택적으로 동작시키기 위한 것이다. 스위치 소자(30)는 인가 전압을 소정의 역치 전압(스위칭 역치 전압) 이상으로 높이는 것에 의해 저저항 상태로 변화하고, 인가 전압을 상기 역치 전압(스위칭 역치 전압)보다 낮은 전압으로 낮춤으로써 고저항 상태로 변화하는 것이다. 즉, 스위치 소자(30)는 부성 미분 저항 특성을 갖는 것이며, 스위치 소자(30)에 인가되는 전압이 소정의 역치 전압을 초과했을 때, 전류를 수자릿수배 흘리도록 되는 것이다. 또한, 스위치 소자(30)는 도시하지 않은 전원 회로(펄스 인가 수단)로부터 하부 전극(11) 및 상부 전극(12)을 통한 전압 펄스 혹은 전류 펄스의 인가에 구애되지 않고, 스위치 소자(30)의 아몰퍼스 구조가 안정적으로 유지되는 것이다. 또한, 스위치 소자(30)는 전압 인가에 의한 이온의 이동에 의해 형성되는 전도 경로가 인가 전압 소거 후에도 유지되는 등의 메모리 동작을 하지 않는다.
스위치 소자(30)는 메모리 소자(20)에 직렬로 접속되어 있고, 예를 들어, 하부 전극(11)과 상부 전극(12) 사이에 스위치층(31)이 배치된 구조를 갖는다.
스위치층(31)은 주기율표 제16족의 원소, 구체적으로는, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하여 구성되어 있다. OTS(Ovonic Threshold Switch) 현상을 갖는 스위치 소자(30)에서는, 스위칭을 위한 전압 바이어스를 인가하더라도 스위치층(31)은 아몰퍼스 구조를 안정적으로 유지할 필요가 있고, 아몰퍼스 구조가 안정적일수록, 안정적으로 OTS 현상을 발생시킬 수 있다. 스위치층(31)은 상기 칼코겐 원소 외에, 붕소(B) 및 탄소(C)로부터 선택되는 적어도 1종의 원소를 포함하여 구성되어 있다. 또한, 스위치층(31)은 추가로, 붕소(B)를 제외한 주기율표 제13족의 원소, 구체적으로는, 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로부터 선택되는 적어도 1종의 원소를 포함하여 구성되어 있다. 스위치층(31)은 추가로, 인(P) 및 비소(As)로부터 선택되는 적어도 1종의 원소를 포함하여 구성되어 있다.
스위치 소자(30)는 초기 상태에서는 그 저항값은 높고(고저항 상태(오프 상태)), 전압을 인가하면, 어떤 전압(스위칭 역치 전압)에 있어서 낮게(저저항 상태(온 상태)) 되는 스위치 특성을 갖는다. 또한, 스위치 소자(30)는 인가 전압을 스위칭 역치 전압보다 낮추거나, 혹은, 전압의 인가를 정지하면 고저항 상태로 복귀되는 것이며, 온 상태가 유지되지 않는다. 즉, 스위치 소자(30)는 도시하지 않은 전원 회로(펄스 인가 수단)로부터 하부 전극(11) 및 상부 전극(12)을 통하여 전압 펄스 혹은 전류 펄스의 인가에 의해, 스위치층(31)의 상변화(비정질상(아몰퍼스상)과 결정상)를 발생시키는 것에 의한 메모리 동작이 없는 것이다.
또한, 스위치 소자(30)는 예를 들어 도 3에 도시한 바와 같이, 스위치층(31)과 고저항층(32)이 적층된 구성으로 해도 된다. 고저항층(32)은 예를 들어, 스위치층(31)보다도 절연성이 높고, 예를 들어, 금속 원소 혹은 비금속 원소의 산화물이나 질화물, 또는 이들의 혼합물을 포함하여 구성되어 있다. 또한, 도 2에서는, 고저항층(32)을 하부 전극(11)측에 마련한 예를 도시했지만, 이에 한정하지 않고, 상부 전극(12)측에 마련되어 있더라도 상관없다. 또한, 고저항층(32)은 스위치층(31)을 사이에 두고, 하부 전극(11)측 및 상부 전극(12)측의 양쪽에 마련되어 있어도 상관없다. 또한, 스위치층(31) 및 고저항층(32)을 각각 복수 조 적층한 다층 구조로 해도 된다.
저항 소자(40)는 메모리 셀 어레이(1)에 있어서, 교차하는 워드선(WL)과 비트선(BL)의 크로스 포인트 사이에 흘러드는 전류를 조정하기 위한 것이다. 본 실시 형태에서는, 하부 전극(11)과 상부 전극(12) 간에 정의 전압 및 부의 전압이 인가되었을 때 얻어지는 저항값이 서로 다른 저항 소자(40)가 사용되고 있고, 구체적으로는, 저항 소자(40)는 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮은 특성을 갖는 것이다. 또한, 본 실시 형태에서는, 정의 전압이란 인가에 의해 메모리 소자(20)가 저저항 상태로 되는 전압이며, 부의 전압이란 인가에 의해 메모리 소자(20)가 고저항 상태로 되는 전압이다.
저항 소자(40)는 메모리 소자(20) 및 스위치 소자(30)에 직렬로 접속되어 있고, 예를 들어, 도 1에 도시한 바와 같이, 메모리 소자(20)와 스위치 소자(30) 사이에 배치되어 있다. 저항 소자(40)는 다층 구조를 갖고, 예를 들어, 도 1에 도시한 것 같이 제1 층(41) 및 제2 층(42)이 예를 들어 하부 전극(11)측으로부터 이 순으로 적층된 적층체로서 형성되어 있다. 본 실시 형태의 저항 소자(40)는 단위 면적당의 저항이 1e9Ω/㎝ 이상 1e11Ω/㎝인 것이 바람직하다. 이러한 저항 소자(40)는 예를 들어 이하의 재료를 사용하여 구성되어 있다.
저항 소자(40)는 상기한 바와 같이 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮은 특성을 갖고, 환언하면, 정의 전압 인가 시에 흐르는 전류가 부의 전압 인가 시에 흐르는 전류보다도 작다. 즉, 저항 소자(40)는 정부 비대칭인 전류전압 특성을 갖는 것이다.
복수의 층을 포함하는 저항 소자(40)는 예를 들어 1층에 탄소(C), 게르마늄(Ge), 붕소(B) 및 규소(Si) 중 적어도 1종을 포함하고 있는 것이 바람직하다. 도 4a 내지 도 4g는, C, Ge, B 및 Si 그리고 알루미늄(Al)을 조합한 적층막(여기에서는, 2층막)의 전류전압 특성을 나타낸 것이다. 적어도 한쪽에 C, Ge, B 및 Si를 포함하는 층을 마련하고, 그것과는 다른 원소 구성을 갖는 층이 적층된 적층막은, 도 4a 내지 도 4g에 도시한 바와 같이, 정의 전압(기입 전압(SetV)) 및 부의 전압(소거 전압(RstV))의 인가에서 각각 다른 거동을 나타낸다. 이 저항차를 이용함으로써 정부 비대칭인 전류전압 특성을 갖는 저항 소자(40)를 형성할 수 있다. 이 비대칭성은, 제1 층(41) 및 제2 층(42)으로서, 탄소(C), 게르마늄(Ge), 붕소(B) 및 규소(Si)를 2종 이상 조합하고 서로 원소 구성이 다른 층을 형성하고, 그들을 조합함으로써 증폭시킬 수 있다. 일례로서, 예를 들어 저항비를 크게 하는 경우에는, 예를 들어 C 중의 B의 비율을 높게 하거나, C 중의 질소(N)의 함유량을 높게 한다. 또한, 저항 소자(40)는 상기와 같이 다층 구조이며, 예를 들어, BC/Ge/Si/C/BC의 5층 구조로 함으로써 비대칭성을 증폭시킬 수 있다.
제1 층(41) 및 제2 층(42)의 막 두께는, 예를 들어, 1㎚ 이상 15㎚ 이하인 것이 바람직하다. 또한, 제1 층(41) 및 제2 층(42)의 저항값은, 정(+)측에서는, 배선 용량으로부터 인가될 우려가 있는 대미지를 저감하기 위해서, 예를 들어 10kΩ 이상 갖는 것이 바람직하다. 단, 저항값이 너무 높으면 메모리 소자(20)의 동작을 저해하기 때문에, 예를 들어 100kΩ 이하인 것이 바람직하다. 부(-)측에 대해서는 특별히 한정되지 않고 낮은 편이 바람직하다.
또한, 저항 소자(40)의 바람직한 저항 범위는, 메모리 셀 어레이(1)의 동작 조건에 따라 규정된다. 예를 들어, 일반적으로 저항 변화형의 메모리 소자는 0.5V 내지 2V 정도의 동작 범위이며, 그 메모리 소자를 선택하기 위한 스위치 소자의 스위칭 역치 전압은 1V 내지 4V이다. 저항 판독 시에 1V 내지 4V의 전압 인가에 의해 스위칭한 후의 스위치 소자에는 0.5V 내지 2V 정도의 전압이 인가된 상태로 되고, 나머지 0.5V 내지 2V 정도의 전압이 배선 용량의 방전에 기여한다. 배선 저항은, 어떤 대책도 실시하고 있지 않은 경우에는 1kΩ 전후가 되기 때문에, 500μA 내지 2mA의 피크 전류가 흐르게 된다. 따라서, 메모리 소자의 동작 전류인 10μA 내지 100μA 이하로 피크 전류를 억제하기 위해서는, 저항 소자(40)는 10kΩ 내지 100kΩ의 저항값을 갖는 것이 바람직하다.
도 1에서는, 크로스 포인트 소자(10)의 단면 구성으로서 하부 전극(11)과 상부 전극(12) 사이에, 스위치 소자(30), 저항 소자(40) 및 메모리 소자(20)가 이 순으로 적층된 예를 도시했지만 꼭 그렇지만은 않다. 예를 들어, 크로스 포인트 소자(10)는 도 5에 도시한 것 같이 하부 전극(11)측으로부터, 메모리 소자(20), 저항 소자(40) 및 스위치 소자(30)가 이 순으로 적층된 구성으로 해도 된다. 또한, 저항 소자(40)는 반드시 메모리 소자(20)와 스위치 소자(30) 사이에 배치되어 있을 필요는 없고, 예를 들어, 도 6에 도시한 바와 같이, 하부 전극(11)측으로부터, 스위치 소자(30), 메모리 소자(20) 및 저항 소자(40)가 이 순으로 적층된 구성으로 해도 된다. 혹은, 도 7에 도시한 바와 같이, 하부 전극(11)측으로부터, 저항 소자(40), 스위치 소자(30) 및 메모리 소자(20)가 이 순으로 적층된 구성으로 해도 된다.
또한, 크로스 포인트 소자(10)는 하부 전극(11)과 상부 전극(12) 사이에, 메모리 소자(20), 스위치 소자(30) 및 저항 소자(40) 이외에 다른 층을 갖고 있어도 된다. 예를 들어, 도 8에 도시한 바와 같이, 하부 전극(11)과 스위치 소자(30) 사이, 스위치 소자(30)와 저항 소자(40) 사이, 저항 소자(40)와 메모리 소자(20) 사이 및 메모리 소자(20)와 상부 전극(12) 사이에, 각각, 다른 층(51A, 51B, 51C, 51D)이 마련되어 있어도 된다. 다른 층(51A, 51B, 51C, 51D)은, 예를 들어 금속막이며, 예를 들어, Ti, TiN, W, Ta, Ru, Al 등을 포함하여 형성되어 있어도 된다. 또한, 다른 층(51A, 51B, 51C, 51D)은, 예를 들어 반도체 막이며, 예를 들어 NiO, TiOx, TaOx, GaAs, CdTe 등을 포함하여 형성되어 있어도 된다.
(1-2. 메모리 셀 어레이의 구성)
도 9는, 본 개시의 메모리 셀 어레이의 구성의 일례(메모리 셀 어레이(1))를 사시적으로 도시한 것이다. 메모리 셀 어레이(1)는, 본 개시의 「기억 장치」의 일 구체예에 상당한다. 메모리 셀 어레이(1)는, 소위 크로스 포인트 어레이 구조를 구비하고 있고, 예를 들어, 도 2에 도시한 바와 같이, 각 워드선(WL)과 각 비트선(BL)이 서로 대향하는 위치(크로스 포인트)에 하나씩, 메모리 셀을 구비하고 있다. 즉, 메모리 셀 어레이(1)는, 복수의 워드선(WL)과, 복수의 비트선(BL)과, 크로스 포인트마다 하나씩 배치된 복수의 메모리 셀을 구비하고 있다. 본 실시 형태의 메모리 셀 어레이(1)에서는, 메모리 셀은 상술한 크로스 포인트 소자(10)에 의해 구성되어 있고, 복수의 크로스 포인트 소자(10)를 평면(2차원, XY 평면 방향)으로 배치한 것이다.
각 워드선(WL)은, 서로 공통의 방향으로 연장되어 있다. 각 비트선(BL)은, 워드선(WL)의 연장 방향과는 다른 방향(예를 들어, 워드선(WL)의 연장 방향과 직교하는 방향)이며, 또한 서로 공통의 방향으로 연장되어 있다. 또한, 복수의 워드선(WL)은, 1개 또는 복수의 층 내에 배치되어 있고, 예를 들어, 도 12에 도시한 바와 같이, 복수의 계층으로 나뉘어서 배치되어 있어도 된다. 복수의 비트선(BL)은, 1개 또는 복수의 층 내에 배치되어 있고, 예를 들어, 도 12에 도시한 바와 같이, 복수의 계층으로 나뉘어서 배치되어 있어도 된다.
메모리 셀 어레이(1)는, 기판 상에 2차원 배치된 복수의 크로스 포인트 소자(10)를 구비하고 있다. 기판은, 예를 들어, 각 워드선(WL) 및 각 비트선(BL)과 전기적으로 접속된 배선군이나, 그 배선군과 외부 회로를 연결하기 위한 회로 등을 갖고 있다. 각 워드선(WL) 및 각 비트선(BL)은, 상술한 하부 전극(11) 및 상부 전극(12)을 겸하고 있어도 되고, 하부 전극(11) 및 상부 전극(12)과는 별체로 마련되어 있어도 된다. 그 경우에는, 예를 들어, 하부 전극(11)은 워드선(WL)과 전기적으로 접속되고, 상부 전극(12)은 비트선(BL)과 전기적으로 접속되어 있다.
도 10은, 본 개시의 메모리 셀 어레이 구성의 다른 예(메모리 셀 어레이(2))를 사시적으로 도시한 것이다. 이 메모리 셀 어레이(2)는, 상기 메모리 셀 어레이(1)와 마찬가지로, 소위 크로스 포인트 어레이 구조를 구비한 것이다. 메모리 셀 어레이(2)에서는, 메모리 소자(20)는 서로 공통의 방향으로 연장되는 각 비트선(BL)을 따라서 연장되어 있다. 스위치 소자(30)는 비트선(BL)의 연장 방향과는 다른 방향(예를 들어, 비트선(BL)의 연장 방향과 직교하는 방향)으로 연장되는 워드선(WL)을 따라서 연장되어 있다. 복수의 워드선(WL)과, 복수의 비트선(BL)의 크로스 포인트에는, 예를 들어 저항 소자(40)가 배치되어 있고, 이 저항 소자(40)를 통하여, 메모리 소자(20)와 스위치 소자(30)가 적층된 구성을 포함하어 있다.
이와 같이, 메모리 소자(20) 및 스위치 소자(30)가 크로스 포인트뿐만 아니라, 각각, 워드선(WL)의 연장 방향 및 비트선(BL)의 연장 방향으로 연장하여 마련된 구성으로 함으로써, 비트선(BL) 혹은 워드선(WL)이 될 층과 동시에 스위치 소자층 혹은 메모리 소자층을 성막하고, 일괄하여 포토리소그래피의 프로세스에 의한 형상 가공을 행할 수 있다. 따라서, 프로세스 공정을 삭감하는 것이 가능하게 된다.
(1-3. 작용·효과)
전술한 바와 같이, 크로스 포인트형의 기억 장치는, 메모리 소자에 부가되는 배선 용량 및 트랜지스터의 접합 용량이 크다. 이 때문에, 선택 소자가 저저항 상태로 될 때 메모리 소자에 의도하지 않는 대전류가 흘러버린다. 특히, 메모리 소자의 판독 시에 대전류가 흐르면 메모리 소자의 저항 상태가 변화해 버린다는 문제가 있다.
이 문제는, 일반적으로, 회로 상의 연구를 행함으로써 해결할 수 있지만, 메모리 소자의 면적 효율이 저하되어버린다고 하는 과제가 발생한다. 이밖에, 크로스 포인트에 배치된 메모리 셀에 직렬 저항을 삽입하는 예도 있지만, 큰 에너지가 필요한 리셋 시에 특성이 불안정해진다는 과제가 있다.
예를 들어, 메모리 셀에 직렬 저항을 삽입한 경우, 세트 시 및 리셋 시에 흘릴 수 있는 전류는 동일하게 된다. 일반적인 크로스 포인트형의 기억 장치에서는, 트랜지스터의 게이트 전압을 전환하여 리셋 시에 많은 전류가 흐르도록 하지만, 직렬 저항을 삽입한 경우, 리셋 시에 부하되는 저항값에 의해 동일한 리셋 전압을 인가했을 때 사용할 수 있는 에너지가 적게 되어버려, 메모리 소자를 충분한 고저항 상태로 할 수 없게 된다. 리셋 전압을 증가시킴으로써 사용할 수 있는 에너지를 증가시킬 수 있지만, 그 경우, 고전압 인가에 기인하는 다른 열화 모드에 의해 메모리 특성이 손상된다.
이에 비해, 본 실시 형태의 크로스 포인트 소자(10)에서는, 대향 배치된 하부 전극(11)과 상부 전극(12) 사이에, 메모리 소자(20) 및 스위치 소자(30)와 함께, 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮은 저항 소자(40)를 직렬로 배치하도록 하였다.
저항 변화형의 메모리 소자(20)의 리셋 동작(소거 동작)은 세트 동작(기입 동작)과 동등한 전류가 인가되었을 때 완료된다. 이것은, 기입 시에 저항 변화층(22)에 이동한 이온을 원상태로 복귀시키기 위하여 동등한 전류를 요하기 때문이다. 이 때문에, 크로스 포인트 소자(10)에 삽입되는 직렬 저항의 저항값이 낮은 경우에는 낮은 인가 전압으로, 직렬 저항의 저항값이 높은 경우에는 높은 인가 전압으로 리셋된다. 반복 특성은, 리셋 시의 저항 변화에 수반하는 메모리 소자에의 인가 전압의 변화에 의해 가속됨이 알려져 있다. 즉, 직렬 저항이 낮아, 리셋 동작에 필요한 전압이 낮으면 낮을수록 저항 변화에 수반하는 메모리 소자에의 인가 전압의 변화가 작아, 메모리 소자의 반복 특성에 유리해진다.
본 실시 형태에서는, 상기한 바와 같이 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮은 저항 소자(40)를 메모리 소자(20) 및 스위치 소자(30)에 대하여 직렬로 배치하도록 했으므로, 메모리 소자(20)의 리셋 동작에 필요한 전압이 저하되어, 저항 변화에 수반하는 메모리 소자에의 인가 전압의 변화를 작게 하는 것이 가능하게 된다.
이상으로부터, 본 실시 형태의 크로스 포인트 소자(10) 및 메모리 셀 어레이(1)에서는, 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮은 저항 소자(40)를 메모리 소자(20) 및 스위치 소자(30)에 대하여 직렬로 배치하고, 이것을, 워드선(WL)과 비트선(BL)의 크로스 포인트에 배치하도록 하였다. 이에 의해, 메모리 소자(20)의 리셋 동작에 필요한 전압이 저하되어, 저항 변화에 수반하는 메모리 소자(20)에의 인가 전압의 변화가 작아진다. 따라서, 메모리 소자(20)의 반복 특성의 향상 및 이것을 구비한 메모리 셀 어레이(1)의 반복 특성을 향상시키는 것이 가능하게 된다.
이어서, 상기 실시 형태에 있어서의 변형예(변형예 1, 2)에 대하여 설명한다. 이하에서는, 상기 실시 형태와 마찬가지의 구성 요소에 대해서는 동일한 부호를 부여하고, 적절히 그 설명을 생략한다.
<2. 변형예 1>
도 11은, 본 개시의 변형예 1에 관계되는 크로스 포인트 소자(10)를 구성하는 스위치 소자(스위치 소자(60))의 단면 구성의 일례를 도시한 것이다. 이 스위치 소자(60)는 대향 배치된 하부 전극(61)과 상부 전극(62) 사이에, 스위치층(63)과, 하부 전극(61)측 및 상부 전극(62)측에 마련된 n형 도전형층(64A, 64B)이 적층된 것이다.
(2-1. 스위치 소자의 구성)
하부 전극(61)은 후술하는 스위치층(63)을 구성하는 칼코게나이드를 포함하는 반도체와 반응하는 전극 재료를 사용하는 것이 바람직하고, 예를 들어, 탄소(C)를 사용하는 것이 바람직하다. 이밖에, 예를 들어 마그네슘(Mg), 알루미늄(Al), 아연(Zn), 주석(Sn) 등을 사용할 수 있다.
상부 전극(62)은 하부 전극(61)과 마찬가지로, 스위치층(63)을 구성하는 칼코게나이드를 포함하는 반도체와 반응하는 전극 재료를 사용하는 것이 바람직하고, 예를 들어, 탄소(C)를 사용하는 것이 바람직하다. 이밖에, 예를 들어 마그네슘(Mg), 알루미늄(Al), 아연(Zn), 주석(Sn) 등을 사용할 수 있다.
스위치층(63)은 예를 들어, 산소(O)를 제외한 주기율표 제16족의 원소, 구체적으로는, 텔루륨(Te), 셀레늄(Se) 및 황(S)으로부터 선택되는 적어도 1종의 칼코겐 원소를 포함하여 구성되어 있다. 스위치층(63)은 상기 칼코겐 원소 외에, 예를 들어, 붕소(B) 및 탄소(C)로부터 선택되는 적어도 1종의 원소를 포함하여 구성되어 있다. 또한, 스위치층(31)은 추가로, 붕소(B)를 제외한 주기율표 제13족의 원소, 구체적으로는, 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로부터 선택되는 적어도 1종의 원소를 포함하여 구성되어 있어도 된다. 스위치층(31)은 추가로, 게르마늄(Ge), 인(P) 및 비소(As)로부터 선택되는 적어도 1종의 원소를 포함하여 구성되어 있어도 된다. 스위치층(63)은 칼코겐 원소와 함께, 상기 원소를 포함하는 반도체(칼코게나이드 반도체)로 구성되어 있고, p형의 도전형을 갖는다.
n형 도전형층(64A, 64B)은, 도펀트 원소로서 예를 들어 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등을 사용하여 스위치층(63)에 주입함으로써 형성된 것이다. 또는, n형 도전형층(64A, 64B)은, 상부 전극(62)의 성막 후의 가열 또는 포밍 시의 주울 발열에 의해 스위치층(63)을 구성하는 칼코게나이드 반도체가 환원되어서 형성된 것이다. 혹은, 그 양쪽 방법을 사용하여 형성하는 것이 바람직하다. 가열 온도는, 예를 들어 하부 전극(61) 및 상부 전극(62)을 구성하는 탄소(C)와 칼코게나이드 반도체가 반응하여 그 반응물이 기체가 되어서 휘발하기에 적합한 온도인 것이 바람직하고, 예를 들어, 기판 온도로서 400K 이상 700K 이하의 비교적 저온의 온도 범위로 하는 것이 바람직하다. 또한, 가열에 의해 n형 도전형층(64A, 64B)을 형성하는 경우에는, 스위치층(63)에 사용하는 칼코겐 원소는 황(S) 또는 셀레늄(Se)을 사용하는 것이 바람직하다.
예를 들어, 스위치층(63)을 Ge2As2Se로 구성한 경우, Ge2As2Se는, 성막 후의 가열 등에 의해, C를 포함하여 구성된 하부 전극(61) 및 상부 전극(62)과의 산화 환원 반응에 의해 2GeAs 및 3CSE2를 생성한다. 3CSE2는 융점 -43.7℃이고, 가열에 의해 기체가 되어서 스위치층(63)과 하부 전극(61) 및 상부 전극(62)의 계면으로부터 제거되어, n형의 2GeAs가 남는다. 이에 의해, 스위치층(63)과 하부 전극(61) 및 상부 전극(62)의 계면에는 n형 도전형층(64A, 64B)이 형성된다.
상기 방법을 사용하여 형성된 n형 도전형층(64A, 64B)은, 성막 프로세스의 순서의 사정상, 하부 전극(61)과 접촉하는 n형 도전형층(64A)보다도 상부 전극(62)과 접촉하는 n형 도전형층(64B)쪽이 제어성이 높고, 저항값비가 낮아진다. 이에 의해, 스위치 소자(60)의 전류전압 특성은 전압 인가축에 대하여 비대칭이 된다.
본 변형예의 스위치 소자(60)에서는, n형 도전형층(64A, 64B)의 형성에 의해 스위치층(63)과 하부 전극(61) 및 상부 전극(62) 사이의 전극 계면의 전위 장벽이 저하된다. 한편, n형 도전형층(64A) 및 n형 도전형층(64B)에 의해 끼움 지지된 스위치층(63)은 전체가 공핍화되기 때문에, 빌트 인 포텐셜이라고 불리는 내부 장벽이 발생한다. 내부 장벽이 차지하는 영역의 두께 d는, 이하의 이유로부터 5㎚ 이상인 것이 바람직하다. 공핍층의 두께가 두꺼워지면, 공핍층에 주입된 캐리어는 전계에 의해 가속되어, 일반적으로 어밸런치 증배라고 불리는 캐리어 증가 작용이 실현된다.
평균 자유 행정을 λ, 기본 전하량을 e, 전계를 F라 하면, 공핍층을 주행하는 캐리어(p형의 경우에는 홀)의 운동 에너지 E는 하기 식 (1)로 정의된다.
(수 1) E=λeF …(1)
어밸런치 증배가 일어나기 위해서는, 캐리어가 갖는 운동 에너지 E가, 충돌 전리를 야기하기 위하여 필요하게 되는 에너지 Ei를 초과할 필요가 있다. 그를 위한 조건은 하기 식 (2)로 표현된다.
(수 2) E>Ei …(2)
평균 자유 행정 λ에 대하여 조건 (2)가 충족되기 위한 최소 주행 거리 D는, 대략 하기 식 (3)이 되는 것이 시사되어 있다(Y. Okuto and C. R. Crowell,"Threshold energy effect on avalanche breakdown voltage in semiconductor junctions, "Solid-State Electronics,18,161(1975) 참조).
(수 3) D/λ>10 …(3)
또한, 결정 반도체(예를 들어, Si)의 평균 자유 행정은 약 5㎚이지만, 아몰퍼스 반도체(예를 들어, a-Si)의 평균 자유 행정은 원자간 거리 정도(c 축방향으로 약 0.5㎚)가 된다. 그렇게 하면 식 (3)을 만족시키기 위해서는 최소 막 두께로서 5㎚ 이상이 필요하게 됨을 알 수 있다. 최소 주행 거리는 원자간 거리를 기준으로 하여 결정되므로, 스위치층(63)의 최소 막 두께는 5㎚ 정도가 된다.
어밸런치 증배가 작용하고 있는 상태에서의 역치 전압은 주위 온도에 대하여 항상 정의 온도 계수를 갖는다. 공핍층 재료 자체의 내부 저항이 부의 온도 계수를 갖고 있었다고 해도, 어밸런치 증배에 의한 정의 온도 계수에 의해 상쇄 가능하기 때문에, 스위치 소자(60) 전체의 역치 전압 의존성을 주위 온도에 대하여 무의존으로 조정할 수 있다.
(2-2. 작용·효과)
산소를 제외한 주기율표 16족 원소인 칼코겐 원소를 포함하는 반도체(칼코게나이드 반도체)는 그 도전형이 p형이 되는 것이 대부분이다. 선택 다이오드 소자 재료로서 칼코게나이드 반도체를 전극과 그대로 접촉시키면, 소위 쇼트키 장벽이 형성된다. 다이오드 특성의 오프 특성은, 접촉 저항의 기한인 이상 인자와 쇼트키 장벽의 높이에 의해 결정된다. 이상 인자와 쇼트키 장벽의 높이는 최첨단 반도체 프로세스 기술을 적용해도 제어하는 것이 어려운 물리량이며, 균일한 전기적 특성을 갖는 선택 다이오드 소자의 양산을 곤란하게 하고 있다.
이에 반해 본 변형예의 스위치 소자(60)에서는, 칼코게나이드 반도체를 포함하는 p형의 도전형의 스위치층(63)과 하부 전극(61) 및 상부 전극(62) 사이에 n형 도전형층(64A, 64B)을 마련하였다. 이에 의해, 하부 전극(61) 및 상부 전극(62)과 스위치층(63)의 계면에 있어서의 쇼트키 장벽 전위를 저감함과 함께, 쇼트키 장벽 전위보다도 제어성이 높은 내부 장벽 전위(빌트 인 포텐셜)를 형성할 수 있다. 따라서, 동작 조건의 변동이 저감된 스위치 소자(60)를 양산하는 것이 가능하게 된다. 또한, 스위치층(63)의 막 두께를 5㎚ 이상으로 하여 내부 장벽이 차지하는 영역(공핍층)의 막 두께를 5㎚ 이상 확보하도록 했으므로, 공핍층에 주입된 캐리어가 전계에 의해 가속되어, 어밸런치 증배라고 불리는 캐리어 증가 작용이 실현된다. 이에 의해, 주위 온도에 대한 스위치 소자(60)의 스위칭 역치 전압의 온도 의존성을 감소시키는 것이 가능하게 된다. 따라서, 대규모이고 또한 높은 신뢰성을 갖는 메모리 셀 어레이(1)를 실현하는 것이 가능하게 된다. 또한, 메모리 셀 어레이(1)에 있어서의 크로스 포인트 소자(10)의 온도 보상 대책을 위한 회로 설치가 불필요하게 된다.
또한, 본 변형예의 스위치 소자(60)는 예를 들어, 상기 실시 형태에 있어서 예를 들어 탄소(C)를 사용한 저항 소자(40)와 직접 적층함으로써, n형 도전형층(64A) 또는 n형 도전형층(64B)을 저항 소자(40)의 C를 포함하는 층으로 겸할 수 있다. 이에 의해, 크로스 포인트 소자(10)의 총 수를 삭감하는 것이 가능하게 된다.
<3. 변형예 2>
상기 실시 형태에 있어서의 크로스 포인트 소자(10)는 3차원 구조를 갖는 메모리 셀 어레이도 구성할 수 있다. 도 12 내지 15는, 본 개시의 변형예에 관계되는 3차원 구조를 갖는 메모리 셀 어레이(3 내지 6)의 구성의 일례를 사시적으로 도시한 것이다. 3차원 구조를 갖는 메모리 셀 어레이에서는, 각 워드선(WL)은, 서로 공통의 방향으로 연장되어 있다. 각 비트선(BL)은, 워드선(WL)의 연장 방향과는 다른 방향(예를 들어, 워드선(WL)의 연장 방향과 직교하는 방향)이며, 또한 서로 공통의 방향으로 연장되어 있다. 또한, 복수의 워드선(WL) 및 복수의 비트선(BL)은, 각각, 복수의 층 내에 배치되어 있다.
복수의 워드선(WL)이 복수의 계층으로 나뉘어서 배치되어 있는 경우, 복수의 워드선(WL)이 배치된 제1 층과, 복수의 워드선(WL)이 배치된, 제1 층에 인접하는 제2 층 사이의 층 내에, 복수의 비트선(BL)이 배치되어 있다. 복수의 비트선(BL)이 복수의 계층으로 나뉘어서 배치되어 있는 경우, 복수의 비트선(BL)이 배치된 제3층과, 복수의 비트선(BL)이 배치된, 제3층에 인접하는 제4층 사이의 층 내에, 복수의 워드선(WL)이 배치되어 있다. 복수의 워드선(WL)이 복수의 계층으로 나뉘어서 배치됨과 함께, 복수의 비트선(BL)이 복수의 계층으로 나뉘어서 배치되어 있는 경우, 복수의 워드선(WL) 및 복수의 비트선(BL)은, 메모리 셀 어레이의 적층 방향에 있어서 교대로 배치되어 있다.
본 변형예의 메모리 셀 어레이에서는, 워드선(WL) 혹은 비트선(BL)의 어느쪽으로부터 한쪽이 Z축 방향에 평행하게 구비되고, 나머지인 다른 한쪽이 XY 평면 방향에 평행하게 구비된, 종형의 크로스 포인트 구조를 갖는다. 예를 들어, 도 12에 도시한 바와 같이, 복수의 워드선(WL)은 각각 X축 방향으로, 복수의 비트선(BL)은 각각 Z축 방향으로 연신하고, 각각의 크로스 포인트에 크로스 포인트 소자(10)가 배치된 구성으로 해도 된다. 또한, 도 13에 도시한 바와 같이, X축 방향 및 Z축 방향으로 각각 연신하는 복수의 워드선(WL) 및 복수의 비트선(BL)의 크로스 포인트의 양면에, 각각 크로스 포인트 소자(10)가 배치된 구성으로 해도 된다. 또한, 도 14에 도시한 바와 같이, Z축 방향으로 연신하는 복수의 비트선(BL)과, X축 방향 또는 Y축 방향으로 2 방향으로 연신하는 2종류의 복수의 워드선(WL)을 갖는 구성으로 해도 된다. 또한, 복수의 워드선(WL) 및 복수의 비트선(BL)은 반드시 일 방향으로 연신할 필요는 없다. 예를 들어, 도 15에 도시한 바와 같이, 예를 들어, 복수의 비트선(BL)은 Z축 방향으로 연신하고, 복수의 워드선(WL)은, X축 방향으로 연신하는 도중에 Y축 방향으로 굴곡하고, 또한, X축 방향으로 굴곡하고, XY 평면에 있어서, 소위 U자형으로 연신하도록 해도 된다.
이상과 같이, 본 개시의 메모리 셀 어레이는, 복수의 크로스 포인트 소자(10)를 평면(2차원,XY 평면 방향)으로 배치하고, 또한 Z축 방향으로 적층시킨 3차원 구조로 함으로, 보다 고밀도이며 또한 대용량의 기억 장치를 제공할 수 있다.
이상, 실시 형태 및 변형예 1, 2를 들어 본 개시를 설명했지만, 본 개시 내용은 상기 실시 형태 등에 한정되는 것은 아니며, 여러가지 변형이 가능하다. 예를 들어, 본 개시의 크로스 포인트 소자(10)를 사용한 메모리 셀 어레이(예를 들어, 메모리 셀 어레이(1))의 동작 방법으로서는, 공지된 V, V/2 방식이나 V, V/3 방식 등, 여러가지 바이어스 방식을 사용할 수 있다.
또한, 상기 변형예 1에서는, 하부 전극(61)과 스위치층(63) 사이 및 스위치층(63)과 상부 전극(62) 사이에, 각각 n형 도전형층(64A, 64B)을 마련한 예를 나타냈지만, 적어도 한쪽에 마련함으로써, 본 변형예 1에 있어서의 효과를 얻을 수 있다.
또한, 본 명세서 중에 기재된 효과는, 어디까지나 예시이다. 본 개시의 효과는, 본 명세서 중에 기재된 효과에 한정되는 것은 아니다. 본 개시 내용이, 본 명세서 중에 기재된 효과 이외의 효과를 갖고 있어도 된다.
또한, 예를 들어, 본 개시는 이하와 같은 구성을 취할 수 있다.
(1)
제1 전극과,
상기 제1 전극과 대향 배치된 제2 전극과,
상기 제1 전극과 상기 제2 전극 사이에 적층된 메모리 소자, 선택 소자 및 저항 소자를 구비하고,
상기 저항 소자는, 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮은
크로스 포인트 소자.
(2)
상기 정의 전압이란 인가에 의해 상기 메모리 소자가 저저항 상태로 되는 전압이며, 상기 부의 전압이란 인가에 의해 상기 메모리 소자가 고저항 상태로 되는 전압인, 상기 (1)에 기재된 크로스 포인트 소자.
(3)
상기 저항 소자는, 단위 면적당의 저항이 1e9Ω/㎝ 이상 1e11Ω/㎝인, 상기 (1) 또는 (2)에 기재된 크로스 포인트 소자.
(4)
상기 저항 소자는 다층 구조를 갖고, 상기 다층 구조 중 적어도 1층에 탄소(C), 게르마늄(Ge), 붕소(B), 규소(Si) 중 적어도 1종을 포함하고 있는, 상기 (1) 내지 (3) 중 어느 것에 기재된 크로스 포인트 소자.
(5)
상기 메모리 소자 및 상기 선택 소자는, 상기 제1 전극과 상기 제2 전극 사이에 이 순으로 적층되고,
상기 저항 소자는, 적어도, 상기 제1 전극과 상기 메모리 소자 사이, 상기 메모리 소자와 상기 선택 소자 사이 및 상기 선택 소자와 상기 제2 전극 사이의 어느 것에 마련되어 있는, 상기 (1) 내지 (4) 중 어느 것에 기재된 크로스 포인트 소자.
(6)
상기 선택 소자는, p형의 도전형을 가짐과 함께, 칼코게나이드 반도체를 포함하는 스위치층과, 상기 스위치층과 상기 제1 전극 및 상기 스위치층과 상기 제2 전극 사이의 적어도 한쪽에 n형 도전형층을 갖고,
상기 스위치층에는 5㎚ 이상의 막 두께의 공핍층이 형성되어 있는, 상기 (5)에 기재된 크로스 포인트 소자.
(7)
상기 제2 전극은 탄소(C)를 포함하고 있는, 상기 (6)에 기재된 크로스 포인트 소자.
(8)
상기 저항 소자가 상기 n형 도전형층을 겸하고 있는, 상기 (6) 또는 (7)에 기재된 크로스 포인트 소자.
(9)
상기 메모리 소자는, 상기 제1 전극과 상기 제2 전극 간에 전압을 인가함으로써, 소정의 전압 이상에서 저항 상태가 스위칭함과 함께 저저항 상태를 기록하고, 상기 소정의 전압과는 역방향의 전압을 인가함으로써 고저항 상태를 기록하는, 상기 (1) 내지 (8) 중 어느 것에 기재된 크로스 포인트 소자.
(10)
상기 선택 소자는, 비정질상과 결정상의 상변화를 수반하지 않고, 인가 전압을 소정의 역치 전압 이상으로 함으로써 저저항 상태로, 상기 역치 전압보다 낮춤으로써 고저항 상태로 변화하는, 상기 (1) 내지 (9) 중 어느 것에 기재된 크로스 포인트 소자.
(11)
하나의 방향으로 연신하는 1개 또는 복수의 제1 배선과, 다른 방향으로 연신함과 함께, 상기 제1 배선과 교차하는 1개 또는 복수의 제2 배선과, 상기 제1 배선과 상기 제2 배선의 교점에 배치되는 1개 또는 복수의 크로스 포인트 소자를 구비하고,
상기 크로스 포인트 소자는,
제1 전극과,
상기 제1 전극과 대향 배치된 제2 전극과,
상기 제1 전극과 상기 제2 전극 사이에 적층된 메모리 소자, 선택 소자 및 저항 소자를 구비하고,
상기 저항 소자는, 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮은
기억 장치.
(12)
제1 전극과,
상기 제1 전극과 대향 배치된 제2 전극과,
상기 제1 전극과 상기 제2 전극 사이에 적층된 메모리 소자, 선택 소자 및 저항 소자를 구비하고,
상기 선택 소자는, p형의 도전형을 가짐과 함께, 칼코게나이드 반도체를 포함하는 스위치층과, 상기 스위치층과 상기 제1 전극 또는 상기 제2 전극 사이의 적어도 한쪽에 n형 도전형층을 갖고,
상기 스위치층에는 5㎚ 이상의 막 두께의 공핍층이 형성되어 있는
크로스 포인트 소자.
본 출원은, 일본 특허청에서 2018년 3월 19일에 출원된 일본 특허 출원 번호 2018-051357호를 기초로 하여 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자이면 설계상의 요건이나 다른 요인에 따라, 여러가지 수정, 콤비네이션, 서브콤비네이션, 및 변경을 상도할 수 있지만, 그들은 첨부의 청구범위나 그 균등물의 범위에 포함되는 것인 것이 이해될 것이다.

Claims (11)

  1. 제1 전극과,
    상기 제1 전극과 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 적층된 메모리 소자, 선택 소자 및 저항 소자를 구비하고,
    상기 저항 소자는, 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮은
    크로스 포인트 소자.
  2. 제1항에 있어서, 상기 정의 전압이란 인가에 의해 상기 메모리 소자가 저저항 상태로 되는 전압이며, 상기 부의 전압이란 인가에 의해 상기 메모리 소자가 고저항 상태로 되는 전압인, 크로스 포인트 소자.
  3. 제1항에 있어서, 상기 저항 소자는, 단위 면적당의 저항이 1e9Ω/㎝ 이상 1e11Ω/㎝인, 크로스 포인트 소자.
  4. 제1항에 있어서, 상기 저항 소자는 다층 구조를 갖고, 상기 다층 구조 중 적어도 1층에 탄소(C), 게르마늄(Ge), 붕소(B), 규소(Si) 중 적어도 1종을 포함하고 있는, 크로스 포인트 소자.
  5. 제1항에 있어서, 상기 메모리 소자 및 상기 선택 소자는, 상기 제1 전극과 상기 제2 전극 사이에 이 순으로 적층되고,
    상기 저항 소자는, 적어도, 상기 제1 전극과 상기 메모리 소자 사이, 상기 메모리 소자와 상기 선택 소자 사이 및 상기 선택 소자와 상기 제2 전극 사이의 어느 것에 마련되어 있는, 크로스 포인트 소자.
  6. 제5항에 있어서, 상기 선택 소자는, p형의 도전형을 가짐과 함께, 칼코게나이드 반도체를 포함하는 스위치층과, 상기 스위치층과 상기 제1 전극 및 상기 스위치층과 상기 제2 전극 사이의 적어도 한쪽에 n형 도전형층을 갖고,
    상기 스위치층에는 5㎚ 이상의 막 두께의 공핍층이 형성되어 있는, 크로스 포인트 소자.
  7. 제6항에 있어서, 상기 제2 전극은 탄소(C)를 포함하고 있는, 크로스 포인트 소자.
  8. 제6항에 있어서, 상기 저항 소자가 상기 n형 도전형층을 겸하고 있는, 크로스 포인트 소자.
  9. 제1항에 있어서, 상기 메모리 소자는, 상기 제1 전극과 상기 제2 전극 간에 전압을 인가함으로써, 소정의 전압 이상에서 저항 상태가 스위칭함과 함께 저저항 상태를 기록하고, 상기 소정의 전압과는 역방향의 전압을 인가함으로써 고저항 상태를 기록하는, 크로스 포인트 소자.
  10. 제1항에 있어서, 상기 선택 소자는, 비정질상과 결정상의 상변화를 수반하지 않고, 인가 전압을 소정의 역치 전압 이상으로 함으로써 저저항 상태로, 상기 역치 전압보다 낮춤으로써 고저항 상태로 변화하는, 크로스 포인트 소자.
  11. 하나의 방향으로 연신하는 1개 또는 복수의 제1 배선과, 다른 방향으로 연신함과 함께, 상기 제1 배선과 교차하는 1개 또는 복수의 제2 배선과, 상기 제1 배선과 상기 제2 배선의 교점에 배치되는 1개 또는 복수의 크로스 포인트 소자를 구비하고,
    상기 크로스 포인트 소자는,
    제1 전극과,
    상기 제1 전극과 대향 배치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 적층된 메모리 소자, 선택 소자 및 저항 소자를 구비하고,
    상기 저항 소자는, 부의 전압의 인가에 의해 얻어지는 저항값이 정의 전압의 인가에 의해 얻어지는 저항값보다도 낮은
    기억 장치.
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