JP2019165084A - クロスポイント素子および記憶装置 - Google Patents
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Abstract
【課題】繰り返し特性を向上させることが可能なクロスポイント素子および記憶装置を提供する。【解決手段】本開示の一実施形態のクロスポイント素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に積層されたメモリ素子、選択素子および抵抗素子とを備え、抵抗素子は、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い。【選択図】図１
Description
本開示は、電極間にメモリ素子および選択素子を有するクロスポイント素子およびこれを備えた記憶装置に関する。
近年、ＲｅＲＡＭ（Resistance Random Access Memory）（登録商標）やＰＲＡＭ（Phase-Change Random Access Memory）（登録商標）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。これに対して、交差する配線間の交点（クロスポイント）にメモリセルが配置されたクロスポイント型の記憶装置（メモリセルアレイ）が開発されている。メモリセルは、メモリ素子と、セル選択用のスイッチ素子（選択素子）が、例えば中間電極を介して積層された構成を有する。
クロスポイント型の記憶装置は、メモリ素子に付加される配線容量およびトランジスタの接合容量が大きい。このため、選択素子が低抵抗状態になる際にメモリ素子に意図しない大電流が流れてしまう。特に、メモリ素子の読み出しの際に大電流が流れるとメモリ素子の抵抗状態が変化してしまうという問題がある。
この問題は、一般に、回路上の工夫を行うことで解決することができるが、メモリ素子の面積効率が低下してしまうという課題が生じる。この他、クロスポイントに配置されたメモリセルに直列抵抗を挿入する例もある（例えば、非特許文献１および特許文献１参照）が、大きなエネルギーが必要なリセット時に特性が不安定になるという課題がある。
ＶＬＳＩ ２０１５，S.H.Jo et al
ところで、クロスポイント型の記憶装置では、繰り返し特性の向上が求められている。
繰り返し特性を向上させることが可能なクロスポイント素子および記憶装置を提供することが望ましい。
本開示の一実施形態のクロスポイント素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に積層されたメモリ素子、選択素子および抵抗素子とを備えたものであり、抵抗素子は、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い。
本開示の一実施形態の記憶装置は、一の方向に延伸する一または複数の第１配線と、他の方向に延伸すると共に、第１配線と交差する１または複数の第２配線と、第１配線と第２配線との交点に配置される１または複数の上記本開示の一実施形態のクロスポイント素子とを備えたものである。
本開示の一実施形態のクロスポイント素子および一実施形態の記憶装置では、対向配置された第１電極と第２電極との間に、メモリ素子、選択素子および抵抗素子を積層するようにした。上記抵抗素子は、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い特性を有する。これにより、メモリ素子のリセット動作に必要な電圧が低下し、抵抗変化に伴うメモリ素子への印加電圧の変化を小さくすることが可能となる。
本開示の一実施形態のクロスポイント素子および一実施形態の記憶装置によれば、対向配置された第１電極と第２電極との間に、メモリ素子および選択素子と共に、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い抵抗素子を配置するようにしたので、メモリ素子のリセット動作に必要な電圧が低下する。よって、抵抗変化に伴うメモリ素子への印加電圧の変化が小さくなり、メモリ素子の繰り返し特性を向上させることが可能となる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
１．実施の形態
（メモリ素子およびスイッチ素子と共に、正の電圧および負の電圧の印加によって得られる抵抗値が互いに異なる抵抗素子が積層されたクロスポイント素子の例）
１−１．クロスポイント素子の構成
１−２．メモリセルアレイの構成
１−３．作用・効果
２．変形例１（一対の電極間に、ｐ型のカルコゲナイド層を間にｎ型の導電型層を有するスイッチ素子の例）
２−１．スイッチ素子の構成
２−２．作用・効果
３．変形例２（３次元構造を有するメモリセルアレイの例）
１．実施の形態
（メモリ素子およびスイッチ素子と共に、正の電圧および負の電圧の印加によって得られる抵抗値が互いに異なる抵抗素子が積層されたクロスポイント素子の例）
１−１．クロスポイント素子の構成
１−２．メモリセルアレイの構成
１−３．作用・効果
２．変形例１（一対の電極間に、ｐ型のカルコゲナイド層を間にｎ型の導電型層を有するスイッチ素子の例）
２−１．スイッチ素子の構成
２−２．作用・効果
３．変形例２（３次元構造を有するメモリセルアレイの例）
＜１．実施の形態＞
図１は、本開示の一実施の形態に係るクロスポイント素子（クロスポイント素子１０）の断面構成の一例を表したものである。このクロスポイント素子１０は、例えば、図９に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ１において交差するワード線ＷＬとビット線ＢＬとが互いに対向する位置（クロスポイント）に配置されるものである。クロスポイント素子１０は、対向する下部電極１１（第１電極）と上部電極（第２電極）との間に、例えば、スイッチ素子３０、抵抗素子４０およびメモリ素子２０がこの順に積層されたものである。本実施の形態のクロスポイント素子１０では、抵抗素子４０として負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い抵抗素子が用いられている。
図１は、本開示の一実施の形態に係るクロスポイント素子（クロスポイント素子１０）の断面構成の一例を表したものである。このクロスポイント素子１０は、例えば、図９に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ１において交差するワード線ＷＬとビット線ＢＬとが互いに対向する位置（クロスポイント）に配置されるものである。クロスポイント素子１０は、対向する下部電極１１（第１電極）と上部電極（第２電極）との間に、例えば、スイッチ素子３０、抵抗素子４０およびメモリ素子２０がこの順に積層されたものである。本実施の形態のクロスポイント素子１０では、抵抗素子４０として負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い抵抗素子が用いられている。
（１−１．クロスポイント素子の構成）
下部電極１１は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ）、銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。下部電極１１がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１１の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
下部電極１１は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ）、銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。下部電極１１がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１１の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
上部電極１２は、下部電極１１と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経ても、例えば直接接するメモリ素子２０と反応しない安定な材料が好ましい。
メモリ素子２０は、抵抗変化型のメモリ素子であり、下部電極１１と上部電極１２との間に所定の電圧以上の電圧を印加することによって抵抗状態が低抵抗状態にスイッチングすると共に、その低抵抗状態が記録されるものである。また、逆方向の所定の電圧を印加することにより、低抵抗状態は高抵抗状態にスイッチングして、その高抵抗状態が記録されるものである。ここで、所定の電圧とは、所定の書き込み抵抗が得られる電圧であり、メモリ素子２０は、印加する電圧や電流の大きさを変えることによって、書き込まれる抵抗値が変化する。
メモリ素子２０は、例えば、図２に示したように、対向配置された下部電極１１と上部電極１２との間に、イオン源層２１および抵抗変化層２２が積層された構造を有する。
イオン源層２１は、電界の印加によって抵抗変化層２２内にイオンとして移動して伝導パスを形成する可動元素を含んでいる。この可動元素は、例えば、遷移金属元素、アルミニウム（Ａｌ）、銅（Ｃｕ）またはカルコゲン元素である。カルコゲン元素としては、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）、または硫黄（Ｓ）が挙げられる。遷移金属元素としては、周期律表第４族〜第６族の元素であり、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）またはタングステン（Ｗ）等が挙げられる。イオン源層２１は、上記可動元素を１種あるいは２種以上含んで構成されている。また、イオン源層２１は、酸素（Ｏ）、窒素（Ｎ）、上記可動元素以外の元素（例えば、マンガン（Ｍｎ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、または白金（Ｐｔ））またはケイ素（Ｓｉ）等を含んでいてもかまわない。
抵抗変化層２２は、例えば、金属元素もしくは非金属元素の酸化物、または、金属元素もしくは非金属元素の窒化物によって構成されており、下部電極１１と上部電極１２との間に所定の電圧を印加した場合に抵抗値が変化するものである。例えば、下部電極１１と上部電極１２との間に電圧が印加されると、イオン源層２１に含まれる遷移金属元素が抵抗変化層２２内に移動して伝導パスが形成され、これにより抵抗変化層２２が低抵抗化する。また、抵抗変化層２２内で酸素欠陥や窒素欠陥等の構造欠陥が生じて伝導パスが形成され、抵抗変化層２２が低抵抗化する。また、抵抗変化層２２が低抵抗化するときに印加される電圧の向きとは逆方向の電圧が印加されることによって、伝導パスが切断されるか、または導電性が変化し、抵抗変化層２２は高抵抗化する。
なお、抵抗変化層２２に含まれる金属元素および非金属元素は、必ずしも全てが酸化物の状態でなくてもよく、一部が酸化されている状態であってもよい。また、抵抗変化層２２の初期抵抗値は、例えば数ＭΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層の抵抗値によってもその最適値が変化するが、その膜厚は例えば１ｎｍ〜１０ｎｍ程度が好ましい。
また、メモリ素子２０は、図２に示した構造に限定されず、例えば、イオン源層２１が下部電極１１側に、抵抗変化層２２が上部電極１２側に配置されていてもよい。更に、イオン源層２１および抵抗変化層２２の他に他の層を有していてもよい。
スイッチ素子３０は、メモリセルアレイ１において、クロスポイント毎に配設された複数のメモリ素子２０のうちの任意のメモリ素子２０を選択的に動作させるためのものである。スイッチ素子３０は、印加電圧を所定の閾値電圧（スイッチング閾値電圧）以上に上げることにより低抵抗状態に変化し、印加電圧を上記の閾値電圧（スイッチング閾値電圧）より低い電圧に下げることにより高抵抗状態に変化するものである。即ち、スイッチ素子３０は負性微分抵抗特性を有するものであり、スイッチ素子３０に印加される電圧が所定の閾値電圧を超えたときに、電流を数桁倍流すようになるものである。また、スイッチ素子３０は、図示しない電源回路（パルス印加手段）から下部電極１１および上部電極１２を介した電圧パルスあるいは電流パルスの印加によらず、スイッチ素子３０のアモルファス構造が安定して維持されるものである。なお、スイッチ素子３０は、電圧印加によるイオンの移動によって形成される伝導パスが印加電圧消去後にも維持される等のメモリ動作をしない。
スイッチ素子３０は、メモリ素子２０に直列に接続されており、例えば、下部電極１１と上部電極１２との間にスイッチ層３１が配設された構造を有する。
スイッチ層３１は、周期律表第１６族の元素、具体的には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。ＯＴＳ（Ovonic Threshold Switch）現象を有するスイッチ素子３０では、スイッチングのための電圧バイアスを印加してもスイッチ層３１はアモルファス構造を安定して維持することが必要であり、アモルファス構造が安定であるほど、安定してＯＴＳ現象を生じさせることができる。スイッチ層３１は、上記カルコゲン元素のほかに、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の元素を含んで構成されている。また、スイッチ層３１は、さらに、ホウ素（Ｂ）を除く周期律表第１３族の元素、具体的には、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の元素を含んで構成されている。スイッチ層３１は、さらに、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の元素を含んで構成されている。
スイッチ素子３０は、初期状態ではその抵抗値は高く（高抵抗状態（オフ状態））、電圧を印加すると、ある電圧（スイッチング閾値電圧）において低く（低抵抗状態（オン状態））なるスイッチ特性を有する。また、スイッチ素子３０は、印加電圧をスイッチング閾値電圧より下げる、あるいは、電圧の印加を停止すると高抵抗状態に戻るものであり、オン状態が維持されない。即ち、スイッチ素子３０は、図示しない電源回路（パルス印加手段）から下部電極１１および上部電極１２を介して電圧パルスあるいは電流パルスの印加によって、スイッチ層３１の相変化（非晶質相（アモルファス相）と結晶相）を生じることによるメモリ動作がないものである。
なお、スイッチ素子３０は、例えば図３に示したように、スイッチ層３１と高抵抗層３２とが積層された構成としてもよい。高抵抗層３２は、例えば、スイッチ層３１よりも絶縁性が高く、例えば、金属元素あるいは非金属元素の酸化物や窒化物、またはこれらの混合物を含んで構成されている。なお、図２では、高抵抗層３２を下部電極１１側に設けた例を示したが、これに限らず、上部電極１２側に設けられていてもかまわない。また、高抵抗層３２は、スイッチ層３１を挟んで、下部電極１１側および上部電極１２側の両方に設けられていてもかまわない。更に、スイッチ層３１および高抵抗層３２をそれぞれ複数組積層した多層構造としてもよい。
抵抗素子４０は、メモリセルアレイ１において、交差するワード線ＷＬとビット線ＢＬとのクロスポイント間に流れる電流を調整するためのものである。本実施の形態では、下部電極１１と上部電極１２との間に正の電圧および負の電圧が印加された際に得られる抵抗値が互いに異なる抵抗素子４０が用いられており、具体的には、抵抗素子４０は、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い特性を有するものである。なお、本実施の形態では、正の電圧とは印加によってメモリ素子２０が低抵抗状態となる電圧であり、負の電圧とは印加によってメモリ素子２０が高抵抗状態となる電圧である。
抵抗素子４０は、メモリ素子２０およびスイッチ素子３０に直列に接続されており、例えば、図１に示したように、メモリ素子２０とスイッチ素子３０との間に配設されている。抵抗素子４０は多層構造を有し、例えば、図１に示したように第１層４１および第２層４２が、例えば下部電極１１側からこの順に積層された積層体として形成されている。本実施の形態の抵抗素子４０は、単位面積当たりの抵抗が１ｅ９Ω／ｃｍ以上１ｅ１１Ω／ｃｍであることが好ましい。このような抵抗素子４０は、例えば以下の材料を用いて構成されている。
抵抗素子４０は、上記のように、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い特性を有し、換言すると、正の電圧印加時に流れる電流が負の電圧印加時に流れる電流よりも小さい。即ち、抵抗素子４０は、正負非対称な電流電圧特性を有するものである。
複数の層からなる抵抗素子４０は、例えば１層に炭素（Ｃ）、ゲルマニウム（Ｇｅ）、ホウ素（Ｂ）およびケイ素（Ｓｉ）のうちの少なくとも１種を含んでいることが好ましい。図４Ａ〜図４Ｇは、Ｃ，Ｇｅ，ＢおよびＳｉならびにアルミニウム（Ａｌ）を組み合わせた積層膜（ここでは、２層膜）の電流電圧特性を表したものである。少なくとも一方にＣ，Ｇｅ，ＢおよびＳｉを含む層を設け、それとは異なる元素構成を有する層が積層された積層膜は、図４Ａ〜図４Ｇに示したように、正の電圧（書き込み電圧（ＳｅｔＶ））および負の電圧（消去電圧（ＲｓｔＶ））の印加でそれぞれ異なる挙動を示す。この抵抗差を利用することで正負非対称な電流電圧特性を有する抵抗素子４０を形成することができる。この非対称性は、第１層４１および第２層４２として、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、ホウ素（Ｂ）およびケイ素（Ｓｉ）を２種以上組み合わせて互いに元素構成の異なる層を形成し、それらを組み合わせることで増幅させることができる。一例として、例えば抵抗比を大きくする場合には、例えばＣ中のＢの比率を高くしたり、Ｃ中の窒素（Ｎ）の含有量を高くする。また、抵抗素子４０は上記のように多層構造であり、例えば、ＢＣ／Ｇｅ／Ｓｉ／Ｃ／ＢＣの５層構造とすることで非対称性を増幅させることができる。
第１層４１および第２層４２の膜厚は、例えば、1ｎｍ以上15ｎｍ以下であることが好ましい。また、第１層４１および第２層４２の抵抗値は、正（＋）側では、配線容量から印加される虞のあるダメージを低減するために、例えば１０ｋΩ以上有することが好ましい。但し、抵抗値が高すぎるとメモリ素子２０の動作を阻害するため、例えば１００ｋΩ以下であることが好ましい。負（−）側については特に限定されず、低い方が好ましい。
なお、抵抗素子４０の望ましい抵抗範囲は、メモリセルアレイ１の動作条件によって規定される。例えば、一般的に抵抗変化型のメモリ素子は０．５Ｖ〜２Ｖ程度の動作範囲であり、そのメモリ素子を選択するためのスイッチ素子のスイッチング閾値電圧は１Ｖ〜４Ｖである。抵抗読み出し時に１Ｖ〜４Ｖの電圧印加によってスイッチングした後のスイッチ素子には０．５Ｖ〜２Ｖ程度の電圧が印加された状態となり、残りの０．５Ｖ〜２Ｖ程度の電圧が配線容量の放電に寄与する。配線抵抗は、何も対策を施していない場合には１ｋΩ前後になるため、５００μＡ〜２ｍＡのピーク電流が流れることになる。よって、メモリ素子の動作電流である１０μＡ〜１００μＡ以下にピーク電流を抑えるためには、抵抗素子４０は１０ｋΩ〜１００ｋΩの抵抗値を有することが好ましい。
図１では、クロスポイント素子１０の断面構成として下部電極１１と上部電極１２との間に、スイッチ素子３０、抵抗素子４０およびメモリ素子２０がこの順に積層された例を示したがこれに限らない。例えば、クロスポイント素子１０は、図５に示したように下部電極１１側から、メモリ素子２０、抵抗素子４０およびスイッチ素子３０がこの順に積層された構成としてもよい。また、抵抗素子４０は必ずしもメモリ素子２０とスイッチ素子３０との間に配置されている必要はなく、例えば、図６に示したように、下部電極１１側から、スイッチ素子３０、メモリ素子２０および抵抗素子４０がこの順に積層された構成としてもよい。あるいは、図７に示したように、下部電極１１側から、抵抗素子４０、スイッチ素子３０およびメモリ素子２０がこの順に積層された構成としてもよい。
更に、クロスポイント素子１０は、下部電極１１と上部電極１２との間に、メモリ素子２０、スイッチ素子３０および抵抗素子４０以外に他の層を有していてもよい。例えば、図８に示したように、下部電極１１とスイッチ素子３０との間、スイッチ素子３０と抵抗素子４０との間、抵抗素子４０とメモリ素子２０との間およびメモリ素子２０と上部電極１２との間に、それぞれ、他の層５１Ａ、５１Ｂ、５１Ｃ，５１Ｄが設けられていてもよい。他の層５１Ａ、５１Ｂ、５１Ｃ，５１Ｄは、例えば金属膜であり、例えば、Ｔｉ，ＴｉＮ，Ｗ，Ｔａ，Ｒｕ，Ａｌ等を含んで形成されていてもよい。また、他の層５１Ａ、５１Ｂ、５１Ｃ，５１Ｄは、例えば半導体膜であり、例えばＮｉＯ，ＴｉＯｘ，ＴａＯｘ，ＧａＡｓ，ＣｄＴｅ等を含んで形成されていてもよい。
（１−２．メモリセルアレイの構成）
図９は、本開示のメモリセルアレイの構成の一例（メモリセルアレイ１）を斜視的に表したものである。メモリセルアレイ１は、本開示の「記憶装置」の一具体例に相当する。メモリセルアレイ１は、所謂クロスポイントアレイ構造を備えており、例えば、図２に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）に１つずつ、メモリセルを備えている。つまり、メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセルとを備えている。本実施の形態のメモリセルアレイ１では、メモリセルは上述したクロスポイント素子１０によって構成されており、複数のクロスポイント素子１０を平面（２次元，ＸＹ平面方向）に配置したものである。
図９は、本開示のメモリセルアレイの構成の一例（メモリセルアレイ１）を斜視的に表したものである。メモリセルアレイ１は、本開示の「記憶装置」の一具体例に相当する。メモリセルアレイ１は、所謂クロスポイントアレイ構造を備えており、例えば、図２に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）に１つずつ、メモリセルを備えている。つまり、メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセルとを備えている。本実施の形態のメモリセルアレイ１では、メモリセルは上述したクロスポイント素子１０によって構成されており、複数のクロスポイント素子１０を平面（２次元，ＸＹ平面方向）に配置したものである。
各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。なお、複数のワード線ＷＬは、１または複数の層内に配置されており、例えば、図１２に示したように、複数の階層に分かれて配置されていてもよい。複数のビット線ＢＬは、１または複数の層内に配置されており、例えば、図１２に示したように、複数の階層に分かれて配置されていてもよい。
メモリセルアレイ１は、基板上に２次元配置された複数のクロスポイント素子１０を備えている。基板は、例えば、各ワード線ＷＬおよび各ビット線ＢＬと電気的に接続された配線群や、その配線群と外部回路とを連結するための回路等を有している。各ワード線ＷＬおよび各ビット線ＢＬは、上述した下部電極１１および上部電極１２を兼ねていてもよいし、下部電極１１および上部電極１２とは別体で設けられていてもよい。その場合には、例えば、下部電極１１はワード線ＷＬと電気的に接続され、上部電極１２はビット線ＢＬと電気的に接続されている。
図１０は、本開示のメモリセルアレイの構成の他の例（メモリセルアレイ２）を斜視的に表したものである。このメモリセルアレイ２は、上記メモリセルアレイ１と同様に、所謂クロスポイントアレイ構造を備えたものである。メモリセルアレイ２では、メモリ素子２０は、互いに共通の方向に延在する各ビット線ＢＬに沿って延在している。スイッチ素子３０は、ビット線ＢＬの延在方向とは異なる方向（例えば、ビット線ＢＬの延在方向と直交する方向）に延在するワード線ＷＬに沿って延在している。複数のワード線ＷＬと、複数のビット線ＢＬとのクロスポイントには、例えば抵抗素子４０が配設されており、この抵抗素子４０を介して、メモリ素子２０とスイッチ素子３０とが積層された構成となっている。
このように、メモリ素子２０およびスイッチ素子３０が、クロスポイントだけでなく、それぞれ、ワード線ＷＬの延在方向およびビット線ＢＬの延在方向に延在して設けられた構成とすることにより、ビット線ＢＬあるいはワード線ＷＬとなる層と同時にスイッチ素子層あるいはメモリ素子層を成膜し、一括してフォトリソグラフィのプロセスによる形状加工を行うことができる。よって、プロセス工程を削減することが可能となる。
（１−３．作用・効果）
前述したように、クロスポイント型の記憶装置は、メモリ素子に付加される配線容量およびトランジスタの接合容量が大きい。このため、選択素子が低抵抗状態になる際にメモリ素子に意図しない大電流が流れてしまう。特に、メモリ素子の読み出しの際に大電流が流れるとメモリ素子の抵抗状態が変化してしまうという問題がある。
前述したように、クロスポイント型の記憶装置は、メモリ素子に付加される配線容量およびトランジスタの接合容量が大きい。このため、選択素子が低抵抗状態になる際にメモリ素子に意図しない大電流が流れてしまう。特に、メモリ素子の読み出しの際に大電流が流れるとメモリ素子の抵抗状態が変化してしまうという問題がある。
この問題は、一般に、回路上の工夫を行うことで解決することができるが、メモリ素子の面積効率が低下してしまうという課題が生じる。この他、クロスポイントに配置されたメモリセルに直列抵抗を挿入する例もあるが、大きなエネルギーが必要なリセット時に特性が不安定になるという課題がある。
例えば、メモリセルに直列抵抗を挿入した場合、セット時およびリセット時に流せる電流は同じになる。一般的なクロスポイント型の記憶装置では、トランジスタのゲート電圧を切り替えてリセット時に多くの電流が流れるようにするが、直列抵抗を挿入した場合、リセット時に負荷される抵抗値によって同じリセット電圧を印加した際に用いることができるエネルギーが少なくなってしまい、メモリ素子を十分な高抵抗状態にすることができなくなる。リセット電圧を増加させることで用いることができるエネルギーを増加させることができるが、その場合、高電圧印加に起因する別の劣化モードによってメモリ特性が損なわれる。
これに対して、本実施の形態のクロスポイント素子１０では、対向配置された下部電極１１と上部電極１２との間に、メモリ素子２０およびスイッチ素子３０と共に、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い抵抗素子４０を直列に配置するようにした。
抵抗変化型のメモリ素子２０のリセット動作（消去動作）は、セット動作（書き込み動作）と同等の電流が印加されたときに完了する。これは、書き込み時に抵抗変化層２２に移動したイオンをもとに戻すために同等の電流を要するからである。このため、クロスポイント素子１０に挿入される直列抵抗の抵抗値が低い場合には低い印加電圧で、直列抵抗の抵抗値が高い場合には高い印加電圧でリセットされる。繰り返し特性は、リセット時の抵抗変化に伴うメモリ素子への印加電圧の変化によって加速されることが知られている。即ち、直列抵抗が低く、リセット動作に必要な電圧が低ければ低いほど抵抗変化に伴うメモリ素子への印加電圧の変化が小さく、メモリ素子の繰り返し特性に有利になる。
本実施の形態では、上記のように、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い抵抗素子４０をメモリ素子２０およびスイッチ素子３０に対して直列に配置するようにしたので、メモリ素子２０のリセット動作に必要な電圧が低下し、抵抗変化に伴うメモリ素子への印加電圧の変化を小さくすることが可能となる。
以上のことから、本実施の形態のクロスポイント素子１０およびメモリセルアレイ１では、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い抵抗素子４０をメモリ素子２０およびスイッチ素子３０に対して直列に配置し、これを、ワード線ＷＬとビット線ＢＬとのクロスポイントに配置するようにした。これにより、メモリ素子２０のリセット動作に必要な電圧が低下し、抵抗変化に伴うメモリ素子２０への印加電圧の変化が小さくなる。よって、メモリ素子２０の繰り返し特性の向上およびこれを備えたメモリセルアレイ１の繰り返し特性を向上させることが可能となる。
次に、上記実施の形態における変形例（変形例１，２）について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜２．変形例１＞
図１１は、本開示の変形例１に係るクロスポイント素子１０を構成するスイッチ素子（スイッチ素子６０）の断面構成の一例を表したものである。このスイッチ素子６０は、対向配置された下部電極６１と上部電極６２との間に、スイッチ層６３と、下部電極６１側および上部電極６２側に設けられたｎ型導電型層６４Ａ，６４Ｂとが積層されたものである。
図１１は、本開示の変形例１に係るクロスポイント素子１０を構成するスイッチ素子（スイッチ素子６０）の断面構成の一例を表したものである。このスイッチ素子６０は、対向配置された下部電極６１と上部電極６２との間に、スイッチ層６３と、下部電極６１側および上部電極６２側に設けられたｎ型導電型層６４Ａ，６４Ｂとが積層されたものである。
（２−１．スイッチ素子の構成）
下部電極６１は、後述するスイッチ層６３を構成するカルコゲナイドを含む半導体と反応する電極材料を用いることが好ましく、例えば、炭素（Ｃ）を用いることが好ましい。この他、例えばマグネシウム（Ｍｇ），アルミニウム（Ａｌ），亜鉛（Ｚｎ），スズ（Ｓｎ）等を用いることができる。
下部電極６１は、後述するスイッチ層６３を構成するカルコゲナイドを含む半導体と反応する電極材料を用いることが好ましく、例えば、炭素（Ｃ）を用いることが好ましい。この他、例えばマグネシウム（Ｍｇ），アルミニウム（Ａｌ），亜鉛（Ｚｎ），スズ（Ｓｎ）等を用いることができる。
上部電極６２は、下部電極６１と同様に、スイッチ層６３を構成するカルコゲナイドを含む半導体と反応する電極材料を用いることが好ましく、例えば、炭素（Ｃ）を用いることが好ましい。この他、例えばマグネシウム（Ｍｇ），アルミニウム（Ａｌ），亜鉛（Ｚｎ），スズ（Ｓｎ）等を用いることができる。
スイッチ層６３は、例えば、酸素（Ｏ）を除く周期律表第１６族の元素、具体的には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。スイッチ層６３は、上記カルコゲン元素のほかに、例えば、ホウ素（Ｂ）および炭素（Ｃ）から選ばれる少なくとも１種の元素を含んで構成されている。また、スイッチ層３１は、さらに、ホウ素（Ｂ）を除く周期律表第１３族の元素、具体的には、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）から選ばれる少なくとも１種の元素を含んで構成されていてもよい。スイッチ層３１は、さらに、ゲルマニウム（Ｇｅ）、リン（Ｐ）およびヒ素（Ａｓ）から選ばれる少なくとも１種の元素を含んで構成されていてもよい。スイッチ層６３は、カルコゲン元素と共に、上記元素を含む半導体（カルコゲナイド半導体）で構成されており、ｐ型の導電型を有する。
ｎ型導電型層６４Ａ，６４Ｂは、ドーパント元素として例えば窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）およびアンチモン（Ｓｂ）等を用いてスイッチ層６３に注入することで形成されたものである。または、ｎ型導電型層６４Ａ，６４Ｂは、上部電極６２の成膜後の加熱またはフォーミング時のジュール発熱によってスイッチ層６３を構成するカルコゲナイド半導体が還元されて形成されたものである。あるいは、その両方の方法を用いて形成することが好ましい。加熱温度は、例えば下部電極６１および上部電極６２を構成する炭素（Ｃ）とカルコゲナイド半導体とが反応してその反応物が気体となって揮発するのに適した温度であることが好ましく、例えば、基板温度として４００Ｋ以上７００Ｋ以下の比較的低温の温度範囲とすることが好ましい。なお、加熱によってｎ型導電型層６４Ａ，６４Ｂを形成する場合には、スイッチ層６３に用いるカルコゲン元素は硫黄（Ｓ）またはセレン（Ｓｅ）を用いることが好ましい。
例えば、スイッチ層６３をＧｅ2Ａｓ2Ｓｅで構成した場合、Ｇｅ2Ａｓ2Ｓｅは、成膜後の加熱等により、Ｃを含んで構成された下部電極６１および上部電極６２との酸化還元反応により２ＧｅＡｓおよび３ＣＳＥ2を生成する。３ＣＳＥ2は融点−４３．７℃であり、加熱によって気体となってスイッチ層６３と下部電極６１および上部電極６２との界面から除去され、ｎ型の２ＧｅＡｓが残る。これによって、スイッチ層６３と下部電極６１および上部電極６２との界面にはｎ型導電型層６４Ａ，６４Ｂが形成される。
上記方法を用いて形成されたｎ型導電型層６４Ａ，６４Ｂは、成膜プロセスの順序の都合上、下部電極６１と接触するｎ型導電型層６４Ａよりも上部電極６２と接触するｎ型導電型層６４Ｂの方が制御性が高く、抵抗値比が低くなる。これにより、スイッチ素子６０の電流電圧特性は電圧印加軸に対して非対称となる。
本変形例のスイッチ素子６０では、ｎ型導電型層６４Ａ，６４Ｂの形成によりスイッチ層６３と下部電極６１および上部電極６２との間の電極界面の電位障壁が低下する。一方で、ｎ型導電型層６４Ａおよびｎ型導電型層６４Ｂによって挟持されたスイッチ層６３は全体が空乏化するため、ビルトインポテンシャルと呼ばれる内部障壁が発生する。内部障壁が占める領域の厚さｄは、以下の理由から５ｎｍ以上であることが好ましい。空乏層の厚さが厚くなると、空乏層に注入されたキャリアは電界によって加速され、一般にアバランシェ増倍と呼ばれるキャリア増加作用が実現される。
平均自由行程をλ、電荷素量をｅ、電界をＦとすると、空乏層を走行するキャリア（ｐ型の場合はホール）の運動エネルギーＥは下記式（１）で定義される。
（数１）Ｅ＝λｅＦ・・・・・・（１）
アバランシェ増倍が起こるためには、キャリアの持つ運動エネルギーＥが、衝突電離を引き起こすために必要とされるエネルギーＥｉを越える必要がある。そのための条件は下記式（２）で表される。
（数２）Ｅ＞Ｅｉ・・・・・・（２）
平均自由行程λに対して条件（２）が満たされるための最小走行距離Ｄは、凡そ下記式（３）になることが示唆されている（Y. Okuto and C. R. Crowell, "Threshold energy effect on avalanche breakdown voltage in semiconductor junctions," Solid-State Electronics, 18, 161 (1975) 参照）。
（数３）Ｄ／λ＞１０・・・・・・（３）
また、結晶半導体（例えば、Ｓｉ）の平均自由行程は約５ｎｍであるが、アモルファス半導体（例えば、ａ−Ｓｉ）の平均自由行程は原子間距離程度（ｃ軸方向で約０．５ｎｍ）になる。すると式（３）を満たすためには最小膜厚として５ｎｍ以上が必要になることがわかる。最小走行距離は原子間距離を基準として決まるので、スイッチ層６３の最小膜厚は５ｎｍ程度となる。
（数１）Ｅ＝λｅＦ・・・・・・（１）
アバランシェ増倍が起こるためには、キャリアの持つ運動エネルギーＥが、衝突電離を引き起こすために必要とされるエネルギーＥｉを越える必要がある。そのための条件は下記式（２）で表される。
（数２）Ｅ＞Ｅｉ・・・・・・（２）
平均自由行程λに対して条件（２）が満たされるための最小走行距離Ｄは、凡そ下記式（３）になることが示唆されている（Y. Okuto and C. R. Crowell, "Threshold energy effect on avalanche breakdown voltage in semiconductor junctions," Solid-State Electronics, 18, 161 (1975) 参照）。
（数３）Ｄ／λ＞１０・・・・・・（３）
また、結晶半導体（例えば、Ｓｉ）の平均自由行程は約５ｎｍであるが、アモルファス半導体（例えば、ａ−Ｓｉ）の平均自由行程は原子間距離程度（ｃ軸方向で約０．５ｎｍ）になる。すると式（３）を満たすためには最小膜厚として５ｎｍ以上が必要になることがわかる。最小走行距離は原子間距離を基準として決まるので、スイッチ層６３の最小膜厚は５ｎｍ程度となる。
アバランシェ増倍が作用している状態での閾値電圧は周囲温度に対して常に正の温度係数を持つ。空乏層材料自身の内部抵抗が負の温度係数を持っていたとしても、アバランシェ増倍による正の温度係数によって相殺可能なため、スイッチ素子６０全体の閾値電圧依存性を周囲温度に対して無依存に調整することができる。
（２−２．作用・効果）
酸素を除く周期律表１６族元素であるカルコゲン元素を含む半導体（カルコゲナイド半導体）はその導電型がｐ型となることがほとんどである。選択ダイオード素子材料としてカルコゲナイド半導体を電極とそのまま接触させると、所謂ショットキー障壁が形成される。ダイオード特性のオフ特性は、接触抵抗の期限である理想因子とショットキー障壁の高さによって決定される。理想因子とショットキー障壁の高さは最先端半導体プロセス技術を適用しても制御することが難しい物理量であり、均一は電気的特性を有する選択ダイオード素子の量産を困難にしている。
酸素を除く周期律表１６族元素であるカルコゲン元素を含む半導体（カルコゲナイド半導体）はその導電型がｐ型となることがほとんどである。選択ダイオード素子材料としてカルコゲナイド半導体を電極とそのまま接触させると、所謂ショットキー障壁が形成される。ダイオード特性のオフ特性は、接触抵抗の期限である理想因子とショットキー障壁の高さによって決定される。理想因子とショットキー障壁の高さは最先端半導体プロセス技術を適用しても制御することが難しい物理量であり、均一は電気的特性を有する選択ダイオード素子の量産を困難にしている。
これに対して本変形例のスイッチ素子６０では、カルコゲナイド半導体を含むｐ型の導電型のスイッチ層６３と下部電極６１および上部電極６２との間にｎ型導電型層６４Ａ，６４Ｂを設けた。これにより、下部電極６１および上部電極６２とスイッチ層６３との界面におけるショットキー障壁電位を低減すると共に、ショットキー障壁電位よりも制御性が高い内部障壁電位（ビルトインポテンシャル）を形成することができる。よって、動作条件のばらつきが低減されたスイッチ素子６０を量産することが可能となる。更に、スイッチ層６３の膜厚を５ｎｍ以上として内部障壁が占める領域（空乏層）の膜厚を５ｎｍ以上確保するようにしたので、空乏層に注入されたキャリアが電界によって加速され、アバランシェ増倍と呼ばれるキャリア増加作用が実現される。これにより、周囲温度に対するスイッチ素子６０のスイッチング閾値電圧の温度依存性を減少させることが可能となる。よって、大規模且つ高い信頼性を有するメモリセルアレイ１を実現することが可能となる。また、メモリセルアレイ１におけるクロスポイント素子１０の温度補償対策のための回路の設置が不要となる。
なお、本変形例のスイッチ素子６０は、例えば、上記実施の形態において例えば炭素（Ｃ）を用いた抵抗素子４０と直接積層することによって、ｎ型導電型層６４Ａまたはｎ型導電型層６４Ｂを抵抗素子４０のＣを含む層で兼ねることができる。これにより、クロスポイント素子１０の総数を削減することが可能となる。
＜３．変形例２＞
上記実施の形態におけるクロスポイント素子１０は、３次元構造を有するメモリセルアレイも構成することができる。図１２〜１５は、本開示の変形例に係る３次元構造を有するメモリセルアレイ３〜６の構成の一例を斜視的に表したものである。３次元構造を有するメモリセルアレイでは、各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。更に、複数のワード線ＷＬおよび複数のビット線ＢＬは、それぞれ、複数の層内に配置されている。
上記実施の形態におけるクロスポイント素子１０は、３次元構造を有するメモリセルアレイも構成することができる。図１２〜１５は、本開示の変形例に係る３次元構造を有するメモリセルアレイ３〜６の構成の一例を斜視的に表したものである。３次元構造を有するメモリセルアレイでは、各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。更に、複数のワード線ＷＬおよび複数のビット線ＢＬは、それぞれ、複数の層内に配置されている。
複数のワード線ＷＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬが配置された第１の層と、複数のワード線ＷＬが配置された、第１の層に隣接する第２の層との間の層内に、複数のビット線ＢＬが配置されている。複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のビット線ＢＬが配置された第３の層と、複数のビット線ＢＬが配置された、第３の層に隣接する第４の層との間の層内に、複数のワード線ＷＬが配置されている。複数のワード線ＷＬが複数の階層に分かれて配置されるとともに、複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬおよび複数のビット線ＢＬは、メモリセルアレイの積層方向において交互に配置されている。
本変形例のメモリセルアレイでは、ワード線ＷＬもしくはビット線ＢＬのどちから一方がＺ軸方向に平行に備わり、残りのもう一方がＸＹ平面方向に平行に備わった、縦型のクロスポイント構造を有する。例えば、図１２に示したように、複数のワード線ＷＬはそれぞれＸ軸方向に、複数のビット線ＢＬはそれぞれＺ軸方向に延伸し、それぞれのクロスポイントにクロスポイント素子１０が配置された構成としてもよい。また、図１３に示したように、Ｘ軸方向およびＺ軸方向にそれぞれ延伸する複数のワード線ＷＬおよび複数のビット線ＢＬのクロスポイントの両面に、それぞれクロスポイント素子１０が配置された構成としてもよい。更に、図１４に示したように、Ｚ軸方向に延伸する複数のビット線ＢＬと、Ｘ軸方向またはＹ軸方向の２方向に延伸する２種類の複数のワード線ＷＬとを有する構成としてもよい。更にまた、複数のワード線ＷＬおよび複数のビット線ＢＬは必ずしも一方向に延伸する必要はない。例えば、図１５に示したように、例えば、複数のビット線ＢＬはＺ軸方向に延伸し、複数のワード線ＷＬは、Ｘ軸方向に延伸する途中でＹ軸方向に屈曲し、さらに、Ｘ軸方向に屈曲し、ＸＹ平面において、いわゆるＵの字状に延伸するようにしてもよい。
以上のように、本開示のメモリセルアレイは、複数のクロスポイント素子１０を平面（２次元，ＸＹ平面方向）に配置し、さらにＺ軸方向に積層させた３次元構造とするで、より高密度且つ大容量な記憶装置を提供することができる。
以上、実施の形態および変形例１，２を挙げて本開示を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、本開示のクロスポイント素子１０を用いたメモリセルアレイ（例えば、メモリセルアレイ１）の動作方法としては、公知のＶ，Ｖ／２方式やＶ，Ｖ／３方式等、種々のバイアス方式を用いることができる。
また、上記変形例１では、下部電極６１とスイッチ層６３との間およびスイッチ層６３と上部電極６２との間に、それぞれｎ型導電型層６４Ａ，６４Ｂを設けた例を示したが、少なくとも一方に設けることで、本変形例１における効果を得ることができる。
なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示内容が、本明細書中に記載された効果以外の効果を持っていてもよい。
また、例えば、本開示は以下のような構成を取ることができる。
（１）
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に積層されたメモリ素子、選択素子および抵抗素子とを備え、
前記抵抗素子は、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い
クロスポイント素子。
（２）
前記正の電圧とは印加によって前記メモリ素子が低抵抗状態となる電圧であり、前記負の電圧とは印加によって前記メモリ素子が高抵抗状態となる電圧である、前記（１）に記載のクロスポイント素子。
（３）
前記抵抗素子は、単位面積当たりの抵抗が１ｅ９Ω／ｃｍ以上１ｅ１１Ω／ｃｍである、前記（１）または（２）に記載のクロスポイント素子。
（４）
前記抵抗素子は多層構造を有し、前記多層構造のうちの少なくとも１層に炭素（Ｃ）、ゲルマニウム（Ｇｅ）、ホウ素（Ｂ）、ケイ素（Ｓｉ）のうちの少なくとも１種を含んでいる、前記（１）乃至（３）のうちのいずれかに記載のクロスポイント素子。
（５）
前記メモリ素子および前記選択素子は、前記第１電極と前記第２電極との間にこの順に積層され、
前記抵抗素子は、少なくとも、前記第１電極と前記メモリ素子との間、前記メモリ素子と前記選択素子との間および前記選択素子と前記第２電極との間のいずれかに設けられている、前記（１）乃至（４）のうちのいずれかに記載のクロスポイント素子。
（６）
前記選択素子は、ｐ型の導電型を有すると共に、カルコゲナイド半導体を含むスイッチ層と、前記スイッチ層と前記第１電極および前記スイッチ層と前記第２電極との間の少なくとも一方にｎ型導電型層とを有し、
前記スイッチ層には５ｎｍ以上の膜厚の空乏層が形成されている、前記（５）に記載のクロスポイント素子。
（７）
前記第２電極は炭素（Ｃ）を含んでいる、前記（６）に記載のクロスポイント素子。
（８）
前記抵抗素子が前記ｎ型導電型層を兼ねている、前記（６）または（７）に記載のクロスポイント素子。
（９）
前記メモリ素子は、前記第１電極と前記第２電極との間に電圧を印加することにより、所定の電圧以上で抵抗状態がスイッチングすると共に低抵抗状態を記録し、前記所定の電圧とは逆方向の電圧を印加することにより高抵抗状態を記録する、前記（１）乃至（８）のうちのいずれかに記載のクロスポイント素子。
（１０）
前記選択素子は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、前記（１）乃至（９）のうちのいずれかに記載のクロスポイント素子。
（１１）
一の方向に延伸する１または複数の第１配線と、他の方向に延伸すると共に、前記第１配線と交差する１または複数の第２配線と、前記第１配線と前記第２配線との交点に配置される１または複数のクロスポイント素子とを備え、
前記クロスポイント素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に積層されたメモリ素子、選択素子および抵抗素子とを備え、
前記抵抗素子は、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い
記憶装置。
（１２）
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に積層されたメモリ素子、選択素子および抵抗素子とを備え、
前記選択素子は、ｐ型の導電型を有すると共に、カルコゲナイド半導体を含むスイッチ層と、前記スイッチ層と前記第１電極または前記第２電極との間の少なくとも一方にｎ型導電型層とを有し、
前記スイッチ層には５ｎｍ以上の膜厚の空乏層が形成されている
クロスポイント素子。
（１）
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に積層されたメモリ素子、選択素子および抵抗素子とを備え、
前記抵抗素子は、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い
クロスポイント素子。
（２）
前記正の電圧とは印加によって前記メモリ素子が低抵抗状態となる電圧であり、前記負の電圧とは印加によって前記メモリ素子が高抵抗状態となる電圧である、前記（１）に記載のクロスポイント素子。
（３）
前記抵抗素子は、単位面積当たりの抵抗が１ｅ９Ω／ｃｍ以上１ｅ１１Ω／ｃｍである、前記（１）または（２）に記載のクロスポイント素子。
（４）
前記抵抗素子は多層構造を有し、前記多層構造のうちの少なくとも１層に炭素（Ｃ）、ゲルマニウム（Ｇｅ）、ホウ素（Ｂ）、ケイ素（Ｓｉ）のうちの少なくとも１種を含んでいる、前記（１）乃至（３）のうちのいずれかに記載のクロスポイント素子。
（５）
前記メモリ素子および前記選択素子は、前記第１電極と前記第２電極との間にこの順に積層され、
前記抵抗素子は、少なくとも、前記第１電極と前記メモリ素子との間、前記メモリ素子と前記選択素子との間および前記選択素子と前記第２電極との間のいずれかに設けられている、前記（１）乃至（４）のうちのいずれかに記載のクロスポイント素子。
（６）
前記選択素子は、ｐ型の導電型を有すると共に、カルコゲナイド半導体を含むスイッチ層と、前記スイッチ層と前記第１電極および前記スイッチ層と前記第２電極との間の少なくとも一方にｎ型導電型層とを有し、
前記スイッチ層には５ｎｍ以上の膜厚の空乏層が形成されている、前記（５）に記載のクロスポイント素子。
（７）
前記第２電極は炭素（Ｃ）を含んでいる、前記（６）に記載のクロスポイント素子。
（８）
前記抵抗素子が前記ｎ型導電型層を兼ねている、前記（６）または（７）に記載のクロスポイント素子。
（９）
前記メモリ素子は、前記第１電極と前記第２電極との間に電圧を印加することにより、所定の電圧以上で抵抗状態がスイッチングすると共に低抵抗状態を記録し、前記所定の電圧とは逆方向の電圧を印加することにより高抵抗状態を記録する、前記（１）乃至（８）のうちのいずれかに記載のクロスポイント素子。
（１０）
前記選択素子は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、前記（１）乃至（９）のうちのいずれかに記載のクロスポイント素子。
（１１）
一の方向に延伸する１または複数の第１配線と、他の方向に延伸すると共に、前記第１配線と交差する１または複数の第２配線と、前記第１配線と前記第２配線との交点に配置される１または複数のクロスポイント素子とを備え、
前記クロスポイント素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に積層されたメモリ素子、選択素子および抵抗素子とを備え、
前記抵抗素子は、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い
記憶装置。
（１２）
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に積層されたメモリ素子、選択素子および抵抗素子とを備え、
前記選択素子は、ｐ型の導電型を有すると共に、カルコゲナイド半導体を含むスイッチ層と、前記スイッチ層と前記第１電極または前記第２電極との間の少なくとも一方にｎ型導電型層とを有し、
前記スイッチ層には５ｎｍ以上の膜厚の空乏層が形成されている
クロスポイント素子。
１〜５…メモリセルアレイ、１０…クロスポイント素子、１１…下部電極、１２…記憶層、１３…上部電極、２０…メモリ素子、２１…イオン源層、２２…抵抗変化層、３０…スイッチ素子、３１…スイッチ層、３２…高抵抗層、４０…抵抗素子、４１…第１層、４２…第２層、ＢＬ…ビット線、ＲＭ…読み出しマージン、ＷＬ…ワード線。
Claims (11)
- 第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に積層されたメモリ素子、選択素子および抵抗素子とを備え、
前記抵抗素子は、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い
クロスポイント素子。 - 前記正の電圧とは印加によって前記メモリ素子が低抵抗状態となる電圧であり、前記負の電圧とは印加によって前記メモリ素子が高抵抗状態となる電圧である、請求項１に記載のクロスポイント素子。
- 前記抵抗素子は、単位面積当たりの抵抗が１ｅ９Ω／ｃｍ以上１ｅ１１Ω／ｃｍである、請求項１に記載のクロスポイント素子。
- 前記抵抗素子は多層構造を有し、前記多層構造のうちの少なくとも１層に炭素（Ｃ）、ゲルマニウム（Ｇｅ）、ホウ素（Ｂ）、ケイ素（Ｓｉ）のうちの少なくとも１種を含んでいる、請求項１に記載のクロスポイント素子。
- 前記メモリ素子および前記選択素子は、前記第１電極と前記第２電極との間にこの順に積層され、
前記抵抗素子は、少なくとも、前記第１電極と前記メモリ素子との間、前記メモリ素子と前記選択素子との間および前記選択素子と前記第２電極との間のいずれかに設けられている、請求項１に記載のクロスポイント素子。 - 前記選択素子は、ｐ型の導電型を有すると共に、カルコゲナイド半導体を含むスイッチ層と、前記スイッチ層と前記第１電極および前記スイッチ層と前記第２電極との間の少なくとも一方にｎ型導電型層とを有し、
前記スイッチ層には５ｎｍ以上の膜厚の空乏層が形成されている、請求項５に記載のクロスポイント素子。 - 前記第２電極は炭素（Ｃ）を含んでいる、請求項６に記載のクロスポイント素子。
- 前記抵抗素子が前記ｎ型導電型層を兼ねている、請求項６に記載のクロスポイント素子。
- 前記メモリ素子は、前記第１電極と前記第２電極との間に電圧を印加することにより、所定の電圧以上で抵抗状態がスイッチングすると共に低抵抗状態を記録し、前記所定の電圧とは逆方向の電圧を印加することにより高抵抗状態を記録する、請求項１に記載のクロスポイント素子。
- 前記選択素子は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、請求項１に記載のクロスポイント素子。
- 一の方向に延伸する１または複数の第１配線と、他の方向に延伸すると共に、前記第１配線と交差する１または複数の第２配線と、前記第１配線と前記第２配線との交点に配置される１または複数のクロスポイント素子とを備え、
前記クロスポイント素子は、
第１電極と、
前記第１電極と対向配置された第２電極と、
前記第１電極と前記第２電極との間に積層されたメモリ素子、選択素子および抵抗素子とを備え、
前記抵抗素子は、負の電圧の印加によって得られる抵抗値が正の電圧の印加によって得られる抵抗値よりも低い
記憶装置。
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