JPWO2018203459A1 - 選択素子および記憶装置 - Google Patents

選択素子および記憶装置 Download PDF

Info

Publication number
JPWO2018203459A1
JPWO2018203459A1 JP2019516372A JP2019516372A JPWO2018203459A1 JP WO2018203459 A1 JPWO2018203459 A1 JP WO2018203459A1 JP 2019516372 A JP2019516372 A JP 2019516372A JP 2019516372 A JP2019516372 A JP 2019516372A JP WO2018203459 A1 JPWO2018203459 A1 JP WO2018203459A1
Authority
JP
Japan
Prior art keywords
electrode
layer
selection element
selection
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2019516372A
Other languages
English (en)
Inventor
五十嵐 実
実 五十嵐
曽根 威之
威之 曽根
誠二 野々口
誠二 野々口
宏彰 清
宏彰 清
大場 和博
和博 大場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of JPWO2018203459A1 publication Critical patent/JPWO2018203459A1/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/003Cell access
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/821Device geometry
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1659Cell access
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/06Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20Multistable switching devices, e.g. memristors
    • H10N70/231Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/841Electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/861Thermal details
    • H10N70/8616Thermal insulation means
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/882Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/884Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2213/00Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70Resistive array aspects
    • G11C2213/76Array using an access device for each cell which being not a transistor and not a diode
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

本開示の一実施形態の選択素子は、第1電極と、第1電極と対向配置された第2電極と、第1電極と第2電極との間に設けられると共に、テルル(Te)、セレン(Se)および硫黄(S)から選ばれる少なくとも1種のカルコゲン元素と、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)、リン(P)、ヒ素(As)、炭素(C)、ゲルマニウム(Ge)およびケイ素(Si)から選ばれる少なくとも1種の第1元素とを含む半導体層と、第1電極と第2電極との間において、半導体層の周囲の少なくとも一部に設けられた半導体層よりも熱伝導率の高い第1の熱バイパス層とを備える。

Description

本開示は、電極間にカルコゲナイドを含む半導体層を有する選択素子およびこれを備えた記憶装置に関する。
近年、ReRAM(Resistance Random Access Memory)等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。これに対して、一般的な記憶装置では、複数のメモリセルを平面上に並べたクロスポイント型メモリセルアレイ構造や、複数のメモリセルを平面に対して垂直方向に積層したスタック型メモリセルアレイ構造を採用することにより大容量化が図られている。
メモリセルは、一般に記憶素子および選択素子の2つの素子によって構成されている。ReRAM等の抵抗変化型メモリでは、記憶素子の電気的特性(抵抗状態)が変化することにより、情報の書き込みまたは読み出し、あるいは消去が行われる。選択素子は、特定のビット線および特定のワード線に接続された記憶素子に対して書き込み動作または読み込み動作を選択的に行うためのものであり、記憶素子に直列に接続されている。抵抗変化型メモリでは、記憶素子の抵抗状態を変えるために比較的大きな電流を流す必要があるが、その電流の大きさが記憶装置の信頼性の低下の原因となっている。これは、選択素子内を流れる電流のほとんどが熱に変換され、選択素子のサイクル特性を劣化させることによる。
これに対して、例えば特許文献1では、交差する2種類の配線(第1金属配線および第3金属配線)の交点にそれぞれ配置されたメモリセルの間に層間膜が設けられた不揮発性記憶装置が開示されている。この不揮発性記憶装置では、記憶素子は相変化材料から構成されており、選択素子はポリシリコンによって構成されている。隣接するメモリセルの間に設けられた層間膜は、記憶素子間と選択素子間とでそれぞれ異なり、記憶素子間には、選択素子間に設けられた層間膜よりも熱伝導率が低い層間膜が設けられている。これにより、選択素子が高温になりにくいメモリセル構造を実現している。
特開2010−040820号公報
このように、複数のメモリセルからなる記憶装置では、信頼性の向上が求められている。
信頼性を向上させることが可能な選択素子およびこれを備えた記憶装置を提供することが望ましい。
本開示の一実施形態の選択素子は、第1電極と、第1電極と対向配置された第2電極と、第1電極と第2電極との間に設けられると共に、テルル(Te)、セレン(Se)および硫黄(S)から選ばれる少なくとも1種のカルコゲン元素と、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)、リン(P)、ヒ素(As)、炭素(C)、ゲルマニウム(Ge)およびケイ素(Si)から選ばれる少なくとも1種の第1元素とを含む半導体層と、第1電極と第2電極との間において、半導体層の周囲の少なくとも一部に設けられた半導体層よりも熱伝導率の高い第1の熱バイパス層とを備えたものである。
本開示の一実施形態の記憶装置は、複数のメモリセルを備えたものであり、各メモリセルは、記憶素子および記憶素子に接続された上記本開示の一実施形態の選択素子を含む。
本開示の一実施形態の選択素子および一実施形態の記憶装置では、第1電極と第2電極との間に設けられた半導体層の周囲の少なくとも一部に、半導体層よりも熱伝導率の高い第1の熱バイパス層を設けるようにした。これにより、オン状態における半導体層の発熱が緩和される。
本開示の一実施形態の選択素子および一実施形態の記憶装置によれば、半導体層の周囲の少なくとも一部に、半導体層よりも熱伝導率の高い第1の熱バイパス層を設けるようにしたので、オン状態における半導体層の発熱が緩和され、安全動作領域が拡大すると共に、動作条件のばらつきが低減される。よって、選択素子およびこれを備えた記憶装置の信頼性を向上させることが可能となる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本開示の第1の実施の形態に係る選択素子の構成を表す断面模式図である。 図1に示した選択素子のOTS層および熱バイパス層の構成を表す斜視図である。 図1に示した選択素子を複数配置した際の構成を表す断面模式図である。 本開示のメモリセルアレイの概略構成の一例を表す模式図である。 図4にメモリセルアレイの電気的接続図である。 図4に示したメモリセルの構成を表す模式図である。 選択素子の電気的な特性を評価する測定回路図である。 一般的な選択素子の特性図である。 フォーミング前のオフ状態における選択素子の抵抗値の電極断面積依存性を表す特性図である。 フォーミング後のオフ状態における選択素子の抵抗値の電極断面積依存性を表す特性図である。 フィラメント内部の温度分布を表す特性図である。 フィラメント内部の電流密度分布を表す特性図である。 一般的な選択素子の電流電圧特性を表す図である。 図1に示した選択素子の電流電圧特性を表す図である。 図1に示した選択素子の内部電気抵抗を表す特性図である。 本開示の第2の実施の形態に係る選択素子の構成を表す断面模式図である。 本開示の第3の実施の形態に係る選択素子のOTS層および熱バイパス層構成を表す斜視図である。 本開示の変形例1に係る選択素子の構成を表す断面模式図である。 本開示の変形例2に係るメモリセルアレイの概略構成の他の例を表す模式図である。 本開示の変形例3に係るメモリセルアレイの概略構成の他の例を表す模式図である。 図20に示したメモリセルアレイの1クロスポイントにおける詳細な断面模式図である。
以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
1.第1の実施の形態(OTS層の周囲に熱バイパス層を設けた例)
1−1.選択素子の構成
1−2.メモリセルアレイの構成
1−3.作用・効果
2.第2の実施の形態(熱バイパス層を上部電極および下部電極の周囲まで延在した例)
3.第3の実施の形態(一方向に延在する半導体層の両側に熱バイパス層を設けた例)
4.変形例(選択素子およびメモリセルアレイの他の例)
<1.第1の実施の形態>
図1は、本開示の第1の実施の形態に係る選択素子(選択素子10)の断面構成を模式的に表したものである。この選択素子10は、例えば図4に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ(メモリセルアレイ100)において複数配設されたうちの任意の記憶素子(記憶素子40)を選択的に動作させるためのものである。選択素子10は、詳細は後述するが、記憶素子40に直列に接続されており、対向配置された下部電極11(第1電極)と上部電極12(第2電極)との間にOTS(Ovonic Threshold Switching)層13(半導体層)が配置された構成を有する。本実施の形態の選択素子10では、図2に示したように、OTS層13の周囲に、熱バイパス層14(第1の熱バイパス層)が配設されている。
(1−1.選択素子の構成)
選択素子10は、印加電圧の増加とともに抵抗が大幅に低下(低抵抗状態;オン状態)し、印加電圧が低い場合に高抵抗状態(オフ状態)を呈するものである。換言すると、選択素子10は、印加電圧が低い場合には電気抵抗が高く、印加電圧が高い場合には電気抵抗が大幅に低下し、大電流(例えば数桁倍の電流)が流れる非線形の電気抵抗特性を有するものである。また、選択素子10は、印加電圧を所定の電圧(閾値電圧)より下げる、あるいは、電圧の印加を停止すると高抵抗状態に戻るものであり、オン状態(低抵抗状態)が維持されないものである。選択素子10、本開示の「選択素子」の一具体例に相当する。
下部電極11は、半導体プロセスに用いられる配線材料、例えば、タングステン(W)、窒化タングステン(WN)、窒化チタン(TiN)、銅(Cu),アルミニウム(Al)、モリブデン(Mo)、タンタル(Ta)、窒化タンタル(TaN)およびシリサイド等により構成されている。下部電極11が、例えばCu等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、その表面を、W,WN,TiNおよびTaN等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
上部電極12は、下部電極11と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもOTS層13と反応しない安定な材料を用いた構成とすることが好ましい。
OTS層13は、選択素子10に電圧を印加(例えば、素子の両端に電圧パルスを印加、または選択素子10を貫通する電流パルスを印加)した際に電流経路となるものであり、その内部電気抵抗は温度によって可逆的に変化する。OTS層13は、例えば、電圧(V)の増加に対して電流(I)が指数関数的に増大する関係にある材料(非線形抵抗材料)を含んで構成されている。
本実施の形態では、OTS層13は周期律表第16族の元素、具体的には、テルル(Te)、セレン(Se)および硫黄(S)から選ばれる少なくとも1種のカルコゲン元素を含んで構成されている。OTS層13は、上記カルコゲン元素のほかに、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)、リン(P)、ヒ素(As)、炭素(C)、ゲルマニウム(Ge)およびケイ素(Si)から選ばれる少なくとも1種の第1元素を含んで構成されている。また、OTS層13は、さらに酸素(O)および窒素(N)から選ばれる少なくとも1種の第2元素を含んでいてもよい。
OTS層13は、カルコゲン元素、第1元素および第2元素を、例えば以下の範囲で含むことが好ましい。カルコゲン元素は、10原子%以上70原子%以下の範囲で含むことが好ましい。第1元素は、5原子%以上50原子%以下の範囲で含むことが好ましい。第2元素は、1原子%以上40原子%以下の範囲で含むことが好ましい。
なお、OTS層13は、本開示の効果を損なわない範囲でこれら以外の元素を含んでいてもかまわない。
熱バイパス層14は、OTS層13よりも高い熱伝導率を有するものであり、選択素子10に電圧を印加した際に発生する熱の、下部電極11と上部電極12との間における熱流経路となるものである。熱バイパス層14は、例えば図2に示したように、OTS層13の周囲に設けられている。熱バイパス層14は、OTS層13の内部電気抵抗よりも十分に大きいことが好ましく、例えば2eV以上のバンドギャップを有することが望ましい。これにより、熱バイパス層14が電流経路となることを防ぐことができる。
熱バイパス層14は、炭素(C)、ホウ素(B)またはリン(P)がドーピングされた酸化シリコン(SiO2)、窒化ケイ素(Si34)、酸化アルミニウム(Al23)、酸化セリウム(CeO2)、酸化ジルコン(ZrO2)、炭化シリコン(SiC)、ベリリア(BeO)、酸化亜鉛(ZnO)、酸化チタン(TiO2)、ホウ化ヒ素(BAs)、ホウ化アンチモン(BSb)、リン化ホウ素(BP)または窒化ホウ素(BN)のいずれかの合金を用いて構成することが好ましい。表1は、代表的な材料の熱伝導率をまとめたものである。熱バイパス層14は、これら材料を用いて形成することが好ましい。
Figure 2018203459
選択素子10の内部電気抵抗(Rs)は、例えば下記式(1)によって表される。なお、断面積とは、積層方向に対して直交する平面方向の面積のこととし、以下に記す断面積についても同様である。また、選択素子10の内部電気抵抗(Rs)は、正確にはOTS層13と熱バイパス層14との並列合成抵抗であるが、本実施の形態では、熱バイパス層14に電流が流れない構成としているため、選択素子10の内部電気抵抗(Rs)はOTS層13の内部電気低とみなすことができる。
Figure 2018203459
選択素子10全体の電気抵抗は、上記式(1)以外で表される内部電気抵抗(Rs)の他に、電極(下部電極11または上部電極12)とOTS層13との界面におけるショットキー接触抵抗等がある。ショットキー接触抵抗および上記内部電気抵抗を考慮して定義される選択素子10に流れる電流(I)は、例えば下記式(2)で表される。
Figure 2018203459
本実施の形態の選択素子10において、下部電極11方向または上部電極12方向に流れる熱流を熱バイパス層14に集中させるためには、熱バイパス層14は下記式(3)を満たすことが望ましい。
Figure 2018203459
即ち、熱バイパス層14の熱伝導率(Kbypass)と断面積(Sbypass)との積は、OTS層13の熱伝導率(Kots)と断面積(Sots)との積よりも大きいことが望ましい。なお、理想的には、熱流全てが熱バイパス層14を通過することが望ましく、その場合の熱バイパス層14の熱抵抗(Rh)は、下記式(4)で近似できる。
Figure 2018203459
後述するメモリセルアレイ100のように、複数の選択素子10を並べて用いる場合には、図3に示したように、隣り合う選択素子10の間に電熱絶縁層15を設けることが好ましい。電熱絶縁層15は、熱バイパス層14よりも低い熱伝導率を有するものである。隣り合う選択素子10の間に熱伝導率の低い電熱絶縁層15を設けることにより、隣り合う選択素子10間における熱的干渉を防ぐことが可能となる。電熱絶縁層15の材料としては、例えば、酸化シリコン(SiO2)、窒化ケイ素(Si34)またはいずれかの合金が挙げられる。この他、OTS層13を構成する材料を用いてもよい。
(1−2.メモリセルアレイの構成)
図4は、メモリセルアレイ100の構成の一例を斜視的に表したものである。メモリセルアレイ100は、本開示の「記憶装置」の一具体例に相当する。メモリセルアレイ100は、所謂クロスポイントアレイ構造の記憶装置であり、一の方向(例えばX軸方向)に延在する複数のワード線WLと、他の方向(例えばZ軸方向)に延在する複数のビット線BLとの交点に、それぞれメモリセル1が配置されたものである。
図5は、メモリセルアレイ100の電気的な接続の一例を表したものである。即ち、メモリセルアレイ100は、各ワード線WL1〜WL4と各ビット線BL1〜BL4とが互いに対向する位置(クロスポイント)にそれぞれ1つずつ、メモリセルM11,M12,M13,M14,M21,M22,M23,M24,M31,M32,M33,M34,M41,M42,M43,M44を備えている。
メモリセル1(M11,M12,M13,M14,M21,M22,M23,M24,M31,M32,M33,M34,M41,M42,M43,M44)は、例えば、図6に示したように、選択素子10と記憶素子40とが直列に接続されたものであり、メモリセル1の一端(例えば、選択素子10側)はビット線BLに、他端(例えば、記憶素子40側)はワード線WLと電気的に接続されている。換言すると、メモリセルアレイ100では、記憶素子40は、ワード線WL寄りに配置され、選択素子10は、ビット線BL寄りに配置されている。
なお、選択素子10および記憶素子40は、例えば図16に示したメモリセルアレイ200のように、選択素子10がワード線WL寄りに配置され、記憶素子40がビット線BL寄りに配置されていてもよい。また、ある層内において、記憶素子40がビット線BL寄りに配置され、選択素子10がワード線WL寄りに配置されているメモリセルアレイにおいて、その層に隣接する層内に、記憶素子40がワード線WL寄りに配置され、選択素子10がビット線BL寄りに配置されていてもよい。更に、各層において、記憶素子40が選択素子10上に形成されていてもよいし、その逆に、選択素子10が記憶素子40上に形成されていてもよい。
各ワード線WL(WL1〜WL4)は、上記のように、互いに共通の方向(図4ではX軸方向)に延在している。各ビット線BL(BL1〜BL4)は、ワード線WLの延在方向とは異なる方向(例えば、ワード線WLの延在方向と直交する方向)であって、且つ、上記のように、互いに共通の方向(図4ではZ軸方向)に延在している。なお、複数のワード線WLおよび複数のビット線BLは、複数の層内に配置されていてもよく、例えば、図17および図18に示したように、複数の階層に分かれて配置されていてもよい。
各ワード線WLおよび各ビット線BLは、例えば基板(図示せず)上に設けられている。基板には、例えば、各ワード線WLおよび各ビット線BLと電気的に接続される配線群や、その配線群と外部回路とを連結するための回路等が設けられている。
記憶素子40は、例えば、対向配置された一対の電極と、その一対の電極の間に設けられた記憶層とから構成されている。記憶素子40は、電圧を印加(例えば、素子の両端に電圧パルスを印加、または記憶素子40を貫通する電流パルスを印加)することによって、記憶素子40(具体的には、記憶層)の抵抗値が大きく変化するものである。記憶素子40は、所謂不揮発性メモリの1種であり、上記抵抗値の変化は、印加電圧の消去後にも維持される。記憶素子40は、本開示の「記憶素子」の一具体例に相当する。
一般に、記憶素子の抵抗値が高い状態は「リセット状態」または「オフ状態」と呼ばれ、抵抗値が低い状態は「セット状態」または「オン状態」と呼ばれている。高抵抗状態から低抵抗状態への変化は「セット」、低抵抗状態から高抵抗状態への変化は「リセット」と呼ばれ、初回のセットは特に「フォーミング」と呼ばれている。フォーミングは初回以降の電圧パルスまたは電流パルスを印加した際の電流経路を決定する電気的操作手段であり、自律的に形成される。フォーミングは選択素子10においても実行される。自律的に形成された電流経路は、一般に「フィラメント」と呼ばれている。1つの記憶素子40は、オフ状態を理論値「0」に、オン状態を理論値「1」に対応させることにより、少なくとも1ビットのデータを記憶することが可能となる。
なお、記憶素子40は、上述した抵抗変化メモリ素子以外に、例えば、ヒューズやアンチヒューズーズを用いた一度だけ書き込みが可能なOTP(One Time Programable)メモリ素子、単極性の相変化メモリ素子(PCRAM)、あるいは磁気抵抗メモリ素子等のいずれのメモリ形態を採ることが可能である。
メモリセルアレイ100では、記憶素子40の一対の電極(一の電極および他の電極)および選択素子10の一対の電極(下部電極11および上部電極12)は、それぞれ、ワード線WLおよびビット線BLとは別体として設けられていてもよいし、ワード線WLおよびビット線BLが兼ねていてもよい。即ち、図4に示したメモリセルアレイ100におけるメモリセル1は、ワード線WL側からビット線BLに向かって、一の電極/記憶層/他の電極/下部電極11/OTS層13(および熱バイパス層14)/上部電極12が積層された構成でもよいし、記憶層とOTS層13(および熱バイパス層14)とが直接積層された構成としてもよい。なお、メモリセル1を記憶層とOTS層13(および熱バイパス層14)とから構成する場合には、図16に示したメモリセルアレイ200のように、選択素子10と記憶素子40との間に中間電極50を設けることが好ましい。
(1−3.作用・効果)
半導体メモリにおいてデータを格納する単位素子はメモリセルと呼ばれている。一般的な記憶装置では、このメモリセルを平面上に複数並べたり(クロスポイント型メモリセルアレイ)、平面に対して垂直方向に積層する(スタック型メモリセルアレイ)ことで大容量化を図っている。いずれの場合も、メモリセルアレイを構成する複数のメモリセルは、それぞれ、ワード線およびビット線と呼ばれる2つの導体の交点に配置され、それぞれの位置は、対応するワード線およびビット線に適切な信号を印加することによって特定される。メモリセルは、通常、記憶素子および選択素子の2つの素子によって構成されている。例えば、NAND−Flashメモリでは、記憶素子は浮遊ゲートによって構成されており、選択素子は電界効果トランジスタによって構成されている。また、抵抗変化メモリ(Resistive RAM:ReRAM)では、記憶素子は高抵抗膜によって構成されており、選択素子は、例えばMSM(Metal-Semiconductor-Metal)ダイオードやMIM(Metal-Insulator-Metal)ダイオードによって構成されている。
ところで、記憶装置には大容量化と共に高い信頼性が求められている。記憶装置の信頼性を長期間保証するためには、前述した理由からメモリセルを構成する選択素子が耐えうる累積通電時間が記憶素子の累積通電時間を超えることが重要となる。
選択素子の電気的特性の評価は、例えば図7に示したように、選択素子(選択素子1100)と電界効果トランジスタ(電界効果トランジスタ1200)とを直接接続した回路で行うことができる。図7に示した回路に加える電源電圧Vinの大きさおよび周期は、外部接続されるDCまたはAC信号源自動掃引装置によって制御する。電流値Iは、マルチメータや信号源自動掃引装置の付属機能によって監視される。
選択素子1100に流れる最大電流(Icomp)は、電界効果トランジスタ1200のゲート電圧(Vg)によって制御される。電界効果トランジスタ1200の特性を予め測定してあれば、電流(I)を流したときのドレイン電極とソース電極との間の電圧(Vds)がわかるため、選択素子1100の素子電圧(Vsel)は下記式(5)を用いることで推定することができる。
Figure 2018203459
ここで、選択素子1100がオフ状態からオン状態に変わる閾値電圧をVth、閾値電流をIthとする。不揮発性記憶素子の状態を変化させるためには一定以上の電流を流す必要があり、その電流記号は最大電流(Icomp)と等価である。
クロスポイント型のメモリセルアレイにおいては、1個当たりのメモリセルが占める面積は限られている。このため、最大電流(Icomp)を電極面積で割った電流密度の概算値は、しばしばケイ素(Si)やゲルマニウム(Ge)のような標準的な半導体の許容値を超える。よって、上記MSMダイオードやMIMダイオード等の選択素子(以下、選択ダイオード素子とする)では、半導体膜および絶縁膜は、硫黄(S)、セレン(Se)およびテルル(Te)から選ばれる少なくとも1種のカルコゲン元素を含む、所謂OTS材料によって構成されていることが多い。図8は、OTS材料を用いて形成された半導体膜あるいは絶縁膜(以下、OTS膜と称す)を有する選択ダイオード素子の電流電圧特性を表したものである。OTS膜を有する選択ダイオード素子は、図8に示したように負性微分抵抗(Negative Differential Resistance)特性を示す。微分抵抗の符号が正から負にかわる境界電圧値が閾値電圧Vthであり、その電流値が閾値電流Ithである。負性微分抵抗特性は相変化を示すOTS膜の特有の性質であり、OTS膜を貫通する電流の流路(電流経路)が狭小化する動作(フィラメンテーション)の性質とも解釈されている。
電流経路が狭小化する動作を厳密に実証することは難しいが、フォーミングの前後で閾値電圧やリーク電流が特徴的に変化することが多い。なお、リーク電流とは、選択ダイオード素子がオフ状態のときに流れる閾値以下の電流のことである。一般に、OTS膜を有する選択ダイオード素子では、成膜直後のOTS膜のほとんどの領域はアモルファス相で占められていると考えられている。アモルファス相で占められた領域は、非線形性および電気的絶縁性に優れている。このため、フォーミング前の状態では、選択ダイオード素子を流れるリーク電流は非常に小さい。
これに対して、フォーミング後の選択ダイオード素子では、一般に、リーク電流が増加し、閾値電圧が減少する。これは、フォーミング過程でOTS膜を構成するアモルファス相の一部が結晶化して導電率が高い領域(フィラメント)が生じたためと考えられる。フィラメントは、OTS膜を流れる電流の流路となると共に、OTS膜の膜厚方向に流れる熱流の主な流路(熱流経路)となる。
図9および図10は、図7に示した回路において、フォーミング前(図9)およびフォーミング後(図10)における選択素子1100のオフ状態の抵抗値を測定した結果を表したものである。なお、フォーミング前のオフ抵抗はVsel=4V、フォーミング後のオフ抵抗はVsel=3Vで測定を行っている。図9および図10に示した特性図の横軸はカソード電極の断面積(Splug)の逆数1/Splugであり、カソード電極の断面積(Splug)が小さいほど右側に、カソード電極の断面積(Splug)が大きいほど左側に移動する。電気抵抗は電流経路の断面積に反比例する。図9では、フォーミング前のオフ状態における抵抗値が右上がりの直線上にプロットされていることから、図9の結果は、カソード電極の断面積(Splug)が電流経路の断面積に比例していることを表している。即ち、リーク電流は、カソード電極上において比較的均一に流れていることを意味している。一方、図10では、フォーミング後のオフ状態における抵抗がカソード電極の断面積(Splug)と必ずしも比例していない。これは、フォーミングによってアモルファス相に一定の断面積を有するフィラメント(電流経路)が形成されたことを意味し、電流経路が狭小化する動作(フィラメンテーション)が起こった傍証となる。リーク電流はアモルファス相内を不均一に流れる、具体的には、フィラメントに集中して流れるため、オフ状態の抵抗値とカソード電極の断面積(Splug)との相関が小さくなる。
ReRAMのように不揮発性を有する記憶素子では、フォーミングによって形成されるフィラメントは容易に観察できる。これは、内部に不可逆な結晶構造の変化を伴うため、フィラメントの痕跡が記憶層を構成するReRAM材料の一部に残留するからであり、例えばSEM画像やX線吸収分光によって確認することができる。一方、選択ダイオード素子に形成されるフィラメントは、SEM画像やX線吸収分光、あるいは電子顕微鏡等を用いても直接観察することは難しく、フィラメントの存在は、上記図9および図10に示したような間接的な証明に留まっている。これは、選択ダイオードがOTS材料等の揮発性を有する相変化材料を用いて構成されているからである。選択ダイオードでは、フォーミングによって生じる結晶構造の変化は永続的なものではなく、完全なアモルファス状態に戻ることはないにしろ、結晶構造の変化は、観察しやすい電気的な絶縁性の低い結晶状態から観察が困難な電気的に絶縁性の高い結晶状態へ徐々に復帰すると考えられる。
ところで、負性微分抵抗とフィラメントとの関係を数学手法で明らかにしたBoeer理論によれば、図8に示した電流電圧特性から、温度および電流密度の局所的な増大が負性微分抵抗およびフィラメントの成因となっていることがわかる。図11および図12は、ジュール熱を起源とするBoeer理論に基づいて計算された選択ダイオード素子内部の温度分布(図11)および電流密度分布(図12)を表したものである。sは規格化電力、r/Rは規格化半径座標、(T−TR)/Θは規格化温度、j/jnは規格化電流密度である。上記のように、フィラメントは、選択ダイオード素子内部(OTS膜)をOTS膜の膜厚方向に流れる電流経路となると共に、熱流経路となる。よって、フィラメントの断面積は、電流経路の断面積であると共に、熱流経路の断面積でもあり、それぞれ、πrHWHM 2で近似できる。但し、rHWHMは各分布の半値半幅である。図11および図12から、選択ダイオード素子に投入される電力が増加するにつれて、選択ダイオード素子中心部の温度および電流密度は無限大方向に向かって増加していることがわかる。この現象は一般に「サーマルブレークダウン」として知られており、導電率が温度に対して指数関数的に増加する半導体や絶縁体等の材料では必然的に起こる現象である。選択ダイオード素子では、結晶構造がある程度可逆的な相変化を行う材料を用いることによって、素子内部が超高温となっても、サイクル特性の劣化に対する比較的長期な耐性を実現している。このため、選択ダイオード素子では、シリコン(Si)やゲルマニウム(Ge)のような標準的な結晶半導体ではなく、硫黄(S)、セレン(Se)およびテルル(Te)等のカルコゲン元素が用いられる。
図13は、対向配置された一対の電極の間にアモルファス状態のOTS膜を有する一般的な選択ダイオード素子の電流電圧特性を表したものである。図13には、負性微分抵抗を示す電流と電圧との積から推定される選択ダイオード素子内部の温度を示す4つの曲線も追加して示している。4つの曲線は、選択ダイオード素子の最も高温となる温度(T(r=0))が、それぞれ100℃、200℃、400℃および1000℃の場合の等温曲線に対応している。一般に、400℃前後がOTS材料の実用的な安全動作領域の上限と考えられている。選択素子ダイオードのサイクル劣化が起こる本質的な原因は、OTS材料の熱伝導率が小さく、Boeer理論から明らかなように、ジュール発熱領域での温度上昇がOTS材料の結晶化温度や溶融温度まで容易に上昇してしまうためと考えられる。
前述したように、記憶装置の信頼性を長期間保証するためには、選択ダイオード素子が耐えうる累積通電時間が、記憶素子の累積通電時間を超えること求められる。しかしながら、その実現はジュール発熱を考慮すると困難であることがわかる。また、不揮発性記憶素子に用いられる最大電流は選択素子ダイオードの安全動作領域外にあり、記憶装置の長期信頼性に対する律速原因となっている。更に、上述した一般的な選択ダイオード素子の構造では、フィラメントの形状を制御することは難しく、複数の選択ダイオード素子間における閾値電圧や閾値電流のばらつきを増加させる。これは、メモリセルアレイのアレイサイズを制限させる。
これに対して、本実施の形態の選択素子10では、対向配置された下部電極11と上部電極12との間において、OTS層13の周囲に、OTS層13よりも熱伝導率の高い熱バイパス層14を設けるようにした。
図14は、本実施の形態の選択素子10の一例として、下記方法を用いて形成した実施例の電流電圧特性を表したものである。
(実施例)
まず、TiNよりなるカソード電極(下部電極11)を逆スパッタによってクリーニングした。次に、成膜チャンバー内に窒素を流しながらリアクティブスパッタによってTiN上にB40C13Te17−N30(原子%)からなるOTS層13を、例えば30nmの厚みに成膜した。続いて、OTS層13をサイドエッチングして直径60nmφとしたのち、OTS層13の周囲に、元素組成BAsからなる熱バイパス層14を、内径60nmφ、外径100nmφおよび30nmの厚みで成膜した。最後に、W膜よりなるアノード電極(上部電極12)を形成した。最終的な素子サイズは、100nmφとした。なお、本実施例では、図13に示した電流電圧特性図において用いた一般的な選択素子(選択ダイオード素子)と比べて閾値電流に大きな差が出ないように熱抵抗値を調整した。
図14には、図13と同様に、負性微分抵抗を示す電流と電圧との積から推定される選択素子内部の温度を示す4つの曲線を追加して示している。4つの曲線は、選択素子10の最も高温となる温度(T(r=0))が、それぞれ100℃、200℃、400℃および1000℃の場合の等温曲線に対応している。OTS層13の周囲に設けられた熱バイパス層14の熱抵抗Rhは、選択素子の閾値電圧Vthおよび閾値電流Ithのいずれにも影響する。
図13に示した一般的な選択ダイオード素子と比較すると、本実施の形態の選択素子10では内部熱抵抗(Rs)と、熱抵抗(Rh)との比(Rs/Rh)が大きくなっており、閾値電圧が上昇している。これは、熱バイパス層14に熱流が分流することによって、金属・半導体界面(下部電極11および上部電極12とOTS層13との界面)の熱的耐性が向上したためと考えられる。具体的にはショットキー接触抵抗の値を決める障壁高さや理想因子がセレクタ動作時の高温に耐えられるようになり、フォーミング前後でそれらの値が保持できるようになったと考えられる。その結果、ここでは示していないが、閾値電圧Vthおよび閾値電流Ithのばらつきは、それぞれ20%以上改善された。即ち、内部電気抵抗Rsの値に適合するように熱抵抗Rhを制御することによって、選択素子10の閾値電圧Vthおよび閾値電流Ithのばらつきを大幅に低減できた。
また、図14では、100℃、200℃、400℃および1000℃の場合の等温曲線が、より電流電圧積の大きな方向に移動した。これは、熱バイパス層14を設けたことで選択素子10の熱抵抗(Rh)が低下したことを表している。即ち、選択素子10では、OTS層13が電流経路に、熱バイパス層14が熱流経路となることでオン状態におけるOTS層13の発熱が緩和され、OTS層13の実用的な安全動作領域(例えば、400℃における等温曲線で占められる範囲)が拡大したことがわかる。更に、選択素子10は10E7回以上のサイクル特性を保持しつつ、最大電流100μA以上の余裕を持たせることが可能となった。
図15は、フォーミング後の選択素子10における内部電気抵抗Rsの温度特性を表したものであり、図14に示した電流電圧特性から求めた選択素子10の内部電気抵抗Rsを素子温度Tで表示したものである。本実施の形態のOTS層13は、特定の相転移温度(図15のTt1およびTt2)において固相のまま相転移する。ここで、Tt1を超える温度で安定になる結晶相を高温安定相、Tt2以下の温度で安定になる結晶相を低温安定相と呼ぶ。固相間の相転移は、例えばゲルマニウム(Ge)、アンチモン(Sb)およびテルル(Te)からなる相変化メモリが利用する固液相転移(liquid-solid transformations)とは異なる現象であって、多形転移(polymorphic transformation)と呼ばれる。OTS層13は、温度が低いとき(低温安定相または常温安定相)の内部電気抵抗は大きく、温度が高いとき(常温安定相または高温安定相)の内部電気抵抗は小さくなる。内部電気抵抗の不連続点がその多形転移温度として現れる。OTS層13を上記のようにホウ素(B)および炭素(C)を含んで構成されている選択素子10を駆動する場合、選択素子10のオン状態およびオフ状態の切り替えは、例えば動作温度がTt2以上になるか、Tt2以下になるかによって決定される。
選択素子10に印加される電極をI×Vsel(W)とすると、選択素子10の動作温度は近似的に下記式(6)で表される。選択素子10の結晶構造が破壊されることを防ぐためには、例えば動作温度が多形転移温度Tt1を超えないように制限されることが望ましい。
Figure 2018203459
上記式(1)〜式(6)を使って閾値電圧Vthおよび閾値電流Ithの定性的な表現を近似的に導くと、それぞれ、下記式(7)および式(8)で表される。式(7)から、閾値電圧Vthは内部電気抵抗(Rs)と、熱抵抗(Rh)のとの比(Rs/Rh)に比例することがわかる。また、式(8)から、閾値電流Ithは、熱抵抗(Rh)に反比例することがわかる。なお、式(7)および式(8)は、導出過程に多くの省略を含んでいるため、数学的に厳密な表現ではないものとする。また、χは熱電子放出の効果を表すパラメータであって下記式(9)で定義される。
Figure 2018203459
更に、閾値電圧のばらつきを低減するには、Rs/Rhが一定の値になるように制御すればよいことがわかる。閾値電流のばらつきを低減するためには、熱抵抗(Rh)が一定の値となるように制御することが求められる。上記式(1)によって内部熱抵抗(Rs)の値は電流経路の断面積に反比例することがわかっている。また、式(4)によって熱抵抗(Rh)の値は熱流経路の断面積に反比例することがわかっている。本実施の形態の選択素子10では、OTS層13のほぼ全体が電流経路となる。これは、フォーミングによってアモルファス構造が低温安定相または常温安定相で識別される結晶多形構造に変化するからであり、OTS層13は、恒久的且つ安定なフィラメントとして動作するようになる。また、熱バイパス層14全体が熱流経路となる。即ち、電流経路の断面積は熱バイパス層の内径によって決定され、熱流経路の断面積は熱バイパス層の外径と内径との差によって決定される。
なお、図15に見られる特性は、OTS層の材料としてホウ素(B)および炭素(C)を用いた一般的な選択ダイオード素子においても確認できるものである。しかしながら、一般的な選択ダイオード素子では、OTS層の劣化によってその特性は短時間で低下してしまう。
以上のことから、本実施の形態の選択素子10では、OTS層13の周囲に熱バイパス層14を設けるようにしたので、オン状態において発生する熱が熱バイパス層14を選択的に流れるようになり、OTS層13の温度上昇が緩和される。よって、選択素子10の安全動作領域が拡大すると共に、閾値電圧Vthおよび閾値電流Ithのばらつきが低減される。よって選択素子10およびこれを備えたメモリセルアレイ100の信頼性を向上させることが可能となる。
また、本実施の形態では、図10に示したメモリセルアレイ100のように、複数の選択素子10を用いる場合には、隣り合う選択素子10の間に電熱絶縁層15を設けるようにした。これにより、隣り合う選択素子10間における熱的干渉を防ぐことが可能となり、メモリセルアレイ100の信頼性をさらに向上させることが可能となる。
次に、本開示の第2および第3の実施の形態ならびに変形例について説明する。以下では、上記第1の実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
<2.第2の実施の形態>
図16は、本開示の第2の実施の形態に係る選択素子(選択素子20)の断面構成を表したものである。この選択素子20は、上記第1の実施の形態における選択素子10と同様に、例えばクロスポイントアレイ構造を有するメモリセルアレイ(例えば、メモリセルアレイ100)において複数配設されたうちの任意の記憶素子(記憶素子40)を選択的に動作させるためのものである。選択素子20は、記憶素子40に直列に接続されており、対向配置された下部電極11と上部電極12との間にOTS層13が配置されたものである。本実施の形態では、これら下部電極11、上部電極12およびOTS層13の周囲に、連続して熱バイパス層24が配設された点が、上記第1の実施の形態とは異なる。
図16に示したように、本実施の形態では、OTS層13の周囲に設けられた熱バイパス層24を、下部電極11および上部電極12まで延在させるようにしたので、下部電極11および上部電極12と熱バイパス層24との間の接触熱抵抗が低減される。よって、選択素子20およびこれを備えたメモリセルアレイ(例えば、メモリセルアレイ100)の安全動作領域をさらに拡大することが可能となる。
<3.第3の実施の形態>
図17は、本開示の第3の実施の形態に係る選択素子(選択素子30)を構成するOTS層33および熱バイパス層34を斜視的に表したものである。この選択素子30は、上記第1の実施の形態における選択素子10と同様に、例えばクロスポイントアレイ構造を有するメモリセルアレイ(例えば、メモリセルアレイ100)において複数配設されたうちの任意の記憶素子(記憶素子40)を選択的に動作させるためのものである。選択素子30は、記憶素子40に直列に接続されており、対向配置された下部電極11と上部電極12との間にOTS層33が配置されたものである。本実施の形態では、OTS層33は一方向(例えば、ワード線WL方向またはビット線BL方向)に延在しており、その延在するOTS層33の両側に熱バイパス層34が設けられた点が、上記第1および第2の実施の形態とは異なる。
図17に示したように、本実施の形態では、OTS層33および熱バイパス層34を、例えば、ワード線WL方向またはビット線BL方向に延在させるようにした。この構成では、例えばOTS層33および熱バイパス層34がワード線WL方向に延在している場合には、ビット線BL方向における熱バイパス層34の効果は限定されるが、例えば、後述するスタック型のメモリセルアレイ(メモリセルアレイ300、図20参照)に適した熱バイパス層が実現される。
なお、本実施の形態の選択素子30では、上記式(1),(3),(4)は、OTS層33および熱バイパス層34の断面積SOTS,Sbypassの代わりに幅WOTS,Wbypassを代入することで、同等な表現(単位長さあたりの電気抵抗および熱抵抗)に変換することができる。また、本実施の形態では、熱バイパス層34が上述した電熱絶縁層15の役割を兼ねるため、電熱絶縁層15を省略することができる。これにより、メモリセル(例えばメモリセル4)のセルサイズを縮小することが可能となる。
<4.変形例>
(変形例1)
図18は、本開示の変形例に係る選択素子(選択素子60)の断面構成を模式的に表したものである。この選択素子60は、上記第1の実施の形態における選択素子10と同様に、例えばクロスポイントアレイ構造を有するメモリセルアレイ(例えば、メモリセルアレイ100)において複数配設されたうちの任意の記憶素子(記憶素子40)を選択的に動作させるためのものである。本変形例における選択素子60は、選択素子10と同様に、対向配置された下部電極11と上部電極12との間に設けられたOTS層13の周囲に熱バイパス層64Aを有すると共に、OTS層13の内部(例えば中心部)に熱バイパス層64B(第2の熱バイパス層)が設けられたものである。
熱バイパス層64Aおよび熱バイパス層64Bは、共に、上記第1の実施の形態において説明した熱バイパス層14と同様の特性を有するものであり、また、第1の実施の形態で挙げた材料を用いて形成することが好ましい。また、熱バイパス層64Aおよび熱バイパス層64Bは、同じ材料を用いて形成してもよいし、異なる材料を用いて形成するようにしてもよい。
このように、OTS層13を円環形状とし、その中心部に熱バイパス層64Bを設けることにより、OTS層13内部にはより均一な温度分布を実現することが可能となる。よって、OTS層13内に形成される電流経路の大きさをより安定させることが可能となる。
なお、本変形例の選択素子60を上記式(3)等に対応させる場合の熱バイパス層の断面積(Sbypass)は、OTS層13の周囲に設けられた熱バイパス層64Aと、中心部に設けられた熱バイパス層64Bとの和である。また、本変形例の構成は、円柱形状の選択素子のみだけでなく、例えば、上記第3の実施の形態において挙げた、OTS層33が一方向に延在する選択素子30にも適用することができる。具体的には、本変形例における熱バイパス層64Bと同様に、OTS層の例えば中心部に、OTS層33と同じ方向に熱バイパス層を延在形成する。これにより、本変形例と同様に効果が得られる。
(変形例2)
図19は、本開示の変形例に係るメモリセルアレイ200の構成を斜視的に表したものである。このメモリセルアレイ200は、上記メモリセルアレイ100と同様に、クロスポイント型のメモリセルアレイである。本変形例のメモリセルアレイ200では、選択素子10は、互いに共通の方向に延在する各ワード線WLに沿って延在している。記憶素子40は、ワード線WLとは異なる方向(例えば、ワード線WLの延在方向と直交する方向)に延在するビット線BLに沿って延在している。また、複数のワード線WLと、複数のビット線BLとのクロスポイントでは、中間電極50を介して、選択素子10と記憶素子40とが積層された構成となっている。
上述したように、メモリセル1を記憶層とOTS層13(および熱バイパス層14)とから構成する場合には、本変形例のように、記憶素子40(記憶層)と選択素子10(OTS層および熱バイパス層14)との間に中間電極50を設けることが好ましい。
中間電極50は、上記のように、メモリセル1を記憶層とOTS層13(および熱バイパス層14)とから構成する場合には、記憶層を挟持する一対の電極の一方および選択素子10の一方の電極(ここでは、上部電極12)を兼ねている。中間電極50は、例えば、電界の印加によってOTS層13および記憶層に含まれるカルコゲン元素が拡散することを防ぐ材料によって構成されていることが好ましい。これは、例えば、記憶層にはメモリ動作し書き込み状態を保持させる元素として遷移金属元素が含まれているが、遷移金属元素が電界の印加によってOTS層13に拡散するとスイッチ特性が劣化する虞があるためである。従って、中間電極50は、遷移金属元素の拡散およびイオン伝導を防止するバリア性を有するバリア材料を含んで構成されていることが好ましい。バリア材料としては、例えば、タングステン(W)、窒化タングステン(WN)、窒化チタン(TiN)、炭素(C)、モリブデン(Mo)、タンタル(Ta)、窒化タンタル(TaN)、チタンタングステン(TiW)、またはシリサイド等が挙げられる。
このように、選択素子10および記憶素子40が、クロスポイントだけでなく、それぞれ、ワード線WLおよびビット線BLに沿って延在して設けられた構成とすることにより、ビット線BLあるいはワード線WLとなる層と同時に、例えば、OTS層13あるいは記憶層を成膜し、一括してフォトリソグラフィのプロセスによる形状加工を行うことができる。よって、プロセス工程を削減することが可能となる。
(変形例3)
図20は、本開示の変形例に係る3次元構造を有するメモリセルアレイ300の構成の一例を斜視的に表したものである。図21は、メモリセルアレイ300の1つのクロスポイントにおけるY軸方向の断面構成を詳細に表したものである。各ワード線WLは、互いに共通の方向(図20では、X軸方向)に延在している。各ビット線BLは、ワード線WLの延在方向とは異なる方向(例えば、ワード線WLの延在方向と直交する方向(図20では、Z軸方向))であって、かつ互いに共通の方向に延在している。3次元構造を有するメモリセルアレイ300では、ワード線WLおよびビット線BLは、Y軸方向に交互(図20では、ワード線WL/ビット線BL/ワード線WLの順に)に積層されており、積層されたワード線WLとビット線BLとの間に、それぞれメモリセル1が形成されている。即ち、本変形例のメモリセルアレイ300は、クロスポイント型のメモリセルアレイであると共に、複数のメモリセル1がY軸方向に積層されたスタック型のメモリセルである。
本変形例では、選択素子10はワード線WLおよびビット線BLに沿って、それぞれの上層に設けられている。記憶素子40はワード線WLおよびビット線BLに沿って、それぞれの下層に設けられている。これにより、ワード線WLとビット線BLとクロスポイントにおいて選択素子10と記憶素子40とが積層され、メモリセル1が形成される。本変形例では、選択素子10の下部電極11および上部電極12、記憶素子40の一対の電極は、それぞれ、ワード線WL、ビット線BLおよび選択素子10と記憶素子40との間に設けられた中間電極50が兼ねている。即ち、ワード線WLとビット線BLとのクロスポイントには、中間電極50を介してOTS層13と記憶層41とが積層されている。記憶層41は、例えばイオン源層42および抵抗変化層43から構成されている。抵抗変化層43が中間電極50側に配置されている。
イオン源層42は、電界の印加によって抵抗変化層43内に伝導パスを形成する可動元素を含んでいる。この可動元素は、例えば遷移金属元素(周期律表第4族〜第6族)およびカルコゲン元素であり、イオン源層42はこれらをそれぞれ1種あるいは2種以上含んで構成されている。また、イオン源層42は、酸素(O)や窒素(N)や、上記元素以外の元素、例えばAl,Cu,ジルコニウム(Zr)およびハフニウム(Hf)を含んでいることが好ましい。イオン源層42は、上記元素のほか、例えば、マンガン(Mn),コバルト(Co),鉄(Fe),ニッケル(Ni)および白金(Pt),Si等を含んでいてもかまわない。
抵抗変化層43は、例えば、金属元素または非金属元素の酸化物あるいは窒化物によって構成されており、記憶素子40の一対の電極の間に所定の電圧を印加した場合にその抵抗値が変化するものである。
メモリセルアレイ300では、積層されたワード線WLおよびビット線BLの各層には、それぞれ、対応するソケット(BLソケット311およびWLソケット312)が設けられている。BLソケット311およびWLソケット312は、例えばメモリセルアレイ300の外周にて、メモリセル選択回路や読込・書き込みインターフェイス回路(図示せず)と接続されている。
なお、変形例2,3では、選択素子として第1の実施の形態で説明した選択素子10を用いた例を示したが、第2および第3の実施の形態あるいは、変形例1で説明した選択素子20,30,60を用いても構わない。
以上、第1〜第3の実施の形態および変形例を挙げて本開示を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示内容が、本明細書中に記載された効果以外の効果を持っていてもよい。
また、例えば、本開示は以下のような構成を取ることができる。
(1)
第1電極と、
前記第1電極と対向配置された第2電極と、
前記第1電極と前記第2電極との間に設けられると共に、テルル(Te)、セレン(Se)および硫黄(S)から選ばれる少なくとも1種のカルコゲン元素と、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)、リン(P)、ヒ素(As)、炭素(C)、ゲルマニウム(Ge)およびケイ素(Si)から選ばれる少なくとも1種の第1元素とを含む半導体層と、
前記第1電極と前記第2電極との間において、前記半導体層の周囲の少なくとも一部に設けられた前記半導体層よりも熱伝導率の高い熱バイパス層と
を備えた選択素子。
(2)
前記半導体層は、さらに酸素(O)および窒素(N)から選ばれる少なくとも1種の第2元素を含む、前記(1)に記載の選択素子。
(3)
前記熱バイパス層は、前記第1電極および前記第2電極の側面まで延在している、前記(1)または(2)に記載の選択素子。
(4)
前記熱バイパス層は、炭素(C)、ホウ素(B)およびリン(P)のうちのいずれかがドーピングされた酸化シリコン(SiO2)または窒化ケイ素(Si34)、あるいは、酸化アルミニウム(Al23)、酸化セリウム(CeO2)、酸化ジルコン(ZrO2)、炭化シリコン(SiC)、ベリリア(BeO)、酸化亜鉛(ZnO)、酸化チタン(TiO2)、ホウ化ヒ素(BAs)、ホウ化アンチモン(BSb)、リン化ホウ素(BP)または窒化ホウ素(BN)のいずれかの合金を含む、前記(1)乃至(4)のうちのいずれかに記載の選択素子。
(5)
前記熱バイパス層の熱伝導率と断面積との積は、前記半導体層の熱伝導率と断面積との積よりも大きい、前記(1)乃至(4)のうちのいずれかに記載の選択素子。
(6)
前記半導体層は円環形状を有し、前記円環形状の中心部に第2の熱バイパス層が設けられている、前記(1)乃至(5)のうちのいずれかに記載の選択素子。
(7)
前記半導体層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、前記(1)乃至(6)のうちのいずれかに記載の選択素子。
(8)
複数のメモリセルを備え、
前記複数のメモリセルは、それぞれ、記憶素子および前記記憶素子に接続された選択素子を含み、
前記選択素子は、
第1電極と、
前記第1電極と対向配置された第2電極と、
前記第1電極と前記第2電極との間に設けられると共に、テルル(Te)、セレン(Se)および硫黄(S)から選ばれる少なくとも1種のカルコゲン元素と、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)、リン(P)、ヒ素(As)、炭素(C)、ゲルマニウム(Ge)およびケイ素(Si)から選ばれる少なくとも1種の第1元素とを含む半導体層と、
前記第1電極と前記第2電極との間において、前記半導体層の周囲の少なくとも一部に設けられた前記半導体層よりも熱伝導率の高い熱バイパス層と
を備えた記憶装置。
(9)
隣り合う前記選択素子の間には電熱絶縁層が設けられている、前記(8)に記載の記憶装置。
(10)
前記電熱絶縁層は、隣り合う前記複数のメモリセルの間に設けられている、前記(9)に記載の記憶装置。
(11)
前記電熱絶縁層は、前記半導体層を構成する材料、酸化シリコン(SiO2)または窒化ケイ素(Si34)の合金を含む、前記(9)または(10)に記載の記憶装置。
(12)
前記記憶素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、前記(8)乃至(11)のうちのいずれかに記載の記憶装置。
(13)
前記複数のメモリセルは、2つ以上積層されている、前記(8)乃至(12)のうちのいずれかに記載の記憶装置。
本出願は、日本国特許庁において2017年5月1日に出願された日本特許出願番号2017−091113号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (13)

  1. 第1電極と、
    前記第1電極と対向配置された第2電極と、
    前記第1電極と前記第2電極との間に設けられると共に、テルル(Te)、セレン(Se)および硫黄(S)から選ばれる少なくとも1種のカルコゲン元素と、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)、リン(P)、ヒ素(As)、炭素(C)、ゲルマニウム(Ge)およびケイ素(Si)から選ばれる少なくとも1種の第1元素とを含む半導体層と、
    前記第1電極と前記第2電極との間において、前記半導体層の周囲の少なくとも一部に設けられた前記半導体層よりも熱伝導率の高い第1の熱バイパス層と
    を備えた選択素子。
  2. 前記半導体層は、さらに酸素(O)および窒素(N)から選ばれる少なくとも1種の第2元素を含む、請求項1に記載の選択素子。
  3. 前記第1の熱バイパス層は、前記第1電極および前記第2電極の側面まで延在している、請求項1に記載の選択素子。
  4. 前記第1の熱バイパス層は、炭素(C)、ホウ素(B)およびリン(P)のうちのいずれかがドーピングされた酸化シリコン(SiO2)または窒化ケイ素(Si34)、あるいは、酸化アルミニウム(Al23)、酸化セリウム(CeO2)、酸化ジルコン(ZrO2)、炭化シリコン(SiC)、ベリリア(BeO)、酸化亜鉛(ZnO)、酸化チタン(TiO2)、ホウ化ヒ素(BAs)、ホウ化アンチモン(BSb)、リン化ホウ素(BP)または窒化ホウ素(BN)のいずれかの合金を含む、請求項1に記載の選択素子。
  5. 前記第1の熱バイパス層の熱伝導率と断面積との積は、前記半導体層の熱伝導率と断面積との積よりも大きい、請求項1に記載の選択素子。
  6. 前記半導体層は円環形状を有し、前記円環形状の中心部に第2の熱バイパス層が設けられている、請求項1に記載の選択素子。
  7. 前記半導体層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、請求項1に記載の選択素子。
  8. 複数のメモリセルを備え、
    前記複数のメモリセルは、それぞれ、記憶素子および前記記憶素子に接続された選択素子を含み、
    前記選択素子は、
    第1電極と、
    前記第1電極と対向配置された第2電極と、
    前記第1電極と前記第2電極との間に設けられると共に、テルル(Te)、セレン(Se)および硫黄(S)から選ばれる少なくとも1種のカルコゲン元素と、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)、リン(P)、ヒ素(As)、炭素(C)、ゲルマニウム(Ge)およびケイ素(Si)から選ばれる少なくとも1種の第1元素とを含む半導体層と、
    前記第1電極と前記第2電極との間において、前記半導体層の周囲の少なくとも一部に設けられた前記半導体層よりも熱伝導率の高い第1の熱バイパス層と
    を備えた記憶装置。
  9. 隣り合う前記選択素子の間には電熱絶縁層が設けられている、請求項8に記載の記憶装置。
  10. 前記電熱絶縁層は、隣り合う前記複数のメモリセルの間に設けられている、請求項9に記載の記憶装置。
  11. 前記電熱絶縁層は、前記半導体層を構成する材料、酸化シリコン(SiO2)または窒化ケイ素(Si34)の合金を含む、請求項9に記載の記憶装置。
  12. 前記記憶素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、請求項8に記載の記憶装置。
  13. 前記複数のメモリセルは、2つ以上積層されている、請求項8に記載の記憶装置。
JP2019516372A 2017-05-01 2018-04-06 選択素子および記憶装置 Ceased JPWO2018203459A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017091113 2017-05-01
JP2017091113 2017-05-01
PCT/JP2018/014717 WO2018203459A1 (ja) 2017-05-01 2018-04-06 選択素子および記憶装置

Publications (1)

Publication Number Publication Date
JPWO2018203459A1 true JPWO2018203459A1 (ja) 2020-05-14

Family

ID=64016050

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019516372A Ceased JPWO2018203459A1 (ja) 2017-05-01 2018-04-06 選択素子および記憶装置

Country Status (6)

Country Link
US (1) US11152428B2 (ja)
JP (1) JPWO2018203459A1 (ja)
KR (1) KR20190142335A (ja)
CN (1) CN110546755A (ja)
TW (1) TWI759463B (ja)
WO (1) WO2018203459A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210082541A (ko) * 2018-11-26 2021-07-05 마이크론 테크놀로지, 인크 칼코게나이드 메모리 디바이스 컴포넌트들 및 조성물
CN109638153A (zh) * 2018-12-06 2019-04-16 华中科技大学 一种选通管材料、选通管器件及其制备方法
WO2020166073A1 (ja) * 2019-02-15 2020-08-20 キオクシア株式会社 不揮発性半導体記憶装置及びその製造方法
JP2020145364A (ja) * 2019-03-08 2020-09-10 キオクシア株式会社 記憶装置
US20200295083A1 (en) * 2019-03-15 2020-09-17 Macronix International Co., Ltd. Barrier layer for selector devices and memory devices using same
JP2021048258A (ja) 2019-09-18 2021-03-25 キオクシア株式会社 抵抗変化素子
US11289540B2 (en) 2019-10-15 2022-03-29 Macronix International Co., Ltd. Semiconductor device and memory cell
US11158787B2 (en) 2019-12-17 2021-10-26 Macronix International Co., Ltd. C—As—Se—Ge ovonic materials for selector devices and memory devices using same
US11362276B2 (en) 2020-03-27 2022-06-14 Macronix International Co., Ltd. High thermal stability SiOx doped GeSbTe materials suitable for embedded PCM application
CN111584710B (zh) * 2020-04-10 2023-09-26 中国科学院上海微系统与信息技术研究所 一种ots材料、选通器单元及其制备方法
US20230309323A1 (en) * 2020-09-09 2023-09-28 Industry-University Cooperation Foundation Hanyang University Selective element doped with chalcogen element
JP2022050080A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 磁気記憶装置及び磁気記憶装置の製造方法
JP2022051040A (ja) 2020-09-18 2022-03-31 キオクシア株式会社 磁気記憶装置及び磁気記憶装置の製造方法
US11373705B2 (en) * 2020-11-23 2022-06-28 Micron Technology, Inc. Dynamically boosting read voltage for a memory device
CN113113534A (zh) * 2021-03-19 2021-07-13 华为技术有限公司 选通材料、选通管器件及存储器
CN113795924A (zh) * 2021-07-28 2021-12-14 长江先进存储产业创新中心有限责任公司 具有包含缺陷减少材料的选择器的相变存储器装置及其形成方法
JP2023073854A (ja) * 2021-11-16 2023-05-26 ソニーセミコンダクタソリューションズ株式会社 記憶素子及び記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007243170A (ja) * 2006-02-07 2007-09-20 Qimonda North America Corp 遮熱機構を有する相変化メモリセル
JP2008103677A (ja) * 2006-07-18 2008-05-01 Qimonda North America Corp 階段状のプログラミング特性を有する相変化メモリセル
JP2009099990A (ja) * 2007-10-16 2009-05-07 Commiss Energ Atom 強化された信頼性を有するcbramメモリの製造方法
JP2010040820A (ja) * 2008-08-06 2010-02-18 Hitachi Ltd 不揮発性記憶装置及びその製造方法
JP2014530491A (ja) * 2011-09-14 2014-11-17 インテル・コーポレーション 抵抗変化メモリ装置用電極
US20160133671A1 (en) * 2014-11-07 2016-05-12 Micron Technology, Inc. Cross-point memory and methods for fabrication of same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615770B2 (en) 2005-10-27 2009-11-10 Infineon Technologies Ag Integrated circuit having an insulated memory
US7601995B2 (en) 2005-10-27 2009-10-13 Infineon Technologies Ag Integrated circuit having resistive memory cells
TWI305044B (en) * 2006-05-25 2009-01-01 Macronix Int Co Ltd Bridge resistance random access memory device and method with a singular contact structure
US20070279974A1 (en) * 2006-06-06 2007-12-06 Dennison Charles H Forming heaters for phase change memories with select devices
US9691475B2 (en) * 2015-03-19 2017-06-27 Micron Technology, Inc. Constructions comprising stacked memory arrays
KR102465967B1 (ko) * 2016-02-22 2022-11-10 삼성전자주식회사 메모리 소자 및 그 제조방법
US10256406B2 (en) * 2016-05-16 2019-04-09 Micron Technology, Inc. Semiconductor structures including liners and related methods
KR102530067B1 (ko) * 2016-07-28 2023-05-08 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007243170A (ja) * 2006-02-07 2007-09-20 Qimonda North America Corp 遮熱機構を有する相変化メモリセル
JP2008103677A (ja) * 2006-07-18 2008-05-01 Qimonda North America Corp 階段状のプログラミング特性を有する相変化メモリセル
JP2009099990A (ja) * 2007-10-16 2009-05-07 Commiss Energ Atom 強化された信頼性を有するcbramメモリの製造方法
JP2010040820A (ja) * 2008-08-06 2010-02-18 Hitachi Ltd 不揮発性記憶装置及びその製造方法
JP2014530491A (ja) * 2011-09-14 2014-11-17 インテル・コーポレーション 抵抗変化メモリ装置用電極
US20160133671A1 (en) * 2014-11-07 2016-05-12 Micron Technology, Inc. Cross-point memory and methods for fabrication of same

Also Published As

Publication number Publication date
TWI759463B (zh) 2022-04-01
US11152428B2 (en) 2021-10-19
CN110546755A (zh) 2019-12-06
WO2018203459A1 (ja) 2018-11-08
KR20190142335A (ko) 2019-12-26
TW201907543A (zh) 2019-02-16
US20200052036A1 (en) 2020-02-13

Similar Documents

Publication Publication Date Title
JPWO2018203459A1 (ja) 選択素子および記憶装置
KR102356740B1 (ko) 스위치 소자 및 기억 장치
KR102514350B1 (ko) 스위치 소자 및 기억 장치
JP6613142B2 (ja) スイッチ素子および記憶装置
Ielmini et al. Thermochemical resistive switching: materials, mechanisms, and scaling projections
JP6750507B2 (ja) 選択素子およびメモリセルならびに記憶装置
TWI529987B (zh) 自整流電阻式隨機存取記憶體(rram)記憶胞結構及電阻式隨機存取記憶體之3d交錯陣列
US11462685B2 (en) Switch device, storage apparatus, and memory system incorporating boron and carbon
WO2019198410A1 (ja) スイッチ素子および記憶装置ならびにメモリシステム
US20170316822A1 (en) Switch device and storage unit
TW201424070A (zh) 自整流電阻式隨機存取記憶體(rram)之記憶胞結構及其3d交錯陣列
US9978941B2 (en) Self-rectifying resistive random access memory cell structure
KR102631895B1 (ko) 기억 소자 및 기억 장치
US10892300B2 (en) Storage device
KR20200131814A (ko) 크로스 포인트 소자 및 기억 장치
WO2022158260A1 (ja) スイッチ素子およびメモリ装置
KR20130079773A (ko) 상변화 메모리 저항 소자 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211005

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211115

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220412

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20220830