WO2018203459A1 - 選択素子および記憶装置 - Google Patents

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selection
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五十嵐　実
曽根　威之
誠二 野々口
宏彰 清
大場　和博
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a selection element having a semiconductor layer including a chalcogenide between electrodes and a memory device including the selection element.
  • a general memory device has a cross-point type memory cell array structure in which a plurality of memory cells are arranged on a plane, or a stack type memory cell array structure in which a plurality of memory cells are stacked in a direction perpendicular to the plane. By adopting, the capacity is increased.
  • a memory cell is generally composed of two elements, a storage element and a selection element.
  • a resistance change memory such as ReRAM
  • information is written, read, or erased by changing the electrical characteristics (resistance state) of the memory element.
  • the selection element is for selectively performing a write operation or a read operation on a storage element connected to a specific bit line and a specific word line, and is connected in series to the storage element.
  • the resistance change type memory it is necessary to pass a relatively large current in order to change the resistance state of the memory element.
  • the magnitude of the current causes a decrease in the reliability of the memory device. This is because most of the current flowing in the selection element is converted into heat, which deteriorates the cycle characteristics of the selection element.
  • Patent Document 1 a nonvolatile memory device in which an interlayer film is provided between memory cells respectively arranged at intersections of two types of intersecting wirings (first metal wiring and third metal wiring).
  • the memory element is composed of a phase change material
  • the selection element is composed of polysilicon.
  • Interlayer films provided between adjacent memory cells are different between the memory elements and between the select elements, and between the memory elements, an interlayer film having lower thermal conductivity than the interlayer film provided between the select elements. Is provided. This realizes a memory cell structure in which the selection element is unlikely to become high temperature.
  • a memory device including a plurality of memory cells is required to improve reliability.
  • a selection element is provided between a first electrode, a second electrode disposed opposite to the first electrode, and the first electrode and the second electrode, and includes tellurium (Te) and selenium.
  • a storage device includes a plurality of memory cells, and each memory cell includes a storage element and the selection element according to the embodiment of the present disclosure connected to the storage element.
  • At least a part of the periphery of the semiconductor layer provided between the first electrode and the second electrode has thermal conductivity higher than that of the semiconductor layer.
  • a high first thermal bypass layer was provided. Thereby, the heat generation of the semiconductor layer in the ON state is alleviated.
  • the first thermal bypass layer having higher thermal conductivity than the semiconductor layer is provided on at least a part of the periphery of the semiconductor layer. Therefore, the heat generation of the semiconductor layer in the on state is alleviated, the safe operation area is expanded, and the variation in operation conditions is reduced. Therefore, it is possible to improve the reliability of the selection element and the storage device including the selection element.
  • FIG. 3 is a schematic diagram illustrating an example of a schematic configuration of a memory cell array according to the present disclosure.
  • FIG. 4 is an electrical connection diagram of the memory cell array.
  • FIG. 5 is a schematic diagram illustrating a configuration of a memory cell illustrated in FIG. 4. It is a measurement circuit diagram which evaluates the electrical property of a selection element. It is a characteristic view of a general selection element.
  • FIG. 16 is a schematic diagram illustrating another example of a schematic configuration of a memory cell array according to Modification 2 of the present disclosure.
  • FIG. 14 is a schematic diagram illustrating another example of a schematic configuration of a memory cell array according to Modification 3 of the present disclosure.
  • FIG. 21 is a detailed cross-sectional schematic diagram at one cross point of the memory cell array shown in FIG. 20;
  • FIG. 1 schematically illustrates a cross-sectional configuration of a selection element (selection element 10) according to the first embodiment of the present disclosure.
  • the selection element 10 selectively operates an arbitrary storage element (storage element 40) of a plurality of arranged memory cell arrays (memory cell array 100) having a so-called cross-point array structure shown in FIG. Is for.
  • the selection element 10 is connected in series to the storage element 40, and an OTS (Ovonic) is interposed between the lower electrode 11 (first electrode) and the upper electrode 12 (second electrode) arranged to face each other.
  • OTS Optonic
  • the selection element 10 exhibits a high resistance state (off state) when the applied voltage is low, with the resistance greatly decreasing (low resistance state; on state) as the applied voltage increases.
  • the selection element 10 has a high electrical resistance when the applied voltage is low, and the electrical resistance is greatly reduced when the applied voltage is high. It has resistance characteristics.
  • the selection element 10 is one that returns to the high resistance state when the applied voltage is lowered below a predetermined voltage (threshold voltage) or stops the application of the voltage, and the on state (low resistance state) is not maintained.
  • the selection element 10 corresponds to a specific example of “selection element” of the present disclosure.
  • the lower electrode 11 is a wiring material used in a semiconductor process, for example, tungsten (W), tungsten nitride (WN), titanium nitride (TiN), copper (Cu), aluminum (Al), molybdenum (Mo), tantalum (Ta). ), Tantalum nitride (TaN), silicide, and the like.
  • the lower electrode 11 is made of a material that may cause ion conduction in an electric field such as Cu
  • the surface of the lower electrode 11 is a material that hardly conducts ion conduction or heat diffusion such as W, WN, TiN, and TaN. You may make it coat
  • a known semiconductor wiring material can be used similarly to the lower electrode 11, but it is preferable to use a stable material that does not react with the OTS layer 13 even after post-annealing.
  • the OTS layer 13 serves as a current path when a voltage is applied to the selection element 10 (for example, a voltage pulse is applied to both ends of the element or a current pulse penetrating the selection element 10 is applied). Resistance changes reversibly with temperature.
  • the OTS layer 13 includes, for example, a material (nonlinear resistance material) in which the current (I) increases exponentially with an increase in voltage (V).
  • the OTS layer 13 includes an element belonging to Group 16 of the periodic table, specifically, at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S). It is configured.
  • the OTS layer 13 includes boron (B), aluminum (Al), gallium (Ga), phosphorus (P), arsenic (As), carbon (C), germanium (Ge), and silicon (Si).
  • the OTS layer 13 may further contain at least one second element selected from oxygen (O) and nitrogen (N).
  • the OTS layer 13 preferably contains a chalcogen element, a first element, and a second element in the following range, for example.
  • the chalcogen element is preferably contained in the range of 10 atomic% to 70 atomic%.
  • the first element is preferably included in the range of 5 atomic% to 50 atomic%.
  • the second element is preferably contained in the range of 1 atomic% to 40 atomic%.
  • the OTS layer 13 may contain elements other than these as long as the effects of the present disclosure are not impaired.
  • the thermal bypass layer 14 has a thermal conductivity higher than that of the OTS layer 13, and a heat flow path between the lower electrode 11 and the upper electrode 12 for heat generated when a voltage is applied to the selection element 10. It will be.
  • the thermal bypass layer 14 is provided around the OTS layer 13.
  • the thermal bypass layer 14 is preferably sufficiently larger than the internal electrical resistance of the OTS layer 13 and desirably has a band gap of 2 eV or more, for example. Thereby, it can prevent that the thermal bypass layer 14 becomes a current pathway.
  • the thermal bypass layer 14 is made of silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), aluminum oxide (Al 2 O 3 ), oxidized with carbon (C), boron (B) or phosphorus (P). Cerium (CeO 2 ), zircon oxide (ZrO 2 ), silicon carbide (SiC), beryllia (BeO), zinc oxide (ZnO), titanium oxide (TiO 2 ), arsenic boride (BAs), antimony boride (BSb) It is preferable to use an alloy of boron phosphide (BP) or boron nitride (BN). Table 1 summarizes the thermal conductivity of typical materials. The thermal bypass layer 14 is preferably formed using these materials.
  • the internal electrical resistance (R s ) of the selection element 10 is expressed by the following formula (1), for example.
  • the cross-sectional area is the area in the plane direction orthogonal to the stacking direction, and the same applies to the cross-sectional areas described below.
  • the internal electrical resistance (R s ) of the selection element 10 is accurately a parallel combined resistance of the OTS layer 13 and the thermal bypass layer 14, but no current flows through the thermal bypass layer 14 in the present embodiment. Since it is configured, the internal electrical resistance (R s ) of the selection element 10 can be regarded as the internal electrical low of the OTS layer 13.
  • the electrical resistance of the entire selection element 10 is a Schottky at the interface between the electrode (lower electrode 11 or upper electrode 12) and the OTS layer 13 in addition to the internal electrical resistance (R s ) expressed by the formula (1). There is contact resistance.
  • the current (I) flowing through the selection element 10 defined in consideration of the Schottky contact resistance and the internal electric resistance is expressed by the following formula (2), for example.
  • the thermal bypass layer 14 in order to concentrate the heat flow flowing in the direction of the lower electrode 11 or the upper electrode 12 on the thermal bypass layer 14, the thermal bypass layer 14 preferably satisfies the following formula (3).
  • the product of the thermal conductivity (K bypass ) and the cross-sectional area (S bypass ) of the thermal bypass layer 14 is larger than the product of the thermal conductivity (K ots ) and the cross-sectional area (S ots ) of the OTS layer 13. It is desirable. Ideally, it is desirable that all the heat flow pass through the thermal bypass layer 14, and the thermal resistance (R h ) of the thermal bypass layer 14 in that case can be approximated by the following equation (4).
  • the electrothermal insulating layer 15 has a lower thermal conductivity than the thermal bypass layer 14.
  • the electrothermal insulating layer 15 has a low thermal conductivity between the adjacent selection elements 10, it is possible to prevent thermal interference between the adjacent selection elements 10.
  • the material for the electrothermal insulating layer 15 include silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), or any alloy thereof.
  • a material constituting the OTS layer 13 may be used.
  • FIG. 4 is a perspective view showing an example of the configuration of the memory cell array 100.
  • the memory cell array 100 corresponds to a specific example of “storage device” of the present disclosure.
  • the memory cell array 100 is a storage device having a so-called cross point array structure, and includes a plurality of word lines WL extending in one direction (for example, the X-axis direction) and a plurality of word lines WL extending in the other direction (for example, the Z-axis direction).
  • the memory cells 1 are respectively arranged at the intersections with the bit lines BL.
  • FIG. 5 shows an example of electrical connection of the memory cell array 100. That is, the memory cell array 100 includes memory cells M11, M12, M13, M14, M21, M22, one at a position (cross point) where the word lines WL1 to WL4 and the bit lines BL1 to BL4 face each other. M23, M24, M31, M32, M33, M34, M41, M42, M43, and M44 are provided.
  • the memory cell 1 (M11, M12, M13, M14, M21, M22, M23, M24, M31, M32, M33, M34, M41, M42, M43, M44) is selected as shown in FIG. 10 and the storage element 40 are connected in series.
  • One end (for example, the selection element 10 side) of the memory cell 1 is connected to the bit line BL, and the other end (for example, the storage element 40 side) is connected to the word line WL. Electrically connected.
  • the storage element 40 is disposed near the word line WL
  • the selection element 10 is disposed near the bit line BL.
  • the selection element 10 and the storage element 40 may be arranged even when the selection element 10 is arranged near the word line WL and the storage element 40 is arranged near the bit line BL, as in the memory cell array 200 shown in FIG. Good. Further, in a memory cell array in which the storage element 40 is arranged near the bit line BL and the selection element 10 is arranged near the word line WL in a certain layer, the storage element 40 is arranged in the layer adjacent to the layer. It may be arranged near the line WL, and the selection element 10 may be arranged near the bit line BL. Further, in each layer, the storage element 40 may be formed on the selection element 10, and conversely, the selection element 10 may be formed on the storage element 40.
  • the word lines WL extend in a common direction (X-axis direction in FIG. 4).
  • Each bit line BL is in a direction different from the extending direction of the word line WL (for example, a direction orthogonal to the extending direction of the word line WL), and is common to each other as described above. (In FIG. 4, the Z-axis direction).
  • the plurality of word lines WL and the plurality of bit lines BL may be arranged in a plurality of layers. For example, as shown in FIGS. 17 and 18, the word lines WL and the bit lines BL are arranged in a plurality of layers. Also good.
  • Each word line WL and each bit line BL are provided on a substrate (not shown), for example.
  • a wiring group electrically connected to each word line WL and each bit line BL, a circuit for connecting the wiring group and an external circuit, and the like are provided on the substrate.
  • the memory element 40 is composed of, for example, a pair of electrodes arranged opposite to each other and a memory layer provided between the pair of electrodes.
  • the memory element 40 applies a voltage (for example, a voltage pulse is applied to both ends of the element or a current pulse that penetrates the memory element 40), whereby the resistance of the memory element 40 (specifically, the memory layer) is increased.
  • the value changes greatly.
  • the memory element 40 is a kind of so-called nonvolatile memory, and the change in the resistance value is maintained even after the applied voltage is erased.
  • the storage element 40 corresponds to a specific example of “storage element” of the present disclosure.
  • a state where the resistance value of the memory element is high is called “reset state” or “off state”, and a state where the resistance value is low is called “set state” or “on state”.
  • the change from the high resistance state to the low resistance state is called “set”, the change from the low resistance state to the high resistance state is called “reset”, and the first set is particularly called “forming”.
  • Forming is an electrical operation means for determining a current path when a voltage pulse or current pulse after the first time is applied, and is formed autonomously. Forming is also performed in the selection element 10.
  • the current path formed autonomously is generally called “filament”.
  • One storage element 40 can store at least one bit of data by correlating the off state with the theoretical value “0” and the on state with the theoretical value “1”.
  • the memory element 40 may be, for example, an OTP (One Time Programmable) memory element that can be written only once using a fuse or an antifuse, or a unipolar phase change memory element (PCRAM). ), Or any memory form such as a magnetoresistive memory element.
  • OTP One Time Programmable
  • PCRAM unipolar phase change memory element
  • a pair of electrodes (one electrode and another electrode) of the memory element 40 and a pair of electrodes (lower electrode 11 and upper electrode 12) of the selection element 10 are respectively connected to the word line WL and the bit line BL. May be provided separately, or the word line WL and the bit line BL may also serve as each other. That is, the memory cell 1 in the memory cell array 100 shown in FIG. 4 has one electrode / memory layer / other electrode / lower electrode 11 / OTS layer 13 (and thermal bypass) from the word line WL side to the bit line BL. Layer 14) / upper electrode 12 may be laminated, or the memory layer and OTS layer 13 (and thermal bypass layer 14) may be laminated directly.
  • the memory cell 1 is composed of the storage layer and the OTS layer 13 (and the thermal bypass layer 14), the memory cell 1 is interposed between the selection element 10 and the storage element 40 as in the memory cell array 200 shown in FIG. It is preferable to provide the intermediate electrode 50.
  • a unit element for storing data in a semiconductor memory is called a memory cell.
  • a memory cell In a general storage device, a plurality of memory cells are arranged on a plane (cross point type memory cell array) or stacked in a direction perpendicular to the plane (stack type memory cell array) to increase the capacity.
  • the plurality of memory cells constituting the memory cell array are respectively arranged at the intersections of two conductors called word lines and bit lines, and the respective positions are signals suitable for the corresponding word lines and bit lines. Is specified.
  • a memory cell is usually composed of two elements, a storage element and a selection element.
  • the storage element is constituted by a floating gate, and the selection element is constituted by a field effect transistor.
  • the storage element is formed of a high resistance film, and the selection element is, for example, an MSM (Metal-Semiconductor-Metal) diode or an MIM (Metal-Insulator-Metal) diode. It is configured.
  • storage devices are required to have high reliability as well as large capacity.
  • the evaluation of the electrical characteristics of the selection element can be performed by a circuit in which a selection element (selection element 1100) and a field effect transistor (field effect transistor 1200) are directly connected, as shown in FIG. 7, for example.
  • the magnitude and period of the power supply voltage Vin applied to the circuit shown in FIG. 7 is controlled by an externally connected DC or AC signal source automatic sweep device.
  • the current value I is monitored by an attached function of a multimeter or a signal source automatic sweep device.
  • the maximum current (I comp ) flowing through the selection element 1100 is controlled by the gate voltage (Vg) of the field effect transistor 1200. If previously measured characteristics of the field effect transistor 1200, a current because it is seen voltage (V ds) between the drain electrode and the source electrode when a current of (I), the element voltage of the selected element 1100 (V sel ) Can be estimated by using the following equation (5).
  • the threshold voltage at which the selection element 1100 changes from the off state to the on state is Vth
  • the threshold current is Ith.
  • the area occupied by one memory cell is limited. For this reason, the approximate current density divided by the maximum current (I comp ) by the electrode area often exceeds the tolerances of standard semiconductors such as silicon (Si) and germanium (Ge). Therefore, in a selection element (hereinafter referred to as a selection diode element) such as the MSM diode or MIM diode, the semiconductor film and the insulating film are at least one selected from sulfur (S), selenium (Se), and tellurium (Te). In many cases, the OTS material contains a chalcogen element.
  • the selective diode element having the OTS film exhibits negative differential resistance characteristics as shown in FIG.
  • the boundary voltage value at which the sign of the differential resistance changes from positive to negative is the threshold voltage Vth, and the current value is the threshold current Ith.
  • the negative differential resistance characteristic is a characteristic property of the OTS film that exhibits a phase change, and is interpreted as a property of the operation (filamentation) in which the flow path (current path) of the current passing through the OTS film is narrowed.
  • the leakage current is a current that is equal to or less than a threshold value that flows when the selected diode element is in an OFF state.
  • a threshold value that flows when the selected diode element is in an OFF state.
  • the region occupied by the amorphous phase is excellent in non-linearity and electrical insulation. For this reason, in the state before forming, the leakage current flowing through the selected diode element is very small.
  • the leakage current increases and the threshold voltage decreases. This is presumably because part of the amorphous phase constituting the OTS film was crystallized during the forming process, resulting in a region (filament) having high conductivity.
  • the filament serves as a flow path for a current flowing through the OTS film and a main flow path (heat flow path) for the heat flow flowing in the film thickness direction of the OTS film.
  • FIGS. 9 and 10 show the results of measuring the resistance value in the off state of the selection element 1100 before forming (FIG. 9) and after forming (FIG. 10) in the circuit shown in FIG.
  • the horizontal axis of the characteristic diagrams shown in FIGS. 9 and 10 is the reciprocal 1 / Splug of the cross-sectional area (Splug) of the cathode electrode.
  • the electrical resistance is inversely proportional to the cross-sectional area of the current path.
  • the result of FIG. 9 shows that the cross-sectional area (Splug) of the cathode electrode is proportional to the cross-sectional area of the current path. It represents that. That is, it means that the leak current flows relatively uniformly on the cathode electrode.
  • the resistance in the off state after forming is not necessarily proportional to the cross-sectional area (Splug) of the cathode electrode.
  • a filament (current path) having a constant cross-sectional area is formed in the amorphous phase by forming, which is a proof that the operation (filamentation) that narrows the current path has occurred. Since the leakage current flows non-uniformly in the amorphous phase, specifically, it concentrates on the filament, the correlation between the resistance value in the off state and the cross-sectional area (Splug) of the cathode electrode becomes small.
  • the filament formed by forming can be easily observed. This is because an irreversible change in the crystal structure is present inside, so that traces of the filament remain in a part of the ReRAM material constituting the memory layer, and can be confirmed by, for example, an SEM image or X-ray absorption spectroscopy. .
  • the existence of the filament is as shown in FIGS. 9 and 10 above. Indirect proof remains. This is because the selection diode is configured using a phase change material having volatility such as an OTS material.
  • the change in crystal structure caused by forming is not permanent and does not return to a completely amorphous state, but the change in crystal structure starts from an easily observable crystalline state with poor electrical insulation. It is thought that it gradually returns to an electrically insulating crystalline state that is difficult to observe.
  • the filament serves as a current path and a heat flow path through the selection diode element (OTS film) in the OTS film thickness direction. Therefore, the cross-sectional area of the filament is not only the cross-sectional area of the current path but also the cross-sectional area of the heat flow path, and can be approximated by ⁇ r HWHM 2 .
  • r HWHM is the half width at half maximum of each distribution. 11 and 12, it can be seen that the temperature and current density at the center of the selected diode element increase toward infinity as the electric power supplied to the selected diode element increases. This phenomenon is generally known as “thermal breakdown”, and is a phenomenon that naturally occurs in materials such as semiconductors and insulators whose conductivity increases exponentially with temperature.
  • a chalcogen element such as sulfur (S), selenium (Se), and tellurium (Te) is used in the selection diode element instead of a standard crystal semiconductor such as silicon (Si) or germanium (Ge).
  • FIG. 13 shows current-voltage characteristics of a general selection diode element having an amorphous OTS film between a pair of electrodes arranged opposite to each other.
  • FIG. 13 also shows four additional curves showing the temperature inside the selected diode element estimated from the product of the current and voltage indicating the negative differential resistance.
  • the essential cause of cycle deterioration of the selective element diode is that the thermal conductivity of the OTS material is small, and as is clear from the Boer theory, the temperature rise in the Joule heating region is easy to the crystallization temperature and melting temperature of the OTS material. This is thought to be due to the rise.
  • the accumulated energization time that the selected diode element can withstand exceeds the accumulated energization time of the storage element.
  • the maximum current used for the nonvolatile memory element is outside the safe operation region of the selection element diode, and is a rate-limiting factor for the long-term reliability of the memory device.
  • it is difficult to control the shape of the filament which increases the variation in threshold voltage and threshold current among a plurality of selection diode elements. This limits the array size of the memory cell array.
  • a thermal bypass having a higher thermal conductivity than the OTS layer 13 is disposed around the OTS layer 13 between the lower electrode 11 and the upper electrode 12 that are arranged to face each other.
  • Layer 14 was provided.
  • FIG. 14 shows current-voltage characteristics of an example formed by using the following method as an example of the selection element 10 of the present embodiment.
  • the cathode electrode (lower electrode 11) made of TiN was cleaned by reverse sputtering.
  • an OTS layer 13 made of B40C13Te17-N30 (atomic%) was formed on TiN to a thickness of, for example, 30 nm by reactive sputtering while flowing nitrogen into the film forming chamber.
  • a thermal bypass layer 14 made of the elemental composition BAs was formed around the OTS layer 13 with an inner diameter of 60 nm ⁇ , an outer diameter of 100 nm ⁇ , and a thickness of 30 nm.
  • an anode electrode (upper electrode 12) made of a W film was formed.
  • the final element size was 100 nm ⁇ .
  • the thermal resistance value was adjusted so that there was no significant difference in the threshold current compared to the general selection element (selection diode element) used in the current-voltage characteristic diagram shown in FIG.
  • FIG. 14 similarly to FIG. 13, four curves indicating the temperature inside the selection element estimated from the product of the current and voltage indicating the negative differential resistance are additionally shown.
  • Thermal resistance R h of the thermal bypass layer 14 provided around the OTS layer 13 also affects any of the threshold voltage Vth and the threshold current Ith of the selected element.
  • the selection element 10 of the present embodiment has a ratio (R s / R h ) between the internal thermal resistance (R s ) and the thermal resistance (R h ).
  • the threshold voltage is increased. This is considered to be because the thermal resistance of the metal / semiconductor interface (the interface between the lower electrode 11 and the upper electrode 12 and the OTS layer 13) is improved by dividing the heat flow into the thermal bypass layer 14. Specifically, it is considered that the barrier height and ideal factors that determine the value of the Schottky contact resistance can withstand the high temperature during the selector operation, and these values can be held before and after forming.
  • the isothermal curves at 100 ° C., 200 ° C., 400 ° C., and 1000 ° C. have moved in the direction of larger current-voltage product.
  • the range occupied by the isothermal curve at 400 ° C. has expanded.
  • the selection element 10 can have a margin of 100 ⁇ A or more for the maximum current while maintaining a cycle characteristic of 10E7 times or more.
  • FIG. 15 is a representation of the temperature characteristic of the internal resistance R s of the selection element 10 after the forming, the element temperature internal electrical resistance R s of the selection element 10 obtained from the current-voltage characteristics shown in FIG. 14 T Is displayed.
  • the OTS layer 13 of the present embodiment undergoes a phase transition while maintaining a solid phase at a specific phase transition temperature (T t1 and T t2 in FIG. 15).
  • T t1 and T t2 phase transition temperature
  • a crystal phase that becomes stable at a temperature exceeding T t1 is called a high-temperature stable phase
  • a crystal phase that becomes stable at a temperature below T t2 is called a low-temperature stable phase.
  • the phase transition between the solid phases is a phenomenon different from the liquid-solid transformations used by the phase change memory composed of, for example, germanium (Ge), antimony (Sb), and tellurium (Te). This is called polymorphic transformation.
  • the OTS layer 13 has a large internal electrical resistance when the temperature is low (low temperature stable phase or normal temperature stable phase), and a low internal electrical resistance when the temperature is high (normal temperature stable phase or high temperature stable phase). The discontinuity of internal electrical resistance appears as its polymorphic transition temperature.
  • the switching of the selection element 10 between the on state and the off state is, for example, when the operating temperature is T It is determined by whether it becomes t2 or more or Tt2 or less.
  • the operating temperature of the selection element 10 is approximately represented by the following formula (6).
  • the threshold voltage Vth and the threshold current Ith are expressed by the following expressions (7) and (8), respectively. From equation (7), it can be seen that the threshold voltage Vth is proportional to the ratio (R s / R h ) between the internal electrical resistance (R s ) and the thermal resistance (R h ). Further, from the equation (8), it can be seen that the threshold current Ith is inversely proportional to the thermal resistance (R h ). Note that Equation (7) and Equation (8) include many omissions in the derivation process, and are not mathematically exact expressions. ⁇ is a parameter representing the effect of thermionic emission and is defined by the following equation (9).
  • the amorphous structure changes to a crystalline polymorphic structure identified by a low temperature stable phase or a normal temperature stable phase by forming, and the OTS layer 13 operates as a permanent and stable filament.
  • the entire thermal bypass layer 14 becomes a heat flow path. That is, the sectional area of the current path is determined by the inner diameter of the thermal bypass layer, and the sectional area of the heat flow path is determined by the difference between the outer diameter and the inner diameter of the thermal bypass layer.
  • the characteristics shown in FIG. 15 can also be confirmed in a general selection diode element using boron (B) and carbon (C) as materials of the OTS layer.
  • B boron
  • C carbon
  • the characteristics are degraded in a short time due to the deterioration of the OTS layer.
  • the thermal bypass layer 14 is provided around the OTS layer 13, so that heat generated in the ON state selectively flows through the thermal bypass layer 14.
  • the temperature rise of the OTS layer 13 is alleviated. Therefore, the safe operation area of the selection element 10 is expanded, and variations in the threshold voltage Vth and the threshold current Ith are reduced. Therefore, the reliability of the selection element 10 and the memory cell array 100 including the selection element 10 can be improved.
  • the electrothermal insulating layer 15 is provided between the adjacent selection elements 10. As a result, it is possible to prevent thermal interference between adjacent selection elements 10 and to further improve the reliability of the memory cell array 100.
  • FIG. 16 illustrates a cross-sectional configuration of a selection element (selection element 20) according to the second embodiment of the present disclosure.
  • the selection element 20 is an arbitrary storage element (for example, a memory cell array having a cross-point array structure (for example, the memory cell array 100)). This is for selectively operating the memory element 40).
  • the selection element 20 is connected in series to the storage element 40, and the OTS layer 13 is disposed between the lower electrode 11 and the upper electrode 12 that are arranged to face each other.
  • the present embodiment is different from the first embodiment in that a thermal bypass layer 24 is continuously arranged around the lower electrode 11, the upper electrode 12, and the OTS layer 13.
  • the thermal bypass layer 24 provided around the OTS layer 13 is extended to the lower electrode 11 and the upper electrode 12, so that the lower electrode 11 and the upper electrode 12 are The contact thermal resistance between the electrode 12 and the thermal bypass layer 24 is reduced. Therefore, the safe operation area of the selection element 20 and a memory cell array (for example, the memory cell array 100) including the selection element 20 can be further expanded.
  • FIG. 17 is a perspective view of the OTS layer 33 and the thermal bypass layer 34 constituting the selection element (selection element 30) according to the third embodiment of the present disclosure.
  • the selection element 30 is, for example, an arbitrary storage element (eg, a memory cell array having a cross-point array structure (for example, the memory cell array 100)). This is for selectively operating the memory element 40).
  • the selection element 30 is connected in series to the storage element 40, and an OTS layer 33 is disposed between the lower electrode 11 and the upper electrode 12 that are opposed to each other.
  • the OTS layer 33 extends in one direction (for example, the word line WL direction or the bit line BL direction), and the thermal bypass layer 34 is provided on both sides of the extending OTS layer 33. This is different from the first and second embodiments.
  • the OTS layer 33 and the thermal bypass layer 34 are extended in, for example, the word line WL direction or the bit line BL direction.
  • the effect of the thermal bypass layer 34 in the bit line BL direction is limited.
  • a thermal bypass layer suitable for a type memory cell array (memory cell array 300, see FIG. 20) is realized.
  • the above formulas (1), (3), and (4) are expressed by the widths W OTS and S bypass instead of the cross-sectional areas S OTS and S bypass of the OTS layer 33 and the thermal bypass layer 34.
  • W bypass it can be converted into equivalent expressions (electrical resistance and thermal resistance per unit length).
  • the thermal bypass layer 34 also serves as the above-described electrothermal insulating layer 15, the electrothermal insulating layer 15 can be omitted. As a result, the cell size of the memory cell (for example, memory cell 4) can be reduced.
  • FIG. 18 schematically illustrates a cross-sectional configuration of a selection element (selection element 60) according to a modified example of the present disclosure.
  • the selection element 60 is an arbitrary storage element (for example, a memory cell array (for example, the memory cell array 100) having a cross-point array structure). This is for selectively operating the memory element 40).
  • the selection element 60 in the present modification example includes a thermal bypass layer 64A around the OTS layer 13 provided between the lower electrode 11 and the upper electrode 12 that are arranged to face each other, and an OTS layer. 13 is provided with a thermal bypass layer 64B (second thermal bypass layer).
  • Both the thermal bypass layer 64A and the thermal bypass layer 64B have the same characteristics as the thermal bypass layer 14 described in the first embodiment, and the materials mentioned in the first embodiment are used. It is preferable to form by using. Moreover, the thermal bypass layer 64A and the thermal bypass layer 64B may be formed using the same material, or may be formed using different materials.
  • the OTS layer 13 in an annular shape and providing the thermal bypass layer 64B at the center thereof, a more uniform temperature distribution can be realized inside the OTS layer 13. Therefore, the size of the current path formed in the OTS layer 13 can be further stabilized.
  • the cross-sectional area (S bypass ) of the thermal bypass layer when the selection element 60 of the present modification corresponds to the above formula (3) and the like is equal to the thermal bypass layer 64A provided around the OTS layer 13 and the central portion. It is the sum with the thermal bypass layer 64B provided.
  • the configuration of the present modification is applied not only to the cylindrical selection element, but also to the selection element 30 in which the OTS layer 33 extends in one direction, for example, as described in the third embodiment. Can do.
  • a thermal bypass layer is formed to extend in the same direction as the OTS layer 33, for example, at the center of the OTS layer. Thereby, an effect is acquired similarly to this modification.
  • FIG. 19 is a perspective view of a configuration of a memory cell array 200 according to a modification example of the present disclosure. Similar to the memory cell array 100, the memory cell array 200 is a cross-point type memory cell array. In the memory cell array 200 of this modification, the selection element 10 extends along each word line WL extending in a common direction. The memory element 40 extends along the bit line BL extending in a direction different from the word line WL (for example, a direction orthogonal to the extending direction of the word line WL). In addition, the selection element 10 and the storage element 40 are stacked via the intermediate electrode 50 at the cross point between the plurality of word lines WL and the plurality of bit lines BL.
  • the memory cell 1 includes the storage layer and the OTS layer 13 (and the thermal bypass layer 14), as in the present modification, the storage element 40 (storage layer) and the selection element 10 (OTS)
  • An intermediate electrode 50 is preferably provided between the layer and the thermal bypass layer 14).
  • the intermediate electrode 50 is one of a pair of electrodes that sandwich the storage layer and the selection element 10. It also serves as one electrode (here, the upper electrode 12).
  • the intermediate electrode 50 is preferably made of, for example, a material that prevents the chalcogen element contained in the OTS layer 13 and the memory layer from diffusing due to application of an electric field. This is because, for example, the storage layer includes a transition metal element as an element that performs a memory operation and maintains a write state. Because there is. Therefore, the intermediate electrode 50 is preferably configured to include a barrier material having a barrier property that prevents the diffusion and ion conduction of the transition metal element.
  • barrier material examples include tungsten (W), tungsten nitride (WN), titanium nitride (TiN), carbon (C), molybdenum (Mo), tantalum (Ta), tantalum nitride (TaN), and titanium tungsten (TiW). Or silicide.
  • the selection element 10 and the storage element 40 are provided not only at the cross point but also along the word line WL and the bit line BL, respectively, so that the bit line BL or the word line can be provided.
  • the OTS layer 13 or the memory layer can be formed at the same time as the WL layer, and shape processing by a photolithography process can be performed collectively. Therefore, it is possible to reduce process steps.
  • FIG. 20 is a perspective view illustrating an exemplary configuration of a memory cell array 300 having a three-dimensional structure according to a modification example of the present disclosure.
  • FIG. 21 shows the cross-sectional configuration in the Y-axis direction at one cross point of the memory cell array 300 in detail.
  • Each word line WL extends in a common direction (X-axis direction in FIG. 20).
  • Each bit line BL has a direction different from the extending direction of the word line WL (for example, a direction orthogonal to the extending direction of the word line WL (the Z-axis direction in FIG. 20)) and a common direction to each other It extends to.
  • word lines WL and bit lines BL are alternately stacked in the Y-axis direction (in FIG. 20, in the order of word line WL / bit line BL / word line WL).
  • a memory cell 1 is formed between each word line WL and bit line BL. That is, the memory cell array 300 of the present modification is a cross-point type memory cell array and a stack type memory cell in which a plurality of memory cells 1 are stacked in the Y-axis direction.
  • the selection element 10 is provided in each upper layer along the word line WL and the bit line BL.
  • the memory element 40 is provided in each lower layer along the word line WL and the bit line BL.
  • the selection element 10 and the storage element 40 are stacked at the word line WL, the bit line BL, and the cross point, and the memory cell 1 is formed.
  • the lower electrode 11 and the upper electrode 12 of the selection element 10 and the pair of electrodes of the storage element 40 are provided between the word line WL, the bit line BL, and the selection element 10 and the storage element 40, respectively.
  • the intermediate electrode 50 is also used.
  • the OTS layer 13 and the storage layer 41 are stacked via the intermediate electrode 50 at the cross point between the word line WL and the bit line BL.
  • the memory layer 41 includes, for example, an ion source layer 42 and a resistance change layer 43.
  • the resistance change layer 43 is disposed on the intermediate electrode 50 side.
  • the ion source layer 42 includes a movable element that forms a conduction path in the resistance change layer 43 by application of an electric field.
  • This movable element is, for example, a transition metal element (Group 4 to Group 6 of the periodic table) and a chalcogen element, and the ion source layer 42 is configured to include one or more of these.
  • the ion source layer 42 preferably contains oxygen (O), nitrogen (N), or an element other than the above elements, such as Al, Cu, zirconium (Zr), and hafnium (Hf).
  • the ion source layer 42 may contain, for example, manganese (Mn), cobalt (Co), iron (Fe), nickel (Ni), platinum (Pt), Si, and the like.
  • the resistance change layer 43 is made of, for example, an oxide or nitride of a metal element or a nonmetal element, and its resistance value changes when a predetermined voltage is applied between the pair of electrodes of the memory element 40. Is.
  • BL socket 311 and WL socket 312 are provided in each layer of the stacked word lines WL and bit lines BL.
  • the BL socket 311 and the WL socket 312 are connected to a memory cell selection circuit and a read / write interface circuit (not shown) at the outer periphery of the memory cell array 300, for example.
  • the selection element 10 described in the first embodiment is used as the selection element.
  • the second and third embodiments or the first modification example described above The selection elements 20, 30, and 60 may be used.
  • this indication can take the following composition.
  • a first electrode A second electrode disposed opposite to the first electrode; Provided between the first electrode and the second electrode, and at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S), boron (B), aluminum (Al ), Gallium (Ga), phosphorus (P), arsenic (As), carbon (C), germanium (Ge), and at least one first element selected from silicon (Si), and a semiconductor layer;
  • a selection element comprising: a thermal bypass layer having a thermal conductivity higher than that of the semiconductor layer provided at least in part around the semiconductor layer between the first electrode and the second electrode.
  • the thermal bypass layer includes silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ) doped with any of carbon (C), boron (B), and phosphorus (P), or aluminum oxide ( Al 2 O 3 ), cerium oxide (CeO 2 ), zircon oxide (ZrO 2 ), silicon carbide (SiC), beryllia (BeO), zinc oxide (ZnO), titanium oxide (TiO 2 ), arsenic boride (BAs)
  • a plurality of memory cells Each of the plurality of memory cells includes a storage element and a selection element connected to the storage element;
  • the selection element is: A first electrode; A second electrode disposed opposite to the first electrode; Provided between the first electrode and the second electrode, and at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S), boron (B), aluminum (Al ), Gallium (Ga), phosphorus (P), arsenic (As), carbon (C), germanium (Ge), and at least one first element selected from silicon (Si), and a semiconductor layer;
  • a storage device comprising: a thermal bypass layer having higher thermal conductivity than the semiconductor layer provided at least in a part of the periphery of the semiconductor layer between the first electrode and the second electrode.

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Abstract

本開示の一実施形態の選択素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の第１元素とを含む半導体層と、第１電極と第２電極との間において、半導体層の周囲の少なくとも一部に設けられた半導体層よりも熱伝導率の高い第１の熱バイパス層とを備える。

Description

選択素子および記憶装置
　本開示は、電極間にカルコゲナイドを含む半導体層を有する選択素子およびこれを備えた記憶装置に関する。
　近年、ＲｅＲＡＭ（Resistance Random Access Memory)等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。これに対して、一般的な記憶装置では、複数のメモリセルを平面上に並べたクロスポイント型メモリセルアレイ構造や、複数のメモリセルを平面に対して垂直方向に積層したスタック型メモリセルアレイ構造を採用することにより大容量化が図られている。
　メモリセルは、一般に記憶素子および選択素子の２つの素子によって構成されている。ＲｅＲＡＭ等の抵抗変化型メモリでは、記憶素子の電気的特性（抵抗状態）が変化することにより、情報の書き込みまたは読み出し、あるいは消去が行われる。選択素子は、特定のビット線および特定のワード線に接続された記憶素子に対して書き込み動作または読み込み動作を選択的に行うためのものであり、記憶素子に直列に接続されている。抵抗変化型メモリでは、記憶素子の抵抗状態を変えるために比較的大きな電流を流す必要があるが、その電流の大きさが記憶装置の信頼性の低下の原因となっている。これは、選択素子内を流れる電流のほとんどが熱に変換され、選択素子のサイクル特性を劣化させることによる。
　これに対して、例えば特許文献１では、交差する２種類の配線（第１金属配線および第３金属配線）の交点にそれぞれ配置されたメモリセルの間に層間膜が設けられた不揮発性記憶装置が開示されている。この不揮発性記憶装置では、記憶素子は相変化材料から構成されており、選択素子はポリシリコンによって構成されている。隣接するメモリセルの間に設けられた層間膜は、記憶素子間と選択素子間とでそれぞれ異なり、記憶素子間には、選択素子間に設けられた層間膜よりも熱伝導率が低い層間膜が設けられている。これにより、選択素子が高温になりにくいメモリセル構造を実現している。
特開２０１０－０４０８２０号公報
　このように、複数のメモリセルからなる記憶装置では、信頼性の向上が求められている。
　信頼性を向上させることが可能な選択素子およびこれを備えた記憶装置を提供することが望ましい。
　本開示の一実施形態の選択素子は、第１電極と、第１電極と対向配置された第２電極と、第１電極と第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の第１元素とを含む半導体層と、第１電極と第２電極との間において、半導体層の周囲の少なくとも一部に設けられた半導体層よりも熱伝導率の高い第１の熱バイパス層とを備えたものである。
　本開示の一実施形態の記憶装置は、複数のメモリセルを備えたものであり、各メモリセルは、記憶素子および記憶素子に接続された上記本開示の一実施形態の選択素子を含む。
　本開示の一実施形態の選択素子および一実施形態の記憶装置では、第１電極と第２電極との間に設けられた半導体層の周囲の少なくとも一部に、半導体層よりも熱伝導率の高い第１の熱バイパス層を設けるようにした。これにより、オン状態における半導体層の発熱が緩和される。
　本開示の一実施形態の選択素子および一実施形態の記憶装置によれば、半導体層の周囲の少なくとも一部に、半導体層よりも熱伝導率の高い第１の熱バイパス層を設けるようにしたので、オン状態における半導体層の発熱が緩和され、安全動作領域が拡大すると共に、動作条件のばらつきが低減される。よって、選択素子およびこれを備えた記憶装置の信頼性を向上させることが可能となる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本開示の第１の実施の形態に係る選択素子の構成を表す断面模式図である。 図１に示した選択素子のＯＴＳ層および熱バイパス層の構成を表す斜視図である。 図１に示した選択素子を複数配置した際の構成を表す断面模式図である。 本開示のメモリセルアレイの概略構成の一例を表す模式図である。 図４にメモリセルアレイの電気的接続図である。 図４に示したメモリセルの構成を表す模式図である。 選択素子の電気的な特性を評価する測定回路図である。 一般的な選択素子の特性図である。 フォーミング前のオフ状態における選択素子の抵抗値の電極断面積依存性を表す特性図である。 フォーミング後のオフ状態における選択素子の抵抗値の電極断面積依存性を表す特性図である。 フィラメント内部の温度分布を表す特性図である。 フィラメント内部の電流密度分布を表す特性図である。 一般的な選択素子の電流電圧特性を表す図である。 図１に示した選択素子の電流電圧特性を表す図である。 図１に示した選択素子の内部電気抵抗を表す特性図である。 本開示の第２の実施の形態に係る選択素子の構成を表す断面模式図である。 本開示の第３の実施の形態に係る選択素子のＯＴＳ層および熱バイパス層構成を表す斜視図である。 本開示の変形例１に係る選択素子の構成を表す断面模式図である。 本開示の変形例２に係るメモリセルアレイの概略構成の他の例を表す模式図である。 本開示の変形例３に係るメモリセルアレイの概略構成の他の例を表す模式図である。 図２０に示したメモリセルアレイの１クロスポイントにおける詳細な断面模式図である。
　以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
　１．第１の実施の形態（ＯＴＳ層の周囲に熱バイパス層を設けた例）
　　１－１．選択素子の構成
　　１－２．メモリセルアレイの構成
　　１－３．作用・効果
　２．第２の実施の形態（熱バイパス層を上部電極および下部電極の周囲まで延在した例）
　３．第３の実施の形態（一方向に延在する半導体層の両側に熱バイパス層を設けた例）
　４．変形例（選択素子およびメモリセルアレイの他の例）
＜１．第１の実施の形態＞
　図１は、本開示の第１の実施の形態に係る選択素子（選択素子１０）の断面構成を模式的に表したものである。この選択素子１０は、例えば図４に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ（メモリセルアレイ１００）において複数配設されたうちの任意の記憶素子（記憶素子４０）を選択的に動作させるためのものである。選択素子１０は、詳細は後述するが、記憶素子４０に直列に接続されており、対向配置された下部電極１１（第１電極）と上部電極１２（第２電極）との間にＯＴＳ（Ovonic Threshold Switching）層１３（半導体層）が配置された構成を有する。本実施の形態の選択素子１０では、図２に示したように、ＯＴＳ層１３の周囲に、熱バイパス層１４（第１の熱バイパス層）が配設されている。
（１－１．選択素子の構成）
　選択素子１０は、印加電圧の増加とともに抵抗が大幅に低下（低抵抗状態；オン状態）し、印加電圧が低い場合に高抵抗状態（オフ状態）を呈するものである。換言すると、選択素子１０は、印加電圧が低い場合には電気抵抗が高く、印加電圧が高い場合には電気抵抗が大幅に低下し、大電流（例えば数桁倍の電流）が流れる非線形の電気抵抗特性を有するものである。また、選択素子１０は、印加電圧を所定の電圧（閾値電圧）より下げる、あるいは、電圧の印加を停止すると高抵抗状態に戻るものであり、オン状態（低抵抗状態）が維持されないものである。選択素子１０、本開示の「選択素子」の一具体例に相当する。
　下部電極１１は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ），アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。下部電極１１が、例えばＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、その表面を、Ｗ，ＷＮ，ＴｉＮおよびＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
　上部電極１２は、下部電極１１と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもＯＴＳ層１３と反応しない安定な材料を用いた構成とすることが好ましい。
　ＯＴＳ層１３は、選択素子１０に電圧を印加（例えば、素子の両端に電圧パルスを印加、または選択素子１０を貫通する電流パルスを印加）した際に電流経路となるものであり、その内部電気抵抗は温度によって可逆的に変化する。ＯＴＳ層１３は、例えば、電圧（Ｖ）の増加に対して電流（Ｉ）が指数関数的に増大する関係にある材料（非線形抵抗材料）を含んで構成されている。
　本実施の形態では、ＯＴＳ層１３は周期律表第１６族の元素、具体的には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。ＯＴＳ層１３は、上記カルコゲン元素のほかに、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の第１元素を含んで構成されている。また、ＯＴＳ層１３は、さらに酸素（Ｏ）および窒素（Ｎ）から選ばれる少なくとも１種の第２元素を含んでいてもよい。
　ＯＴＳ層１３は、カルコゲン元素、第１元素および第２元素を、例えば以下の範囲で含むことが好ましい。カルコゲン元素は、１０原子％以上７０原子％以下の範囲で含むことが好ましい。第１元素は、５原子％以上５０原子％以下の範囲で含むことが好ましい。第２元素は、１原子％以上４０原子％以下の範囲で含むことが好ましい。
　なお、ＯＴＳ層１３は、本開示の効果を損なわない範囲でこれら以外の元素を含んでいてもかまわない。
　熱バイパス層１４は、ＯＴＳ層１３よりも高い熱伝導率を有するものであり、選択素子１０に電圧を印加した際に発生する熱の、下部電極１１と上部電極１２との間における熱流経路となるものである。熱バイパス層１４は、例えば図２に示したように、ＯＴＳ層１３の周囲に設けられている。熱バイパス層１４は、ＯＴＳ層１３の内部電気抵抗よりも十分に大きいことが好ましく、例えば２ｅＶ以上のバンドギャップを有することが望ましい。これにより、熱バイパス層１４が電流経路となることを防ぐことができる。
　熱バイパス層１４は、炭素（Ｃ）、ホウ素（Ｂ）またはリン（Ｐ）がドーピングされた酸化シリコン（ＳｉＯ2）、窒化ケイ素（Ｓｉ3Ｎ4）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ジルコン（ＺｒＯ2）、炭化シリコン（ＳｉＣ）、ベリリア（ＢｅＯ）、酸化亜鉛（ＺｎＯ）、酸化チタン（ＴｉＯ2）、ホウ化ヒ素（ＢＡｓ）、ホウ化アンチモン（ＢＳｂ）、リン化ホウ素（ＢＰ）または窒化ホウ素（ＢＮ）のいずれかの合金を用いて構成することが好ましい。表１は、代表的な材料の熱伝導率をまとめたものである。熱バイパス層１４は、これら材料を用いて形成することが好ましい。
Figure JPOXMLDOC01-appb-T000001
　選択素子１０の内部電気抵抗（Ｒs）は、例えば下記式（１）によって表される。なお、断面積とは、積層方向に対して直交する平面方向の面積のこととし、以下に記す断面積についても同様である。また、選択素子１０の内部電気抵抗（Ｒs）は、正確にはＯＴＳ層１３と熱バイパス層１４との並列合成抵抗であるが、本実施の形態では、熱バイパス層１４に電流が流れない構成としているため、選択素子１０の内部電気抵抗（Ｒs）はＯＴＳ層１３の内部電気低とみなすことができる。
Figure JPOXMLDOC01-appb-M000002
　選択素子１０全体の電気抵抗は、上記式（１）以外で表される内部電気抵抗（Ｒs）の他に、電極（下部電極１１または上部電極１２）とＯＴＳ層１３との界面におけるショットキー接触抵抗等がある。ショットキー接触抵抗および上記内部電気抵抗を考慮して定義される選択素子１０に流れる電流（Ｉ）は、例えば下記式（２）で表される。
Figure JPOXMLDOC01-appb-M000003
　本実施の形態の選択素子１０において、下部電極１１方向または上部電極１２方向に流れる熱流を熱バイパス層１４に集中させるためには、熱バイパス層１４は下記式（３）を満たすことが望ましい。
Figure JPOXMLDOC01-appb-M000004
　即ち、熱バイパス層１４の熱伝導率（Ｋbypass）と断面積（Ｓbypass）との積は、ＯＴＳ層１３の熱伝導率（Ｋots）と断面積（Ｓots）との積よりも大きいことが望ましい。なお、理想的には、熱流全てが熱バイパス層１４を通過することが望ましく、その場合の熱バイパス層１４の熱抵抗（Ｒh）は、下記式（４）で近似できる。
Figure JPOXMLDOC01-appb-M000005
　後述するメモリセルアレイ１００のように、複数の選択素子１０を並べて用いる場合には、図３に示したように、隣り合う選択素子１０の間に電熱絶縁層１５を設けることが好ましい。電熱絶縁層１５は、熱バイパス層１４よりも低い熱伝導率を有するものである。隣り合う選択素子１０の間に熱伝導率の低い電熱絶縁層１５を設けることにより、隣り合う選択素子１０間における熱的干渉を防ぐことが可能となる。電熱絶縁層１５の材料としては、例えば、酸化シリコン（ＳｉＯ2）、窒化ケイ素（Ｓｉ3Ｎ4）またはいずれかの合金が挙げられる。この他、ＯＴＳ層１３を構成する材料を用いてもよい。
（１－２．メモリセルアレイの構成）
　図４は、メモリセルアレイ１００の構成の一例を斜視的に表したものである。メモリセルアレイ１００は、本開示の「記憶装置」の一具体例に相当する。メモリセルアレイ１００は、所謂クロスポイントアレイ構造の記憶装置であり、一の方向（例えばＸ軸方向）に延在する複数のワード線ＷＬと、他の方向（例えばＺ軸方向）に延在する複数のビット線ＢＬとの交点に、それぞれメモリセル１が配置されたものである。
　図５は、メモリセルアレイ１００の電気的な接続の一例を表したものである。即ち、メモリセルアレイ１００は、各ワード線ＷＬ１～ＷＬ４と各ビット線ＢＬ１～ＢＬ４とが互いに対向する位置（クロスポイント）にそれぞれ１つずつ、メモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４，Ｍ４１，Ｍ４２，Ｍ４３，Ｍ４４を備えている。
　メモリセル１（Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４，Ｍ４１，Ｍ４２，Ｍ４３，Ｍ４４）は、例えば、図６に示したように、選択素子１０と記憶素子４０とが直列に接続されたものであり、メモリセル１の一端（例えば、選択素子１０側）はビット線ＢＬに、他端（例えば、記憶素子４０側）はワード線ＷＬと電気的に接続されている。換言すると、メモリセルアレイ１００では、記憶素子４０は、ワード線ＷＬ寄りに配置され、選択素子１０は、ビット線ＢＬ寄りに配置されている。
　なお、選択素子１０および記憶素子４０は、例えば図１６に示したメモリセルアレイ２００のように、選択素子１０がワード線ＷＬ寄りに配置され、記憶素子４０がビット線ＢＬ寄りに配置されていてもよい。また、ある層内において、記憶素子４０がビット線ＢＬ寄りに配置され、選択素子１０がワード線ＷＬ寄りに配置されているメモリセルアレイにおいて、その層に隣接する層内に、記憶素子４０がワード線ＷＬ寄りに配置され、選択素子１０がビット線ＢＬ寄りに配置されていてもよい。更に、各層において、記憶素子４０が選択素子１０上に形成されていてもよいし、その逆に、選択素子１０が記憶素子４０上に形成されていてもよい。
　各ワード線ＷＬ（ＷＬ１～ＷＬ４）は、上記のように、互いに共通の方向（図４ではＸ軸方向）に延在している。各ビット線ＢＬ（ＢＬ１～ＢＬ４）は、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、且つ、上記のように、互いに共通の方向（図４ではＺ軸方向）に延在している。なお、複数のワード線ＷＬおよび複数のビット線ＢＬは、複数の層内に配置されていてもよく、例えば、図１７および図１８に示したように、複数の階層に分かれて配置されていてもよい。
　各ワード線ＷＬおよび各ビット線ＢＬは、例えば基板（図示せず）上に設けられている。基板には、例えば、各ワード線ＷＬおよび各ビット線ＢＬと電気的に接続される配線群や、その配線群と外部回路とを連結するための回路等が設けられている。
　記憶素子４０は、例えば、対向配置された一対の電極と、その一対の電極の間に設けられた記憶層とから構成されている。記憶素子４０は、電圧を印加（例えば、素子の両端に電圧パルスを印加、または記憶素子４０を貫通する電流パルスを印加）することによって、記憶素子４０（具体的には、記憶層）の抵抗値が大きく変化するものである。記憶素子４０は、所謂不揮発性メモリの１種であり、上記抵抗値の変化は、印加電圧の消去後にも維持される。記憶素子４０は、本開示の「記憶素子」の一具体例に相当する。
　一般に、記憶素子の抵抗値が高い状態は「リセット状態」または「オフ状態」と呼ばれ、抵抗値が低い状態は「セット状態」または「オン状態」と呼ばれている。高抵抗状態から低抵抗状態への変化は「セット」、低抵抗状態から高抵抗状態への変化は「リセット」と呼ばれ、初回のセットは特に「フォーミング」と呼ばれている。フォーミングは初回以降の電圧パルスまたは電流パルスを印加した際の電流経路を決定する電気的操作手段であり、自律的に形成される。フォーミングは選択素子１０においても実行される。自律的に形成された電流経路は、一般に「フィラメント」と呼ばれている。１つの記憶素子４０は、オフ状態を理論値「０」に、オン状態を理論値「１」に対応させることにより、少なくとも１ビットのデータを記憶することが可能となる。
　なお、記憶素子４０は、上述した抵抗変化メモリ素子以外に、例えば、ヒューズやアンチヒューズーズを用いた一度だけ書き込みが可能なＯＴＰ（One Time Programable）メモリ素子、単極性の相変化メモリ素子（ＰＣＲＡＭ）、あるいは磁気抵抗メモリ素子等のいずれのメモリ形態を採ることが可能である。
　メモリセルアレイ１００では、記憶素子４０の一対の電極（一の電極および他の電極）および選択素子１０の一対の電極（下部電極１１および上部電極１２）は、それぞれ、ワード線ＷＬおよびビット線ＢＬとは別体として設けられていてもよいし、ワード線ＷＬおよびビット線ＢＬが兼ねていてもよい。即ち、図４に示したメモリセルアレイ１００におけるメモリセル１は、ワード線ＷＬ側からビット線ＢＬに向かって、一の電極／記憶層／他の電極／下部電極１１／ＯＴＳ層１３（および熱バイパス層１４）／上部電極１２が積層された構成でもよいし、記憶層とＯＴＳ層１３（および熱バイパス層１４）とが直接積層された構成としてもよい。なお、メモリセル１を記憶層とＯＴＳ層１３（および熱バイパス層１４）とから構成する場合には、図１６に示したメモリセルアレイ２００のように、選択素子１０と記憶素子４０との間に中間電極５０を設けることが好ましい。
（１－３．作用・効果）
　半導体メモリにおいてデータを格納する単位素子はメモリセルと呼ばれている。一般的な記憶装置では、このメモリセルを平面上に複数並べたり（クロスポイント型メモリセルアレイ）、平面に対して垂直方向に積層する（スタック型メモリセルアレイ）ことで大容量化を図っている。いずれの場合も、メモリセルアレイを構成する複数のメモリセルは、それぞれ、ワード線およびビット線と呼ばれる２つの導体の交点に配置され、それぞれの位置は、対応するワード線およびビット線に適切な信号を印加することによって特定される。メモリセルは、通常、記憶素子および選択素子の２つの素子によって構成されている。例えば、ＮＡＮＤ－Ｆｌａｓｈメモリでは、記憶素子は浮遊ゲートによって構成されており、選択素子は電界効果トランジスタによって構成されている。また、抵抗変化メモリ（Resistive RAM：ＲｅＲＡＭ）では、記憶素子は高抵抗膜によって構成されており、選択素子は、例えばＭＳＭ（Metal-Semiconductor-Metal）ダイオードやＭＩＭ（Metal-Insulator-Metal）ダイオードによって構成されている。
　ところで、記憶装置には大容量化と共に高い信頼性が求められている。記憶装置の信頼性を長期間保証するためには、前述した理由からメモリセルを構成する選択素子が耐えうる累積通電時間が記憶素子の累積通電時間を超えることが重要となる。
　選択素子の電気的特性の評価は、例えば図７に示したように、選択素子（選択素子１１００）と電界効果トランジスタ（電界効果トランジスタ１２００）とを直接接続した回路で行うことができる。図７に示した回路に加える電源電圧Ｖｉｎの大きさおよび周期は、外部接続されるＤＣまたはＡＣ信号源自動掃引装置によって制御する。電流値Ｉは、マルチメータや信号源自動掃引装置の付属機能によって監視される。
　選択素子１１００に流れる最大電流（Ｉcomp）は、電界効果トランジスタ１２００のゲート電圧（Ｖｇ）によって制御される。電界効果トランジスタ１２００の特性を予め測定してあれば、電流（Ｉ）を流したときのドレイン電極とソース電極との間の電圧（Ｖds）がわかるため、選択素子１１００の素子電圧（Ｖsel）は下記式（５）を用いることで推定することができる。
Figure JPOXMLDOC01-appb-M000006
　ここで、選択素子１１００がオフ状態からオン状態に変わる閾値電圧をＶｔｈ、閾値電流をＩｔｈとする。不揮発性記憶素子の状態を変化させるためには一定以上の電流を流す必要があり、その電流記号は最大電流（Ｉcomp）と等価である。
　クロスポイント型のメモリセルアレイにおいては、１個当たりのメモリセルが占める面積は限られている。このため、最大電流（Ｉcomp）を電極面積で割った電流密度の概算値は、しばしばケイ素（Ｓｉ）やゲルマニウム（Ｇｅ）のような標準的な半導体の許容値を超える。よって、上記ＭＳＭダイオードやＭＩＭダイオード等の選択素子（以下、選択ダイオード素子とする）では、半導体膜および絶縁膜は、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）から選ばれる少なくとも１種のカルコゲン元素を含む、所謂ＯＴＳ材料によって構成されていることが多い。図８は、ＯＴＳ材料を用いて形成された半導体膜あるいは絶縁膜（以下、ＯＴＳ膜と称す）を有する選択ダイオード素子の電流電圧特性を表したものである。ＯＴＳ膜を有する選択ダイオード素子は、図８に示したように負性微分抵抗（Negative Differential Resistance）特性を示す。微分抵抗の符号が正から負にかわる境界電圧値が閾値電圧Ｖｔｈであり、その電流値が閾値電流Ｉｔｈである。負性微分抵抗特性は相変化を示すＯＴＳ膜の特有の性質であり、ＯＴＳ膜を貫通する電流の流路（電流経路）が狭小化する動作（フィラメンテーション）の性質とも解釈されている。
　電流経路が狭小化する動作を厳密に実証することは難しいが、フォーミングの前後で閾値電圧やリーク電流が特徴的に変化することが多い。なお、リーク電流とは、選択ダイオード素子がオフ状態のときに流れる閾値以下の電流のことである。一般に、ＯＴＳ膜を有する選択ダイオード素子では、成膜直後のＯＴＳ膜のほとんどの領域はアモルファス相で占められていると考えられている。アモルファス相で占められた領域は、非線形性および電気的絶縁性に優れている。このため、フォーミング前の状態では、選択ダイオード素子を流れるリーク電流は非常に小さい。
　これに対して、フォーミング後の選択ダイオード素子では、一般に、リーク電流が増加し、閾値電圧が減少する。これは、フォーミング過程でＯＴＳ膜を構成するアモルファス相の一部が結晶化して導電率が高い領域（フィラメント）が生じたためと考えられる。フィラメントは、ＯＴＳ膜を流れる電流の流路となると共に、ＯＴＳ膜の膜厚方向に流れる熱流の主な流路（熱流経路）となる。
　図９および図１０は、図７に示した回路において、フォーミング前（図９）およびフォーミング後（図１０）における選択素子１１００のオフ状態の抵抗値を測定した結果を表したものである。なお、フォーミング前のオフ抵抗はＶsel＝４Ｖ、フォーミング後のオフ抵抗はＶsel＝３Ｖで測定を行っている。図９および図１０に示した特性図の横軸はカソード電極の断面積（Ｓplug）の逆数１／Ｓplugであり、カソード電極の断面積（Ｓplug）が小さいほど右側に、カソード電極の断面積（Ｓplug）が大きいほど左側に移動する。電気抵抗は電流経路の断面積に反比例する。図９では、フォーミング前のオフ状態における抵抗値が右上がりの直線上にプロットされていることから、図９の結果は、カソード電極の断面積（Ｓplug）が電流経路の断面積に比例していることを表している。即ち、リーク電流は、カソード電極上において比較的均一に流れていることを意味している。一方、図１０では、フォーミング後のオフ状態における抵抗がカソード電極の断面積（Ｓplug）と必ずしも比例していない。これは、フォーミングによってアモルファス相に一定の断面積を有するフィラメント（電流経路）が形成されたことを意味し、電流経路が狭小化する動作（フィラメンテーション）が起こった傍証となる。リーク電流はアモルファス相内を不均一に流れる、具体的には、フィラメントに集中して流れるため、オフ状態の抵抗値とカソード電極の断面積（Ｓplug）との相関が小さくなる。
　ＲｅＲＡＭのように不揮発性を有する記憶素子では、フォーミングによって形成されるフィラメントは容易に観察できる。これは、内部に不可逆な結晶構造の変化を伴うため、フィラメントの痕跡が記憶層を構成するＲｅＲＡＭ材料の一部に残留するからであり、例えばＳＥＭ画像やＸ線吸収分光によって確認することができる。一方、選択ダイオード素子に形成されるフィラメントは、ＳＥＭ画像やＸ線吸収分光、あるいは電子顕微鏡等を用いても直接観察することは難しく、フィラメントの存在は、上記図９および図１０に示したような間接的な証明に留まっている。これは、選択ダイオードがＯＴＳ材料等の揮発性を有する相変化材料を用いて構成されているからである。選択ダイオードでは、フォーミングによって生じる結晶構造の変化は永続的なものではなく、完全なアモルファス状態に戻ることはないにしろ、結晶構造の変化は、観察しやすい電気的な絶縁性の低い結晶状態から観察が困難な電気的に絶縁性の高い結晶状態へ徐々に復帰すると考えられる。
　ところで、負性微分抵抗とフィラメントとの関係を数学手法で明らかにしたＢｏｅｅｒ理論によれば、図８に示した電流電圧特性から、温度および電流密度の局所的な増大が負性微分抵抗およびフィラメントの成因となっていることがわかる。図１１および図１２は、ジュール熱を起源とするＢｏｅｅｒ理論に基づいて計算された選択ダイオード素子内部の温度分布（図１１）および電流密度分布（図１２）を表したものである。ｓは規格化電力、ｒ／Ｒは規格化半径座標、（Ｔ－ＴR）／Θは規格化温度、ｊ／ｊｎは規格化電流密度である。上記のように、フィラメントは、選択ダイオード素子内部（ＯＴＳ膜）をＯＴＳ膜の膜厚方向に流れる電流経路となると共に、熱流経路となる。よって、フィラメントの断面積は、電流経路の断面積であると共に、熱流経路の断面積でもあり、それぞれ、πｒHWHM 2で近似できる。但し、ｒHWHMは各分布の半値半幅である。図１１および図１２から、選択ダイオード素子に投入される電力が増加するにつれて、選択ダイオード素子中心部の温度および電流密度は無限大方向に向かって増加していることがわかる。この現象は一般に「サーマルブレークダウン」として知られており、導電率が温度に対して指数関数的に増加する半導体や絶縁体等の材料では必然的に起こる現象である。選択ダイオード素子では、結晶構造がある程度可逆的な相変化を行う材料を用いることによって、素子内部が超高温となっても、サイクル特性の劣化に対する比較的長期な耐性を実現している。このため、選択ダイオード素子では、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）のような標準的な結晶半導体ではなく、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）等のカルコゲン元素が用いられる。
　図１３は、対向配置された一対の電極の間にアモルファス状態のＯＴＳ膜を有する一般的な選択ダイオード素子の電流電圧特性を表したものである。図１３には、負性微分抵抗を示す電流と電圧との積から推定される選択ダイオード素子内部の温度を示す４つの曲線も追加して示している。４つの曲線は、選択ダイオード素子の最も高温となる温度（Ｔ（ｒ＝０））が、それぞれ１００℃、２００℃、４００℃および１０００℃の場合の等温曲線に対応している。一般に、４００℃前後がＯＴＳ材料の実用的な安全動作領域の上限と考えられている。選択素子ダイオードのサイクル劣化が起こる本質的な原因は、ＯＴＳ材料の熱伝導率が小さく、Ｂｏｅｅｒ理論から明らかなように、ジュール発熱領域での温度上昇がＯＴＳ材料の結晶化温度や溶融温度まで容易に上昇してしまうためと考えられる。
　前述したように、記憶装置の信頼性を長期間保証するためには、選択ダイオード素子が耐えうる累積通電時間が、記憶素子の累積通電時間を超えること求められる。しかしながら、その実現はジュール発熱を考慮すると困難であることがわかる。また、不揮発性記憶素子に用いられる最大電流は選択素子ダイオードの安全動作領域外にあり、記憶装置の長期信頼性に対する律速原因となっている。更に、上述した一般的な選択ダイオード素子の構造では、フィラメントの形状を制御することは難しく、複数の選択ダイオード素子間における閾値電圧や閾値電流のばらつきを増加させる。これは、メモリセルアレイのアレイサイズを制限させる。
　これに対して、本実施の形態の選択素子１０では、対向配置された下部電極１１と上部電極１２との間において、ＯＴＳ層１３の周囲に、ＯＴＳ層１３よりも熱伝導率の高い熱バイパス層１４を設けるようにした。
　図１４は、本実施の形態の選択素子１０の一例として、下記方法を用いて形成した実施例の電流電圧特性を表したものである。
（実施例）
　まず、ＴｉＮよりなるカソード電極（下部電極１１）を逆スパッタによってクリーニングした。次に、成膜チャンバー内に窒素を流しながらリアクティブスパッタによってＴｉＮ上にＢ４０Ｃ１３Ｔｅ１７－Ｎ３０（原子％）からなるＯＴＳ層１３を、例えば３０ｎｍの厚みに成膜した。続いて、ＯＴＳ層１３をサイドエッチングして直径６０ｎｍφとしたのち、ＯＴＳ層１３の周囲に、元素組成ＢＡｓからなる熱バイパス層１４を、内径６０ｎｍφ、外径１００ｎｍφおよび３０ｎｍの厚みで成膜した。最後に、Ｗ膜よりなるアノード電極（上部電極１２）を形成した。最終的な素子サイズは、１００ｎｍφとした。なお、本実施例では、図１３に示した電流電圧特性図において用いた一般的な選択素子（選択ダイオード素子）と比べて閾値電流に大きな差が出ないように熱抵抗値を調整した。
　図１４には、図１３と同様に、負性微分抵抗を示す電流と電圧との積から推定される選択素子内部の温度を示す４つの曲線を追加して示している。４つの曲線は、選択素子１０の最も高温となる温度（Ｔ（ｒ＝０））が、それぞれ１００℃、２００℃、４００℃および１０００℃の場合の等温曲線に対応している。ＯＴＳ層１３の周囲に設けられた熱バイパス層１４の熱抵抗Ｒhは、選択素子の閾値電圧Ｖｔｈおよび閾値電流Ｉｔｈのいずれにも影響する。
　図１３に示した一般的な選択ダイオード素子と比較すると、本実施の形態の選択素子１０では内部熱抵抗（Ｒs）と、熱抵抗（Ｒh）との比（Ｒs／Ｒh）が大きくなっており、閾値電圧が上昇している。これは、熱バイパス層１４に熱流が分流することによって、金属・半導体界面（下部電極１１および上部電極１２とＯＴＳ層１３との界面）の熱的耐性が向上したためと考えられる。具体的にはショットキー接触抵抗の値を決める障壁高さや理想因子がセレクタ動作時の高温に耐えられるようになり、フォーミング前後でそれらの値が保持できるようになったと考えられる。その結果、ここでは示していないが、閾値電圧Ｖｔｈおよび閾値電流Ｉｔｈのばらつきは、それぞれ２０％以上改善された。即ち、内部電気抵抗Ｒsの値に適合するように熱抵抗Ｒhを制御することによって、選択素子１０の閾値電圧Ｖｔｈおよび閾値電流Ｉｔｈのばらつきを大幅に低減できた。
　また、図１４では、１００℃、２００℃、４００℃および１０００℃の場合の等温曲線が、より電流電圧積の大きな方向に移動した。これは、熱バイパス層１４を設けたことで選択素子１０の熱抵抗（Ｒh）が低下したことを表している。即ち、選択素子１０では、ＯＴＳ層１３が電流経路に、熱バイパス層１４が熱流経路となることでオン状態におけるＯＴＳ層１３の発熱が緩和され、ＯＴＳ層１３の実用的な安全動作領域（例えば、４００℃における等温曲線で占められる範囲）が拡大したことがわかる。更に、選択素子１０は１０Ｅ７回以上のサイクル特性を保持しつつ、最大電流１００μＡ以上の余裕を持たせることが可能となった。
　図１５は、フォーミング後の選択素子１０における内部電気抵抗Ｒsの温度特性を表したものであり、図１４に示した電流電圧特性から求めた選択素子１０の内部電気抵抗Ｒsを素子温度Ｔで表示したものである。本実施の形態のＯＴＳ層１３は、特定の相転移温度（図１５のＴt1およびＴt2）において固相のまま相転移する。ここで、Ｔt1を超える温度で安定になる結晶相を高温安定相、Ｔt2以下の温度で安定になる結晶相を低温安定相と呼ぶ。固相間の相転移は、例えばゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）およびテルル（Ｔｅ）からなる相変化メモリが利用する固液相転移（liquid-solid transformations）とは異なる現象であって、多形転移（polymorphic transformation）と呼ばれる。ＯＴＳ層１３は、温度が低いとき（低温安定相または常温安定相）の内部電気抵抗は大きく、温度が高いとき（常温安定相または高温安定相）の内部電気抵抗は小さくなる。内部電気抵抗の不連続点がその多形転移温度として現れる。ＯＴＳ層１３を上記のようにホウ素（Ｂ）および炭素（Ｃ）を含んで構成されている選択素子１０を駆動する場合、選択素子１０のオン状態およびオフ状態の切り替えは、例えば動作温度がＴt2以上になるか、Ｔt2以下になるかによって決定される。
　選択素子１０に印加される電極をＩ×Ｖsel（Ｗ）とすると、選択素子１０の動作温度は近似的に下記式（６）で表される。選択素子１０の結晶構造が破壊されることを防ぐためには、例えば動作温度が多形転移温度Ｔt1を超えないように制限されることが望ましい。
Figure JPOXMLDOC01-appb-M000007
　上記式（１）～式（６）を使って閾値電圧Ｖｔｈおよび閾値電流Ｉｔｈの定性的な表現を近似的に導くと、それぞれ、下記式（７）および式（８）で表される。式（７）から、閾値電圧Ｖｔｈは内部電気抵抗（Ｒs）と、熱抵抗（Ｒh）のとの比（Ｒs／Ｒh）に比例することがわかる。また、式（８）から、閾値電流Ｉｔｈは、熱抵抗（Ｒh）に反比例することがわかる。なお、式（７）および式（８）は、導出過程に多くの省略を含んでいるため、数学的に厳密な表現ではないものとする。また、χは熱電子放出の効果を表すパラメータであって下記式（９）で定義される。
Figure JPOXMLDOC01-appb-M000008
　更に、閾値電圧のばらつきを低減するには、Ｒs／Ｒhが一定の値になるように制御すればよいことがわかる。閾値電流のばらつきを低減するためには、熱抵抗（Ｒh）が一定の値となるように制御することが求められる。上記式（１）によって内部熱抵抗（Ｒs）の値は電流経路の断面積に反比例することがわかっている。また、式（４）によって熱抵抗（Ｒh）の値は熱流経路の断面積に反比例することがわかっている。本実施の形態の選択素子１０では、ＯＴＳ層１３のほぼ全体が電流経路となる。これは、フォーミングによってアモルファス構造が低温安定相または常温安定相で識別される結晶多形構造に変化するからであり、ＯＴＳ層１３は、恒久的且つ安定なフィラメントとして動作するようになる。また、熱バイパス層１４全体が熱流経路となる。即ち、電流経路の断面積は熱バイパス層の内径によって決定され、熱流経路の断面積は熱バイパス層の外径と内径との差によって決定される。
　なお、図１５に見られる特性は、ＯＴＳ層の材料としてホウ素（Ｂ）および炭素（Ｃ）を用いた一般的な選択ダイオード素子においても確認できるものである。しかしながら、一般的な選択ダイオード素子では、ＯＴＳ層の劣化によってその特性は短時間で低下してしまう。
　以上のことから、本実施の形態の選択素子１０では、ＯＴＳ層１３の周囲に熱バイパス層１４を設けるようにしたので、オン状態において発生する熱が熱バイパス層１４を選択的に流れるようになり、ＯＴＳ層１３の温度上昇が緩和される。よって、選択素子１０の安全動作領域が拡大すると共に、閾値電圧Ｖｔｈおよび閾値電流Ｉｔｈのばらつきが低減される。よって選択素子１０およびこれを備えたメモリセルアレイ１００の信頼性を向上させることが可能となる。
　また、本実施の形態では、図１０に示したメモリセルアレイ１００のように、複数の選択素子１０を用いる場合には、隣り合う選択素子１０の間に電熱絶縁層１５を設けるようにした。これにより、隣り合う選択素子１０間における熱的干渉を防ぐことが可能となり、メモリセルアレイ１００の信頼性をさらに向上させることが可能となる。
　次に、本開示の第２および第３の実施の形態ならびに変形例について説明する。以下では、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜２．第２の実施の形態＞
　図１６は、本開示の第２の実施の形態に係る選択素子（選択素子２０）の断面構成を表したものである。この選択素子２０は、上記第１の実施の形態における選択素子１０と同様に、例えばクロスポイントアレイ構造を有するメモリセルアレイ（例えば、メモリセルアレイ１００）において複数配設されたうちの任意の記憶素子（記憶素子４０）を選択的に動作させるためのものである。選択素子２０は、記憶素子４０に直列に接続されており、対向配置された下部電極１１と上部電極１２との間にＯＴＳ層１３が配置されたものである。本実施の形態では、これら下部電極１１、上部電極１２およびＯＴＳ層１３の周囲に、連続して熱バイパス層２４が配設された点が、上記第１の実施の形態とは異なる。
　図１６に示したように、本実施の形態では、ＯＴＳ層１３の周囲に設けられた熱バイパス層２４を、下部電極１１および上部電極１２まで延在させるようにしたので、下部電極１１および上部電極１２と熱バイパス層２４との間の接触熱抵抗が低減される。よって、選択素子２０およびこれを備えたメモリセルアレイ（例えば、メモリセルアレイ１００）の安全動作領域をさらに拡大することが可能となる。
＜３．第３の実施の形態＞
　図１７は、本開示の第３の実施の形態に係る選択素子（選択素子３０）を構成するＯＴＳ層３３および熱バイパス層３４を斜視的に表したものである。この選択素子３０は、上記第１の実施の形態における選択素子１０と同様に、例えばクロスポイントアレイ構造を有するメモリセルアレイ（例えば、メモリセルアレイ１００）において複数配設されたうちの任意の記憶素子（記憶素子４０）を選択的に動作させるためのものである。選択素子３０は、記憶素子４０に直列に接続されており、対向配置された下部電極１１と上部電極１２との間にＯＴＳ層３３が配置されたものである。本実施の形態では、ＯＴＳ層３３は一方向（例えば、ワード線ＷＬ方向またはビット線ＢＬ方向）に延在しており、その延在するＯＴＳ層３３の両側に熱バイパス層３４が設けられた点が、上記第１および第２の実施の形態とは異なる。
　図１７に示したように、本実施の形態では、ＯＴＳ層３３および熱バイパス層３４を、例えば、ワード線ＷＬ方向またはビット線ＢＬ方向に延在させるようにした。この構成では、例えばＯＴＳ層３３および熱バイパス層３４がワード線ＷＬ方向に延在している場合には、ビット線ＢＬ方向における熱バイパス層３４の効果は限定されるが、例えば、後述するスタック型のメモリセルアレイ（メモリセルアレイ３００、図２０参照）に適した熱バイパス層が実現される。
　なお、本実施の形態の選択素子３０では、上記式（１），（３），（４）は、ＯＴＳ層３３および熱バイパス層３４の断面積ＳOTS，Ｓbypassの代わりに幅ＷOTS，Ｗbypassを代入することで、同等な表現（単位長さあたりの電気抵抗および熱抵抗）に変換することができる。また、本実施の形態では、熱バイパス層３４が上述した電熱絶縁層１５の役割を兼ねるため、電熱絶縁層１５を省略することができる。これにより、メモリセル（例えばメモリセル４）のセルサイズを縮小することが可能となる。
　＜４．変形例＞
（変形例１）
　図１８は、本開示の変形例に係る選択素子（選択素子６０）の断面構成を模式的に表したものである。この選択素子６０は、上記第１の実施の形態における選択素子１０と同様に、例えばクロスポイントアレイ構造を有するメモリセルアレイ（例えば、メモリセルアレイ１００）において複数配設されたうちの任意の記憶素子（記憶素子４０）を選択的に動作させるためのものである。本変形例における選択素子６０は、選択素子１０と同様に、対向配置された下部電極１１と上部電極１２との間に設けられたＯＴＳ層１３の周囲に熱バイパス層６４Ａを有すると共に、ＯＴＳ層１３の内部（例えば中心部）に熱バイパス層６４Ｂ（第２の熱バイパス層）が設けられたものである。
　熱バイパス層６４Ａおよび熱バイパス層６４Ｂは、共に、上記第１の実施の形態において説明した熱バイパス層１４と同様の特性を有するものであり、また、第１の実施の形態で挙げた材料を用いて形成することが好ましい。また、熱バイパス層６４Ａおよび熱バイパス層６４Ｂは、同じ材料を用いて形成してもよいし、異なる材料を用いて形成するようにしてもよい。
　このように、ＯＴＳ層１３を円環形状とし、その中心部に熱バイパス層６４Ｂを設けることにより、ＯＴＳ層１３内部にはより均一な温度分布を実現することが可能となる。よって、ＯＴＳ層１３内に形成される電流経路の大きさをより安定させることが可能となる。
　なお、本変形例の選択素子６０を上記式（３）等に対応させる場合の熱バイパス層の断面積（Ｓbypass）は、ＯＴＳ層１３の周囲に設けられた熱バイパス層６４Ａと、中心部に設けられた熱バイパス層６４Ｂとの和である。また、本変形例の構成は、円柱形状の選択素子のみだけでなく、例えば、上記第３の実施の形態において挙げた、ＯＴＳ層３３が一方向に延在する選択素子３０にも適用することができる。具体的には、本変形例における熱バイパス層６４Ｂと同様に、ＯＴＳ層の例えば中心部に、ＯＴＳ層３３と同じ方向に熱バイパス層を延在形成する。これにより、本変形例と同様に効果が得られる。
（変形例２）
　図１９は、本開示の変形例に係るメモリセルアレイ２００の構成を斜視的に表したものである。このメモリセルアレイ２００は、上記メモリセルアレイ１００と同様に、クロスポイント型のメモリセルアレイである。本変形例のメモリセルアレイ２００では、選択素子１０は、互いに共通の方向に延在する各ワード線ＷＬに沿って延在している。記憶素子４０は、ワード線ＷＬとは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）に延在するビット線ＢＬに沿って延在している。また、複数のワード線ＷＬと、複数のビット線ＢＬとのクロスポイントでは、中間電極５０を介して、選択素子１０と記憶素子４０とが積層された構成となっている。
　上述したように、メモリセル１を記憶層とＯＴＳ層１３（および熱バイパス層１４）とから構成する場合には、本変形例のように、記憶素子４０（記憶層）と選択素子１０（ＯＴＳ層および熱バイパス層１４）との間に中間電極５０を設けることが好ましい。
　中間電極５０は、上記のように、メモリセル１を記憶層とＯＴＳ層１３（および熱バイパス層１４）とから構成する場合には、記憶層を挟持する一対の電極の一方および選択素子１０の一方の電極（ここでは、上部電極１２）を兼ねている。中間電極５０は、例えば、電界の印加によってＯＴＳ層１３および記憶層に含まれるカルコゲン元素が拡散することを防ぐ材料によって構成されていることが好ましい。これは、例えば、記憶層にはメモリ動作し書き込み状態を保持させる元素として遷移金属元素が含まれているが、遷移金属元素が電界の印加によってＯＴＳ層１３に拡散するとスイッチ特性が劣化する虞があるためである。従って、中間電極５０は、遷移金属元素の拡散およびイオン伝導を防止するバリア性を有するバリア材料を含んで構成されていることが好ましい。バリア材料としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等が挙げられる。
　このように、選択素子１０および記憶素子４０が、クロスポイントだけでなく、それぞれ、ワード線ＷＬおよびビット線ＢＬに沿って延在して設けられた構成とすることにより、ビット線ＢＬあるいはワード線ＷＬとなる層と同時に、例えば、ＯＴＳ層１３あるいは記憶層を成膜し、一括してフォトリソグラフィのプロセスによる形状加工を行うことができる。よって、プロセス工程を削減することが可能となる。
（変形例３）
　図２０は、本開示の変形例に係る３次元構造を有するメモリセルアレイ３００の構成の一例を斜視的に表したものである。図２１は、メモリセルアレイ３００の１つのクロスポイントにおけるＹ軸方向の断面構成を詳細に表したものである。各ワード線ＷＬは、互いに共通の方向（図２０では、Ｘ軸方向）に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向（図２０では、Ｚ軸方向））であって、かつ互いに共通の方向に延在している。３次元構造を有するメモリセルアレイ３００では、ワード線ＷＬおよびビット線ＢＬは、Ｙ軸方向に交互（図２０では、ワード線ＷＬ／ビット線ＢＬ／ワード線ＷＬの順に）に積層されており、積層されたワード線ＷＬとビット線ＢＬとの間に、それぞれメモリセル１が形成されている。即ち、本変形例のメモリセルアレイ３００は、クロスポイント型のメモリセルアレイであると共に、複数のメモリセル１がＹ軸方向に積層されたスタック型のメモリセルである。
　本変形例では、選択素子１０はワード線ＷＬおよびビット線ＢＬに沿って、それぞれの上層に設けられている。記憶素子４０はワード線ＷＬおよびビット線ＢＬに沿って、それぞれの下層に設けられている。これにより、ワード線ＷＬとビット線ＢＬとクロスポイントにおいて選択素子１０と記憶素子４０とが積層され、メモリセル１が形成される。本変形例では、選択素子１０の下部電極１１および上部電極１２、記憶素子４０の一対の電極は、それぞれ、ワード線ＷＬ、ビット線ＢＬおよび選択素子１０と記憶素子４０との間に設けられた中間電極５０が兼ねている。即ち、ワード線ＷＬとビット線ＢＬとのクロスポイントには、中間電極５０を介してＯＴＳ層１３と記憶層４１とが積層されている。記憶層４１は、例えばイオン源層４２および抵抗変化層４３から構成されている。抵抗変化層４３が中間電極５０側に配置されている。
　イオン源層４２は、電界の印加によって抵抗変化層４３内に伝導パスを形成する可動元素を含んでいる。この可動元素は、例えば遷移金属元素（周期律表第４族～第６族）およびカルコゲン元素であり、イオン源層４２はこれらをそれぞれ１種あるいは２種以上含んで構成されている。また、イオン源層４２は、酸素（Ｏ）や窒素（Ｎ）や、上記元素以外の元素、例えばＡｌ，Ｃｕ，ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）を含んでいることが好ましい。イオン源層４２は、上記元素のほか、例えば、マンガン（Ｍｎ），コバルト（Ｃｏ），鉄（Ｆe），ニッケル（Ｎｉ）および白金（Ｐｔ），Ｓｉ等を含んでいてもかまわない。
　抵抗変化層４３は、例えば、金属元素または非金属元素の酸化物あるいは窒化物によって構成されており、記憶素子４０の一対の電極の間に所定の電圧を印加した場合にその抵抗値が変化するものである。
　メモリセルアレイ３００では、積層されたワード線ＷＬおよびビット線ＢＬの各層には、それぞれ、対応するソケット（ＢＬソケット３１１およびＷＬソケット３１２）が設けられている。ＢＬソケット３１１およびＷＬソケット３１２は、例えばメモリセルアレイ３００の外周にて、メモリセル選択回路や読込・書き込みインターフェイス回路（図示せず）と接続されている。
　なお、変形例２，３では、選択素子として第１の実施の形態で説明した選択素子１０を用いた例を示したが、第２および第３の実施の形態あるいは、変形例１で説明した選択素子２０，３０，６０を用いても構わない。
　以上、第１～第３の実施の形態および変形例を挙げて本開示を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示内容が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　第１電極と、
　前記第１電極と対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の第１元素とを含む半導体層と、
　前記第１電極と前記第２電極との間において、前記半導体層の周囲の少なくとも一部に設けられた前記半導体層よりも熱伝導率の高い熱バイパス層と
　を備えた選択素子。
（２）
　前記半導体層は、さらに酸素（Ｏ）および窒素（Ｎ）から選ばれる少なくとも１種の第２元素を含む、前記（１）に記載の選択素子。
（３）
　前記熱バイパス層は、前記第１電極および前記第２電極の側面まで延在している、前記（１）または（２）に記載の選択素子。
（４）
　前記熱バイパス層は、炭素（Ｃ）、ホウ素（Ｂ）およびリン（Ｐ）のうちのいずれかがドーピングされた酸化シリコン（ＳｉＯ2）または窒化ケイ素（Ｓｉ3Ｎ4）、あるいは、酸化アルミニウム（Ａｌ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ジルコン（ＺｒＯ2）、炭化シリコン（ＳｉＣ）、ベリリア（ＢｅＯ）、酸化亜鉛（ＺｎＯ）、酸化チタン（ＴｉＯ2）、ホウ化ヒ素（ＢＡｓ）、ホウ化アンチモン（ＢＳｂ）、リン化ホウ素（ＢＰ）または窒化ホウ素（ＢＮ）のいずれかの合金を含む、前記（１）乃至（４）のうちのいずれかに記載の選択素子。
（５）
　前記熱バイパス層の熱伝導率と断面積との積は、前記半導体層の熱伝導率と断面積との積よりも大きい、前記（１）乃至（４）のうちのいずれかに記載の選択素子。
（６）
　前記半導体層は円環形状を有し、前記円環形状の中心部に第２の熱バイパス層が設けられている、前記（１）乃至（５）のうちのいずれかに記載の選択素子。
（７）
　前記半導体層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、前記（１）乃至（６）のうちのいずれかに記載の選択素子。
（８）
　複数のメモリセルを備え、
　前記複数のメモリセルは、それぞれ、記憶素子および前記記憶素子に接続された選択素子を含み、
　前記選択素子は、
　第１電極と、
　前記第１電極と対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の第１元素とを含む半導体層と、
　前記第１電極と前記第２電極との間において、前記半導体層の周囲の少なくとも一部に設けられた前記半導体層よりも熱伝導率の高い熱バイパス層と
　を備えた記憶装置。
（９）
　隣り合う前記選択素子の間には電熱絶縁層が設けられている、前記（８）に記載の記憶装置。
（１０）
　前記電熱絶縁層は、隣り合う前記複数のメモリセルの間に設けられている、前記（９）に記載の記憶装置。
（１１）
　前記電熱絶縁層は、前記半導体層を構成する材料、酸化シリコン（ＳｉＯ2）または窒化ケイ素（Ｓｉ3Ｎ4）の合金を含む、前記（９）または（１０）に記載の記憶装置。
（１２）
　前記記憶素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、前記（８）乃至（１１）のうちのいずれかに記載の記憶装置。
（１３）
　前記複数のメモリセルは、２つ以上積層されている、前記（８）乃至（１２）のうちのいずれかに記載の記憶装置。
　本出願は、日本国特許庁において２０１７年５月１日に出願された日本特許出願番号２０１７－０９１１１３号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (13)

  1. 　第１電極と、
    　前記第１電極と対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の第１元素とを含む半導体層と、
    　前記第１電極と前記第２電極との間において、前記半導体層の周囲の少なくとも一部に設けられた前記半導体層よりも熱伝導率の高い第１の熱バイパス層と
    　を備えた選択素子。
  2. 　前記半導体層は、さらに酸素（Ｏ）および窒素（Ｎ）から選ばれる少なくとも１種の第２元素を含む、請求項１に記載の選択素子。
  3. 　前記第１の熱バイパス層は、前記第１電極および前記第２電極の側面まで延在している、請求項１に記載の選択素子。
  4. 　前記第１の熱バイパス層は、炭素（Ｃ）、ホウ素（Ｂ）およびリン（Ｐ）のうちのいずれかがドーピングされた酸化シリコン（ＳｉＯ2）または窒化ケイ素（Ｓｉ3Ｎ4）、あるいは、酸化アルミニウム（Ａｌ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ジルコン（ＺｒＯ2）、炭化シリコン（ＳｉＣ）、ベリリア（ＢｅＯ）、酸化亜鉛（ＺｎＯ）、酸化チタン（ＴｉＯ2）、ホウ化ヒ素（ＢＡｓ）、ホウ化アンチモン（ＢＳｂ）、リン化ホウ素（ＢＰ）または窒化ホウ素（ＢＮ）のいずれかの合金を含む、請求項１に記載の選択素子。
  5. 　前記第１の熱バイパス層の熱伝導率と断面積との積は、前記半導体層の熱伝導率と断面積との積よりも大きい、請求項１に記載の選択素子。
  6. 　前記半導体層は円環形状を有し、前記円環形状の中心部に第２の熱バイパス層が設けられている、請求項１に記載の選択素子。
  7. 　前記半導体層は、非晶質相と結晶相との相変化を伴うことなく、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、前記閾値電圧より下げることにより高抵抗状態に変化する、請求項１に記載の選択素子。
  8. 　複数のメモリセルを備え、
    　前記複数のメモリセルは、それぞれ、記憶素子および前記記憶素子に接続された選択素子を含み、
    　前記選択素子は、
    　第１電極と、
    　前記第１電極と対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素と、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）およびケイ素（Ｓｉ）から選ばれる少なくとも１種の第１元素とを含む半導体層と、
    　前記第１電極と前記第２電極との間において、前記半導体層の周囲の少なくとも一部に設けられた前記半導体層よりも熱伝導率の高い第１の熱バイパス層と
    　を備えた記憶装置。
  9. 　隣り合う前記選択素子の間には電熱絶縁層が設けられている、請求項８に記載の記憶装置。
  10. 　前記電熱絶縁層は、隣り合う前記複数のメモリセルの間に設けられている、請求項９に記載の記憶装置。
  11. 　前記電熱絶縁層は、前記半導体層を構成する材料、酸化シリコン（ＳｉＯ2）または窒化ケイ素（Ｓｉ3Ｎ4）の合金を含む、請求項９に記載の記憶装置。
  12. 　前記記憶素子は、相変化メモリ素子、抵抗変化メモリ素子および磁気抵抗メモリ素子のいずれかである、請求項８に記載の記憶装置。
  13. 　前記複数のメモリセルは、２つ以上積層されている、請求項８に記載の記憶装置。
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