TWI729571B - 非揮發性半導體記憶裝置及其製造方法 - Google Patents

非揮發性半導體記憶裝置及其製造方法 Download PDF

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Abstract

按照實施形態，非揮發性半導體記憶裝置，具備：第1配線層，於第1方向延伸而於第2方向排列；及第2配線層，在第1配線層的上方於第2方向延伸而於第1方向排列；及第3配線層，在第2配線層的上方於第1方向延伸而於第2方向排列；及第1記憶體單元，配置於第2配線層與第1配線層之交叉部分；及第2記憶體單元，配置於第3配線層與第2配線層之交叉部分；及第3記憶體單元，配置於和配置有第1記憶體單元的第1配線層為最近的另一第1配線層與第2配線層之間；及絕緣層，設於第1及第3記憶體單元之間。第2配線層，為相異的材料的兩層以上的層積構造。

Description

非揮發性半導體記憶裝置及其製造方法
本發明之實施形態，有關非揮發性半導體記憶裝置及其製造方法。 本申請案以PCT國際申請案PCT/JP2019/005631(申請日：2019年2月15日)為基礎申請案，並享受優先權。本申請案藉由參照此基礎申請案而包含基礎申請案的全部內容。
近年來正在開發利用膜的電阻變化之電阻變化記憶體(ReRAM)。作為ReRAM的一種，正在開發相變化記憶體(PCM)，其利用膜的記憶區域中的結晶狀態與非晶質狀態之間的熱性的相變所造成之電阻值變化。
此外，將2種相異合金反覆層積而成之超晶格(Superlattice)型的PCM，能夠以較少的電流使膜相變化，因此身為容易省電的記憶裝置而受到矚目。
本實施形態所欲解決之問題，在於提供一種減低配線電阻的非揮發性半導體記憶裝置及其製造方法。
實施形態之非揮發性半導體記憶裝置，具備複數個第1配線層、複數個第2配線層、複數個第3配線層、第1記憶體單元、第2記憶體單元、第3記憶體單元、及絕緣層，第2配線層為彼此相異的材料的至少兩層以上的層積構造。 複數個第1配線層，於第1方向延伸，於和第1方向交叉的第2方向排列。複數個第2配線層，在複數個第1配線層的上方，於第2方向延伸，於第1方向排列。複數個第3配線層，在複數個第2配線層的上方，於第1方向延伸，於第2方向排列。第1記憶體單元，在複數個第2配線層與複數個第1配線層之交叉部分，配置於複數個第2配線層當中的一個第2配線層與複數個第1配線層當中的一個第1配線層之間，具有具第1電阻變化膜之第1單元部及具第1選擇器之第1選擇器部。第2記憶體單元，在複數個第3配線層與複數個第2配線層之交叉部分，配置於複數個第3配線層當中的一個第3配線層與第2配線層之間，具有具第2電阻變化膜之第2單元部及具第2選擇器之第2選擇器部。第3記憶體單元，配置於和配置有第1記憶體單元的第1配線層於第2方向相鄰之最近的另一第1配線層與第2配線層之間，具有具第3電阻變化膜之第3單元部及具第3選擇器之第3選擇器部。絕緣層，設於第1記憶體單元與第3記憶體單元之間。
接著參照圖面，說明本實施形態。以下說明之圖面的記載中，對同一或類似的部分標註同一或類似的符號。惟，圖面為模型化之物，應留意各構成零件的厚度與平面尺寸之關係等和現實之物相異。是故，具體的厚度或尺寸應參酌以下的說明而判斷。此外，當然於圖面的相互間亦包含彼此的尺寸的關係或比率相異之部分。
此外，以下所示實施形態，係示例用來將技術思想具體化之裝置或方法，並非規定各構成零件的材質、形狀、構造、配置等。此實施形態，於申請專利範圍中能夠施加種種變更。
[實施形態] 實施形態之非揮發性半導體記憶裝置1的模型化鳥瞰構成，如圖1所示般表示，例如以3行×3列的陣列狀被層積4層。圖1之記憶體單元兩段構成部分的模型化鳥瞰構成圖，如圖2所示般表示。
實施形態之非揮發性半導體記憶裝置1，如圖1所示，具備交叉點(cross point)型記憶體構造，具備配置於同一平面上之複數個第1配線層11、及在複數個第1配線層11上的同一平面上三維地交叉配置之複數個第2配線層12、及於該些複數個第2配線層12與複數個第1配線層11之交叉部分，配置於第2配線層12與第1配線層11之間之記憶體單元10。實施形態之非揮發性半導體記憶裝置1，例如亦可配置於具備形成於半導體基板上的絕緣層之絕緣基板上。
第1配線層11與第2配線層12，非平行地三維地交叉。例如，如圖1所示，複數個記憶體單元10於二維方向(XY方向)矩陣狀地配置，又該矩陣狀的陣列於相對於XY平面為正交之Z方向被層積複數層。第1配線層11，在上下的記憶體單元10間被共享，同樣地，第2配線層12，在上下的記憶體單元10間被共享。圖1中，在複數個第1配線層11與複數個第2配線層12之間配置層間絕緣膜，惟圖示省略。
以下說明中，有時亦將第1配線層11稱為下層配線層或是位元線，將第2配線層12稱為上層配線層或是字元線。此外，交叉點型記憶體構造，可層積複數層。位元線、字元線的稱呼亦可相反。
實施形態之非揮發性半導體記憶裝置中，可適用電阻變化記憶體(ReRAM：Resistive Random Access Memory)、相變化記憶體(PCM：Phase-Change Memory)、鐵電記憶體(FeRAM：Ferroelectric Random Access Memory)等任一者。此外，亦可適用磁穿隧接面(MTJ：Magneto Tunnel Junction)電阻變化元件。以下說明中，主要針對PCM做說明。
(記憶體單元的構成) 實施形態之非揮發性半導體記憶裝置的記憶體單元10，如圖2所示，具有在第1配線層11與第2配線層12之間串聯連接之記憶元件、及選擇器22。記憶元件，具有電阻變化膜24。
如圖2所示，第1配線層11亦可具備第1下部配線層11G1與第1上部配線層11U1之兩層構造。此外，第2配線層12亦可具備第2下部配線層12G2與第2上部配線層12U2之兩層構造。第3配線層13亦可具備第3下部配線層13G3與第3上部配線層13U3之兩層構造。
配置於第2配線層12與第1配線層11之間的第1記憶體單元101，具備層積膜(21、22、23、24、25、26)，配置於第3配線層13與第2配線層12之間的第2記憶體單元102，同樣具備層積膜(21、22、23、24、25、26)。第1記憶體單元101及第2記憶體單元102，如圖1所示，係對應於記憶體單元10，惟為便於說明而予以區別。同樣地，第3配線層13，如圖1所示，係對應於第1配線層11，惟為便於說明而予以區別。
選擇器22，例如亦可為2端子間開關元件。當施加於2端子間的電壓為閾值以下的情形下，該開關元件為＂高電阻＂狀態，例如電性非導通狀態。當施加於2端子間的電壓為閾值以上的情形下，該開關元件為＂低電阻＂狀態，例如變為電性導通狀態。開關元件，亦可在電壓為任一極性下皆具有此功能。此開關元件中，包含由從碲(Te)、硒(Se)及硫(S)所成之群中選擇的至少1種以上的硫族(chalcogen)元素。或，亦可包含含有上述硫族元素的化合物亦即硫族化物(chalcogenide)。此開關元件，除此之外亦可包含由從硼(B)、鋁(Al)、鎵(Ga)、銦(In)、碳(C)、矽(Si)、鍺(Ge)、錫(Sn)、砷(As)、磷(P)、銻(Sb)所成之群中選擇的至少1種以上的元素。
此外，選擇器22，例如可由具有PIN(p-intrinsic-n)構造的矽二極體等所構成。
電阻變化膜24，可電性切換相對而言電阻低的狀態(設置(set)狀態)與電阻高的狀態(重置(reset)狀態)，而將資料非揮發地記憶。選擇器22，防止當對於所選擇的記憶體單元電性存取(成形(forming)/寫入/刪除/讀出)時之潛洩電流(sneak current)。
電阻變化膜24，例如包含金屬氧化物。作為該金屬氧化物，例如能夠使用由從鋯(Zr)、鈦(Ti)、鋁(Al)、鉿(Hf)、錳(Mn)、鉭(Ta)、鎢(W)所成之群中選擇的1種金屬、或是2種以上的金屬的合金之氧化物。
當將記憶體單元10形成為超晶格型的PCM的情形下，電阻變化膜24是藉由複數個硫族化物化合物的層被層積而成之超晶格構造來形成。電阻變化膜24中使用的硫族化物，例如像Sb 2Te 3等的碲化銻及GeTe等的碲化鍺這樣，由2個以上的硫族化物所構成。為了使相變化穩定，此硫族化物的一種較佳是包含銻(Sb)或鉍(Bi)。選擇器22，由過渡金屬的硫族化物所形成。此硫族化物，例如為由從鈦(Ti)、釩(V)、銅(Cu)、鋅(Zn)、鉻(Cr)、鋯(Zr)、白金(Pt)、鈀(Pd)、鉬(Mo)、鎳(Ni)、錳(Mn)及鉿(Hf)所成之群中選擇的1種以上的過渡金屬，與由從硫(S)、硒(Se)及碲(Te)所成之群中選擇的1種以上的硫族元素之化合物。更合適是，硫族化物，當將M訂為過渡金屬，X訂為硫族元素時，其組成為以化學式MX又はMX 2表示之化合物。當組成為MX的情形下，此硫族化物中的過渡金屬M的濃度為50原子%，當組成為MX 2的情形下，過渡金屬M的濃度為33原子%。但，化合物的組成中，各自有其容許幅度，因此硫族化物中的過渡金屬M的合適濃度，為20原子%以上60原子%以下。本實施形態中，硫族化物例如為TiTe 2。
電阻變化膜24，被導電膜25與導電膜23包夾。導電膜25及導電膜23，具備金屬膜或金屬氮化膜。作為導電膜25及導電膜23，例如亦可使用氮化鈦膜。
在導電膜25與第2配線層12之間，配置有電極層26。電極層26中，例如可適用W、Ti、Ta、或它們的氮化物等。此外，電阻變化膜24亦可由Si所形成，電極層26亦可由Ni或是Pt所形成。有關第1配線層11及第2配線層12的材料後述之。
在第1配線層11與選擇器22之間，配置有導電膜21。導電膜21，具備金屬膜或金屬氮化膜。導電膜21，例如亦可具備鈦氮化物(TiN)、W、Cu或Al等的導電性材料。導電膜21，連接至第1配線層11。
導電膜21、23、25，係防止包夾導電膜21、23、25之上下的層間的元素的擴散。此外，導電膜21、23、25，係提高包夾導電膜21、23、25之上下的層間的密合性。
一旦通過第1配線層11及第2配線層12，對相對而言電阻低的低電阻狀態(設置狀態)的電阻變化膜24施加重置電壓，則電阻變化膜24能夠切換成相對而言電阻高的高電阻狀態(重置狀態)。一旦對高電阻狀態(重置狀態)的電阻變化膜24施加比重置電壓還高的設置電壓，則電阻變化膜24能夠切換成低電阻狀態(設置狀態)。
有關製造方法的細節後述之，惟圖1所示之基本構造，例如可依以下方式製造。在下層配線層11上層積了包含記憶體單元10的層積膜之後，將層積膜及下層配線層11加工成Y方向的線狀，而在藉由加工而形成的層積膜間的溝槽(trench)埋入層間絕緣膜之後，在層積膜上及層間絕緣膜上形成上層配線層12。將上層配線層12加工成X方向的線狀，再將被加工成線狀的上層配線層12之間的下方的層積膜及層間絕緣膜也做加工，藉此在上層配線層12與下層配線層11之交叉部分便能形成由略柱狀(以後簡稱為「柱狀」)的複數個層積膜所成之記憶體單元10。
實施形態之非揮發性半導體記憶裝置1的基本電路構成，如圖3所示，記憶體單元10係連接至第1配線層11與第2配線層12之交叉點。圖3中，記憶體單元10被表示成電阻變化膜24與選擇器22的串聯構成。非揮發性半導體記憶裝置1，如圖1所示，例如具有4層的層積構造，因此在此情形下，圖3所示之電路構成會被層積4層。
實施形態之非揮發性半導體記憶裝置1的模型化平面圖樣構成例，如圖4所示，具備複數個第1配線層(位元線)11、及複數個第2配線層(字元線)12、及配置於複數個位元線11與複數個字元線12之交叉部之記憶體單元10。圖4的構成，為記憶體單元10配置1層的例子。
(第1比較例_1層記憶體單元構成) 第1比較例之非揮發性半導體記憶裝置1B，如圖5所示，具備複數個第1配線層11G1W、及複數個第2配線層12G2W、及記憶體單元10，例如配置於具備形成於半導體基板上的絕緣層之絕緣基板9上。複數個第1配線層11G1W，於Y方向延伸。複數個第2配線層12G2W，在複數個第1配線層11G1W的上方，於相對於Y方向為交叉之X方向延伸。記憶體單元10，於複數個第2配線層12G2W與複數個第1配線層11G1W之交叉部分，配置於第2配線層12G2W與第1配線層11G1W之間。
第1比較例之非揮發性半導體記憶裝置1B中，第1配線層11G1W與第2配線層12G2W具備相同材料，例如W。第2配線層12G2W的加工工程，及其後的層積膜(21、22、23、24、25、26)加工工程中，若同樣使用乾蝕刻氣體，則如圖5所示，溝槽的底部的第1配線層11G1W受到蝕刻。因此，會招致配線電阻的上昇。
(第1實施形態_1層記憶體單元構成) 第1實施形態之非揮發性半導體記憶裝置1，如圖6所示，具備複數個第1配線層11G1M、及複數個第2配線層12G2W、及記憶體單元10，例如配置於具備形成於半導體基板上的絕緣層之絕緣基板9上。複數個第1配線層11G1M，於Y方向延伸。複數個第2配線層12G2W，在複數個第1配線層11G1M的上方，於相對於Y方向為交叉之X方向延伸。記憶體單元10，於複數個第2配線層12G2W與複數個第1配線層11G1M之交叉部分，配置於第2配線層12G2W與第1配線層11G1M之間。記憶體單元10，具備單元部與選擇器部。單元部，具備電阻變化膜24。選擇器部，具備選擇器22，與單元部串聯連接。圖6中，在複數個第1配線層11G1M與複數個第2配線層12G2W之間配置層間絕緣膜31。作為層間絕緣膜31的材料，不僅有SiO 2，亦可適用SiO、SiOC、SiON等。
第1實施形態之非揮發性半導體記憶裝置1中，第1配線層11G1M與第2配線層12G2W具備相異材料。例如，第1配線層11G1M具備Mo，第2配線層12G2W具備W。第1實施形態之非揮發性半導體記憶裝置1中，第1配線層11G1M與第2配線層12G2W的加工，各自使用相異的乾蝕刻氣體。第1配線層11G1M的蝕刻速率，比第2配線層12G2W的蝕刻速率還低。因此，如圖6所示，溝槽的底部的第1配線層11G1M不易被蝕刻。
第1配線層11G1M與第2配線層12G2W的加工中，使用各自相異的乾蝕刻氣體，藉此能夠使蝕刻速率帶有差別，能夠抑制電阻上昇。
(配線材料的選擇) 第1配線層11G1M及第2配線層12G2W，為W、Mo、多晶矽、Ni、Co、Ti、Cu，及從它們的群中選出之其中一種的相異的材料，亦可從其中一種的矽化物材料或是氮化物中相異地選擇或以相異的混合比選擇。
作為矽化物材料，例如可適用NiSi、CoSi、WSi、TiSi。作為相異的材料的混合比，例如包含Ni：Si=1：1或0.5：1等。
(配線電阻與配線寬之關係_Mo、W) 作為可適用於第1實施形態之非揮發性半導體記憶裝置的配線材料的組合，以W與Mo為例之配線電阻(Ω/sq)與配線寬WD(a.u.)之關係，如圖7所示般模型化地示意。若為配線寬WD(a.u.)=X2，則W配線與Mo配線就電阻上具有略同等的值。
(蝕刻氣體系) 作為藉由反應性離子蝕刻(RIE：Reactive Ion Etching)來形成W配線時之蝕刻氣體(蝕刻液)，例如可適用CF 4/O 2。作為藉由RIE來形成Mo配線時之蝕刻液，例如可適用HBr、三氟溴甲烷(CBrF 3：Bromotrifluoromethane)。若是三氟溴甲烷(CBrF 3)，則和W相比Mo的蝕刻較容易。作為形成Mo配線時之蝕刻液，除此以外例如可適用CCl 4、SiCl 4/O 2/CHF 3。
和W相比，作為Mo的蝕刻可適用之蝕刻液，亦可適用F或Cl系鹵素氣體與O 2氣體之混合氣體等。若有O 2，則和W相比Mo較易氧化，且能夠利用氧化後更促進蝕刻這一性質。作為F或Cl系鹵素氣體與O 2氣體之混合氣體，例如可舉出CF 4/O 2、CHF 3/O 2、CH 2F 2/O 2、SF 6/O 2、或是Cl 2/O 2等。
和Mo相比，作為W的蝕刻有效之蝕刻液，亦可適用F系氣體。金屬電極的加工，化學蝕刻比物理蝕刻更為主要，W-F就蒸氣壓而言較低，比起Mo更促進蝕刻。藉由利用此性質，能夠蝕刻W。
按照第1實施形態之非揮發性半導體記憶裝置，包夾1層的記憶體單元構造而在交叉點相向之配線層，係具備彼此相異的材料，於上方的配線層的加工時，下方的配線層不易被蝕刻，因此會避免配線電阻的上昇，能夠提供一種減低配線電阻之非揮發性半導體記憶裝置。
(第2比較例_兩層記憶體單元構成) 第2比較例之非揮發性半導體記憶裝置1A的模型化截面構造，如圖8所示般表示。圖8對應於從Y-Z方向觀看之模型化截面構造。圖8中，為了說明兩層記憶體單元構造，而表記成第1記憶體單元101、第2記憶體單元102，但同樣表示記憶體單元10。此外雖將第1記憶體單元101的層積膜表記成層積膜(121、122、123、124、125、126)，將第2記憶體單元102的層積膜表記成層積膜(221、222、223、224、225、226)，但各層如同圖2般，對應於層積膜(21、22、23、24、25、26)，具備同一層積膜構造。以下亦同。
第2比較例之非揮發性半導體記憶裝置1A，如圖8所示，具備複數個第1配線層11G1W、及複數個第2配線層12、及第1記憶體單元101。複數個第1配線層11G1W，於Y方向延伸。複數個第2配線層12，在複數個第1配線層11G1W的上方，於相對於Y方向為交叉之X方向延伸。第1記憶體單元101，於複數個第2配線層12與複數個第1配線層11G1W之交叉部分，配置於第2配線層12與第1配線層11G1W之間。第1配線層11G1W與第2配線層12，具備同一材料，例如W。
又，第2比較例之非揮發性半導體記憶裝置1A，如圖8所示，具備複數個第3配線層13G3W、及第2記憶體單元102。複數個第3配線層13G3W，在複數個第2配線層12的上方，於Y方向延伸。第2記憶體單元102，於複數個第3配線層13G3W與複數個第2配線層12之交叉部分，配置於第3配線層13G3W與第2配線層12之間。第3配線層13G3W與第2配線層12，具備同一材料，例如W。
第2配線層12，如圖8所示，具備和第1記憶體單元101連接的第2下部配線層12G2W與和第2記憶體單元102連接的第2上部配線層12U2W之層積構造。第2下部配線層12G2W與第2上部配線層12U2W，具備同一材料，例如W。
第2下部配線層12G2W與第2上部配線層12U2W，若由同一材料，例如W所成，則圖8所示，先作成的W配線(第2下部配線層12G2W)會在後作成的W配線(第2上部配線層12U2W)的RIE工程中被削減。因此，會招致第2配線層12(12G2W•12U2W)全體的電阻的上昇。例如，50nm的厚度的W若被整整蝕刻10nm，則電阻會上昇20%。實際上，電阻會上昇數%～約30%程度。
(第2實施形態_兩層記憶體單元構成) 第2實施形態之非揮發性半導體記憶裝置的記憶體單元兩段構成部分的模型化截面構造，如圖9所示般表示。圖9對應於圖2中從Y-Z方向觀看之模型化截面構造。
第2實施形態之非揮發性半導體記憶裝置1，如圖9所示，具備複數個第1配線層11、及複數個第2配線層12、及第1記憶體單元101。複數個第1配線層11，於Y方向延伸。複數個第2配線層12，在複數個第1配線層11的上方，於相對於Y方向為交叉之X方向延伸。第1記憶體單元101，於複數個第2配線層12與複數個第1配線層11之交叉部分，配置於第2配線層12與第1配線層11之間。第1記憶體單元101，具備第1單元部與第1選擇器部。第1單元部，具備第1電阻變化膜124。第1選擇器部，具備第1選擇器122，與第1單元部串聯連接。此處，第1配線層11與第2配線層12具備彼此相異的材料。
第2實施形態之非揮發性半導體記憶裝置1中，第1配線層11與第2配線層12的加工，各自使用相異的乾蝕刻氣體。第1配線層11的蝕刻速率，比第2配線層12的蝕刻速率還低。第1配線層11與第2配線層12的加工中，使用各自相異的乾蝕刻氣體，藉此能夠使蝕刻速率帶有差別，能夠抑制電阻上昇。
又，第2實施形態之非揮發性半導體記憶裝置1，如圖9所示，具備複數個第3配線層13、及第2記憶體單元102。複數個第3配線層13，在複數個第2配線層12的上方，於Y方向延伸。第2記憶體單元102，於複數個第3配線層13與複數個第2配線層12之交叉部分，配置於第3配線層13與第2配線層12之間。第2記憶體單元102，具備第2單元部與第2選擇器部。第2單元部，具備第2電阻變化膜224。第2選擇器部，具備第2選擇器222，與第2單元部串聯連接。此處，第2配線層12與第3配線層13具備彼此相異的材料。
第2實施形態之非揮發性半導體記憶裝置1中，第2配線層12與第3配線層13的加工，各自使用相異的乾蝕刻氣體。第2配線層12的蝕刻速率，比第3配線層13的蝕刻速率還低。第2配線層12與第3配線層13的加工中，使用各自相異的乾蝕刻氣體，藉此能夠使蝕刻速率帶有差別，能夠抑制電阻上昇。
又，第2配線層12，亦可具備彼此相異材料的至少兩層以上的層積構造。當具有兩層以上的記憶體單元構成時，中間的第2配線層12由電阻減低的觀點看來可藉由兩段構造來形成。
第2配線層12，如圖9所示，具備和第1記憶體單元101連接的第2下部配線層12G2與和第2記憶體單元102連接的第2上部配線層12U2之層積構造。第2實施形態之非揮發性半導體記憶裝置1中，第2下部配線層12G2與第2上部配線層12U2的加工，各自使用相異的乾蝕刻氣體。第2下部配線層12G2的蝕刻速率，比第2上部配線層12U2的蝕刻速率還低。第2下部配線層12G2與第2上部配線層12U2的加工中，使用各自相異的乾蝕刻氣體，藉此能夠使蝕刻速率帶有差別，能夠抑制電阻上昇。
此外，如圖2及圖9所示，第1配線層11亦可具備第1下部配線層11G1與第1上部配線層11U1之兩層構造。第3配線層13亦可具備第3下部配線層13G3與第3上部配線層13U3之兩層構造。
(配線材料) 第2上部配線層12U2與第2下部配線層12G2具備彼此相異的材料，例如為W、Mo、多晶矽、Ni、Co、Ti、Cu，及從它們的群中選出之其中一種的相異的材料、從其中一種的矽化物材料或是氮化物中相異地選擇或以相異的混合比選擇。
第1上部配線層11U1及第2下部配線層12G2，為W、Mo、多晶矽、Ni、Co、Ti、Cu，及從它們的群中選出之其中一種的相異的材料、從其中一種的矽化物材料或是氮化物中相異地選擇或以相異的混合比選擇。
第2上部配線層12U2及第3下部配線層13G3，同樣地為W、Mo、多晶矽、Ni、Co、Ti、Cu，及從它們的群中選出之其中一種的相異的材料、從其中一種的矽化物材料或是氮化物中相異地選擇或以相異的混合比選擇。
按照第2實施形態之非揮發性半導體記憶裝置，包夾兩層的記憶體單元構造之中央部的上部配線層與下部配線層係具備彼此相異的材料，於上部配線層的加工工程中，下部配線層不易被蝕刻，因此能夠提供一種減低配線電阻之非揮發性半導體記憶裝置。
此外，按照第2實施形態之非揮發性半導體記憶裝置，包夾1層的記憶體單元構造而在交叉點相向之配線層，係具備彼此相異的材料，於上方的配線層的加工時，下方的配線層不易被蝕刻，因此會避免配線電阻的上昇，能夠提供一種減低配線電阻之非揮發性半導體記憶裝置。
(第3實施形態_兩層記憶體單元構成) 第3實施形態之非揮發性半導體記憶裝置1，如圖10所示，具備第1配線層11G1M、及第2下部配線層12G2W、及第2上部配線層12U2M、及第3配線層11G3W。第1配線層11G1M由Mo、第2下部配線層12G2W由W、第2上部配線層12U2M由Mo、第3配線層11G3W由W所形成。
第3實施形態之非揮發性半導體記憶裝置的製造方法中，第2上部配線層12U2M與第2下部配線層12G2W的加工，各自使用相異的蝕刻氣體。
此外，第2上部配線層12U2M的RIE加工中，第2下部配線層12G2W的蝕刻速率，比第2上部配線層的蝕刻速率還低。
第3實施形態之非揮發性半導體記憶裝置中，第2上部配線層12U2M由Mo所形成，第2下部配線層12G2W由W所形成，因此先作成的W配線(第2下部配線層12G2W)幾乎不會在後作成的Mo配線(第2上部配線層12U2M)的RIE工程中被削減。因此，能夠避免第2配線層12G2W•12U2M的電阻的上昇。其他的構成如同第2實施形態。
(第4實施形態_兩層記憶體單元構成) 第4實施形態之非揮發性半導體記憶裝置1，如圖11所示，具備第1配線層11G1M、及第2下部配線層12G2S、及第2上部配線層12U2M、及第3配線層11G3W。第1配線層11G1M由Mo、第2下部配線層12G2S由導電性止擋層、第2上部配線層12U2M由Mo、第3配線層11G3W由W所形成。
第4實施形態之非揮發性半導體記憶裝置中，不是基於低電阻這一觀點，而是將第2下部配線層12G2S用作為導電性止擋層。TiN的比電阻為約25μΩcm、W的比電阻為約5.65μΩcm、Mo的比電阻為約5.34μΩcm，因此例如第2下部配線層12G2S是適用如TiN配線或富矽(Si-rich)WSi等由具有W等的10倍～100倍程度的比電阻之金屬層所成之導電性止擋層。
第4實施形態之非揮發性半導體記憶裝置的製造方法中同樣地，第2上部配線層12U2M與第2下部配線層12G2S的加工，各自使用相異的蝕刻氣體。
此外，第2上部配線層12U2M的RIE加工中，第2下部配線層12G2S的蝕刻速率，比第2上部配線層的蝕刻速率還低。
第4實施形態之非揮發性半導體記憶裝置中，第2上部配線層12U2M由Mo所形成，第2下部配線層12G2S由TiN配線或富矽WSi等所形成，因此先作成的配線(第2下部配線層12G2S)幾乎不會在後作成的Mo配線(第2上部配線層12U2Mo)的RIE工程中被削減。因此，能夠避免第2配線層12G2S•12U2M的電阻的上昇。其他的構成如同第2實施形態。
(第5實施形態_兩層記憶體單元構成) 第5實施形態之非揮發性半導體記憶裝置1，如圖12所示，具備第1配線層11G1W、及第2下部配線層12G2W、及第2上部配線層12U2M、及第3配線層11G3M。第1配線層11G1W由W、第2下部配線層12G2W由W、第2上部配線層12U2M由Mo、第3配線層11G3M由Mo所形成。
第5實施形態之非揮發性半導體記憶裝置的製造方法中同樣地，第2上部配線層12U2M與第2下部配線層12G2W的加工，各自使用相異的蝕刻氣體。
此外，第2上部配線層12U2M的RIE加工中，第2下部配線層12G2W的蝕刻速率，比第2上部配線層的蝕刻速率還低。
第5實施形態之非揮發性半導體記憶裝置中，第2上部配線層12U2M由Mo所形成，第2下部配線層12G2W由W所形成，因此先作成的第2下部配線層12G2W幾乎不會在後作成的第2上部配線層12U2M的RIE工程中被削減。因此，能夠避免第2配線層12G2W•12U2M的電阻的上昇。其他的構成如同第2實施形態。
(第6實施形態_兩層記憶體單元構成) 第6實施形態之非揮發性半導體記憶裝置1，如圖13所示，具備第1配線層11G1W、及第2下部配線層12G2W、及第2上部配線層12U2M、及第3配線層11G3W。第1配線層11G1W由W、第2下部配線層12G2W由W、第2上部配線層12U2M由Mo、第3配線層11G3W由W所形成。也就是說，僅第2上部配線層12U2M具備和第1配線層11G1W、第2下部配線層12G2W、第3配線層11G3W相異的材料。
第6實施形態之非揮發性半導體記憶裝置的製造方法中同樣地，第2上部配線層12U2M與第2下部配線層12G2W的加工，各自使用相異的蝕刻氣體。
此外，第2上部配線層12U2M的RIE加工中，第2下部配線層12G2W的蝕刻速率，比第2上部配線層的蝕刻速率還低。
第6實施形態之非揮發性半導體記憶裝置中，第2上部配線層12U2M由Mo所形成，第2下部配線層12G2W由W所形成，因此先作成的第2下部配線層12G2W幾乎不會在後作成的第2上部配線層12U2M的RIE工程中被削減。因此，能夠避免第2配線層12G2W•12U2M的電阻的上昇。其他的構成如同第2實施形態。
按照第6實施形態之非揮發性半導體記憶裝置，包夾兩層的記憶體單元構造之中央部的上部配線層與下部配線層係具備彼此相異的材料，於上部配線層的加工工程中，下部配線層不易被蝕刻，因此能夠提供一種減低配線電阻之非揮發性半導體記憶裝置。另，第6實施形態之非揮發性半導體記憶裝置中，亦可將Mo與W調換。在此情形下，會選擇先作成的Mo配線(第2下部配線層12G2M)幾乎不會在後作成的W配線(第2上部配線層12U2W)的RIE中被削減之氣體系。
(第7實施形態_兩層記憶體單元構成) 第7實施形態之非揮發性半導體記憶裝置1，如圖14所示，具備第1配線層11G1W、及第2下部配線層12G2W、及第2上部配線層12U2M、及第3配線層11G3M。第1配線層11G1W由W、第2下部配線層12G2W由W、第2上部配線層12U2M由Mo、第3配線層11G3M由Mo所形成。也就是說，第2上部配線層12U2M與第2下部配線層12G2W具備相異的材料。
第7實施形態之非揮發性半導體記憶裝置的製造方法中同樣地，第2上部配線層12U2M與第2下部配線層12G2W的加工，各自使用相異的蝕刻氣體。
此外，第2上部配線層12U2M的RIE加工中，第2下部配線層12G2W的蝕刻速率，比第2上部配線層的蝕刻速率還低。
第7實施形態之非揮發性半導體記憶裝置中，第2上部配線層12U2M由Mo所形成，第2下部配線層12G2W由W所形成，因此先作成的第2下部配線層12G2W幾乎不會在後作成的第2上部配線層12U2M的RIE工程中被削減。因此，能夠避免第2配線層12G2W•12U2M的電阻的上昇。其他的構成如同第2實施形態。
(製造方法) (第1製造方法_1層單元構造) 以下使用圖15～圖21，說明第1實施形態之非揮發性半導體記憶裝置1的第1製造方法。
以下說明中，層積膜(21、22、23、24、25、26)係構成記憶體單元10，因此有時亦簡單表現成層積膜10。
第1製造方法，具有如圖15(a)所示在絕緣基板9上的第1配線層11G1M上層積了層積膜10之後，如圖15(b)所示將層積膜10加工成於Y方向延伸的鰭片狀之工程。接下來，具有如圖16(a)所示形成層間絕緣膜31而予以平坦化之工程。接下來，具有如圖16(b)所示形成和第1配線層11G1M為相異材料的第2配線層12G2W後，如圖17所示加工成於第2方向延伸之線狀，而形成與層積膜10重疊的第2配線層12G2W之工程。接下來，具有如圖18所示將第2配線層12G2W之間的下方的層積膜10及層間絕緣膜31做加工，形成具有柱狀的層積膜的記憶體單元10之工程。以下詳述之。
(a)首先，如圖15(a)所示，在絕緣基板9上形成第1配線層11G1M後，在第1配線層11G1M上層積作為記憶體單元10之層積膜(21、22、23、24、25、26)。也就是說，在第1配線層11G1M上，依序形成導電膜21、選擇器22、導電膜23、電阻變化膜24、導電膜25及電極層26。
(b)接下來，如圖15(b)所示，例如藉由RIE(Reactive Ion Etching)法，將層積膜10及第1配線層11G1M同時加工成於Y方向延伸之鰭片狀。複數個第1配線層11G1M及第1配線層11G1M上的層積膜10，於相對於Y方向為正交之X方向包夾溝槽而排列。
(c)接下來，如圖16(a)所示，形成層間絕緣膜31，使用化學機械研磨(CMP：Chemical Mechanical Polishing)技術等予以平坦化。其結果，層間絕緣膜31會埋入至藉由加工而形成的層積膜10之間的溝槽。
在X方向相鄰之第1配線層11G1M間的區域、及X方向相鄰之層積膜10間的區域，設置層間絕緣膜31。層間絕緣膜31，亦可介著襯裡(liner)膜(圖示省略)而埋入。襯裡膜，是於形成層間絕緣膜31之前，保形(conformal)地形成。
作為層間絕緣膜31，例如是氧化矽膜或氮化矽膜藉由ALD(Atomic Layer Deposition；原子層沉積)法、低壓CVD(Chemical Vapor Deposition；化學氣相沉積)、流動性(flowable)CVD法等而形成。
流動性CVD法，為電漿CVD法的一種，例如在400℃程度的溫度下，藉由雜質的混入而形成具有類似液體的流動性之SiOxNxHx膜。其後，例如在200℃程度的O 3環境中烘烤，或是在350℃程度的溫度下做水蒸氣(water vapor gas)處理，藉此從SiOxNxHx膜中抽出NH 3(氣體)，做出SiO(氧化矽膜)。
例如，第1配線層11G1M由Mo所形成及電極層26由W所形成，層間絕緣膜31可藉由氧化矽膜形成。另，層間絕緣膜31亦可形成為多層化。
層間絕緣膜31，例如亦可具備藉由使用含有TEOS(Tetraethyl orthosilicate, Tetraethoxysilane；四乙氧基矽烷)的原料氣體之電漿CVD(Chemical Vapor Deposition)法、低壓CVD法、ALD法、塗布法等而形成之氧化矽膜。
層間絕緣膜31能夠使用異種的膜例如氧化矽膜與氮化矽膜之多層膜。此外，層間絕緣膜31例如亦能做成同一氧化矽物系的同種的多層膜。此外，亦能做成雖然同種但膜質相異之多層膜。
例如，氧化矽膜，有時可能因原料氣體而含有氫(H)。而藉由成膜方法或成膜條件，可控制氧化矽膜中的Si-H鍵結的量。一般而言，愈緻密的氧化矽膜則Si-H鍵結的量有愈少的傾向。是故，當使用氧化矽膜作為層間絕緣膜31的情形下，藉由控制層間絕緣膜中的Si-H鍵結的量而做成緻密的膜，便能相對於使用例如含有氟化碳(C 4F 8、C 4F 6、CF 4等)的氣體之RIE而言控制蝕刻速率。
將堆積在比層積膜10還上方的層間絕緣膜31，例如藉由CMP法予以研磨除去，並且將層間絕緣膜31的上面平坦化。如圖16(a)所示，電極層26的上面露出。
(d)接下來，如圖16(b)所示，形成和第1配線層11G1M為相異材料的第2配線層12G2W。例如，第2配線層12G2W由W所形成。
(e)接下來，如圖17所示，將第2配線層12G2W加工成於X方向延伸之線狀。其結果，第2配線層12G2W，和記憶體單元10的電極層26連接。
複數個第2配線層12G2W，相隔間隙而於Y方向排列，在Y方向相鄰之第2配線層12G2W間，層積膜10的上面(電極層26的上面)、及層間絕緣膜31的上面會露出。第2配線層12G2W，在層積膜10的上方於X方向延伸，進一步還延伸出至周邊。
(f)接下來，如圖18所示，藉由使用未圖示遮罩之RIE法，將被加工成線狀的第2配線層12G2W之間的下方的層積膜10及層間絕緣膜31也做加工，而在第2配線層12G2W與第1配線層11G1M之交叉部分形成具有柱狀的層積膜10之第1記憶體單元。
第1配線層11G1M與第2配線層12G2W的加工，各自使用相異的乾蝕刻氣體。第1配線層11G1M的蝕刻速率，比第2配線層12G2W的蝕刻速率還低。第1配線層11G1M與第2配線層12G2W的加工中，使用各自相異的乾蝕刻氣體，藉此能夠使蝕刻速率帶有差別，能夠抑制電阻上昇。
此處，第2配線層12G2W之間的下方的層積膜10或層間絕緣膜31之蝕刻中，例如亦可運用使用包含氟化碳(C 4F 8、C 4F 6、CF 4等)的氣體之RIE法。第2配線層12G2W之間的下方的層積膜10與層間絕緣膜31，會同時被蝕刻除去。
(第2製造方法_1層單元構造) 以下使用圖19～圖20，說明第1實施形態之非揮發性半導體記憶裝置1的第2製造方法。
第2製造方法，具有如圖19所示，在絕緣基板9上將第1配線層11G1M形成圖樣後，形成第1層間絕緣膜31，而予以平坦化之工程。接下來，具有如圖20(a)所示，在第1配線層11G1M及層間絕緣膜31上形成層積膜10之工程。接下來，具有如圖20(b)所示，將第1配線層11G1M上的層積膜10加工成於Y方向延伸的鰭片狀之工程。接下來，具有如同圖16(a)般形成第2層間絕緣膜31而予以平坦化之工程。接下來，具有如同圖16(b)般形成和第1配線層11G1M為相異材料的第2配線層12G2W後，如圖17所示加工成於第2方向延伸之線狀，而形成與層積膜10重疊的第2配線層12G2W之工程。接下來，具有如圖18所示將第2配線層12G2W之間的下方的層積膜10及層間絕緣膜31做加工，形成具有柱狀的層積膜的記憶體單元10之工程。以下詳述之。
(a)首先，如圖19所示，在絕緣基板9上將第1配線層11G1M形成圖樣後，形成層間絕緣膜31，運用CMP技術等予以平坦化。其結果，層間絕緣膜31埋入至形成圖樣的第1配線層11G1M之間。
(b)接下來，如圖20(a)所示，形成層積膜10。也就是說，在第1配線層11G1M及層間絕緣膜31的上方，依序形成導電膜21、選擇器22、導電膜23、電阻變化膜24、導電膜25及電極層26。
(c)接下來，如圖20(b)所示，例如藉由RIE法，將層積膜10及層間絕緣膜31做加工。如圖20(b)所示，第1配線層11G1M上的層積膜10被加工成於Y方向延伸的鰭片狀。
以下的工程，和第1製造方法相同。也就是說，藉由圖16～圖18所示工程，形成第1實施形態之非揮發性半導體記憶裝置1。
(第3製造方法_1層單元構造) 以下使用圖21，說明第1實施形態之非揮發性半導體記憶裝置1的第3製造方法。
第3製造方法，具有如圖19所示，在絕緣基板9上將第1配線層11G1M形成圖樣後，形成第1層間絕緣膜31，而予以平坦化之工程。接下來，具有如圖20(a)所示，在第1配線層11G1M及層間絕緣膜31上形成層積膜10之工程。接下來，具有如圖20(b)所示，將第1配線層11G1M上的層積膜10加工成於Y方向延伸的鰭片狀之工程。接下來，具有如同圖16(a)般形成第2層間絕緣膜31而予以平坦化之工程。接下來，具有如圖21所示，將第1配線層11G1M上的層積膜10朝和Y方向交叉的X方向加工，而形成柱狀的層積膜10之工程。接下來，具有形成第3層間絕緣膜而予以平坦化之工程。接下來，具有如同圖16(b)般形成和第1配線層11G1M為相異材料的第2配線層12G2W後，如同圖17般加工成於第2方向延伸之線狀，而形成與層積膜10重疊的第2配線層12G2W之工程。以下詳述之。
(a)首先，如圖19所示，在絕緣基板9上將第1配線層11G1M形成圖樣後，形成層間絕緣膜31，運用CMP技術等予以平坦化。其結果，層間絕緣膜31埋入至形成圖樣的第1配線層11G1M之間。
(b)接下來，如圖20(a)所示，形成作為記憶體單元10之層積膜。也就是說，在第1配線層11G1M及層間絕緣膜31的上方，依序形成導電膜21、選擇器22、導電膜23、電阻變化膜24、導電膜25及電極層26。
(c)接下來，如圖20(b)所示，例如藉由RIE法，將層積膜10及層間絕緣膜31做加工。第1配線層11G1M的上方的層積膜10被加工成於Y方向延伸的鰭片狀。
(d)接下來，如同圖16(a)般形成層間絕緣膜31，運用CMP技術等予以平坦化。其結果，層間絕緣膜31會埋入至藉由加工而形成的層積膜10之間的溝槽。
(e)接下來，如圖21所示，將第1配線層11G1M上的層積膜10朝和Y方向交叉的X方向加工，而形成包含記憶體單元的柱狀的層積膜10。
(f)接下來，形成層間絕緣膜31，運用CMP技術等予以平坦化。其結果，層間絕緣膜31會埋入至藉由加工而形成的柱狀的層積膜10之間的溝槽。
(g)接下來，如同圖16(b)般，形成和第1配線層11G1M為相異材料的第2配線層12G2W。例如，第2配線層12G2W由W所形成。
(h)接下來，如同圖17般，將第2配線層12G2W加工成於X方向延伸之線狀。其結果，第2配線層12G2W，和記憶體單元10的電極層26連接。
以下的工程，和第1製造方法相同。也就是說，藉由圖18所示工程，形成第1實施形態之非揮發性半導體記憶裝置1。
(製造方法_兩層記憶體單元構成) 第2實施形態之非揮發性半導體記憶裝置的製造方法，如圖22～圖29所示般表示。此處說明的製造方法在第3～第7實施形態之非揮發性半導體記憶裝置的製造方法中亦可適用。
以下說明中，層積膜(121、122、123、124、125、126)係構成記憶體單元101，因此有時亦簡單表現成層積膜101。層積膜(221、222、223、224、225、226)係構成記憶體單元102，因此有時亦簡單表現成層積膜102。
如圖28及圖29所示，在第1配線層11與第2配線層12之間配置第1記憶體單元101，又在第2配線層12與第3配線層13之間配置第2記憶體單元102。也就是說，記憶體單元配置成兩層層積化。
如圖28及圖29所示，具備於Y方向延伸之複數個第1配線層11、及在複數個第1配線層11的上方，於相對於Y方向為交叉的X方向延伸之複數個第2配線層12、及於複數個第2配線層12與複數個第1配線層11之交叉部分，配置於第2配線層12與第1配線層11之間之第1記憶體單元101。
又，在複數個第2配線層12的上方，具備於第1方向延伸之複數個第3配線層13、及於複數個第3配線層13與複數個第2配線層12之交叉部分，配置於第3配線層13與第2配線層12之間之第2記憶體單元102。
第2實施形態之非揮發性半導體記憶裝置的製造方法，說明一工程之模型化平面圖樣構成，如圖22(a)及圖22(b)、圖23(a)及圖23(b)所示般表示。
沿著圖22(a)的V-V線之模型化截面構造如圖24(a)所示般表示，沿著圖22(a)的VI-VI線之模型化截面構造如圖24(b)所示般表示。
(a)首先，如同圖19般，在絕緣基板9上將第1配線層11形成圖樣後，形成層間絕緣膜31，運用CMP技術等予以平坦化。其結果，層間絕緣膜31埋入至形成圖樣的第1配線層11之間。
(b)接下來，如同圖20(a)般，在形成圖樣的第1配線層11及層間絕緣膜31的上方，依序形成作為記憶體單元101之層積膜(121、122、123、124、125、126)。在第1配線層11及層間絕緣膜31的上方，依序形成導電膜121、選擇器122、導電膜123、電阻變化膜124、導電膜125及電極層126。
(c)接下來，如同圖20(b)般，將層積膜101及層間絕緣膜31做加工。例如藉由RIE法，第1配線層11的上方的101被加工成於Y方向延伸的鰭片狀。複數個第1配線層11及第1配線層11的上方的層積膜101，於相對於Y方向為正交之X方向包夾溝槽而排列。
另，亦可如同圖18(a)及圖18(b)般，在形成於絕緣基板9上的第1配線層11的上方層積了作為記憶體單元101之層積膜(121、122、123、124、125、126)之後，將層積膜101及第1配線層11同時加工成於Y方向延伸之鰭片狀。
(d)接下來，形成層間絕緣膜31，運用CMP技術等予以平坦化。其結果，如圖24(a)及圖24(b)所示，層間絕緣膜31會埋入至藉由加工而形成的層積膜101之間的溝槽。
將堆積在比層積膜101還上方的層間絕緣膜31，例如藉由CMP法予以研磨除去，並且將層間絕緣膜31的上面平坦化。如圖24(a)及圖24(b)所示，電極層126的上面露出。
沿著圖22(b)的VII-VII線之模型化截面構造如圖25(a)所示般表示，沿著圖22(b)的VIII-VIII線之模型化截面構造如圖25(b)所示般表示。
(e)接下來，如圖25(a)及圖25(b)所示，形成第2配線層12。此處，第2配線層12，具備第2下部配線層12G與第2上部配線層12U之層積構造。首先，形成和第1配線層11為相異材料的第2下部配線層12G，予以圖樣化。將第2下部配線層12G加工成於X方向延伸之線狀。其結果，第2下部配線層12G，和記憶體單元101的電極層126連接。
第1配線層11與第2下部配線層12G的加工，各自使用相異的乾蝕刻氣體。第1配線層11的蝕刻速率，比第2下部配線層12G的蝕刻速率還低。第1配線層11與第2下部配線層12G的加工中，使用各自相異的乾蝕刻氣體，藉此能夠使蝕刻速率帶有差別，能夠抑制電阻上昇。
複數個第2下部配線層12G，相隔間隙而於Y方向排列，在Y方向相鄰之第2下部配線層12G之間，層積膜101的上面(電極層126的上面)、及層間絕緣膜31的上面會露出。第2下部配線層12G，在層積膜101的上方於X方向延伸，進一步還延伸出至周邊。
(f)接下來，藉由RIE法，將被加工成線狀的第2下部配線層12G之間的下方的層積膜101及層間絕緣膜31也做加工，而在第2下部配線層12G與第1配線層11之交叉部分形成包含記憶體單元101的柱狀的層積膜(121、122、123、124、125、126)。
(g)接下來，形成層間絕緣膜31，予以平坦化後，形成和第2下部配線層12G為相異材料的第2上部配線層12U，予以圖樣化。也就是說，將第2上部配線層12U加工成於X方向延伸之線狀。其結果，如圖25(a)及圖25(b)所示，第2上部配線層12U層積形成於第2下部配線層12G上。
第2下部配線層12G與第2上部配線層12U的加工，各自使用相異的乾蝕刻氣體。第2下部配線層12G的蝕刻速率，比第2上部配線層12U的蝕刻速率還低。第2下部配線層12G與第2上部配線層12U的加工中，使用各自相異的乾蝕刻氣體，藉此能夠使蝕刻速率帶有差別，能夠抑制電阻上昇。
第2上部配線層12U的加工，藉由選擇第2下部配線層12G不易被蝕刻之蝕刻氣體系及各配線層之組合，能夠減低配線電阻。
沿著圖23(a)的IX-IX線之模型化截面構造如圖26所示般表示，沿著圖23(a)的X-X線之模型化截面構造如圖27所示般表示。
(h)接下來，形成層間絕緣膜31而予以平坦化後，如圖26所示，在第2上部配線層12U及層間絕緣膜31上依序形成作為第2記憶體單元102之層積膜(221、222、223、224、225、226)。在第2上部配線層12U及層間絕緣膜31的上方，依序形成導電膜221、選擇器222、導電膜223、電阻變化膜224、導電膜225及電極層226。
(i)接下來，將層積膜102做加工。第2上部配線層12U的上方的層積膜102被加工成於X方向延伸的鰭片狀。其結果，形成作為第2記憶體單元102之層積膜(221、222、223、224、225、226)。
(j)接下來，形成層間絕緣膜31而予以平坦化。其結果，如圖26及圖27所示，層間絕緣膜31會埋入至藉由加工而形成的層積膜102之間的溝槽。
沿著圖23(b)的XI-XI線之模型化截面構造如圖28所示般表示，沿著圖23(b)的XII-XII線之模型化截面構造如圖29所示般表示。
(k)接下來，形成和第2上部配線層12U為相異材料的第3配線層13。兩層記憶體單元構成的情形下，第3配線層13亦可為1層構造。
第3配線層13與第2上部配線層12U的加工，各自使用相異的乾蝕刻氣體。第2上部配線層12U的蝕刻速率，比第3配線層13的蝕刻速率還低。第3配線層13與第2上部配線層12U的加工中，使用各自相異的乾蝕刻氣體，藉此能夠使蝕刻速率帶有差別，能夠抑制電阻上昇。
亦可設想進一步的層積化，而第3配線層13形成為第3下部配線層13G與第3上部配線層13U之層積構造。
(l)在此情形下，首先，形成和第2上部配線層12U為相異材料的第3下部配線層13G，予以圖樣化。將第3下部配線層13G加工成於X方向延伸之線狀。其結果，第3下部配線層13G，和記憶體單元102的電極層226電性連接。
第3下部配線層13G與第2上部配線層12U的加工，各自使用相異的乾蝕刻氣體。第2上部配線層12U的蝕刻速率，比第3下部配線層13G的蝕刻速率還低。第3下部配線層13G與第2上部配線層12U的加工中，使用各自相異的乾蝕刻氣體，藉此能夠使蝕刻速率帶有差別，能夠抑制電阻上昇。
(m)接下來，將被加工成線狀的第3下部配線層13G之間的下方的層積膜102及層間絕緣膜31也做加工，而在第3下部配線層13G與第2上部配線層12GU之交叉部分形成包含記憶體單元102的柱狀的層積膜(221、222、223、224、225、226)。
(n)接下來，形成層間絕緣膜31，予以平坦化後，形成和第3下部配線層13G為相異材料的第3上部配線層13U，予以圖樣化。將第3上部配線層13U加工成於X方向延伸之線狀。其結果，如圖28及圖29所示，第3上部配線層13U層積形成於第3下部配線層13G的上方，第3配線層13形成為層積化構造。
第3下部配線層13G與第3上部配線層13U的加工，各自使用相異的乾蝕刻氣體。第3下部配線層13G的蝕刻速率，比第3上部配線層13U的蝕刻速率還低。第3下部配線層13G與第3上部配線層13U的加工中，使用各自相異的乾蝕刻氣體，藉此能夠使蝕刻速率帶有差別，能夠抑制電阻上昇。
第3上部配線層13U的加工，藉由選擇第3下部配線層13G不易被蝕刻之蝕刻氣體系及各配線層之組合，能夠提供一種減低配線電阻之非揮發性半導體記憶裝置的製造方法。
(o)另，亦可如同圖21般，於圖22(a)及圖24(a)及圖24(b)所示工程後，將第1配線層11的上方的層積膜101朝和Y方向交叉之X方向加工，形成包含記憶體單元101的柱狀的層積膜(121、122、123、124、125、126)。
(p)接下來，形成層間絕緣膜31，運用CMP技術等予以平坦化。其結果，層間絕緣膜31會埋入至藉由加工而形成的柱狀的層積膜101之間的溝槽。又，能夠如同圖25(a)及圖25(b)般，形成第2下部配線層12G•第2上部配線層12U。以下的工程相同。
另，當進一步多層化的情形下，根據記憶體單元陣列的層積數而反覆前述的工程。
按照實施形態之非揮發性半導體記憶裝置，包夾1層的記憶體單元構造而相向之配線層，係具備彼此相異的材料，於上方的配線層的加工時，下方的配線層不易被蝕刻，因此會避免配線電阻的上昇，能夠提供一種減低配線電阻之非揮發性半導體記憶裝置及其製造方法。
按照實施形態之非揮發性半導體記憶裝置，包夾兩層的記憶體單元構造之中央部的上部配線層與下部配線層係具備彼此相異的材料，於上部配線層的加工工程中，下部配線層不易被蝕刻，因此能夠提供一種減低配線電阻之非揮發性半導體記憶裝置及其製造方法。
如以上說明般，按照實施形態之非揮發性半導體記憶裝置，能夠提供一種減低配線電阻之非揮發性半導體記憶裝置及其製造方法。
雖已說明了本發明的幾個實施形態，但該些實施形態僅是提出作為例子，並非意圖限定發明的範圍。該些新穎的實施形態，可以其他各式各樣的形態來實施，在不脫離發明要旨的範圍內，能夠進行種種的省略、置換、變更。該些實施形態或其變形，均涵括於發明的範圍或要旨，並且涵括於申請專利範圍記載之發明及其均等範圍。
1,1A,1B:非揮發性半導體記憶裝置 9:絕緣基板 10:記憶體單元(層積膜) 11,11G1M,11G1W:第1配線層 11G1:第1下部配線層 11U1:第1上部配線層 12,12G2W:第2配線層 12G,12G2,12G2S:第2下部配線層 12U,12U2,12U2M,12U2W:第2上部配線層 13,13G3W,11G3M:第3配線層 13G,13G3:第3下部配線層 13U,13U3:第3上部配線層 21:導電膜 22:選擇器 23:導電膜 24:電阻變化膜 25:導電膜 26:電極層 31:層間絕緣膜 101:(第1)記憶體單元 102:(第2)記憶體單元 121:導電膜 122:(第1)選擇器 123:導電膜 124:(第1)電阻變化膜 125:導電膜 126:電極層 221:導電膜 222:(第2)選擇器 223:導電膜 224:(第2)電阻變化膜 225:導電膜 226:電極層
[圖1]實施形態之非揮發性半導體記憶裝置的模型化鳥瞰構成圖。 [圖2]圖1之記憶體單元兩段構成部分的模型化鳥瞰構成圖。 [圖3]實施形態之非揮發性半導體記憶裝置的電路構成圖。 [圖4]實施形態之非揮發性半導體記憶裝置的模型化平面圖樣構成圖。 [圖5]第1比較例之非揮發性半導體記憶裝置的模型化截面構造圖。 [圖6]第1實施形態之非揮發性半導體記憶裝置的模型化截面構造圖。 [圖7]作為可適用於第1實施形態之非揮發性半導體記憶裝置的配線材料的組合，以鎢與鉬為例之配線電阻(Ω/sq)與配線寬WD(a.u.)之關係示意模型圖。 [圖8]第2比較例之非揮發性半導體記憶裝置的模型化截面構造圖。 [圖9]第2實施形態之非揮發性半導體記憶裝置的記憶體單元兩段構成部分的模型化截面構造圖。 [圖10]第3實施形態之非揮發性半導體記憶裝置的模型化截面構造圖。 [圖11]第4實施形態之非揮發性半導體記憶裝置的模型化截面構造圖。 [圖12]第5實施形態之非揮發性半導體記憶裝置的模型化截面構造圖。 [圖13]第6實施形態之非揮發性半導體記憶裝置的模型化截面構造圖。 [圖14]第7實施形態之非揮發性半導體記憶裝置的模型化截面構造圖。 [圖15]第1實施形態之非揮發性半導體記憶裝置的第1製造方法，(a)說明一工程之模型化鳥瞰構成圖(其1)、(b)說明一工程之模型化鳥瞰構成圖(其2)。 [圖16]第1實施形態之非揮發性半導體記憶裝置的第1製造方法，(a)說明一工程之模型化鳥瞰構成圖(其3)、(b)說明一工程之模型化鳥瞰構成圖(其4)。 [圖17]第1實施形態之非揮發性半導體記憶裝置的第1製造方法，說明一工程之模型化鳥瞰構成圖(其5)。 [圖18]第1實施形態之非揮發性半導體記憶裝置及第1製造方法，說明一工程之模型化鳥瞰構成圖(其6)。 [圖19]第1實施形態之非揮發性半導體記憶裝置的第2製造方法，說明一工程之模型化鳥瞰構成圖(其1)。 [圖20]第1實施形態之非揮發性半導體記憶裝置的第2製造方法，(a)說明一工程之模型化鳥瞰構成圖(其2)、(b)說明一工程之模型化鳥瞰構成圖(其3)。 [圖21]第1實施形態之非揮發性半導體記憶裝置的第3製造方法，說明一工程之模型化鳥瞰構成圖。 [圖22]第2實施形態之非揮發性半導體記憶裝置的製造方法，(a)說明一工程之模型化平面圖樣構成圖(其1)、(b)說明一工程之模型化平面圖樣構成圖(其2)。 [圖23]第2實施形態之非揮發性半導體記憶裝置的製造方法，(a)說明一工程之模型化平面圖樣構成圖(其3)、(b)說明一工程之模型化平面圖樣構成圖(其4)。 [圖24]第2實施形態之非揮發性半導體記憶裝置的製造方法，(a)沿著圖22(a)的V-V線之模型化截面構造圖、(b)沿著圖22(a)的VI-VI線之模型化截面構造圖。 [圖25]第2實施形態之非揮發性半導體記憶裝置的製造方法，(a)沿著圖22(b)的VII-VII線之模型化截面構造圖、(b)沿著圖22(b)的VIII-VIII線之模型化截面構造圖。 [圖26]第2實施形態之非揮發性半導體記憶裝置的製造方法，沿著圖23(a)的IX-IX線之模型化截面構造圖。 [圖27]第2實施形態之非揮發性半導體記憶裝置的製造方法，沿著圖23(a)的X-X線之模型化截面構造圖。 [圖28]第2實施形態之非揮發性半導體記憶裝置的製造方法，沿著圖23(b)的XI-XI線之模型化截面構造圖。 [圖29]第2實施形態之非揮發性半導體記憶裝置的製造方法，沿著圖23(b)的XII-XII線之模型化截面構造圖。
11:第1配線層 11G1:第1下部配線層 11U1:第1上部配線層 12:第2配線層 12G2:第2下部配線層 12U2:第2上部配線層 13:第3配線層 13G3:第3下部配線層 13U3:第3上部配線層 21:導電膜 22:選擇器 23:導電膜 24:電阻變化膜 25:導電膜 26:電極層 101:(第1)記憶體單元 102:(第2)記憶體單元

Claims (17)

  1. 一種非揮發性半導體記憶裝置，其特徵為，具備：複數個第1配線層，於第1方向延伸，於和前述第1方向交叉的第2方向排列；及複數個第2配線層，在前述複數個第1配線層的上方，於前述第2方向延伸，於前述第1方向排列；及複數個第3配線層，在前述複數個第2配線層的上方，於前述第1方向延伸，於前述第2方向排列；及第1記憶體單元，在前述複數個第2配線層與前述複數個第1配線層之交叉部分，配置於前述複數個第2配線層當中的一個第2配線層與前述複數個第1配線層當中的一個第1配線層之間，具有具第1電阻變化膜之第1單元部及具第1選擇器之第1選擇器部；及第2記憶體單元，在前述複數個第3配線層與前述複數個第2配線層之交叉部分，配置於前述複數個第3配線層當中的一個第3配線層與前述第2配線層之間，具有具第2電阻變化膜之第2單元部及具第2選擇器之第2選擇器部；及第3記憶體單元，配置於和配置有前述第1記憶體單元的前述第1配線層於前述第2方向相鄰之最近的另一第1配線層與前述第2配線層之間，具有具第3電阻變化膜之第3單元部及具第3選擇器之第3選擇器部；及絕緣層，設於前述第1記憶體單元與前述第3記憶體單元之間； 前述第2配線層，具備和前述第1記憶體單元連接之第2下部配線層與和前述第2記憶體單元連接之第2上部配線層之層積構造，前述絕緣層，設於前述第1電阻變化膜與前述第3電阻變化膜之間。
  2. 如請求項1記載之非揮發性半導體記憶裝置，其中，前述第2下部配線層及前述第2上部配線層，為W、Mo、多晶矽、Ni、Co、Ti、Cu，及從它們的群中選出之其中一種的相異的材料、從其中一種的矽化物材料或是氮化物中相異地選擇或以相異的混合比選擇。
  3. 如請求項1記載之非揮發性半導體記憶裝置，其中，前述第1配線層與前述第2下部配線層具備彼此相異的材料。
  4. 如請求項1記載之非揮發性半導體記憶裝置，其中，前述第3配線層與前述第2上部配線層具備彼此相異的材料。
  5. 如請求項1記載之非揮發性半導體記憶裝置，其中，前述第1配線層及前述第2下部配線層，為W、Mo、多晶矽、Ni、Co、Ti、Cu，及從它們的群中選出之其中一種的相異的材料、從其中一種的矽化物材料或是氮化物中相異地選擇或以相異的混合比選擇。
  6. 如請求項1記載之非揮發性半導體記憶裝置，其中，前述第3配線層及前述第2上部配線層，為W、Mo、多晶矽、Ni、Co、Ti、Cu，及從它們的群中選出之 其中一種的相異的材料、從其中一種的矽化物材料或是氮化物中相異地選擇或以相異的混合比選擇。
  7. 一種非揮發性半導體記憶裝置，具有：第1配線層，於第1方向(Y)延伸；及第2配線層，於前述第1方向延伸，與前述第1配線層於和前述第1方向交叉的第2方向(X)相鄰；及第3配線層，設於前述第1配線層及前述第2配線層上方，於前述第2方向延伸，包含第3下部配線、及設於前述第3下部配線上而與前述第3下部配線材料相異的第3上部配線；及第4配線層，設於前述第3上部配線上方，於前述第1方向延伸；及第1記憶體單元，配置於前述第3下部配線與前述第1配線層之間，具有具第1電阻變化膜之第1單元部及具第1選擇器之第1選擇器部；及第2記憶體單元，配置於前述第3下部配線與前述第2配線層之間，具有具第2電阻變化膜之第2單元部及具第2選擇器之第2選擇器部；及絕緣層，設於前述第1記憶體單元與前述第2記憶體單元之間。
  8. 如請求項7記載之非揮發性半導體記憶裝置，其中，前述第4配線層，與前述第3上部配線材料相異。
  9. 如請求項7記載之非揮發性半導體記憶裝 置，其中，前述第1配線層，與前述第3下部配線材料相異。
  10. 如請求項7記載之非揮發性半導體記憶裝置，其中，前述第1配線層，與前述第4配線層材料相異。
  11. 如請求項7記載之非揮發性半導體記憶裝置，其中，具備：第3記憶體單元，配置於前述第4配線層與前述第3上部配線之間，具有具第3電阻變化膜之第3單元部及具第3選擇器之第3選擇器部。
  12. 如請求項7記載之非揮發性半導體記憶裝置，其中，前述絕緣層，設於前述第1電阻變化膜與前述第2電阻變化膜之間。
  13. 如請求項7記載之非揮發性半導體記憶裝置，其中，前述第3下部配線層及前述第3上部配線層，為W、Mo、多晶矽、Ni、Co、Ti、Cu，及從它們的群中選出之其中一種的相異的材料、從其中一種的矽化物材料或是氮化物中相異地選擇或以相異的混合比選擇。
  14. 如請求項7記載之非揮發性半導體記憶裝置，其中，前述第1配線層及前述第3下部配線層，為W、Mo、多晶矽、Ni、Co、Ti、Cu，及從它們的群中選出之其中一種的相異的材料、從其中一種的矽化物材料或是氮化物中相異地選擇或以相異的混合比選擇。
  15. 如請求項7記載之非揮發性半導體記憶裝置，其中，前述第4配線層及前述第3上部配線層，為 W、Mo、多晶矽、Ni、Co、Ti、Cu，及從它們的群中選出之其中一種的相異的材料、從其中一種的矽化物材料或是氮化物中相異地選擇或以相異的混合比選擇。
  16. 一種非揮發性半導體記憶裝置之製造方法，具有：在第1配線層的上方層積第1層積膜後，將前述第1層積膜及前述第1配線層加工成於第1方向延伸之鰭片狀之工程；及形成第1層間絕緣膜而予以平坦化後，形成和前述第1配線層為相異材料的第2配線層，予以加工成於和前述第1方向交叉的第2方向延伸之線狀之工程；及將前述第2配線層之間的下方的前述第1層積膜及前述第1層間絕緣膜做加工，形成具有柱狀的前述第1層積膜之第1記憶體單元之工程；及形成第2層間絕緣膜而予以平坦化後，在前述第2配線層的上方形成和前述第2配線層為相異材料的第2上部配線層，予以加工成於前述第2方向延伸之線狀之工程；及形成第3層間絕緣膜而予以平坦化後，在前述第2上部配線層及前述第3層間絕緣膜的上方層積第2層積膜後，將前述第2層積膜加工成於第1方向延伸之鰭片狀之工程；及形成第4層間絕緣膜而予以平坦化後，形成和前述第2上部配線層為相異材料的第3配線層，予以加工成於前述第1方向延伸之線狀之工程；及將前述第3配線層之間的下方的前述第2層積膜及前述 第4層間絕緣膜做加工，形成具有柱狀的前述第2層積膜之第2記憶體單元之工程；前述第2配線層與前述第2上部配線層的加工，各自使用相異的蝕刻氣體，前述第2配線層的蝕刻速率，比前述第2上部配線層的蝕刻速率還低。
  17. 一種非揮發性半導體記憶裝置之製造方法，具有：在基板上將第1配線層形成圖樣為於第1方向延伸之後，形成第1層間絕緣膜而予以平坦化之工程；及在前述第1配線層及前述第1層間絕緣膜的上方形成第1層積膜之工程；及將前述第1層積膜加工成於前述第1方向延伸之鰭片狀之工程；及形成第2層間絕緣膜而予以平坦化後，形成和前述第1配線層為相異材料的第2配線層，予以加工成於和前述第1方向交叉的第2方向延伸之線狀之工程；及將前述第2配線層之間的下方的前述第1層積膜及前述第2層間絕緣膜做加工，形成具有柱狀的前述第1層積膜之第1記憶體單元之工程；及形成第3層間絕緣膜而予以平坦化後，在前述第2配線層的上方形成和前述第2配線層為相異材料的第2上部配線層，予以加工成於前述第2方向延伸之線狀之工程；及形成第4層間絕緣膜而予以平坦化後，在前述第2上部 配線層及前述第4層間絕緣膜的上方層積第2層積膜後，將前述第2層積膜加工成於第1方向延伸之鰭片狀之工程；及形成第4層間絕緣膜而予以平坦化後，形成和前述第2上部配線層為相異材料的第3配線層，予以加工成於前述第1方向延伸之線狀之工程；及將前述第3配線層之間的下方的前述第2層積膜及前述第4層間絕緣膜做加工，形成具有柱狀的前述第2層積膜之第2記憶體單元之工程；前述第2配線層與前述第2上部配線層的加工，各自使用相異的蝕刻氣體，前述第2配線層的蝕刻速率，比前述第2上部配線層的蝕刻速率還低。
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