KR101799628B1 - 금속 산화물 저항성 메모리 요소 및 안티휴즈층을 포함하는 비휘발성 메모리 셀 - Google Patents
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Abstract
비휘발성 메모리 셀은 제 1 전극, 스티어링 요소, 스티어링 요소와 직렬로 위치된 금속 산화물 저장 요소, 스티어링 요소 및 금속 산화물 저장 요소와 직렬로 위치된 유전체 저항기, 및 제 2 전극을 포함한다.
Description
본 발명 출원은 전체 내용을 참조로 본원에 포함시키는 2011년 10월 17일에 출원된 미국가출원번호 61/547,819에 대한 우선권을 주장한다.
본 발명은 비휘발성 메모리 장치들 및 이를 제조하는 방법들에 관한 것이다.
비휘발성 메모리 어레이들은 장치에의 파워가 턴 오프되었을 때라도 이들의 데이터를 유지한다. 1회 프로그램가능한 어레이들에서, 각 메모리 셀은 초기의 프로그램되지 않은 상태로 형성되고, 프로그램된 상태로 변환될 수 있다. 이 변환은 영구적이며, 이러한 셀들은 소거될 수 없다. 다른 유형들의 메모리들에서, 메모리 셀들은 소거가능하며, 여러 번 재기입될 수 있다.
또한, 셀들은 각 셀이 달성할 수 있는 데이터 상태들의 수가 다양할 수 있다. 데이터 상태는 주어진 인가된 전압 하에 셀을 통해 흐르는 전류 혹은 셀 내에 트랜지스터의 드레숄드 전압과 같은, 검출될 수 있는 셀의 어떤 특징을 변경함으로써 저장될 수 있다. 데이터 상태는 데이터 '0' 또는 데이터 '1'과 같이 셀의 서로 구별되는 값이다.
발명의 일 실시예는 제 1 전극, 스티어링 요소, 스티어링 요소와 직렬로 위치된 금속 산화물 저장 요소, 스티어링 요소 및 금속 산화물 저장 요소와 직렬로 위치된 유전체 저항기, 및 제 2 전극을 포함하는 비휘발성 메모리 셀을 제공한다.
발명의 또 다른 실시예는 금속 산화물 저장 요소를 고 저항률 상태에서 저 저항률 상태로 전환하게 금속 산화물 저장 요소를 통해 적어도 한 전기적 도전성 필라멘트가 형성되게, 제 1 전극과 제 2 전극 사이에 메모리 셀에 형성 프로그래밍 전압 또는 전류를 제공하는 단계를 포함하는 비휘발성 메모리 셀 동작 방법을 제공한다. 형성 프로그래밍 단계 후에 유전체 저항기의 저항률이 실질적으로 변경되지 않게 형성 프로그래밍 단계 동안에는 유전체 저항기를 통해 어떠한 도전성 필라멘트도 형성되지 않으며, 형성 프로그래밍 단계 동안에는 메모리 셀을 통해 실질적으로 어떠한 과도 전류도 흐르지 않는다.
도 1은 일 실시예의 비휘발성 메모리 셀의 사시도이다.
도 2a, 도 2b 및 도 2c는 발명의 실시예들의 비휘발성 메모리 셀들을 개요적으로 도시하는 측단면도들이다.
도 3a는 비교예에 따른 장치 및 도 2a에 도시된 발명의 실시예에 따른 장치에 대한 형성 전압의 상자 도면이다. 도 3b는 비교예에 따른 장치 및 도 2a에 도시된 발명의 실시예에 따른 장치에 대한 판독 전류에 대한 정규 변위치의 확률 도면이다.
도 4a 및 도 4b는 각각 비교예에 따른 장치 및 도 2a에 도시된 발명의 실시예에 따른 장치에 대해 시간에 대한 형성 전류의 각각의 도면들이다. 도 5a ~ 도 5c는 도 2a에 도시된 발명의 실시예에 따른 장치에 대한 전압에 대한 전류의 도면들이다.
도 6은 도 2a에 도시된 발명의 실시예에 따른 9 셀들에 대한 절대 전류의 상자 도면이다.
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도 6은 도 2a에 도시된 발명의 실시예에 따른 9 셀들에 대한 절대 전류의 상자 도면이다.
일반적으로, 메모리 셀은 저장 요소 및 스티어링 요소를 포함한다. 예를 들어 도 1은 일 실시예의 메모리 셀(1)의 사시도를 도시한 것이다.
셀(1)은 제 1 전극(101)을 포함하고, 제 2 전극(100)은 도전성 물질로 형성되고, 이것은 독립적으로 이 기술에 공지된 임의의 하나 이상의 적합한 도전 물질, 이를테면 텅스텐, 구리, 알루미늄, 탄탈륨, 티타늄, 코발트, 티타늄 질화물 또는 이들의 합금들을 포함할 수 있다. 예를 들면, 일부 실시예들에서, 비교적 고온 하에서 가공할 수 있게 텅스텐이 바람직하다. 이외 다른 일부 실시예들에서, 구리 또는 알루미늄이 바람직한 물질이다. 제 1 전극(101)(예를 들면, 워드라인)은 제 1 방향으로 확장하며, 제 2 전극(100)(예를 들면, 비트라인)은 제 1 방향과는 다른 제 2 방향으로 확장한다. 제 1(예를 들면, 하부) 전극(101) 및/또는 제 2(예를 들면, 상부) 전극(100)에는 TiN층들과 같은 장벽 및 부착층들이 포함될 수 있다.
스티어링 요소(110)는 트랜지스터 또는 다이오드일 수 있다. 스티어링 요소(110)가 다이오드이면, 저장 요소는 수직으로 및/또는 수평으로 배열될 수 있고 및/또는 실질적으로 원통형 형상을 갖는 필라 또는 블록을 형성하게 패터닝될 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 스티어링 요소(110)는, 다이오드의 놓여진 방위가 반대가 될 수도 있을지라도, 하부 고농도로 도핑된 p-형 영역(112), 의도적으로 도핑되지 않은 선택적인 진성 영역(114), 및 상부 고농도로 도핑된 n-형 영역(116)을 가지며 수직으로 배열된 반도체 다이오드이다. 이의 놓여진 방위에 상관없이, 이러한 다이오드는 p-i-n 다이오드 또는 간단히 다이오드라 지칭될 것이다. 다이오드는 임의의 단결정, 다결정질, 혹은 비정질 반도체 물질, 예를 들면 실리콘, 게르마늄, 실리콘 게르마늄, 혹은 그외 다른 복합 반도체 물질들, 이를테면 III-V, II-VI, 등과 같은 물질들을 포함할 수 있다. 예를 들면, p-i-n 폴리실리콘 다이오드(110)가 사용될 수도 있다.
저장 요소(118)는 스티어링 요소(110)의 상부 영역(116) 위에 혹은 하부 영역(112) 밑에 스티어링 요소(110)와 직렬로 배치된다. 저장 요소(118)는 저항률 전환 요소일 수 있다. 예를 들면, 저장 요소는 NiO, Nb2O5, Ti02, Hf02, Al203, MgOx, Cr02, VO 또는 이들의 조합에서 선택된 금속 산화물 전환가능한 물질층을 포함할 수 있다.
이 발명의 바람직한 실시예들에서, 상부 전극(100)과 하부 전극(101) 사이에 스티어링 요소(110) 및 금속 산화물 저장 요소(118)와 직렬로 유전체 저항기(200)가 위치된다. 유전체 저항기(200)는 바람직하게 전기적 절연 물질층을 포함한다. 예를 들면, 전기적 절연 물질층은 약 1 내지 약 10nm, 이를테면 1 내지 2nm의 두께를 갖는 실리콘 질화물 또는 실리콘 옥시나이트라이드층을 포함할 수 있다. 실리콘 질화물층은 화학량론적 실리콘 질화물(즉, Si3N4) 또는 비(non)-화학량론적 실리콘 질화물(예를 들면, Si3N4±x, x는 바람직하게 0.001 내지 1의 범위이다)을 포함할 수 있다.
특정 이론에 의해 구속되기를 바람이 없이, 메모리 셀 내 저항기(200)는 초기 형성(예를 들면, 셀 프로그래밍) 프로세스 동안 금속 산화물 저장 물질 내 전개되는 큰 크기의 도전성 필라멘트들로부터 비롯되는 것으로 생각되는 높은 과도 전류를 감소 또는 제거하는 것으로 생각된다. 이들 필라멘트들은 셀의 후속되는 고 전류 동작에 이르게 할 수 있다. 셀내 저항기(200)는 형성 프로세스 동안 셀내 저항 관리 또는 조율을 제공하거나 프로그램된 ReRAM 셀의 후속되는 저 전류(예를 들면, 1 마이크로-암페어 미만) 동작(예를 들면, 낮은 판독 전류 동작)을 제공하는 것으로 생각된다. 셀 저항의 조율로 금속 산화물층(들) 내에 더 작은 크기의 필라멘트가 형성되어 양호한 데이터 보존을 희생시키지 않고 저 전류 셀 동작을 달성할 수 있게 하는 것으로 생각된다. 또한, 유전체층(200)이 저항기로서 기술되었지만, 이것은 필라멘트들의 크기를 감소시키고 저 전류 셀 동작을 가능하게 하는 캐패시터로서 혹은 저항기와 캐패시터와의 조합으로서 기능할 수 있다.
특정 이론에 의해 구속되기를 바람이 없이, 메모리 셀의 형성 프로그래밍 동안 금속 산화물 저장 요소 또는 층(들)(118)을 통해 적어도 한 전기적 도전성 필라멘트(및 전형적으로 복수의 필라멘트들)가 형성되어 금속 산화물 저장 요소를 이의 초기의 형성된 그대로의 고 저항률 상태에서 저 저항률 상태로 전환한다. 그러나, 메모리 셀의 형성 프로그래밍 동안 유전체 저항기(200)를 통해 어떠한 도전성 필라멘트도 형성되지 않아, 유전체 저항기(200)의 저항률은 메모리 셀의 형성 프로그래밍 후엔 실질적으로 변경되지 않는 것으로 생각된다. 결국, 메모리 셀의 형성 프로그래밍 동안엔 메모리 셀을 통해 실질적으로 어떠한 과도 전류도 흐르지 않는다. 즉, 전형적인 전류 측정 도구들(예를 들면, 100 마이크로-암페어 이상의 감도를 갖는 도구들)을 사용하여 검출될 수 있는 어떠한 검출가능한 과도 전류도 메모리 셀을 통해 흐르지 않는다.
초기 형성 프로그래밍 단계 후에, 메모리 셀은 판독 및/또는 추가로 프로그램될 수 있다. 예를 들면, 금속 산화물 저장 요소(118)를 저 저항률 상태(예를 들면, 형성후 상태 또는 "셋" 상태)에서 고 저항률 상태(예를 들면, 리셋 상태)로 전환하기 위해 상측 전극(100)과 하측 전극(101) 사이에 메모리 셀에 리셋 프로그래밍 전압 또는 전류가 인가될 수 있다. 적어도 한 전기적 도전성 필라멘트가 전체 금속 산화물 저장 요소를 통해 더 이상 확장하지 않는 것으로 생각된다. 즉, 금속 산화물 요소 또는 층(들)(118) 내 어떤 곳에 필라멘트 끝들의 선단 및 필라멘트는 셀의 다음 전기적 도전성층 또는 도핑된 반도체층까지 확장하지 않으며, 바람직하게 저항기 요소(200) 내로 확장하지 않는다. 또 다른 예에서, 금속 산화물 저장 요소를 고 "리셋" 저항률 상태에서 저 "셋" 저항률 상태로 전환하기 위해 전극들(100, 101) 사이에 메모리 셀에 셋 프로그래밍 전압 또는 전류가 인가된다. 셋 프로그래밍 펄스는 전기적 도전성 필라멘트가 전체 금속 산화물 저장 요소(예를 들면, 필라멘트는 전체 금속 산화물 요소 또는 층(118) 두께에 걸쳐 있게 더 길게 성장한다)를 통해 확장하게 하는 것으로 생각된다.
바람직하게, 형성 프로그래밍 단계는 전극들(100, 101) 사이에 직류 전류가 흐르게 순방향 바이어스(예를 들면, 양의(positive) 전압)를 인가하는 것을 포함한다. 바람직하게, 셋 프로그래밍 단계는 교류 전류가 메모리 셀을 통해 흐르게 전극들 사이에 음의(negative) 전압(예를 들면, 역 바이어스)을 인가하는 것을 포함하며, 리셋 프로그래밍 단계는 교류 전류가 메모리 셀을 통해 흐르게 전극들 사이에 양의 전압(예를 들면, 순방향 바이어스)을 인가하는 것을 포함한다.
도 2a, 도 2b 및 도 2c는 발명의 실시예들의 비휘발성 메모리 셀들을 개요적으로 도시하는 측단면도들이다. 바람직하게, 메모리 셀(1)은 스티어링 요소(110), 금속 산화물 저장 요소(118) 및 유전체 저항기(200)와 직렬로 위치된 적어도 한 고농도로 도핑된 반도체층(202, 204)을 포함한다. 저장 요소에 면하는 n-형 영역(116)을 갖는 다이오드 스티어링 요소(110)에 있어서, 바람직하게 적어도 한 고농도로 도핑된 반도체층(202, 204)은 이를테면 5x1018 내지 2x1021cm-3의 n+ 도펀트 농도(예를 들면, P 또는 As 농도)를 갖는 n+ 도핑된 폴리실리콘과 같은 n-형 실리콘을 포함한다.
예를 들면, 도 2a에 도시된 바와 같이, 메모리 셀(1)은 다이오드(110)의 n+ 영역(116)과 저장 요소(118) 사이에 위치된 제 1 n+ 폴리실리콘층(202)을 포함할 수 있다. 또한, 메모리 셀(1)은 저장 요소(118)와 저항기(200) 사이에 위치된 제 2 n+ 폴리실리콘층(204)을 포함할 수 있다. 대안적으로, 도 2b에 도시된 바와 같이, 제 2 n+ 폴리실리콘층(204)은 저항기(200)와 상측 전극(110) 사이에 위치될 수도 있고, 반면 저항기(200)는 저장 요소(118) 바로 위에 위치된다. 도 2c에 도시된 또 다른 대안적 구성에서, 제 2 n+ 폴리실리콘층(204)은 생략된다.
실리콘 질화물 저항기(200)가 제 1 폴리실리콘층(202) 상에 형성된다면, 저항기는 상승된 온도에서 질소 함유 분위기 내에서 폴리실리콘층을 질화함으로써 형성될 수 있다. 예를 들면, 저항기(200)는 이를테면 650 내지 800℃와 같은 600℃ 이상의 온도, 예를 들면, 700 내지 750℃에서, 30 내지 300초, 예를 들면 60 내지 90초 동안 암모니아 또는 또 다른 질소 함유 분위기(예를 들면, N2O, 등) 내에서, 노출된 폴리실리콘층(202)을 어닐링함으로써 형성된다. 대안적으로, 저항기층(200)은 물리적 혹은 화학적 기상피착(예를 들면, 스퍼터링, 전자층 피착, 플라즈마 인핸스드 CVD, 등)에 의해 폴리실리콘층(202) 또는 이외 어떤 다른 하지의 층 상에 형성될 수 있다.
또한, 메모리 셀은 티타늄 질화물 또는 이외 다른 유사한 층들과 같은, 하나 이상의 선택적 도전성 장벽층들(206, 208, 210)을 포함할 수 있다. 이들 장벽층들(206, 208, 210)은 하부 전극(101)과 다이오드(110) 사이에 및/또는 다이오드(110)와 저장 요소(118) 사이에 및/또는 "ReRAM" 요소(212)와 상측 전극(100) 사이에 각각 배치될 있다. ReRAM 요소(212)는 도핑된 반도체층(들)(202, 204), 저장 요소(118) 및 저항기(200)를 포함할 수 있다.
비제한적 일 실시예에서, 금속 산화물 저장 요소(118)는 TiOx 층(216) 및 Hf02 층(214)의 적층을 포함한다. 바람직하게, TiOx 층(216)은 HfO2 층(214)보다 유전체 저항기(200)에 더 가까이 위치되고 HfO2 층(214)은 TiOx 층(216)보다 다이오드(110)에 더 가까이 위치된다. 즉, 다이오드 스티어링 요소(110) 위에 ReRAM 요소(212)를 가진 도 2a ~ 도 2c에 도시된 셀에 있어서 TiOx 층(216)은 Hf02 층(214) 상에 위치된다. 이 구성에서, TiOx 층(216)은 메모리 셀의 형성 프로그래밍 동안 도전성 필라멘트들이 금속 산화물 저장 요소(118)에서 유전체 저항기(200) 내로 전파하지 못하게 하는 버퍼로서 작용하는 것으로 생각된다. 그러나, 필라멘트들은 금속 산화물층들(214, 216)의 전체 두께를 횡단하지만, 그러나 저항기(200)의 두께를 횡단하지는 않는다.
이에 따라, 도 2a ~ 도 2c에 도시된 바와 같이, 스티어링 요소(110)는 하측 전극(101) 위에 위치되고, 금속 산화물 저장 요소(118), 유전체 저항기(200) 및 고농도로 도핑된 반도체층(들)(202, 204)을 포함하는 ReRAM 요소(212)은 스티어링 요소(110) 위에 필라 내에 위치되고, 상측 전극(100)은 필라 위에 위치된다. 또한, 도 2a에 도시된 바와 같이, 티타늄 질화물 장벽층(208)은 스티어링 요소(110) 위에 위치되고, 제 1 고농도로 도핑된 반도체층(202)은 티타늄 질화물 장벽층(208) 위에 위치되고, 금속 산화물 저장 요소(118)는 제 1 고농도로 도핑된 반도체층(202) 위에 위치되고, 제 2 고농도로 도핑된 반도체층(204)은 금속 산화물 저장 요소 위에 위치되고, 유전체 저항기(200)는 제 2 고농도로 도핑된 반도체층(204) 위에 위치된다. 이에 반해, 도 2b에서, 층들의 순서는 층들(200, 204)의 순서가 역으로 된 것을 제외하고 동일하여, 유전체 저항기(200)는 금속 산화물 저장 요소(118) 위에(예를 들면, 바로 위에) 위치되고, 제 2 고농도로 도핑된 반도체층(204)은 유전체 저항기(200) 위에(예를 들면, 바로 위에) 위치된다. 대안적으로, 위에 언급된 바와 같이, 층(204)은 생략되어, 위에 놓여지는 반도체층(204) 없이 유전체 저항기(200)가 금속 산화물 저장 요소(118) 위에 위치될 수도 있다.
위에 기술된 구성에서, 저항기층(200)은 저장 요소(118) 위에 위치된다. 물론, 예를 들어 저항기층(200)이 저장 요소(118) 밑에 위치되는 그외 다른 구성들(도시되지 않음)이 형성될 수도 있다. 저항기층(200)은 위에 기술된 바와 같이, 저장 요소(118)와 전극(100) 사이가 아니라 스티어링 요소(110)와 저장 요소(118) 사이에 형성될 수도 있다. 이 구성에서, 스티어링 요소(110)는 요소(110, 118) 사이에 층(200)이 위치되고 저장 요소(118) 위에 또는 밑에 위치될 수도 있다. 또한, 저장 요소(118) 및 ReRAM 요소(212)의 위치들은 필라 내에서 반대가 될 수 있어, 금속 산화물 저장 요소(118), 유전체 저항기(200) 및 하나 이상의 고농도로 도핑된 반도체층(들)(202, 204)을 포함하는 ReRAM 요소(212)는 하측 전극(101) 위에 필라 내에 위치되고, 스티어링 요소(110)는 필라 내에 ReRAM 요소(212) 위에 위치되고, 상측 전극(100)은 스티어링 요소(110) 위에 위치된다.
바람직한 실시예들에서, 메모리 셀(1)은 도 1에 도시된 바와 같이, 스티어링 요소(110), 저장 요소(118) 및 저항기(200)를 내포하는 원통형 수직한 필라를 포함한다. 그러나, 스티어링 요소(110), 저장 요소(118) 및 저항기(200)는 레일 형상과 같은 원통형 이외의 형상을 가질 수 있고, 및/또는 요망된다면 수직한 필라 내가 아니라 수평 구성으로 제공될 수도 있다. 메모리 셀의 설계의 상세한 설명에 대해서는, 각각을 참조로 본원에 포함시키는 예를 들면 2005년 5월 9일에 출원된 미국특허 출원번호 11/125,939(Herner 등의 미국특허 공개번호 2006/0250836에 대응한다), 2006년 3월 31일에 출원된 미국특허 출원번호 11/395,995(Herner 등의 미국특허 공개번호 2006/0250837에 대응한다)을 참조한다.
메모리 셀(1)은 판독/기입 메모리 셀 또는 재기입가능한 메모리 셀일 수 있다. 한 장치 레벨을 형성하는 방법들이 위에 설명되었다. 하나 이상의 장치 레벨을 갖는 모노리식 3차원 메모리 어레이를 형성하기 위해 위에 기술된 메모리 레벨 위에 혹은 밑에 추가의 메모리 레벨들이 형성될 수 있다.
도 3a 및 도 3b는 도 2a에 도시된 예시적 장치의 성능을 비교예의 장치와 비교한 것이다. 장치들은 150nm 필라 임계 치수 및 추가적인 11 ㏀ 온-칩 저항기를 가졌다. 비교예의 장치는 저항기(200) 및 도핑된 반도체층(204)이 없는 것을 제외하고, 예시적 장치와 유사하다. 형성 및 리셋 동작들은 순방향 바이어스에서 수행되었고, 셋 동작은 역 바이어스에서 수행되었다. 저항기층(200)은 700℃에서 60초 동안 암모니아 환경에서 n+ 폴리실리콘층(204)을 어닐링함으로써 만들어진 SiNx층을 포함한다. SiNx층의 두께는 대략 1.7nm이다.
도 3a는 비교예의 장치와 비교하여 예시적 장치 내에 가외의 층들이 있음에도 불구하고, 형성 단계 동안 인가된 형성 전압(Vbd)은 두 장치들에 있어 비슷하였음을 도시한다. 도 3b는 1.5V에서 형성후 셀 판독 전류들(IFU)을 도시한다. 판독 전류는 예시적 장치에 대해선 약 2.5nA이었고 비교예 장치들에 대해선 약 50nA이었다. 예시적 장치의 낮은 판독 전류는 형성 프로세스 동안 비교예의 장치와 비교했을 때 더 작은 크기의 필라멘트들의 형성을 제시한다.
도 4a 및 도 4b는 도 2a에 도시된 예시적 장치의 형성 단계 동안 전류를 비교예의 장치와 비교한다. 장치들은 150nm 필라 임계 치수 및 추가의 16 ㏀ 온-칩 저항기를 가졌다. 도 4a는 비교예의 장치에 대해 시간에 대한 과도 전류 도면을 도시한다. 알 수 있는 바와 같이, 형성 단계 동안 약 860 마이크로-암페어의 과도 전류가 측정되었다. 도 4b는 예시적 장치에 대해 시간에 대한 과도 전류 도면을 도시한다. 알 수 있는 바와 같이, 노이즈만이 측정되었고 어떠한 과도 전류도 검출되지 않았다. 이에 따라, 전류는 측정 장치의 100 마이크로-암페어 하한보다도 낮았다. 그러므로, 예시적 장치에서는 어떠한 과도 전류도 없거나 100 마이크로-암페어 미만의 과도 전류가 있다. 이것은 비교예의 장치에서보다 예시적 장치에 유의하게 더 작은 필라멘트들이 형성됨을 의미한다.
도 5a, 도 5b 및 도 5c는 각각 150nm, 500nm, 및 1000nm의 각각의 필라 임계 치수들을 갖는 예시적 셀들의 전압에 대한 전류 도면들을 도시한다. 각 메모리 셀은 500Ω 온-칩 저항기를 가진 별도의 웨이퍼 상에 형성된 단일의 메모리 셀이었다. 심지어 저 저항 온-칩 저항기를 가진 셀들 중 어느 것에서도 그리고 비교적 큰 1000nm 임계 치수를 가진 셀에서조차 어떠한 검출가능한 과도 전류들(약 100 마이크로-암페어 측정 장치 한도 이상)도 측정되지 않았다. 결과는 SiNx 저항기층이 형성 프로세스 동안에 셀내 저항기로서 작용하고 있음을 의미한다.
도 6은 도 2a에 도시된 발명의 실시예에 따른 구조를 갖는 9개의 셀들 상에 10번의 셋 동작 및 리셋 동작 후에 절대 전류의 상자 도면이다. 9 셀들 각각은 9 ㏀ 온-칩 저항기 및 150nm의 임계 필라 치수를 가진 별도의 웨이퍼 상에 형성된 단일 메모리 셀이었다. 결과들은 셋 동작 및 리셋 동작 후에 셀 판독 전류들이 수십 나노 암페어 정도임을 보여준다. 일반적으로, 셋 동작 후에 "온" 판독 전류는 10 셋 사이클들에 걸쳐 테스트된 셀들 각각에 대해 약 1x10-7 내지 약 2.1x10-7 암페어로 다르다. 일반적으로, 리셋 동작 후에 "오프" 판독 전류는 10 셋 사이클들에 걸쳐(1x10-8 암페어 약간 미만의 전류를 갖는 셀 7의 리셋 사이클 8은 제외하고) 테스트된 셀들 각각에 대해 약 1x10-8 내지 약 5x10-8 암페어로 다르다. 이 판독 안정성은 예시적 장치의 잠재적인 양호한 데이터 보존을 제시한다.
이 발명의 교시된 바에 기초하여, 당업자는 본 발명의 쉽게 실시할 수 있을 것으로 예상된다. 본원에서 제공되는 여러 실시예들의 설명은 당업자가 발명을 실시할 수 있게 본 발명의 충분한 통찰과 상세를 제공하는 것으로 생각된다. 어떤 지원하는 회로들 및 제조 단계들이 구체적으로 기술되지 않았을지라도, 이러한 회로들 및 프로토콜들은 공지되어 있고, 이 발명을 실시하는 맥락에서 이러한 단계들의 특정한 변형들에 의해 어떠한 특별한 잇점도 제공되지 않는다. 또한, 이 발명의 교시된 바를 무장하고, 당업자는 과도한 실험 없이도 발명을 수행할 수 있을 것으로 생각된다.
앞에 상세한 설명은 본 발명의 많은 가능한 구현들 중 몇몇만을 기술하였다. 이러한 이유로, 이 상세한 설명은 제한이 아니라 예시로서 의도되었다. 본원에 기술된 실시예들의 변형들 및 수정들은 발명의 범위 및 정신 내에서, 본원에 개시된 설명에 기초하여 행해질 수 있다. 이 발명의 범위를 정의하게 의도된 것은 모든 등가물들을 포함하여 다음의 청구항들뿐이다.
Claims (21)
- 비휘발성 메모리 셀에 있어서,
제 1 전극;
스티어링 요소;
상기 스티어링 요소와 직렬로 위치된 금속 산화물 저장 요소;
상기 스티어링 요소 및 상기 금속 산화물 저장 요소와 직렬로 위치된 유전체 저항기; 및
제 2 전극을 포함하는, 비휘발성 메모리 셀. - 제 1 항에 있어서, 상기 유전체 저항기는 전기적 절연 물질층을 포함하는, 비휘발성 메모리 셀.
- 제 2 항에 있어서, 상기 전기적 절연 물질층은 1 내지 10nm의 두께를 갖는 실리콘 질화물 또는 실리콘 옥시나이트라이드층을 포함하는, 비휘발성 메모리 셀.
- 제 2 항에 있어서, 상기 금속 산화물 저장 요소를 고 저항률 상태에서 저 저항률 상태로 전환하게 상기 메모리 셀의 형성 프로그래밍 동안 상기 금속 산화물 저장 요소를 통해 적어도 하나의 전기적 도전성 필라멘트가 형성되며;
상기 메모리 셀의 상기 형성 프로그래밍 후에 상기 유전체 저항기의 저항률이 변경되지 않게 상기 메모리 셀의 상기 형성 프로그래밍 동안에는 상기 유전체 저항기를 통해 어떠한 도전성 필라멘트도 형성되지 않으며,
상기 메모리 셀의 상기 형성 프로그래밍 동안에는 상기 메모리 셀을 통해 어떠한 과도 전류도 흐르지 않는, 비휘발성 메모리 셀. - 제 2 항에 있어서, 상기 스티어링 요소, 상기 금속 산화물 저장 요소 및 상기 유전체 저항기와 직렬로 위치된 적어도 하나의 고농도로 도핑된 반도체층을 더 포함하는, 비휘발성 메모리 셀.
- 제 5 항에 있어서, 상기 스티어링 요소는 다이오드 또는 트랜지스터를 포함하며, 상기 금속 산화물 저장 요소는 NiO, Nb205, TiOx, Hf02, Al203, MgOx, Cr02, 또는 VO층들에서 선택된 적어도 하나의 금속 산화물 저장층을 포함하는, 비휘발성 메모리 셀.
- 제 6 항에 있어서, 상기 스티어링 요소는 p-i-n 폴리실리콘 다이오드를 포함하며;
상기 적어도 하나의 고농도로 도핑된 반도체층은 상기 p-i-n 폴리실리콘 다이오드의 n-형 부분에 대면하는 n-형 폴리실리콘층을 포함하며;
상기 금속 산화물 저장 요소는 TiOx 층 및 Hf02 층의 적층을 포함하는, 비휘발성 메모리 셀. - 제 7 항에 있어서, 상기 메모리 셀의 형성 프로그래밍 동안 도전성 필라멘트들이 상기 금속 산화물 저장 요소에서 상기 유전체 저항기 내로 전파하지 못하게 하는 버퍼로서 상기 TiOx 층이 작용하게 상기 TiOx 층이 상기 HfO2 층보다 상기 유전체 저항기에 더 가까이 위치되고;
상기 HfO2 층은 상기 TiOx 층보다 상기 다이오드에 더 가까이 위치된, 비휘발성 메모리 셀. - 제 6 항에 있어서, 상기 스티어링 요소는 상기 제 1 전극 위에 위치되고;
상기 금속 산화물 저장 요소, 상기 유전체 저항기 및 상기 고농도로 도핑된 반도체층은 상기 스티어링 요소 위에 필라 내에 위치되고;
상기 제 2 전극은 상기 필라 위에 위치된, 비휘발성 메모리 셀. - 제 9 항에 있어서, 티타늄 질화물층은 상기 스티어링 요소 위에 위치되고;
상기 고농도로 도핑된 반도체층은 상기 티타늄 질화물층 위에 위치되고;
상기 금속 산화물 저장 요소는 상기 고농도로 도핑된 반도체층 위에 위치되고;
제 2 고농도로 도핑된 반도체층은 상기 금속 산화물 저장 요소 위에 위치되고;
상기 유전체 저항기는 상기 제 2 고농도로 도핑된 반도체층 위에 위치된, 비휘발성 메모리 셀. - 제 9 항에 있어서, 티타늄 질화물층은 상기 스티어링 요소 위에 위치되고;
상기 고농도로 도핑된 반도체층은 상기 티타늄 질화물층 위에 위치되고;
상기 금속 산화물 저장 요소는 상기 고농도로 도핑된 반도체층 위에 위치되고;
상기 유전체 저항기는 상기 금속 산화물 저장 요소 위에 위치되고;
제 2 고농도로 도핑된 반도체층은 상기 유전체 저항기 위에 위치된, 비휘발성 메모리 셀. - 제 9 항에 있어서, 티타늄 질화물층은 상기 스티어링 요소 위에 위치되고;
상기 고농도로 도핑된 반도체층은 상기 티타늄 질화물층 위에 위치되고;
상기 금속 산화물 저장 요소는 상기 고농도로 도핑된 반도체층 위에 위치되고;
상기 유전체 저항기는 상기 금속 산화물 저장 요소 위에 위치된, 비휘발성 메모리 셀. - 제 6 항에 있어서, 상기 금속 산화물 저장 요소, 상기 유전체 저항기 및 상기 고농도로 도핑된 반도체층은 상기 제 1 전극 위에 필라 내에 위치되고;
상기 스티어링 요소는 상기 필라 위에 위치되고;
상기 제 2 전극은 상기 스티어링 요소 위에 위치된, 비휘발성 메모리 셀. - 제 1 항에 있어서, 상기 비휘발성 메모리 셀은 재기입가능한 메모리 셀이며;
상기 비휘발성 메모리 셀은 메모리 셀들의 모노리식 3차원 어레이 내에 위치된, 비휘발성 메모리 셀. - 제 1 전극, 스티어링 요소, 상기 스티어링 요소와 직렬로 위치된 금속 산화물 저장 요소, 상기 스티어링 요소 및 상기 금속 산화물 저장 요소와 직렬로 위치된 유전체 저항기, 및 제 2 전극을 포함하는 비휘발성 메모리 셀을 동작시키는 방법에 있어서,
상기 금속 산화물 저장 요소를 고 저항률 상태에서 저 저항률 상태로 전환하게 상기 금속 산화물 저장 요소를 통해 적어도 하나의 전기적 도전성 필라멘트가 형성되게, 상기 제 1 전극과 상기 제 2 전극 사이에 상기 메모리 셀에 형성 프로그래밍 전압 또는 전류를 제공하는 단계를 포함하고,
상기 형성 프로그래밍 단계 후에 상기 유전체 저항기의 저항률이 변경되지 않게 상기 형성 프로그래밍 단계 동안에는 상기 유전체 저항기를 통해 어떠한 도전성 필라멘트도 형성되지 않으며,
상기 형성 프로그래밍 단계 동안에는 상기 메모리 셀을 통해 어떠한 과도 전류도 흐르지 않는, 비휘발성 메모리 셀 동작 방법. - 제 15 항에 있어서, 상기 금속 산화물 저장 요소를 상기 저 저항률 상태에서 고 저항률 상태로 전환하게, 상기 적어도 하나의 전기적 도전성 필라멘트가 더 이상 상기 금속 산화물 저장 요소의 전체를 통해 확장하지 않게 상기 제 1 전극과 상기 제 2 전극 사이에 상기 메모리 셀에 리셋 프로그래밍 전압 또는 전류를 제공하는 단계; 및
상기 금속 산화물 저장 요소를 상기 고 저항률 상태에서 저 저항률 상태로 전환하게, 상기 적어도 하나의 전기적 도전성 필라멘트가 상기 금속 산화물 저장 요소의 전체를 통해 확장하게 상기 제 1 전극과 상기 제 2 전극 사이에 상기 메모리 셀에 셋 프로그래밍 전압 또는 전류를 제공하는 단계를 더 포함하는, 비휘발성 메모리 셀 동작 방법. - 제 16 항에 있어서, 상기 형성 프로그래밍 단계는 상기 제 1 전극과 상기 제 2 전극 사이에 직류 전류를 흘리는 단계를 포함하고;
상기 셋 프로그래밍 단계는 상기 메모리 셀을 통해 교류 전류가 흐르게 상기 제 1 전극과 상기 제 2 전극 사이에 음의 전압을 인가하는 단계를 포함하고;
상기 리셋 프로그래밍 단계는 상기 메모리 셀을 통해 교류 전류가 흐르게 상기 제 1 전극과 상기 제 2 전극 사이에 양의 전압을 인가하는 단계를 포함하는, 비휘발성 메모리 셀 동작 방법. - 제 15 항에 있어서, 상기 스티어링 요소는 p-i-n 폴리실리콘 다이오드를 포함하고;
상기 금속 산화물 저장 요소는 TiOx 층 및 Hf02 층의 적층을 포함하고;
상기 형성 프로그래밍 단계 동안 상기 적어도 하나의 도전성 필라멘트가 상기 금속 산화물 저장 요소에서 상기 유전체 저항기 내로 전파하지 못하게 하는 버퍼로서 상기 TiOx 층이 작용하게 상기 TiOx 층이 상기 HfO2 층보다 상기 유전체 저항기에 더 가까이 위치되고;
상기 Hf02 층은 상기 TiOx 층보다 상기 다이오드에 더 가까이 위치된, 비휘발성 메모리 셀 동작 방법. - 제 18 항에 있어서, 상기 스티어링 요소, 상기 금속 산화물 저장 요소 및 상기 유전체 저항기와 직렬로 위치된 적어도 하나의 고농도로 도핑된 반도체층을 더 포함하는, 비휘발성 메모리 셀 동작 방법.
- 제 19 항에 있어서, 상기 유전체 저항기는 1 내지 10nm의 두께를 갖는 실리콘 질화물 또는 실리콘 옥시나이트라이드층을 포함하는, 비휘발성 메모리 셀 동작 방법.
- 제 20 항에 있어서, 상기 적어도 하나의 고농도로 도핑된 반도체층은 고농도로 도핑된 폴리실리콘층을 포함하며, 상기 유전체 저항기는 상승된 온도에서 질소 함유 분위기 내에서 상기 폴리실리콘층을 질화하여 형성된 상기 실리콘 질화물층을 포함하는, 비휘발성 메모리 셀 동작 방법.
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