KR102651904B1 - 3차원 상변화 메모리 디바이스들을 형성하는 방법들 - Google Patents

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Abstract

3D 메모리 디바이스를 형성하는 방법이 제공된다. 하부 비트 라인 접점 및 하부 비트 라인 접점과 접촉하는 하부 비트 라인이 형성된다(602). 하부 메모리 셀들은 하부 비트 라인 위에서 하부 비트 라인과 접촉하여 형성된다(604). 각각의 하부 메모리 셀은 적층된 상변화 메모리(PCM) 요소, 셀렉터, 및 전극들을 포함한다. 동일 평면 내의 병렬 워드 라인들은 하부 메모리 셀들 위에서 하부 메모리 셀들과 접촉하여 형성된다(606). 각각의 워드 라인은 하부 비트 라인과 직교한다. 상부 메모리 셀들은 워드 라인들 위에서 워드 라인들과 접촉하여 형성된다(608). 각각의 상부 메모리 셀은 적층된 PCM 요소, 셀렉터 및 전극들을 포함한다. 상부 비트 라인이 상부 메모리 셀들 위에서 상부 메모리 셀들과 접촉하여 형성된다(610). 상부 비트 라인은 각각의 워드 라인과 직교한다. 상부 비트 라인 접점이 상부 비트 라인 위에서 상부 비트 라인과 접촉하여 형성된다(612). 하부 비트 라인 접점 및 상부 비트 라인 접점 중 적어도 하나는 평면도에서 하부 및 상부 메모리 셀들 사이에 포함되게 배치된다.

Description

3차원 상변화 메모리 디바이스들을 형성하는 방법들
본 개시내용의 실시예들은 3차원(3D) 메모리 디바이스들 및 그 제조 방법들에 관한 것이다.
평면 메모리 셀들은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기들로 스케일링된다. 그러나, 메모리 셀들의 피처 크기들이 하한에 접근함에 따라, 평면 공정 및 제조 기법들은 어려워지고 비용이 많이 들게 된다. 그 결과, 평면 메모리 셀들에 대한 메모리 밀도는 상한에 접근한다.
3D 메모리 아키텍처는 평면 메모리 셀들에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이, 및 메모리 어레이로의 신호들 및 메모리 어레이로부터의 신호들을 제어하기 위한 주변 디바이스들을 포함한다. 예를 들어, 상변화 메모리(PCM)는 전열적으로 상변화 재료들의 가열 및 ??칭(quenching)에 기초하여 상변화 재료들에서의 비정질 및 결정질 상의 저항률 사이의 차이를 이용할 수 있다. PCM 어레이 셀들은 3D PCM을 형성하기 위해 3D로 수직 적층될 수 있다.
3D 메모리 디바이스들 및 이를 형성하기 위한 방법들의 실시예들이 본 명세서에 개시된다.
일 예에서, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 하부 비트 라인 접점 및 하부 비트 라인 접점과 접촉하는 하부 비트 라인이 형성된다. 하부 비트 라인 위에서 하부 비트 라인과 접촉하여 복수의 하부 메모리 셀들이 형성된다. 하부 메모리 셀들의 각각은 적층된 상변화 메모리(PCM) 요소, 셀렉터, 및 복수의 전극을 포함한다. 동일 평면 내의 복수의 병렬 워드 라인들이 하부 메모리 셀들 위에서 하부 메모리 셀들과 접촉하여 형성된다. 워드 라인들의 각각은 하부 비트 라인과 직교한다. 복수의 상부 메모리 셀들이 워드 라인들 위에서 워드 라인들과 접촉하여 형성된다. 상부 메모리 셀들의 각각은 적층된 PCM 요소, 셀렉터 및 복수의 전극을 포함한다. 상부 비트 라인이 상부 메모리 셀들 위에서 상부 메모리 셀들과 접촉하여 형성된다. 상부 비트 라인은 각각의 워드 라인들과 직교한다. 상부 비트 라인 접점이 상부 비트 라인 위에서 상부 비트 라인과 접촉하여 형성된다. 하부 비트 라인 접점 및 상부 비트 라인 접점 중 적어도 하나는 평면도에서 하부 및 상부 메모리 셀들 사이에 포함되게(inclusively) 배치된다.
다른 예에서, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 하부 비트 라인 접점 및 하부 비트 라인 접점과 접촉하는 하부 비트 라인이 형성된다. 하부 비트 라인 위에서 하부 비트 라인과 접촉하여 복수의 하부 메모리 셀들이 형성된다. 하부 메모리 셀들의 각각은 적층된 상변화 메모리(PCM) 요소, 셀렉터, 및 복수의 전극을 포함한다. 하부 비트 라인 접점은 평면도에서 하부 메모리 셀들 사이에 포함되게 배치된다. 동일 평면 내의 복수의 병렬 워드 라인들이 하부 메모리 셀들 위에서 하부 메모리 셀들과 접촉하여 형성된다. 워드 라인들의 각각은 하부 비트 라인과 직교한다. 상부 비트 라인 접점 및 복수의 상부 메모리 셀들이 워드 라인들 위에 형성된다. 상부 메모리 셀들의 각각은 워드 라인들의 각각의 하나와 접촉하며, 적층된 PCM 요소, 셀렉터 및 복수의 전극을 포함한다. 상부 메모리 셀들 각각의 상단 표면이 상부 비트 라인 접점의 상단 표면과 동일 평면에 있다. 상부 비트 라인이 상부 메모리 셀들 및 상부 비트 라인 접점 위에서 이들과 접촉하여 형성된다.
또 다른 예에서, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 하부 비트 라인 접점 및 하부 비트 라인 접점과 접촉하는 하부 비트 라인이 형성된다. 하부 비트 라인 위에서 하부 비트 라인과 접촉하여 복수의 하부 메모리 셀들이 형성된다. 하부 메모리 셀들의 각각은 적층된 상변화 메모리(PCM) 요소, 셀렉터, 및 복수의 전극을 포함한다. 동일 평면 내의 복수의 병렬 워드 라인들이 하부 메모리 셀들 위에서 하부 메모리 셀들과 접촉하여 형성된다. 워드 라인들의 각각은 하부 비트 라인과 직교한다. 복수의 상부 메모리 셀들이 워드 라인들 위에서 워드 라인들과 접촉하여 형성된다. 상부 메모리 셀들의 각각은 적층된 PCM 요소, 셀렉터 및 복수의 전극을 포함한다. 상부 비트 라인이 상부 메모리 셀들 위에서 상부 메모리 셀들과 접촉하여 형성된다. 상부 비트 라인은 각각의 워드 라인들과 직교한다. 상부 비트 라인 접점이 상부 비트 라인과 접촉하여 형성된다. 하부 비트 라인 접점 및 상부 비트 라인 접점 중 적어도 하나의 임계 치수는 대응하는 하부 비트 라인 또는 상부 비트 라인의 임계 치수 이하이다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면들은 본 개시내용의 실시예들을 예시하고, 추가로 설명과 함께, 본 개시내용의 원리들을 설명하고 관련 기술분야의 통상의 기술자가 본 개시내용을 제조하고 사용할 수 있게 하는 역할을 한다.
도 1은 예시적인 3D XPoint 메모리 디바이스의 사시도를 예시한다.
도 2a는 예시적인 3D XPoint 메모리 디바이스의 블록도를 예시한다.
도 2b는 도 2a의 예시적인 3D XPoint 메모리 디바이스의 평면도를 예시한다.
도 2c는 도 2a의 예시적인 3D XPoint 메모리 디바이스의 사시도를 예시한다.
도 3a는 본 개시내용의 일부 실시예들에 따른 예시적인 3D PCM 메모리 디바이스의 블록도를 예시한다.
도 3b는 본 개시내용의 일부 실시예들에 따른 도 3a의 예시적인 3D PCM 메모리 디바이스의 평면도를 예시한다.
도 3c는 본 개시내용의 일부 실시예들에 따른, 도 3a의 예시적인 3D PCM 메모리 디바이스의 사시도를 예시한다.
도 4a는 본 개시내용의 일부 실시예들에 따른 다른 예시적인 3D PCM 메모리 디바이스의 사시도를 예시한다.
도 4b는 본 개시내용의 일부 실시예들에 따른 또 다른 예시적인 3D PCM 메모리 디바이스의 사시도를 예시한다.
도 5a 내지 도 5l은 본 개시내용의 일부 실시예들에 따라, 3D PCM 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 예시한다.
도 6은 본 개시내용의 일부 실시예들에 따라 3D PCM 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도를 예시한다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 설명될 것이다.
특정한 구성이나 배열이 설명되지만, 이는 단지 예시의 목적을 위한 것임을 이해하여야 한다. 관련 기술분야의 통상의 기술자는 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성들 및 배열들이 사용될 수 있다는 것을 인식할 것이다. 본 개시내용은 또한 다양한 다른 응용들에서 채용될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
본 명세서에서 "하나의 실시예", "실시예", "예시적인 실시예", "일부 실시예들" 등에 대한 참조들은 설명된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함하지는 않을 수 있다는 것을 나타낸다는 점에 유의한다. 또한, 이러한 문구들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명이 되어 있든 그렇지 않든, 다른 실시예와 관련하여 이러한 특징, 구조 또는 특성에 영향을 주는 것은 관련 기술분야의 통상의 기술자의 지식 범위 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 특징, 구조, 또는 특성을 단수 의미로 설명하는데 사용될 수 있거나 또는 특징들, 구조들, 또는 특성들의 조합들을 복수 의미로 설명하는데 사용될 수 있다. 유사하게, 관사("a", "an" 또는 "the")와 같은 용어는, 역시 적어도 부분적으로 문맥에 따라, 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "기초하여"라는 용어는 반드시 배타적인 인자들의 세트를 전달하는 것을 의도하지는 않는 것으로 이해될 수 있으며, 대신에 적어도 부분적으로는 문맥에 따라 역시 반드시 명확히 설명되지는 않는 추가적인 인자들의 존재를 허용할 수 있다.
본 개시내용에서 "상에", "위에", 및 "상위에"의 의미는 가장 넓은 방식으로 해석되어, "상에"는 무언가의 "바로 위에"를 의미할 뿐만 아니라, 그 사이에 중간 특징 또는 층을 갖는 무언가의 "상에"의 의미도 포함하고, "위에" 또는 "상위에"는 무언가의 "위에" 또는 "상위에"의 의미를 의미할 뿐만 아니라, 그 사이에 중간 특징 또는 층이 없는 무언가의 "위에" 또는 "상위에"(즉, 무언가의 바로 위에) 있다는 의미도 포함할 수 있다는 것을 쉽게 이해해야 한다.
또한, "아래에", "아래쪽에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위해 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에도 사용 또는 동작 시의 디바이스의 다른 배향을 포함하는 것을 의도한다. 장치는 달리 배향될 수 있으며(90도 회전되거나 또는 다른 배향에 있을 수 있으며), 본 명세서에서 사용된 공간적 상대 기술어는 이에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 사용될 때, 용어 "기판"은 후속 재료 층들이 그 위에 추가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판의 상단에 추가된 재료들은 패터닝될 수 있거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 재료 어레이를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성인 재료로 이루어질 수 있다.
본 명세서에서 사용되는 바와 같이, "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하위 또는 상위 구조의 전체에 걸쳐 연장될 수 있거나, 하위 또는 상위 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 균질 또는 비균질 연속 구조의 영역일 수 있으며, 이는 상기 연속 구조의 두께보다 작은 두께를 갖는다. 예를 들어, 층은 상기 연속 구조의 상단 표면과 하단 표면 사이에 또는 상단 표면과 하단 표면에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼 형성된 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고 및/또는 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은 하나 이상의 전도체 및 접점 층들(상호접속 라인들 및/또는 비아 접점들이 형성됨) 및 하나 이상의 유전체 층들을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, "공칭/공칭적으로"라는 용어는, 원하는 값을 초과하는 값 및/또는 그 미만의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안 설정된, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 또는 목표 값을 지칭한다. 이러한 값들의 범위는 제조 공정들 또는 허용오차들에서의 약간의 변동들로 인한 것일 수 있다. 본 명세서에서 사용될 때, 용어 "약"은 대상 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10-30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변화하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용되는 바와 같이, "3D 메모리 디바이스"라는 용어는 메모리 셀들의 수가 기판에 대해 수직 방향으로 스케일 업될 수 있도록 측방향으로 배향된 기판 상에 수직으로 배열될 수 있는 메모리 셀들을 갖는 반도체 디바이스를 지칭한다. 본 명세서에서 사용되는 바와 같이, "수직/수직적"이라는 용어는 기판의 측방향 표면에 공칭적으로 직교함을 의미한다.
PCM은 전열적으로 상변화 재료들의 가열 및 ??칭에 기초하여 상변화 재료들(예를 들어, 칼코게나이드 합금들(chalcogenide alloys))에서 비정질 및 결정질 상의 저항률 사이의 차이를 이용할 수 있다. PCM 셀 내의 상변화 재료는 2개의 전극들 사이에 위치할 수 있고, 데이터를 저장하기 위해 2개의 상 사이에서 상기 재료(또는 전류 경로를 차단하는 재료의 적어도 일부)를 반복적으로 스위칭하도록 전류가 인가될 수 있다. PCM 셀들은 3D PCM을 형성하기 위해 3D로 수직 적층될 수 있다.
3D PCM들은, 비트-어드레싱가능(bit-addressable)하도록 적층가능한 크로스-포인트 데이터 액세스 어레이와 함께, (예를 들어, 고-저항 상태 또는 저-저항 상태에서) 벌크 재료 특성의 저항 변화에 기초한 데이터를 저장하는 3D XPoint 메모리를 포함한다. 예를 들어, 도 1은 예시적인 3D XPoint 메모리 디바이스(100)의 사시도를 예시한다. 3D XPoint 메모리 디바이스(100)는, 일부 실시예에 따른, 메모리 셀들을 직교 전도체들의 교차점들에 위치시키는 트랜지스터가 없는(transistor-less) 크로스-포인트 아키텍처를 갖는다. 3D XPoint 메모리 디바이스(100)는 동일 평면에 있는 복수의 병렬 하부 비트 라인들(102) 및 하부 비트 라인들(102) 위에서 동일 평면에 있는 복수의 병렬 상부 비트 라인들(104)을 포함한다. 3D XPoint 메모리 디바이스(100)는 또한 하부 비트 라인들(102)과 상부 비트 라인들(104) 사이에서 수직으로 동일 평면에 복수의 병렬 워드 라인들(106)을 포함한다. 도 1에 도시된 바와 같이, 각각의 하부 비트 라인(102) 및 각각의 상부 비트 라인(104)은 (웨이퍼 평면에 평행하게) 평면도에서 비트 라인 방향을 따라 측방향으로 연장되고, 각각의 워드 라인(106)은 평면도에서 워드 라인 방향을 따라 측방향으로 연장된다. 각각의 워드 라인(106)은 각각의 하부 비트 라인(102) 및 각각의 상부 비트 라인(104)와 직교한다.
x축 및 y축은 웨이퍼 평면에서 2개의 직교 방향들을 예시하기 위해 도 1에 포함된다는 것에 유의한다. x-방향은 워드 라인 방향이고, y-방향은 비트 라인 방향이다. 3D XPoint 메모리 디바이스(100)에서의 컴포넌트들의 공간적 관계를 추가로 예시하기 위해 z축이 또한 도 1에 포함되어 있다는 것에 유의한다. 3D XPoint 메모리 디바이스(100)의 기판(도시되지 않음)은 x-y 평면에서 측방향으로 연장되는 2개의 측방향 표면들: 웨이퍼의 전면 상의 상단 표면, 및 웨이퍼의 전면에 대향하는 배면 상의 하단 표면을 포함한다. z축은 x축 및 y축 양자 모두와 직교한다. 본 명세서에서 사용되는 바와 같이, 반도체 디바이스(예를 들어, 3D XPoint 메모리 디바이스(100)의 하나의 컴포넌트(예를 들어, 층 또는 디바이스)가 다른 컴포넌트(예를 들어, 층 또는 디바이스) "상에", "위에", 또는 "아래에" 있는지는, 기판이 z-방향에서 반도체 디바이스의 최저 평면에 위치될 때 z-방향(x-y 평면과 직교하는 수직 방향)에서 반도체 디바이스의 기판에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시내용 전체에 걸쳐 적용된다.
도 1에 도시된 바와 같이, 3D XPoint 메모리 디바이스(100)는 하부 또는 상부 비트 라인(102 또는 104)과 각각의 워드 라인(106)의 교차점에 각각 배치된 복수의 메모리 셀들(108)을 포함한다. 각각의 메모리 셀(108)은 적어도 수직으로 적층된 PCM 요소(110) 및 셀렉터(112)를 포함한다. 각각의 메모리 셀(108)은 단일 비트의 데이터를 저장하고, 각각의 셀렉터(112)에 인가되는 전압을 변화시킴으로써 기입 또는 판독될 수 있으며, 이는 트랜지스터들에 대한 필요성을 대체한다. 각각의 메모리 셀(108)은 각각의 메모리 셀(108)과 접촉하는 상단 및 하단 전도체들, 예를 들어, 각각의 워드 라인(106) 및 하부 또는 상부 비트 라인(102 또는 104)을 통해 인가되는 전류에 의해 개별적으로 액세스된다. 3D XPoint 메모리 디바이스(100) 내의 메모리 셀들(108)은 메모리 어레이 내에 배열된다.
기존의 3D XPoint 메모리에서, 상부 및 하부 비트 라인들에 대한 비트 라인 접점들은 평면도에서 메모리 어레이 외부의 양측에 배열된다. 3D XPoint 메모리가 비트 라인 접점들에 의해 둘러싸인 다수의 메모리 어레이들로 구성되기 때문에, 비트 라인 접점 영역들은 디바이스 면적의 상당 부분을 점유하고, 이는 어레이 효율을 감소시킨다. 예를 들어, 도 2a는 예시적인 3D XPoint 메모리 디바이스(200)의 블록도를 예시하고, 도 2b는 도 2a의 예시적인 3D XPoint 메모리 디바이스(200)의 평면도를 예시하고, 도 2c는 도 2a의 예시적인 3D XPoint 메모리 디바이스(200)의 사시도를 예시한다.
도 2a에 도시된 바와 같이, 3D XPoint 메모리 디바이스(200)는 3D XPoint 메모리 셀들의 어레이를 각각 포함하는 2개의 메모리 어레이들(A 및 B)(202)를 포함한다. 각각의 메모리 어레이(202)에 대하여, 비트 라인 접점들은 메모리 어레이(202)의 외부 및 그 주위를 둘러싸는 2개의 비트 라인 접점 영역들(BL CT)(204) 내에 배치된다. 즉, 2개의 비트 라인 접점 영역들(204)은 비트 라인 방향(y-방향)으로 각각의 메모리 어레이(202)의 양측에 배열되지만, 평면도에서 메모리 어레이(202)와 오버랩하지는 않는다. 그 결과, 전용 비트 라인 접점 영역들(204)은 비트 라인 방향으로 디바이스 면적의 상당 부분을 점유하고, 이에 의해 어레이 효율을 감소시키고 상호접속 라우팅 방식을 복잡하게 한다. 3D XPoint 메모리 디바이스(200)는 또한 워드 라인 방향(x-방향)에서 각각의 메모리 어레이(202)의 중간에 있는 워드 라인 접점 영역(WL CT)(206) 내의 워드 라인 접점들을 포함한다.
도 2B에 도시된 바와 같이, 각각의 비트 라인(208)(하부 비트 라인 또는 상부 비트 라인 중 어느 하나)은 비트 라인 방향으로 메모리 어레이(202)를 넘어 그 외부로 연장한다. 메모리 어레이(202) 외부의 각각의 비트 라인(208)의 하나의 단부 또는 양 단부에서, 비트 라인(208)의 임계 치수보다 큰 임계 치수를 갖는 비트 라인 연장부(210)가 비트 라인(208)에 비해 완화된 임계 치수를 갖는 비트 라인 접점(212)을 배치하도록 형성된다. 즉, 비트 라인 접점(212)의 임계 치수는 비트 라인(208)의 임계 치수보다 크며, 이는 비트 라인 접점 영역(204)의 크기를 더 증가시키고 어레이 효율을 감소시킨다. 예를 들어, 도 2c의 사시도에 도시된 바와 같이, 각각의 비트 라인(208)이 메모리 어레이(202)의 외부에서 어느 하나의 비트 라인 방향으로 측방향으로 연장함에 따라, 그 임계 치수는 증가되어 각각의 비트 라인 연장부(210)를 형성한다. 예를 들어, 비트 라인(208)의 임계 치수보다 큰 완화된 임계 치수를 갖는 비트 라인 접점들(212)은 각각의 비트 라인 연장부(210) 아래에서 그와 접촉하게 배치되는데, 즉 동일한 수직 방향으로 하향 연장된다.
본 개시내용에 따른 다양한 실시예들은 3D PCM 메모리 디바이스들, 예를 들어 3D XPoint 메모리 디바이스, 및 그 제조 방법을 위한 개선된 상호접속 방식을 제공한다. 비트 라인 접점들은 메모리 어레이 영역 내에서 형성될 수 있고, 이는 메모리 어레이 영역 외부의 전용 비트 라인 접점 영역들에 대한 필요성을 제거함으로써, 메모리 어레이 효율을 증가시키고 상호접속 라우팅을 단순화한다. 일부 실시예들에서, 비트 라인 접점들은 평면도에서 메모리 셀들 사이에 포함되게, 즉, 메모리 어레이와 오버랩하여 배치된다. 일부 실시예들에서, 비트 라인 접점들의 임계 치수는 대응하는 비트 라인의 임계 치수 이하이다. 즉, 비트 라인 접점들의 임계 치수는 비트 라인들의 임계 치수에 비해 더 이상 완화되지 않으며, 비트 라인 접점 크기가 축소되어 접점 영역을 더 절약할 수 있다. 일부 실시예들에 따르면, 완화되지 않은 임계 치수를 갖는 비트 라인 접점들을 형성하기 위해, 인-시튜 폴리머 퇴적 및 에칭 방식이 이용된다.
도 3a는 본 개시내용의 일부 실시예들에 따른 예시적인 3D PCM 메모리 디바이스(300)의 블록도를 예시한다. 3D XPoint 메모리 디바이스와 같은 3D PCM 메모리 디바이스(300)는 메모리 어레이 영역에 배치된 3D PCM 셀들의 어레이를 각각 포함하는 복수의 메모리 어레이(A 및 B)(302)를 포함할 수 있다. 각각의 메모리 어레이(302)에 대해, 3D PCM 메모리 디바이스(300)는 또한 비트 라인 방향(y-방향)으로 메모리 어레이 영역의 2개의 단부에서 2개의 비트 라인 접점 영역(BL CT)(304)에 배치된 비트 라인 접점들을 포함할 수 있다. 비트 라인 접점들이 메모리 어레이 영역들의 외부에 있는 도 2a의 3D XPoint 메모리 디바이스(200)와는 달리, 3D PCM 메모리 디바이스(300) 내 비트 라인 접점들 중 적어도 일부는 메모리 어레이 영역들 내에 배치된다. 도 3a에 도시된 바와 같이, 일부 실시예들에 따르면, 각각의 비트 라인 접점 영역(304)은 각각의 메모리 어레이(302)를 완전히 오버랩한다. 즉, 일부 실시예들에 따르면, 비트 라인 접점 영역(304) 내의 비트 라인 접점들의 각각은 메모리 어레이 영역 내에 배치된다. 각각의 메모리 어레이(302)에 대해, 3D PCM 메모리 디바이스(300)는 워드 라인 방향(x-방향)으로 메모리 어레이 영역의 중간에 워드 라인 접점 영역(WL CT)(306)을 더 포함할 수 있다. 3D PCM 메모리 디바이스(300)의 워드 라인 접점들은 워드 라인 접점 영역(306) 내에 배치될 수 있다. 일부 실시예들에서, 워드 라인 접점들의 각각은 메모리 어레이 영역 내에 배치된다. 워드 라인 접점 영역(306) 및 비트 라인 접점 영역들(304) 양자 모두를 각각의 메모리 어레이(302)의 메모리 어레이 영역 내에 배열함으로써, 접점 영역이 절약될 수 있고, 메모리 어레이 효율은 개선될 수 있다.
도 3b는 본 개시내용의 일부 실시예들에 따른 도 3a의 예시적인 3D PCM 메모리 디바이스(300)의 평면도를 예시한다. 도 3b에 도시된 바와 같이, 3D PCM 메모리 디바이스(300)는 복수의 비트 라인들(308)을 더 포함할 수 있다. 일부 실시예들에 따르면, 각각의 비트 라인(308)은 비트 라인 방향(y-방향)으로 메모리 어레이(302)의 메모리 어레이 영역에 걸쳐 연장된다. 메모리 어레이(302)를 넘어 그 외부로 연장하는 도 2b의 3D XPoint 메모리 디바이스(200)의 비트 라인들(208)과는 달리, 3D PCM 메모리 디바이스(300)의 비트 라인들(308)은 메모리 어레이(302)의 메모리 어레이 영역 내에 배치된다. 비트 라인 접점들(212)이 형성되는 완화된 임계 치수를 갖는 비트 라인 연장부들(210)을 포함하는 3D XPoint 메모리 디바이스(200)와 달리, 3D PCM 메모리 디바이스(300)는 각각의 비트 라인(308)과 직접 접촉하는 비트 라인 접점들(310)을 포함한다. 각각의 비트 라인 접점(310)은 메모리 어레이(302)의 메모리 어레이 영역 내의 비트 라인 접점 영역(304)에 배치될 수 있다. 일부 실시예들에서, 각각의 비트 라인 접점(310)의 임계 치수는 각각의 비트 라인(308)의 임계 치수 이하이다. 즉, 일부 실시예들에 따르면, 비트 라인 접점들(310)의 임계 치수는 비트 라인들(308)에 비해 더 이상 완화되지 않는다. 따라서, 비트 라인 접점 크기가 축소되어 접점 영역을 더 절약할 수 있다. 도 3b에 도시된 바와 같이, 각각의 비트 라인(308)이 2개의 비트 라인 접점 영역(304) 내의 2개의 비트 라인 접점(310)과 각각 접촉하지만, 일부 다른 실시예들에서는 비트 라인들(308) 중 하나 이상이 2개의 비트 라인 접점 영역(304) 중 어느 하나에서 단지 하나의 비트 라인 접점(310)과 접촉할 수 있다는 것이 이해된다.
도 3c는 본 개시내용의 일부 실시예들에 따른, 도 3a의 예시적인 3D PCM 메모리 디바이스(300)의 사시도를 예시한다. 도 3c에 도시된 바와 같이, 3D PCM 메모리 디바이스(300)는 복수의 워드 라인들(312)을 더 포함할 수 있다. 일부 실시예에 따르면, 각각의 워드 라인(312)은 워드 라인 방향(x-방향)으로 메모리 어레이(302)의 메모리 어레이 영역에 걸쳐 연장된다. 즉, 3D XPoint 메모리 디바이스와 같은 3D PCM 메모리 디바이스(300)의 워드 라인들(312) 및 비트 라인들(308)은 크로스-포인트 구조에서 직교-배열된 전도체들일 수 있다.
일부 실시예들에서, 3D PCM 메모리 디바이스(300)는 서로 평행한 하부 비트 라인(308A) 및 상부 비트 라인(308B)을 포함한다. 예를 들어, 도 3C에 도시된 바와 같이, 하부 비트 라인(308A) 및 상부 비트 라인(308B) 각각은 비트 라인 방향(y-방향)으로 메모리 어레이(302)에 걸쳐 측방향으로 연장될 수 있다. 일부 실시예들에 따르면, 하부 비트 라인(308A) 및 상부 비트 라인(308B)은 동일한 임계 치수, 예를 들어 x-방향으로 동일한 폭을 갖는다. 일 예에서, 하부 비트 라인(308A) 및 상부 비트 라인(308B)의 임계 치수는 약 20 nm일 수 있고, 하부 비트 라인(308A) 및 상부 비트 라인(308B)의 피치는 약 40 nm일 수 있다. 일부 실시예들에서, 3D PCM 메모리 디바이스(300)는 또한 z-방향으로 하부 비트 라인(308A)과 상부 비트 라인(308B) 사이의 동일 평면에 병렬 워드 라인들(312)을 포함한다. 일부 실시예에 따르면, 각각의 워드 라인(312)은 하부 비트 라인(308A) 및 상부 비트 라인(308B)과 직교한다. 일 예에서, 워드 라인들(312)의 임계 치수, 예를 들어 y-방향의 폭은 약 20 nm일 수 있고, 워드 라인들(312)의 피치는 약 40 nm이다. 하부 비트 라인들(308A), 상부 비트 라인(308B) 및 워드 라인들(312)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 일부 실시예들에서, 하부 비트 라인들(308A), 상부 비트 라인(308B), 및 워드 라인들(312) 각각은 텅스텐과 같은 금속을 포함한다.
일부 실시예들에서, 3D PCM 메모리 디바이스(300)는 하부 비트 라인(308A)과 워드 라인들(312)의 각각의 하나와의 교차점에 각각 배치된 복수의 하부 메모리 셀들(314A), 및 상부 비트 라인(308B)과 워드 라인들(312)의 각각의 하나와의 교차점에 각각 배치된 복수의 상부 메모리 셀들(314B)을 포함한다. 각각의 메모리 셀(314A 또는 314B)은 메모리 셀(314A 또는 314B)과 접촉하는 각각의 워드 라인(312) 및 비트 라인(308A 또는 308B)을 통해 인가되는 전류에 의해 개별적으로 액세스될 수 있다. 하부 및 상부 메모리 셀들(314A 및 314B) 각각은 적층된 PCM 요소(322), 셀렉터(318), 및 복수의 전극(316, 320, 및 324)을 포함할 수 있다. PCM 요소(322)는 전열적으로 상변화 재료의 가열 및 ??칭에 기초하여 상변화 재료에서 비정질 및 결정질 상의 저항률 사이의 차이를 이용할 수 있다. 데이터를 저장하기 위해 2개의 상들 사이에서 PCM 요소(322)의 상변화 재료(또는 전류 경로를 차단하는 그 적어도 일부)를 반복적으로 스위칭하도록 전류들이 인가될 수 있다. 데이터의 단일 비트가 각각의 메모리 셀(314A 또는 314B)에서 저장될 수 있고, 각각의 셀렉터(318)에 인가된 전압을 변동시킴으로써 기입 또는 판독될 수 있고, 이는 트랜지스터들에 대한 필요성을 제거한다. 일부 실시예들에서, 3개의 전극들(316, 320, 및 324)은 각각 셀렉터(318) 아래에, 셀렉터(318)와 PCM 요소(322) 사이에, 그리고 PCM 요소(322) 위에 배치된다. 셀렉터(318)와 PCM 요소(322)의 상대적 위치들은 일부 다른 실시예들에서 스위칭될 수 있다는 것이 이해된다.
3D PCM 메모리 디바이스(300)가 3D XPoint 메모리 디바이스인 일부 실시예들에서, 셀렉터(318) 및 PCM 요소(322)는 이중-적층(double-stacked) 저장/셀렉터 구조에 있을 수 있다. 일부 실시예들에 따르면, PCM 요소(322)의 재료들은 GST(Ge-Sb-Te) 합금과 같은 칼코게나이드 기반 합금들(칼코게나이드 유리), 또는 임의의 다른 적합한 상변화 재료들을 포함한다. 셀렉터(318)의 재료들은 ZnxTey, GexTey, NbxOy, SixAsyTez 등과 같은 임의의 적절한 오보닉 임계 스위치(OTS) 재료들을 포함할 수 있다. 메모리 어레이(302)의 구조, 구성 및 재료들은 도 3c의 예에 제한되지 않으며, 임의의 적절한 구조, 구성 및 재료들을 포함할 수 있다는 것이 이해된다. 전극들(316, 320, 및 324)은 W, Co, Cu, Al, 탄소, 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 일부 실시예들에서, 전극들(316, 320, 및 324) 각각은 비정질 탄소와 같은 탄소를 포함한다.
도 3c에 도시된 바와 같이, 3D PCM 메모리 디바이스(300)는 하부 비트 라인(308A) 아래에 이와 접촉하는 하부 비트 라인 접점(310A), 및 상부 비트 라인(308B) 위에 이와 접촉하는 상부 비트 라인 접점(310B)을 더 포함할 수 있다. 일부 실시예들에 따르면, 하부 비트 라인 접점(310A)은 하향 연장되고, 상부 비트 라인 접점(310B)은 상향 연장된다. 즉, 하부 및 상부 비트 라인 접점들(310A 및 310B)은 반대 방향들로 수직으로 연장될 수 있다. 하부 비트 라인 접점(310A) 및 상부 비트 라인 접점(310B)은 W, Co, Cu, Al, 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 일부 실시예들에서, 하부 비트 라인 접점(310A) 및 상부 비트 라인 접점(310B) 각각은 텅스텐과 같은 금속을 포함한다. 따라서, 하부 비트 라인 접점(310A) 및 상부 비트 라인 접점(310B)은 각각의 하부 메모리 셀(314A) 또는 상부 메모리 셀(314B)을 개별적으로 어드레싱하기 위해 각각 하부 비트 라인(308A) 및 상부 비트 라인(308B)에 전기적으로 연결된다.
전술한 바와 같이, 비트 라인 접점들(310A 및 310B)은 칩 공간을 더 효율적으로 이용하기 위해, 완화되지 않은 임계 치수, 즉 축소된 접점 크기를 가질 수 있다. 일부 실시예들에서, 하부 비트 라인 접점(310A) 및 상부 비트 라인 접점(310B) 중 적어도 하나의 임계 치수(예를 들어, 직경)는 대응하는 하부 비트 라인(308A) 또는 상부 비트 라인(308B)의 임계 치수(예를 들어, x-방향의 폭) 이하이다. 일 예에서, 하부 비트 라인 접점(310A) 및 상부 비트 라인 접점(310B) 중 적어도 하나의 임계 치수는 대응하는 하부 비트 라인(308A) 또는 상부 비트 라인(308B)의 임계 치수와 동일할 수 있다. 다른 예에서, 하부 비트 라인 접점(310A) 및 상부 비트 라인 접점(310B) 중 적어도 하나의 임계 치수는 대응하는 하부 비트 라인(308A) 또는 상부 비트 라인(308B)의 임계 치수보다 작을 수 있다. 일부 실시예들에서, 하부 및 상부 비트 라인 접점들(310A 및 310B) 중 적어도 하나의 임계 치수는 약 60 nm 이하, 예를 들어 60 nm 이하이다. 일부 실시예들에서, 하부 및 상부 비트 라인 접점들(310A 및 310B) 중 적어도 하나의 임계 치수는 약 10 nm와 약 30 nm 사이, 예를 들어 10 nm와 30 nm 사이(예를 들어, 10 nm, 11 nm, 12 nm, 13 nm, 14 nm, 15 nm, 16 nm, 17 nm, 18 nm, 19 nm, 20 nm, 21 nm, 22 nm, 23 nm, 24 nm, 25 nm, 26 nm, 27 nm, 28 nm, 29 nm, 30 nm, 이러한 값들 중 임의의 값에 의해 하단에 의해 경계지어지는 임의의 범위, 또는 이러한 값들 중 임의의 2개에 의해 정의되는 임의의 범위 내)이다. 일부 실시예들에서, 하부 및 상부 비트 라인 접점들(310A 및 310B) 각각의 임계 치수는 하부 및 상부 비트 라인들(308A 및 308B) 각각의 임계 치수 이하이다. 일부 실시예들에서, 비트 라인들(308A 및 308B) 및 비트 라인 접점들(310A 및 310B) 양자 모두의 임계 치수는 약 20 nm, 예를 들어 20 nm이다.
일부 실시예들에서, 하부 및 상부 비트 라인 접점들(310A 및 310B) 중 적어도 하나는 대응하는 하부 비트 라인(308A) 또는 상부 비트 라인(308B)과 동일한 피치를 갖는다. 일부 실시예들에서, 피치는 약 80 nm 이하, 예를 들어 80 nm 이하이다. 일부 실시예들에서, 피치는 약 20 nm와 약 60 nm 사이, 예를 들어 20 nm와 60 nm 사이(예를 들어, 20 nm, 22 nm, 24 nm, 26 nm, 28 nm, 30 nm, 32 nm, 34 nm, 36 nm, 38 nm, 40 nm, 42 nm, 44 nm, 46 nm, 48 nm, 50 nm, 52 nm, 54 nm, 56 nm, 58 nm, 60 nm, 이러한 값들 중 임의의 값에 의해 하단에 의해 경계지어지는 임의의 범위, 또는 이러한 값들 중 임의의 2개에 의해 정의되는 임의의 범위 내)이다. 일부 실시예들에서, 하부 및 상부 비트 라인 접점들(310A 및 310B) 각각의 피치는 하부 및 상부 비트 라인들(308A 및 308B) 각각의 피치 이하이다. 일부 실시예들에서, 비트 라인들(308A 및 308B) 및 비트 라인 접점들(310A 및 310B) 양자 모두의 피치는 약 40 nm, 예를 들어 40 nm이다. 완화되지 않은 임계 치수 및 피치를 갖는 비트 라인 접점들(310A 및 310B)을 가짐으로써, 비트 라인 접점들(310A 및 310B)은 비트 라인 연장부들(예를 들어, 도 2c에 도시된 바와 같은 210)과 접촉하는 것과는 대조적으로, 비트 라인들(308A 및 308B)과 직접 접촉할 수 있다.
일부 실시예들에서, 하부 비트 라인 접점(310A) 및 상부 비트 라인 접점(310B) 중 적어도 하나는 (웨이퍼 평면에 평행한) 평면도에서 메모리 어레이(302)의 하부 및 상부 메모리 셀들(314A 및 314B) 사이에 포함되게 배치된다. 본 명세서에서 사용될 때, 비트 라인 접점(310A 또는 310B)은 (i) 비트 라인 접점(310A 또는 310B)이 평면도에서 메모리 셀들(314A 및 314B) 중 적어도 하나를 오버랩할 때, 또는 (ii) 비트 라인 접점(310A 또는 310B)이 평면도에서 메모리 셀들(314A 및 314B) 사이에 배치될 때, 메모리 어레이(302)의 메모리 셀들(314A 및 314B) "사이에 포함되게" 배치된다. 도 3c에 도시된 바와 같이, 메모리 셀들(314A 및 314B)이 워드 라인들(312) 및 비트 라인들(308A 및 308B)의 교차점들에 배열되고 각각의 비트 라인 접점(310A 또는 310B)은 각각의 비트 라인(308A 또는 308B)과 접촉하기 때문에, 비트 라인 방향(y-방향)에서의 메모리 어레이(302)의 최외측 메모리 셀들(314A 및 314B)은 하부 비트 라인 접점(310A) 및/또는 상부 비트 라인 접점(310B)이 배치될 수 있는 범위(경계들 "a"와 "b" 사이)를 정의한다. 도 3c에 도시된 예에서, 하부 비트 라인 접점(310A) 및 상부 비트 라인 접점(310B) 양자 모두는 각각 최외측 메모리 셀들(314A 및 314B)을 오버랩한다. 즉, 각각의 비트 라인 접점(310A 또는 310B)은 메모리 어레이(302)의 메모리 어레이 영역 내에 배치된다. 하부 비트 라인 접점(310A) 및/또는 상부 비트 라인 접점(310B)은 평면도에서 메모리 셀들(314A 및 314B) 사이에 포함되게 임의의 위치(예를 들어, 도 3c의 경계들 "a"와 "b" 사이의 임의의 위치)에 배치될 수 있다는 것이 이해된다. 일부 실시예들에서, 하부 비트 라인 접점(310A) 및 상부 비트 라인 접점(310B) 중 적어도 하나는 평면도에서 메모리 어레이(302)의 하부 및 상부 메모리 셀들(314A 및 314B) 사이에 배치되는데, 즉 평면도에서 메모리 셀(314A 또는 314B)과 오버랩하지 않는다.
도 3c에서, 하부 및 상부 비트 라인 접점들(310A 및 310B) 각각이 평면도에서 메모리 어레이(302)의 하부 및 상부 메모리 셀들(314A 및 314B) 사이에 포함되게 배치되지만, 일부 다른 실시예들에서는 하부 비트 라인 접점 및 상부 비트 라인 접점들 중 하나가 평면도에서 메모리 어레이의 외부에 배치될 수 있다는 것이 이해된다. 즉, 하부 비트 라인 접점 또는 상부 비트 라인 접점은 평면도에서 하부 및 상부 메모리 셀들 사이에 포함되게 배치된다. 예를 들어, 도 4a는 본 개시내용의 일부 실시예들에 따른 다른 예시적인 3D PCM 메모리 디바이스(400)의 사시도를 예시하고, 도 4b는 본 개시내용의 일부 실시예들에 따른 또 다른 예시적인 3D PCM 메모리 디바이스(401)의 사시도를 예시한다. 3D PCM 메모리 디바이스(400)는 상부 비트 라인 및 상부 비트 라인 접점을 제외하고는 도 3c의 3D PCM 메모리 디바이스(300)와 유사하다. 도 3c에서 3D PCM 메모리 디바이스(300)에 대해 전술된 동일한 컴포넌트들의 구조들, 기능들, 및 재료들은 설명의 편의를 위해 반복되지 않는다.
도 4a에 도시된 바와 같이, 일부 실시예들에 따르면, 상부 비트 라인(402B)은 비트 라인 방향(y-방향)으로 메모리 어레이(302)를 넘어 측방향으로 연장되고, 상부 비트 라인(402B)과 접촉하는 상부 비트 라인 접점(404B)은 평면도에서 메모리 어레이(302)의 하부 및 상부 메모리 셀들(314A 및 314B) 사이에 포함되게 배치되지 않는다. 즉, 일부 실시예들에 따르면, 하부 비트 라인 접점(310A)은 메모리 어레이(302)의 메모리 어레이 영역 내에 배치되는 한편, 상부 비트 라인 접점(404B)은 메모리 어레이(302)의 메모리 어레이 영역의 외부에 배치된다. 일부 실시예들에서, 하부 비트 라인 접점(310A) 및 상부 비트 라인 접점(404B)은, 비트 라인 접점들(310A 및 404B)이 3D PCM 메모리 디바이스(400)의 동일한 측면으로부터 패드-아웃(pad-out)될 수 있도록, 동일한 방향을 향해, 예를 들어 도 4a에 도시된 바와 같이 하향으로 연장된다. 도 4a에서 상부 비트 라인(402B)이 메모리 어레이(302)를 넘어 연장되지만, 상부 비트 라인(402B)의 임계 치수는 증가하지 않을 수 있고, 즉 상부 비트 라인 연장부를 형성하지 않을 수 있으며, 상부 비트 라인 접점(404B)의 임계 치수(예를 들어, 직경)는 상세하게 전술한 바와 같이 상부 비트 라인(402B)의 임계 치수(예를 들어, x-방향의 폭) 이하일 수 있다는 것이 이해된다.
이제 도 4b를 참조하면, 3D PCM 메모리 디바이스(401)는 하부 비트 라인 및 하부 비트 라인 접점을 제외하면 도 3c의 3D PCM 메모리 디바이스(300)와 유사하다. 도 3c에서 3D PCM 메모리 디바이스(300)에 대해 전술된 동일한 컴포넌트들의 구조들, 기능들, 및 재료들은 설명의 편의를 위해 반복되지 않는다. 도 4b에 도시된 바와 같이, 일부 실시예들에 따르면, 하부 비트 라인(406A)은 비트 라인 방향(y-방향)으로 메모리 어레이(302)를 넘어 측방향으로 연장되고, 하부 비트 라인(406A)과 접촉하는 하부 비트 라인 접점(408A)은 평면도에서 메모리 어레이(302)의 하부 및 상부 메모리 셀들(314A 및 314B) 사이에 포함되게 배치되지 않는다. 즉, 일부 실시예들에 따르면, 상부 비트 라인 접점(310B)은 메모리 어레이(302)의 메모리 어레이 영역 내에 배치되는 한편, 하부 비트 라인 접점(408A)은 메모리 어레이(302)의 메모리 어레이 영역의 외부에 배치된다. 일부 실시예들에서, 하부 비트 라인 접점(408A) 및 상부 비트 라인 접점(310B)은, 비트 라인 접점들(408A 및 310B)이 3D PCM 메모리 디바이스(400)의 동일한 측면으로부터 패드-아웃될 수 있도록, 동일한 방향을 향해, 예를 들어 도 4b에 도시된 바와 같이 상향으로 연장된다. 도 4b에서 하부 비트 라인(406A)이 메모리 어레이(302)를 넘어 연장되지만, 상세하게 전술한 바와 같이, 하부 비트 라인(406A)의 임계 치수는 증가하지 않을 수 있고, 즉 하부 비트 라인 연장부를 형성하지 않을 수 있고, 하부 비트 라인 접점(408A)의 임계 치수(예를 들어, 직경)는 하부 비트 라인(406A)의 임계 치수(예를 들어, x-방향의 폭) 이하일 수 있다는 것이 이해된다.
도 5a 내지 도 5l은 본 개시내용의 일부 실시예들에 따라, 3D PCM 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 예시한다. 도 6은 본 개시내용의 일부 실시예들에 따른, 3D PCM 메모리 디바이스를 형성하기 위한 예시적인 방법(600)의 흐름도를 예시한다. 도 5a 내지 도 5l 및 6에 도시된 3D PCM 메모리 디바이스의 예들은 도 4a에 도시된 3D PCM 메모리 디바이스(400)를 포함한다. 도 5a 내지 도 5l 및 6은 함께 설명될 것이다. 방법(600)에 도시된 동작들은 포괄적이지 않으며, 예시된 동작들 중 임의의 동작 전에, 후에, 또는 그 사이에 다른 동작들이 또한 수행될 수 있다는 것이 이해된다. 또한, 동작들 중 일부는 동시에, 또는 도 6에 도시된 것과 상이한 순서로 수행될 수 있다.
도 6을 참조하면, 방법(600)은 동작(602)에서 시작하고, 여기서 하부 비트 라인 접점 및 하부 비트 라인 접점과 접촉하는 하부 비트 라인이 형성된다. 일부 실시예들에서, 하부 비트 라인 접점을 형성하는 단계는, 하부 비트 라인 접점의 임계 치수가 하부 비트 라인의 임계 치수 이하이도록, 인-시튜 폴리머 퇴적 및 에칭을 포함한다. 일부 실시예들에서, 하부 비트 라인을 형성하기 위해, 전도체의 층이 퇴적되고, 전도체의 층은 이중 패터닝되고, 이중 패터닝된 전도체의 층은 에칭된다. 전도체 층은 텅스텐을 포함할 수 있다. 일부 실시예들에서, 하부 비트 라인 접점의 임계 치수는 하부 비트 라인의 임계 치수 이하이다. 예를 들어, 임계 치수는 약 60 nm 이하, 예를 들어 약 10 nm와 약 30 nm 사이이다. 일부 실시예들에서, 하부 비트 라인 접점은 하부 비트 라인과 동일한 피치를 갖는다. 예를 들어, 피치는 약 80 nm 이하이다.
도 5a를 참조하면, 복수의 하부 비트 라인 접점(504)이 유전체 층(502)을 통해 형성된다. 하부 비트 라인 접점들(504)을 형성하기 위해, 실리콘 산화물과 같은 유전체 재료를 갖는 유전체 층(502)은, 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 원자 층 퇴적(ALD), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정에 의해 우선 형성될 수 있다. 상세하게 전술한 바와 같은 완화되지 않은 임계 치수 및 피치를 갖는 하부 비트 라인 접점들(504)의 접점 홀들(도시되지 않음)은 접점 홀들의 치수를 제어하기 위해 인-시튜 폴리머 퇴적 및 에칭을 이용하여 유전체 층(502)을 통해 에칭될 수 있다. 예를 들어, 플라스마 에칭 공정은, ("중합(polymerization)"이라고도 알려진) 에칭 속도를 제어하기 위해 플라스마 에칭 동안 폴리머 퇴적(예를 들어, 플루오로카본 폴리머 층의 축적)이 발생하도록 수정될 수 있다. 이후 동일한 플라스마 에칭기에서 플라스마 에칭이 수행되어 폴리머 층을 에치백(etch back)하고 결국 제거할 수 있다. 인-시튜 폴리머 퇴적 및 에칭은 포토리소그래피에 의해 쉽게 달성될 수 없는 축소된 접점 크기를 달성하기 위해 패터닝 후에 하부 비트 라인 접점들(504)의 임계 치수를 더 감소시킬 수 있다. 예를 들어, 하부 비트 라인 접점들(504)의 접점 홀들의 임계 치수는 포토리소그래피 후에 약 50 nm와 약 60 nm 사이일 수 있고, 인-시튜 폴리머 퇴적 및 에칭 후에 약 20 nm와 약 30 nm 사이로 더 감소될 수 있다. 접점 홀의 형성 후에, 하부 비트 라인 접점(504)은, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 이용하여 접점 홀을 채우기 위해 텅스텐 같은 하나 이상의 전도성 재료를 퇴적함으로써 형성될 수 있다. 하부 비트 라인 접점들(504)은 하부 비트 라인 접점들(504)의 상부 단부들(상단 표면)이 유전체 층(502)의 상단 표면과 동일 평면이 되도록 화학 기계적 연마(CMP) 및/또는 에칭에 의해 더 평탄화될 수 있다.
도 5a에 예시된 바와 같이, 전도체 층(508)은 유전체 층(502) 상에, 그리고 하부 비트 라인 접점들(504)과 접촉하여 형성된다. 일부 실시예들에서, 텅스텐 층과 같은 금속 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 사용하여 퇴적된다. 도 5b에 대해 상세하게 후술되는 바와 같이, 전도체 층(508)은 이후 이중 패터닝되고, 이중 패터닝된 전도체 층(508)은 에칭되어, 각각 하부 비트 라인 접점들(504) 위에서 하부 비트 라인 접점과 접촉하는 하부 비트 라인들(536)을 형성한다.
방법(600)은, 도 6에 예시된 바와 같이, 동작(604)으로 진행하고, 여기서 복수의 하부 메모리 셀들이 하부 비트 라인 위에서 하부 비트 라인과 접촉하게 형성된다. 하부 메모리 셀들의 각각은 적층된 PCM 요소, 셀렉터, 및 복수의 전극을 포함할 수 있다. 일부 실시예들에서, 하부 비트 라인 접점은 평면도에서 하부 메모리 셀들 사이에 포함되게 배치된다. 일부 실시예들에 따르면, 복수의 하부 메모리 셀들을 형성하기 위해, 제1 전도체, OTS 재료, 제2 전도체, 칼코게나이드 기반 합금, 및 제3 전도체의 층들이 후속적으로 퇴적되어 메모리 스택을 형성하고, 메모리 스택은 후속적으로 2개의 직교 방향들로 에칭된다. 제1, 제2, 및 제3 전도체들의 각각은 비정질 탄소를 포함할 수 있다. 일부 실시예들에서, 메모리 스택을 후속적으로 에칭하기 위해, 메모리 스택은 2개의 직교 방향들 중 제1 방향으로 이중 패터닝되고, 이중 패터닝된 메모리 스택은 제1 방향으로 에칭되어 제1 갭을 형성하고, 제1 갭은 유전체 재료로 채워지며, 에칭된 메모리 스택은 2개의 직교 방향들 중 제2 방향으로 이중 패터닝되고, 이중 패터닝된 에칭된 메모리 스택은 제2 방향으로 에칭되어 제2 갭을 형성하고, 제2 갭은 유전체 재료로 채워진다.
도 5a에 예시된 바와 같이, 하부 메모리 스택(506)은 전도체 층(508) 상에 형성된다. 일부 실시예들에서, 하부 메모리 스택(506)을 형성하기 위해, 제1 전도체 층(510), OTS 재료 층(512), 제2 전도체 층(514), 칼코게나이드 기반 합금 층(516), 및 제3 전도체 층(518)은 CVD, PVD, ALD, 전기도금, 무전극 도금(electrodeless plating), 임의의 다른 적합한 퇴적 공정, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 이용하여 후속적으로 퇴적된다. 예를 들어, 제1, 제2, 및 제3 전도체 층들(510, 514, 및 518) 각각은 비정질 탄소를 포함할 수 있고, OTS 재료 층(512)은 ZnxTey, GexTey, NbxOy, SixAsyTez 등을 포함할 수 있고, 칼코게나이드 기반 합금 층(516)은 GST 합금을 포함할 수 있다. 일부 실시예들에서 OTS 재료 층(512) 및 칼코게나이드 기반 합금 층(516)을 퇴적하는 시퀀스가 스위칭될 수 있다는 것이 이해된다. 일부 실시예들에서, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 이용하여 실리콘 질화물과 같은 유전체 재료들을 퇴적함으로써 하부 메모리 스택(506) 상에 유전체 층(520)이 형성된다.
도 5b에 예시된 바와 같이, 하부 메모리 스택(506)과 그 아래의 전도체 층(508) 및 그 위의 유전체 층(520)(도 5a에 도시됨)은 비트 라인 방향(y-방향)으로 에칭된다. 일부 실시예들에서, 하부 메모리 스택(506), 전도체 층(508), 및 유전체 층(520)은 우선 비트 라인 방향으로 이중 패터닝된다. 예를 들어, 에칭 마스크(도시되지 않음)가 포토리소그래피, 현상, 및 에칭에 의해 유전체 층(520) 상에 패터닝된다. 에칭 마스크는 포토레지스트 마스크 또는 포토리소그래피 마스크에 기초하여 패터닝된 하드 마스크일 수 있다. 이중 패터닝은 형성될 하부 비트 라인들(536) 및 하부 메모리 셀들(538)(도 5g에 도시됨)의 임계 치수들을 제어하기 위해, 리소-에치-리소-에치(litho-etch-litho-etch)(LELE) 피치-스플리팅 또는 자기-정렬 이중 패터닝(self-aligned double patterning)(SADP)을 포함할 수 있지만, 이에 제한되지 않는다. 일부 실시예에서, 이중 패터닝된 하부 메모리 스택(506), 전도체 층(508), 및 유전체 층(520)은 비트 라인 방향으로 에칭되어 비트 라인 방향으로 병렬의 제1 갭들(522)을 형성한다. 하부 메모리 스택(506), 전도체 층(508), 및 유전체 층(520)은, 병렬의 제1 갭들(522)을 동시에 형성하기 위해 이중 패터닝된 에칭 마스크를 이용하여, 심도 반응성-이온 에칭(deep reactive-ion etching)(DRIE) 같은 하나 이상의 습식 에칭 및/또는 건식 에칭 공정에 의해 관통 에칭(etched through)될 수 있다. 일부 실시예에 따르면, 이에 의해 비트 라인 방향을 따라 연장되는 병렬의 하부 비트 라인들(536)이 형성되고, 이는 하부 비트 라인 접점(504) 위에서 하부 비트 라인 접점과 접촉한다. 이에 의해, 제1 갭들(522)에 의해 분리된, 에칭된 메모리 스택들(524)이 또한 형성된다.
도 5c에 예시된 바와 같이, (도 5c에 도시된 바와 같은) 제1 갭들(522)은 실리콘 산화물과 같은 유전체 재료(526)로 채워진다. 일부 실시예들에서, 유전체 재료(526)는, CVD, PVD, ALD, 전기도금, 무전극 도금, 임의의 다른 적절한 퇴적 공정, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정들을 이용하여 제1 갭들(522) 내로 퇴적되고, CMP 및/또는 에칭과 같은 평탄화 공정들이 후속된다. 예를 들어, 제1 갭들(522)을 채우기 위해, ALD를, 이어서 CMP를 이용하여 제1 갭들(522) 내에 실리콘 산화물이 퇴적될 수 있다.
도 5d에 예시된 바와 같이, 복수의 워드 라인 접점(528)이 유전체 층(502) 상에 형성된다. 일부 실시예들에서, 워드 라인 접점들(528)이 패터닝에 의해 먼저 형성되고, 인-시튜 폴리머 퇴적 및 에칭, 및 CVD, PVD 또는 ALD와 같은 하나 이상의 박막 퇴적 공정이 후속된다. 워드 라인 접점들(528)의 상부 단부들(상단 표면)은 에칭된 메모리 스택들(524)의 상단 표면과 동일 평면이 되도록 CMP를 이용하여 평탄화될 수 있다. 일부 실시예들에 따르면, 평탄화 공정들 동안, 에칭된 메모리 스택들(524)의 제3 전도체 층들(518)의 상단 표면을 노출시키기 위해 (도 5c에 도시된 바와 같은) 유전체 층(520) 및 유전체 재료(526)의 상단 부분이 제거된다.
방법(600)은 도 6에 예시된 바와 같이, 동작(606)으로 진행하는데, 여기서 동일 평면 내의 복수의 병렬 워드 라인들이 하부 메모리 셀들 위에서 하부 메모리 셀들과 접촉하여 형성된다. 워드 라인들의 각각은 하부 비트 라인과 직교할 수 있다. 일부 실시예들에서, 워드 라인들을 형성하기 위해, 전도체의 층이 퇴적되고, 전도체의 층은 이중 패터닝되고, 이중 패터닝된 전도체의 층이 에칭된다.
도 5e에서 예시된 바와 같이, 전도체 층(530)은 에칭된 메모리 스택들(524) 및 유전체 재료들(526) 상에서, 그리고 워드 라인 접점들(528)의 상부 단부들과 접촉하여 형성된다. 일부 실시예들에서, 텅스텐 층과 같은 금속 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 사용하여 퇴적된다.
도 5f에 예시된 바와 같이, 이후 전도체 층(530)은 워드 라인 방향을 따라 연장되는 에칭 마스크들(532)을 형성하기 위하여 워드 라인 방향(x-방향)으로 이중 패터닝된다. 에칭 마스크들(532)은 포토리소그래피, 현상, 및 에칭에 의해 전도체 층(530) 상에 패터닝될 수 있다. 에칭 마스크들(532)은 포토레지스트 마스크들 또는 포토리소그래피 마스크에 기초하여 패터닝된 하드 마스크들일 수 있다. 이중 패터닝은 형성될 하부 워드 라인들(534) 및 하부 메모리 셀들(538)(도 5g에 도시됨)의 임계 치수들을 제어하기 위해 LELE 피치-스플리팅 또는 SADP를 포함할 수 있지만, 이에 제한되지 않는다. 도 5f의 이중 패터닝 공정은 도 5b의 이중 패터닝 공정이 수행되는 비트 라인 방향과 직교하는 워드 라인 방향으로 수행된다.
도 5g에서 예시된 바와 같이, (도 5f에서 도시된 바와 같은) 전도체 층(530) 및 그 아래의 에칭된 메모리 스택들(524)은 워드 라인 방향(x-방향)으로 제2 갭들(537)을 형성하기 위하여 워드 라인 방향으로 에칭된다. 일부 실시예에 따르면, 에칭은 하부 비트 라인(536)에서 중단되어, 하부 비트 라인(536)이 그대로 유지된다. 전도체 층(530) 및 에칭된 메모리 스택들(524)은, 병렬의 제2 갭들(537)을 동시에 형성하기 위해 에칭 마스크들(532)을 이용하여, DRIE와 같은 하나 이상의 습식 에칭 및/또는 건식 에칭 공정들에 의해 관통 에칭될 수 있다. 일부 실시예에 따르면, 이에 의해 워드 라인 방향을 따라 연장되는 병렬의 하부 워드 라인들(534)은 워드 라인 접점들(528) 위에서 워드 라인 접점들(528)과 접촉하도록 형성된다. 이에 의해 하부 메모리 셀들(538)은 각각 하부 비트 라인들(536) 및 하부 워드 라인들(534)의 교차점들에서 또한 형성된다. 각각의 하부 메모리 셀(538)은 (제1 전극으로서) 제1 전도체 층(510), (셀렉터로서) OTS 재료 층(512), (제2 전극으로서) 제2 전도체 층(514), (PCM 요소로서) 칼코게나이드 기반 합금 층(516), 및 (제3 전극으로서) 제3 전도체 층(518)을 포함할 수 있다. 일부 실시예들에 따르면, 하부 메모리 셀들(538)은 하부 비트 라인들(536) 위에서 하부 비트 라인들(536)과 접촉한다. 일부 실시예들에서, 하부 메모리 셀들(538)은 (예를 들어, 도 5f의 이중 패터닝 공정에 의해) 패터닝되어, 각각의 하부 비트 라인 접점들(504)은 평면도에서 하부 메모리 셀들(538) 사이에 포함되게 배치된다.
도시되지 않았지만, 제2 갭들(537)은 실리콘 산화물과 같은 유전체 재료로 채워질 수 있다. 일부 실시예들에서, 유전체 재료는, CVD, PVD, ALD, 전기도금, 무전극 도금, 임의의 다른 적절한 퇴적 공정, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 이용하여 제2 갭들(537) 내로 퇴적되고, CMP 및/또는 에칭과 같은 평탄화 공정들이 후속된다. 예를 들어, 제2 갭들(537)을 채우기 위해, ALD를, 이어서 CMP를 이용하여 제2 갭들(537) 내에 실리콘 산화물이 퇴적될 수 있다.
방법(600)은, 도 6에 예시된 바와 같이, 동작(608)으로 진행하고, 여기서 복수의 상부 메모리 셀들이 워드 라인들 위에 이와 접촉하여 형성된다. 상부 메모리 셀들의 각각은 적층된 PCM 요소, 셀렉터 및 복수의 전극을 포함할 수 있다. 상부 메모리 셀들의 각각은 워드 라인들의 각각의 하나와 접촉할 수 있다. 일부 실시예들에 따르면, 복수의 상부 메모리 셀들을 형성하기 위해, 제1 전도체, OTS 재료, 제2 전도체, 칼코게나이드 기반 합금, 및 제3 전도체의 층들이 후속적으로 퇴적되어 메모리 스택을 형성하고, 메모리 스택은 후속적으로 2개의 직교 방향으로 에칭된다. 제1, 제2, 및 제3 전도체들의 각각은 비정질 탄소를 포함할 수 있다. 일부 실시예들에서, 메모리 스택을 후속적으로 에칭하기 위해, 메모리 스택은 2개의 직교 방향들 중 제1 방향으로 이중 패터닝되고, 이중 패터닝된 메모리 스택은 제1 방향으로 에칭되어 제1 갭을 형성하고, 제1 갭은 유전체 재료로 채워지며, 에칭된 메모리 스택은 2개의 직교 방향들 중 제2 방향으로 이중 패터닝되고, 이중 패터닝된 에칭된 메모리 스택은 제2 방향으로 에칭되어 제2 갭을 형성하고, 제2 갭은 유전체 재료로 채워진다.
도 5h에 예시된 바와 같이, 하부 워드 라인들(534) 상에 전도체 층(542)이 형성되고, 전도체 층(542) 상에 상부 메모리 스택(540)이 형성된다. 일부 실시예들에서, 상부 메모리 스택(540)을 형성하기 위해, 제1 전도체 층(544), OTS 재료 층(546), 제2 전도체 층(548), 칼코게나이드 기반 합금 층(550), 및 제3 전도체 층(552)이 CVD, PVD, ALD, 전기도금, 무전극 도금, 임의의 다른 적절한 퇴적 공정, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 사용하여 후속적으로 퇴적된다. 예를 들어, 제1, 제2, 및 제3 전도체 층들(544, 548, 및 552) 각각은 비정질 탄소를 포함할 수 있고, OTS 재료 층(546)은 ZnxTey, GexTey, NbxOy, SixAsyTez 등을 포함할 수 있고, 칼코게나이드 기반 합금 층(550)은 GST 합금을 포함할 수 있다. 일부 실시예들에서, OTS 재료 층(546) 및 칼코게나이드 기반 합금 층(550)을 퇴적하는 시퀀스는 스위칭될 수 있다는 것이 이해된다. 일부 실시예에서, 유전체 층(554)은, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 이용하여 실리콘 질화물 같은 유전체 재료를 퇴적함으로써 상부 메모리 스택(540) 상에 형성된다.
도 5i에 예시된 바와 같이, 상부 메모리 스택(540)과 그 아래의 전도체 층(542) 및 그 위의 유전체 층(554)(도 5h에 도시됨)은 워드 라인 방향(x-방향)으로 에칭된다. 일부 실시예에서, 상부 메모리 스택(540), 전도체 층(542), 및 유전체 층(554)은 워드 라인 방향으로 먼저 이중 패터닝된다. 예를 들어, 에칭 마스크(도시되지 않음)가 포토리소그래피, 현상, 및 에칭에 의해 유전체 층(554) 상에 패터닝된다. 에칭 마스크는 포토레지스트 마스크 또는 포토리소그래피 마스크에 기초하여 패터닝된 하드 마스크일 수 있다. 이중 패터닝은 형성될 상부 워드 라인들(534) 및 상부 메모리 셀들(562)(도 5l에 도시됨)의 임계 치수들을 제어하기 위해 LELE 피치-스플리팅 또는 SADP를 포함할 수 있지만, 이에 제한되지 않는다. 일부 실시예에서, 이중 패터닝된 상부 메모리 스택(540), 전도체 층(542), 및 유전체 층(554)은 워드 라인 방향으로 에칭되어 워드 라인 방향으로 병렬의 제1 갭(556)을 형성한다. 상부 메모리 스택(540), 전도체 층(542), 및 유전체 층(554)은, 병렬의 제1 갭들(556)을 동시에 형성하기 위해 이중 패터닝된 에칭 마스크를 이용하여, DRIE 같은 하나 이상의 습식 에칭 및/또는 건식 에칭 공정에 의해 관통 에칭될 수 있다. 일부 실시예에 따르면, 이에 의해 워드 라인 방향을 따라 연장되는 병렬의 상부 워드 라인들(543)이 하부 워드 라인(534) 위에서 하부 워드 라인(534)과 접촉하도록 형성된다. 이에 의해, 제1 갭들(556)에 의해 분리된, 에칭된 메모리 스택들(541)이 또한 형성된다. 일부 실시예들에서, 전도체 층(542) 및 결과적인 상부 워드 라인들(543)이 생략될 수 있어, 워드 라인들은 하부 워드 라인들(534)만을 포함하고, 상부 워드 라인들(543)은 포함하지 않는 다는 것이 이해된다.
도시되지 않았지만, 제1 갭들(556)은 실리콘 산화물과 같은 유전체 재료로 채워질 수 있다. 일부 실시예들에서, 유전체 재료는, CVD, PVD, ALD, 전기도금, 무전극 도금, 임의의 다른 적절한 퇴적 공정, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 이용하여 제1 갭들(556) 내로 퇴적되고, CMP 및/또는 에칭과 같은 평탄화 공정들이 후속된다. 예를 들어, 제1 갭들(556)을 채우기 위해, ALD를, 이어서 CMP를 이용하여 제1 갭들(556) 내에 실리콘 산화물이 퇴적될 수 있다.
일부 실시예들에서, 상부 비트 라인 접점은 상부 메모리 셀들의 형성 이전에 형성된다. 상부 비트 라인 접점을 형성하는 것은, 상부 비트 라인 접점의 임계 치수가 상부 비트 라인의 임계 치수 이하이도록, 인-시튜 폴리머 퇴적 및 에칭을 포함할 수 있다. 예를 들어, 임계 치수는 약 60 nm 이하, 예를 들어 약 10 nm와 약 30 nm 사이이다. 일부 실시예들에서, 상부 비트 라인 접점은 상부 비트 라인과 동일한 피치를 갖는다. 예를 들어, 피치는 약 80 nm 이하이다.
도 5j에 예시된 바와 같이, 복수의 상부 비트 라인 접점(558)이 형성된다. 일부 실시예들에서, 상부 비트 라인 접점들(558)이 패터닝에 의해 먼저 형성되고, 인-시튜 폴리머 퇴적 및 에칭이 후속된다. 상세하게 전술한 바와 같은 완화되지 않은 임계 치수 및 피치를 갖는 상부 비트 라인 접점들(558)의 접점 홀들(도시되지 않음)은 접점 홀들의 치수를 제어하기 위해 인-시튜 폴리머 퇴적 및 에칭을 이용하여 에칭될 수 있다. 예를 들어, 플라스마 에칭 공정은, ("중합(polymerization)"이라고도 알려진) 에칭 속도를 제어하기 위해 플라스마 에칭 동안 폴리머 퇴적(예를 들어, 플루오로카본 폴리머 층의 축적)이 발생하도록 수정될 수 있다. 이후 동일한 플라스마 에칭기에서 플라스마 에칭이 수행되어 폴리머 층을 에치백(etch back)하고 결국 제거할 수 있다. 인-시튜 폴리머 퇴적 및 에칭은 포토리소그래피에 의해 쉽게 달성될 수 없는 축소된 접점 크기를 달성하기 위해 패터닝 후에 상부 비트 라인 접점들(558)의 임계 치수를 더 감소시킬 수 있다. 접점 홀들의 형성 후에, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 이용하여 접점 홀들을 채우기 위해 텅스텐과 같은 하나 이상의 전도성 재료를 퇴적함으로써 상부 비트 라인 접점들(558)이 형성될 수 있다. 상부 비트 라인 접점들(558)의 상부 단부들(상단 표면)은 에칭된 메모리 스택들(541)의 상단 표면과 동일 평면이 되도록 CMP를 이용하여 평탄화될 수 있다. 일부 실시예들에 따르면, 평탄화 공정들 동안, 유전체 층(554)(도 5i에 도시됨) 및 제1 갭들(556)을 채우는 유전체 재료들(도시되지 않음)의 상단 부분이 제거되어, 에칭된 메모리 스택들(541)의 제3 전도체 층들(552)의 상단 표면을 노출시킨다.
방법(600)은 도 6에 예시된 바와 같이, 동작(610)으로 진행하고, 여기서 상부 비트 라인이 상부 메모리 셀들 위에서 상부 메모리 셀들과 접촉하여 형성된다. 상부 비트 라인은 워드 라인들 각각과 직교할 수 있다. 일부 실시예들에서, 상부 비트 라인을 형성하기 위해, 전도체의 층이 퇴적되고, 전도체의 층은 이중 패터닝되고, 이중 패터닝된 전도체의 층이 에칭된다.
도 5k에 예시된 바와 같이, 에칭된 메모리 스택(541) 및 (도 5j에 도시된 바와 같은) 제1 갭(556)을 채우는 유전체 재료(도시되지 않음) 상에 전도체 층(564)이 형성된다. 일부 실시예들에 따르면, 전도체 층(564)은 (도 5j에 도시된 바와 같은) 상부 비트 라인 접점들(558) 및 에칭된 메모리 스택들(541) 위에서 이들과 접촉한다. 일부 실시예들에서, 텅스텐 층과 같은 금속 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 사용하여 퇴적된다.
도 5k에 예시된 바와 같이, 전도체 층(564)은 이후 비트 라인 방향(y-방향)으로 이중 패터닝되어 비트 라인 방향을 따라 연장하는 에칭 마스크들(568)을 형성한다. 에칭 마스크들(568)은 포토리소그래피, 현상, 및 에칭에 의해 전도체 층(564) 상에 패터닝될 수 있다. 에칭 마스크들(568)은 포토레지스트 마스크들 또는 포토리소그래피 마스크에 기초하여 패터닝된 하드 마스크들일 수 있다. 이중 패터닝은 형성될 상부 비트 라인들(560) 및 상부 메모리 셀들(562)(도 5l에 도시됨)의 임계 치수들을 제어하기 위해 LELE 피치-스플리팅 또는 SADP를 포함할 수 있지만, 이에 제한되지 않는다. 도 5k의 이중 패터닝 공정은 도 5i의 이중 패터닝 공정이 수행되는 워드 라인 방향과 직교하는 비트 라인 방향으로 수행된다.
도 5l에 예시된 바와 같이, 전도체 층(564)(도 5k에 도시됨) 및 그 아래의 에칭된 메모리 스택들(541)은 비트 라인 방향(y-방향)으로 에칭되어 비트 라인 방향으로 제2 갭들(570)을 형성한다. 일부 실시예에 따르면, 에칭은 상부 워드 라인들(543)에서 중단되어, 상부 워드 라인들(543)은 그대로 유지된다. 전도체 층(564) 및 에칭된 메모리 스택들(541)은 병렬의 제2 갭들(570)을 동시에 형성하기 위해 (도 5k에 도시된 바와 같은) 에칭 마스크들(568)을 사용하여, DRIE와 같은 하나 이상의 습식 에칭 및/또는 건식 에칭 공정들에 의해 관통 에칭될 수 있다. 일부 실시예에 따르면, 이에 의해 비트 라인 방향을 따라 연장되는 병렬의 상부 비트 라인들(560)은 상부 비트 라인 접점들(558) 위에서 상부 비트 라인 접점들(558)과 접촉하도록 형성된다. 상부 메모리 셀들(562)은 이에 의해 각각 상부 비트 라인들(560) 및 상부 워드 라인들(543)의 교차점들에서 또한 형성된다. 각각의 상부 메모리 셀(562)은 (제1 전극으로서) 제1 전도체 층(544), (셀렉터로서) OTS 재료 층(546), (제2 전극으로서) 제2 전도체 층(548), (PCM 요소로서) 칼코게나이드 기반 합금 층(550), 및 (제3 전극으로서) 제3 전도체 층(552)을 포함할 수 있다. 일부 실시예들에 따르면, 상부 비트 라인들(560)은 또한 상부 메모리 셀들(562) 위에서 상부 메모리 셀들(562)과 접촉한다. 일부 실시예들에 따르면, 각각의 상부 메모리 셀(562)의 상단 표면은 상부 비트 라인 접점들(558)의 상단 표면(상부 단부들)과 동일 평면에 있다.
도시되지 않았지만, 제2 갭들(570)은 실리콘 산화물과 같은 유전체 재료로 채워질 수 있다. 일부 실시예들에서, 유전체 재료는, CVD, PVD, ALD, 전기도금, 무전극 도금, 임의의 다른 적절한 퇴적 공정, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정을 이용하여 제2 갭들(570) 내로 퇴적되고, CMP 및/또는 에칭과 같은 평탄화 공정들이 후속된다. 예를 들어, 제2 갭들(570)을 채우기 위해, ALD를, 이어서 CMP를 이용하여 제2 갭들(570) 내에 실리콘 산화물이 퇴적될 수 있다.
전술한 바와 같이, 상부 비트 라인 접점들(558)은 상부 메모리 셀들(562)의 형성 전에 형성된다. 따라서, 도 5l에 도시된 바와 같이, 하향으로 연장하는 상부 비트 라인 접점들(558)은 평면도에서 상부 메모리 셀들(562) 사이에 포함되게 형성되지 않는다. 일부 실시예들에서, 상부 비트 라인 접점들이 평면도에서 상부 메모리 셀들(562) 사이에 포함되게 형성될 수 있도록, 상부 비트 라인 접점들은 상부 메모리 셀들(562)의 형성 후에 형성될 수 있다는 것이 이해된다. 예를 들어, 방법(600)은 선택적으로 도 6에 예시된 바와 같은 동작(612)으로 진행할 수 있으며, 여기서 상부 비트 라인 접점이 상부 비트 라인 위에서 상부 비트 라인과 접촉하여 형성된다. 일부 실시예들에서, 상부 비트 라인 접점은 평면도에서 상부 메모리 셀들 사이에 포함되게 배치된다. 일부 실시예들에서, 상부 비트 라인 접점을 형성하는 것은, 상부 비트 라인 접점의 임계 치수가 상부 비트 라인의 임계 치수 이하이도록, 인-시튜 폴리머 퇴적 및 에칭을 포함한다. 예를 들어, 임계 치수는 약 60 nm 이하, 예를 들어 약 10 nm와 약 30 nm 사이이다. 일부 실시예들에서, 상부 비트 라인 접점은 상부 비트 라인과 동일한 피치를 갖는다. 예를 들어, 피치는 약 80 nm 이하이다. 상부 비트 라인 접점들을 형성하는 것의 세부사항은 도 5a와 관련하여 전술한 하부 비트 라인 접점들(504)을 형성하는 것과 실질적으로 유사하며, 따라서 설명의 편의를 위해 반복되지 않는다. 일부 실시예들에 따르면, 형성되면, 상부 비트 라인 접점들은 상부 비트 라인들(560) 위에서 상부 비트 라인들(560)과 접촉하며, 또한 평면도에서 상부 메모리 셀들(562) 사이에 포함되게 존재한다.
본 개시내용의 일 양태에 따르면, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 하부 비트 라인 접점 및 하부 비트 라인 접점과 접촉하는 하부 비트 라인이 형성된다. 하부 비트 라인 위에서 하부 비트 라인과 접촉하여 복수의 하부 메모리 셀들이 형성된다. 하부 메모리 셀들의 각각은 적층된 상변화 메모리(PCM) 요소, 셀렉터, 및 복수의 전극을 포함한다. 동일 평면 내의 복수의 병렬 워드 라인들이 하부 메모리 셀들 위에서 하부 메모리 셀들과 접촉하여 형성된다. 워드 라인들의 각각은 하부 비트 라인과 직교한다. 복수의 상부 메모리 셀들이 워드 라인들 위에서 워드 라인들과 접촉하여 형성된다. 상부 메모리 셀들의 각각은 적층된 PCM 요소, 셀렉터 및 복수의 전극을 포함한다. 상부 비트 라인이 상부 메모리 셀들 위에서 상부 메모리 셀들과 접촉하여 형성된다. 상부 비트 라인은 각각의 워드 라인들과 직교한다. 상부 비트 라인 접점이 상부 비트 라인 위에서 상부 비트 라인과 접촉하여 형성된다. 하부 비트 라인 접점 및 상부 비트 라인 접점 중 적어도 하나는 평면도에서 하부 및 상부 메모리 셀들 사이에 포함되게 배치된다.
일부 실시예들에서, 하부 비트 라인 접점은 평면도에서 하부 메모리 셀들 사이에 포함되게 배치된다.
일부 실시예들에서, 하부 비트 라인 접점을 형성하는 단계는, 하부 비트 라인 접점의 임계 치수가 하부 비트 라인의 임계 치수 이하이도록, 인-시튜 폴리머 퇴적 및 에칭을 포함한다.
일부 실시예들에서, 상부 비트 라인 접점은 평면도에서 상부 메모리 셀들 사이에 포함되게 배치된다.
일부 실시예들에서, 상부 비트 라인 접점을 형성하는 것은, 상부 비트 라인 접점의 임계 치수가 상부 비트 라인의 임계 치수 이하이도록, 인-시튜 폴리머 퇴적 및 에칭을 포함한다.
일부 실시예들에서, 복수의 하부 메모리 셀들 또는 상부 메모리 셀들을 형성하기 위해, 제1 전도체, 오보닉 임계 스위치(OTS) 재료, 제2 전도체, 칼코게나이드 기반 합금, 및 제3 전도체의 층들이 후속적으로 퇴적되어 메모리 스택을 형성하고, 메모리 스택은 후속적으로 2개의 직교 방향들로 에칭된다. 일부 실시예들에서, 제1, 제2, 및 제3 전도체들의 각각은 비정질 탄소를 포함한다.
일부 실시예들에서, 메모리 스택을 후속적으로 에칭하기 위해, 메모리 스택은 2개의 직교 방향들 중 제1 방향으로 이중 패터닝되고, 이중 패터닝된 메모리 스택은 제1 방향으로 에칭되어 제1 갭을 형성하고, 제1 갭은 유전체 재료로 채워지며, 에칭된 메모리 스택은 2개의 직교 방향들 중 제2 방향으로 이중 패터닝되고, 이중 패터닝된 에칭된 메모리 스택은 제2 방향으로 에칭되어 제2 갭을 형성하고, 제2 갭은 유전체 재료로 채워진다.
일부 실시예들에서, 하부 비트 라인, 워드 라인들, 또는 상부 비트 라인을 형성하기 위해, 전도체의 층이 퇴적되고, 전도체의 층은 이중 패터닝되고, 이중 패터닝된 전도체의 층은 에칭된다. 일부 실시예들에서, 전도체의 층은 텅스텐을 포함한다.
본 개시내용의 다른 양태에 따르면, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 하부 비트 라인 접점 및 하부 비트 라인 접점과 접촉하는 하부 비트 라인이 형성된다. 하부 비트 라인 위에서 하부 비트 라인과 접촉하여 복수의 하부 메모리 셀들이 형성된다. 하부 메모리 셀들의 각각은 적층된 상변화 메모리(PCM) 요소, 셀렉터, 및 복수의 전극을 포함한다. 하부 비트 라인 접점은 평면도에서 하부 메모리 셀들 사이에 포함되게 배치된다. 동일 평면 내의 복수의 병렬 워드 라인들이 하부 메모리 셀들 위에서 하부 메모리 셀들과 접촉하여 형성된다. 워드 라인들의 각각은 하부 비트 라인과 직교한다. 상부 비트 라인 접점 및 복수의 상부 메모리 셀들이 워드 라인들 위에 형성된다. 상부 메모리 셀들의 각각은 워드 라인들의 각각의 하나와 접촉하며, 적층된 PCM 요소, 셀렉터 및 복수의 전극을 포함한다. 상부 메모리 셀들 각각의 상단 표면이 상부 비트 라인 접점의 상단 표면과 동일 평면에 있다. 상부 비트 라인이 상부 메모리 셀들 및 상부 비트 라인 접점 위에서 이들과 접촉하여 형성된다.
일부 실시예들에서, 하부 비트 라인 접점을 형성하는 단계는, 하부 비트 라인 접점의 임계 치수가 하부 비트 라인의 임계 치수 이하이도록, 인-시튜 폴리머 퇴적 및 에칭을 포함한다.
일부 실시예들에서, 상부 비트 라인 접점을 형성하는 것은, 상부 비트 라인 접점의 임계 치수가 상부 비트 라인의 임계 치수 이하이도록, 인-시튜 폴리머 퇴적 및 에칭을 포함한다.
일부 실시예들에서, 복수의 하부 메모리 셀들 또는 상부 메모리 셀들을 형성하기 위해, 제1 전도체, 오보닉 임계 스위치(OTS) 재료, 제2 전도체, 칼코게나이드 기반 합금, 및 제3 전도체의 층들이 후속적으로 퇴적되어 메모리 스택을 형성하고, 메모리 스택은 후속적으로 2개의 직교 방향들로 에칭된다. 일부 실시예들에서, 제1, 제2, 및 제3 전도체들의 각각은 비정질 탄소를 포함한다.
일부 실시예들에서, 메모리 스택을 후속적으로 에칭하기 위해, 메모리 스택은 2개의 직교 방향들 중 제1 방향으로 이중 패터닝되고, 이중 패터닝된 메모리 스택은 제1 방향으로 에칭되어 제1 갭을 형성하고, 제1 갭은 유전체 재료로 채워지며, 에칭된 메모리 스택은 2개의 직교 방향들 중 제2 방향으로 이중 패터닝되고, 이중 패터닝된 에칭된 메모리 스택은 제2 방향으로 에칭되어 제2 갭을 형성하고, 제2 갭은 유전체 재료로 채워진다.
일부 실시예들에서, 하부 비트 라인, 워드 라인들, 또는 상부 비트 라인을 형성하기 위해, 전도체의 층이 퇴적되고, 전도체의 층은 이중 패터닝되고, 이중 패터닝된 전도체의 층은 에칭된다. 일부 실시예들에서, 전도체의 층은 텅스텐을 포함한다.
본 개시내용의 또 다른 양태에 따르면, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 하부 비트 라인 접점 및 하부 비트 라인 접점과 접촉하는 하부 비트 라인이 형성된다. 하부 비트 라인 위에서 하부 비트 라인과 접촉하여 복수의 하부 메모리 셀들이 형성된다. 하부 메모리 셀들의 각각은 적층된 상변화 메모리(PCM) 요소, 셀렉터, 및 복수의 전극을 포함한다. 동일 평면 내의 복수의 병렬 워드 라인들이 하부 메모리 셀들 위에서 하부 메모리 셀들과 접촉하여 형성된다. 워드 라인들의 각각은 하부 비트 라인과 직교한다. 복수의 상부 메모리 셀들이 워드 라인들 위에서 워드 라인들과 접촉하여 형성된다. 상부 메모리 셀들의 각각은 적층된 PCM 요소, 셀렉터 및 복수의 전극을 포함한다. 상부 비트 라인이 상부 메모리 셀들 위에서 상부 메모리 셀들과 접촉하여 형성된다. 상부 비트 라인은 각각의 워드 라인들과 직교한다. 상부 비트 라인 접점이 상부 비트 라인과 접촉하여 형성된다. 하부 비트 라인 접점 및 상부 비트 라인 접점 중 적어도 하나의 임계 치수는 대응하는 하부 비트 라인 또는 상부 비트 라인의 임계 치수 이하이다.
일부 실시예들에서, 하부 비트 라인 접점 또는 상부 비트 라인 접점을 형성하는 것은 인-시튜 폴리머 퇴적 및 에칭을 포함한다.
일부 실시예들에서, 하부 및 상부 비트 라인 접점들 중 상기 적어도 하나의 임계 치수는 약 60 nm 이하이다. 일부 실시예들에서, 하부 및 상부 비트 라인 접점들 중 상기 적어도 하나의 임계 치수는 약 10 nm와 약 30 nm 사이이다.
일부 실시예들에서, 하부 및 상부 비트 라인 접점들 중 상기 적어도 하나는 대응하는 하부 비트 라인 또는 상부 비트 라인과 동일한 피치를 갖는다. 일부 실시예들에서, 피치는 약 80 nm 이하이다.
일부 실시예들에서, 하부 및 상부 비트 라인 접점들 각각의 임계 치수는 하부 및 상부 비트 라인들 각각의 임계 치수 이하이다.
일부 실시예들에서, 복수의 하부 메모리 셀들 또는 상부 메모리 셀들을 형성하기 위해, 제1 전도체, 오보닉 임계 스위치(OTS) 재료, 제2 전도체, 칼코게나이드 기반 합금, 및 제3 전도체의 층들이 후속적으로 퇴적되어 메모리 스택을 형성하고, 메모리 스택은 후속적으로 2개의 직교 방향들로 에칭된다. 일부 실시예들에서, 제1, 제2, 및 제3 전도체들의 각각은 비정질 탄소를 포함한다.
일부 실시예들에서, 메모리 스택을 후속적으로 에칭하기 위해, 메모리 스택은 2개의 직교 방향들 중 제1 방향으로 이중 패터닝되고, 이중 패터닝된 메모리 스택은 제1 방향으로 에칭되어 제1 갭을 형성하고, 제1 갭은 유전체 재료로 채워지며, 에칭된 메모리 스택은 2개의 직교 방향들 중 제2 방향으로 이중 패터닝되고, 이중 패터닝된 에칭된 메모리 스택은 제2 방향으로 에칭되어 제2 갭을 형성하고, 제2 갭은 유전체 재료로 채워진다.
일부 실시예들에서, 하부 비트 라인, 워드 라인들, 또는 상부 비트 라인을 형성하기 위해, 전도체의 층이 퇴적되고, 전도체의 층은 이중 패터닝되고, 이중 패터닝된 전도체의 층은 에칭된다. 일부 실시예들에서, 전도체의 층은 텅스텐을 포함한다.
특정 실시예에 관한 전술한 설명은, 다른 사람들이 관련 기술분야 내의 지식을 적용함으로써 과도한 실험 없이 그리고 본 개시내용의 일반적인 개념 내에서 그러한 특정 실시예의 다양한 용례를 용이하게 수정 및/또는 적응시킬 수 있도록 본 개시내용의 일반적인 속성을 드러낼 것이다. 따라서, 그러한 적응 및 수정은 본 명세서에 제시된 교시 및 지침을 기초로 개시된 실시예들의 등가물의 의미 및 범위 내에 속하도록 의도된다. 본 명세서의 어구 또는 용어는 설명을 위한 것이고 제한적인 것이 아니며, 그에 따라 본 명세서의 용어 및 어구는 교시 및 지침을 고려하여 통상의 기술자에 의해서 해석될 수 있다는 것이 이해되어야 한다.
본 개시내용의 실시예들은 지정된 기능들 및 이들의 관계들의 구현을 예시하는 기능적 빌딩 블록들을 참조하여 전술되었다. 이러한 기능적 빌딩 블록들의 경계들은 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 지정된 기능들 및 이들의 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
[과제의 해결 수단] 및 [요약서]는 본 개시내용의 전부가 아니라 발명자(들)이 고려하는 바와 같은 하나 이상의 예시적인 실시예들을 설명할 수 있고, 따라서, 본 개시내용 및 첨부된 청구항들을 어떠한 방식으로도 제한하도록 의도되지 않는다.
본 개시내용의 폭 및 범위는 전술된 예시적인 실시예들 중 임의의 것에 의해 제한되어야 하는 것이 아니라, 오직 다음의 청구항들 및 이들의 등가물들에 따라 정의되어야 한다.

Claims (30)

  1. 3차원(3D) 메모리 디바이스를 형성하는 방법으로서,
    하부 비트 라인 접점 및 하부 비트 라인 접점과 접촉하는 하부 비트 라인을 형성하는 단계;
    상기 하부 비트 라인 위에서 상기 하부 비트 라인과 접촉하는 복수의 하부 메모리 셀들을 형성하는 단계-상기 하부 메모리 셀들의 각각은 적층된, 상변화 메모리(PCM) 요소, 셀렉터 및 복수의 전극들을 포함함-;
    동일 평면 내에 상기 하부 메모리 셀들 위에서 상기 하부 메모리 셀들과 접촉하는 복수의 병렬 워드 라인들을 형성하는 단계-상기 워드 라인들의 각각은 상기 하부 비트 라인과 직교함-;
    상기 워드 라인들 위에서 상기 워드 라인들과 접촉하는 복수의 상부 메모리 셀들을 형성하는 단계-상기 상부 메모리 셀들의 각각은 적층된, PCM 요소, 셀렉터 및 복수의 전극들을 포함함-;
    상기 상부 메모리 셀들 위에서 상기 상부 메모리 셀들과 접촉하는 상부 비트 라인을 형성하는 단계-상기 상부 비트 라인은 상기 워드 라인들 각각과 직교함-; 및
    상기 상부 비트 라인 위에서 상기 상부 비트 라인과 접촉하는 상부 비트 라인 접점을 형성하는 단계를 포함하고,
    상기 하부 비트 라인 접점 및 상기 상부 비트 라인 접점 중 적어도 하나가 평면도의 영역 내에서 상기 하부 및 상부 메모리 셀들 사이에 포함되게 배치되고, 상기 하부 및 상부 메모리 셀들은 상기 영역 내에서 일정한 피치를 갖고,
    상기 상부 비트 라인 접점은 상기 평면도에서 상기 상부 메모리 셀들 사이에 포함되게 배치되고;
    상기 상부 비트 라인 접점을 형성하는 단계는, 상기 상부 비트 라인 접점의 임계 치수가 상기 상부 비트 라인의 임계 치수 이하이도록, 인-시튜 폴리머 퇴적 및 에칭을 포함하는, 3D 메모리 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 하부 비트 라인 접점은 상기 평면도에서 상기 하부 메모리 셀들 사이에 포함되게 배치되고;
    상기 하부 비트 라인 접점을 형성하는 단계는, 상기 하부 비트 라인 접점의 임계 치수가 상기 하부 비트 라인의 임계 치수 이하이도록, 인-시튜 폴리머 퇴적 및 에칭을 포함하는, 3D 메모리 디바이스 형성 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 복수의 하부 메모리 셀들 또는 상기 상부 메모리 셀들을 형성하는 단계는:
    후속적으로 메모리 스택을 형성하기 위해 제1 전도체, 오보닉 임계 스위치(OTS) 재료, 제2 전도체, 칼코게나이드 기반 합금, 및 제3 전도체의 층들을 퇴적하는 단계; 및
    후속적으로 상기 메모리 스택을 2개의 직교 방향들로 에칭하는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  5. 제4항에 있어서, 후속적으로 메모리 스택을 에칭하는 단계는:
    상기 메모리 스택을 상기 2개의 직교 방향들 중 제1 방향으로 이중 패터닝하는 단계;
    제1 갭을 형성하기 위해 상기 이중 패터닝된 메모리 스택을 상기 제1 방향으로 에칭하는 단계;
    유전체 재료로 상기 제1 갭을 채우는 단계;
    상기 에칭된 메모리 스택을 상기 2개의 직교 방향들 중 제2 방향으로 이중 패터닝하는 단계;
    제2 갭을 형성하기 위해 상기 이중 패터닝되고 에칭된 메모리 스택을 상기 제2 방향으로 에칭하는 단계; 및
    상기 유전체 재료로 상기 제2 갭을 채우는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  6. 제1항에 있어서, 상기 하부 비트 라인, 상기 워드 라인들, 또는 상기 상부 비트 라인을 형성하는 단계는:
    전도체의 층을 퇴적하는 단계;
    상기 전도체의 층을 이중 패터닝하는 단계; 및
    상기 이중 패터닝된 전도체 층을 에칭하는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  7. 3차원(3D) 메모리 디바이스를 형성하는 방법으로서,
    하부 비트 라인 접점 및 하부 비트 라인 접점과 접촉하는 하부 비트 라인을 형성하는 단계;
    상기 하부 비트 라인 위에서 상기 하부 비트 라인과 접촉하는 복수의 하부 메모리 셀들을 형성하는 단계-상기 하부 메모리 셀들의 각각은 적층된, 상변화 메모리(PCM) 요소, 셀렉터 및 복수의 전극들을 포함하고, 상기 하부 비트 라인 접점은 평면도의 영역 내에서 상기 하부 메모리 셀들 사이에 포함되게 배치됨-;
    동일 평면 내에 상기 하부 메모리 셀들 위에서 상기 하부 메모리 셀들과 접촉하는 복수의 병렬 워드 라인들을 형성하는 단계-상기 워드 라인들의 각각은 상기 하부 비트 라인과 직교함-;
    상부 비트 라인 접점, 및 상기 워드 라인들 위의 복수의 상부 메모리 셀들을 형성하는 단계-상기 상부 메모리 셀들의 각각은 상기 워드 라인들의 각각의 하나와 접촉하고, 적층된, PCM 요소, 셀렉터 및 복수의 전극들을 포함하고, 상기 상부 메모리 셀들 각각의 상단 표면은 상기 상부 비트 라인 접점의 상단 표면과 동일 평면 상에 있음-; 및
    상기 상부 메모리 셀들 및 상기 상부 비트 라인 접점 위에서 이들과 접촉하는 상부 비트 라인을 형성하는 단계를 포함하고,
    상기 하부 및 상부 메모리 셀들은 상기 영역 내에서 일정한 피치를 갖고,
    상기 상부 비트 라인 접점은 상기 평면도에서 상기 상부 메모리 셀들 사이에 포함되게 배치되고;
    상기 상부 비트 라인 접점을 형성하는 단계는, 상기 상부 비트 라인 접점의 임계 치수가 상기 상부 비트 라인의 임계 치수 이하이도록, 인-시튜 폴리머 퇴적 및 에칭을 포함하는, 3D 메모리 디바이스 형성 방법.
  8. 제7항에 있어서,
    상기 하부 비트 라인 접점을 형성하는 단계는, 상기 하부 비트 라인 접점의 임계 치수가 상기 하부 비트 라인의 임계 치수 이하이도록, 인-시튜 폴리머 퇴적 및 에칭을 포함하는, 3D 메모리 디바이스 형성 방법.
  9. 제7항에 있어서, 상기 복수의 하부 메모리 셀들 또는 상기 상부 메모리 셀들을 형성하는 단계는:
    후속적으로 메모리 스택을 형성하기 위해 제1 전도체, 오보닉 임계 스위치(OTS) 재료, 제2 전도체, 칼코게나이드 기반 합금, 및 제3 전도체의 층들을 퇴적하는 단계; 및
    후속적으로 상기 메모리 스택을 2개의 직교 방향들로 에칭하는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  10. 제9항에 있어서, 후속적으로 메모리 스택을 에칭하는 단계는:
    상기 메모리 스택을 상기 2개의 직교 방향들 중 제1 방향으로 이중 패터닝하는 단계;
    제1 갭을 형성하기 위해 상기 이중 패터닝된 메모리 스택을 상기 제1 방향으로 에칭하는 단계;
    유전체 재료로 상기 제1 갭을 채우는 단계;
    상기 에칭된 메모리 스택을 상기 2개의 직교 방향들 중 제2 방향으로 이중 패터닝하는 단계;
    제2 갭을 형성하기 위해 상기 이중 패터닝되고 에칭된 메모리 스택을 상기 제2 방향으로 에칭하는 단계; 및
    상기 유전체 재료로 상기 제2 갭을 채우는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  11. 제7항에 있어서, 상기 하부 비트 라인, 상기 워드 라인들, 또는 상기 상부 비트 라인을 형성하는 단계는:
    전도체의 층을 퇴적하는 단계;
    상기 전도체의 층을 이중 패터닝하는 단계; 및
    상기 이중 패터닝된 전도체 층을 에칭하는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  12. 3차원(3D) 메모리 디바이스를 형성하는 방법으로서,
    하부 비트 라인 접점, 및 상기 하부 비트 라인 접점과 접촉하는 하부 비트 라인을 형성하는 단계,
    상기 하부 비트 라인 위에서 상기 하부 비트 라인과 접촉하는 복수의 하부 메모리 셀들을 형성하는 단계-상기 하부 메모리 셀들의 각각은 적층된, 상변화 메모리(PCM) 요소, 셀렉터 및 복수의 전극들을 포함함-;
    동일 평면 내에 상기 하부 메모리 셀들 위에서 상기 하부 메모리 셀들과 접촉하는 복수의 병렬 워드 라인들을 형성하는 단계-상기 워드 라인들의 각각은 상기 하부 비트 라인과 직교함-;
    상기 워드 라인들 위에서 상기 워드 라인들과 접촉하는 복수의 상부 메모리 셀들을 형성하는 단계-상기 상부 메모리 셀들의 각각은 적층된, PCM 요소, 셀렉터 및 복수의 전극들을 포함함-;
    상기 상부 메모리 셀들 위에서 상기 상부 메모리 셀들과 접촉하는 상부 비트 라인을 형성하는 단계-상기 상부 비트 라인은 상기 워드 라인들 각각과 직교함-; 및
    상기 상부 비트 라인과 접촉하여 상부 비트 라인 접점을 형성하는 단계를 포함하고,
    상기 하부 비트 라인 접점 및 상기 상부 비트 라인 접점 중 적어도 하나의 임계 치수는 대응하는 하부 비트 라인 또는 상부 비트 라인의 임계 치수 이하이고,
    상기 하부 비트 라인 접점 및 상기 상부 비트 라인 접점 중 적어도 하나가 평면도의 영역 내에서 상기 하부 및 상부 메모리 셀들 사이에 포함되게 배치되고, 상기 하부 및 상부 메모리 셀들은 상기 영역 내에서 일정한 피치를 갖고,
    상기 상부 비트 라인 접점은 상기 평면도에서 상기 상부 메모리 셀들 사이에 포함되게 배치되고;
    상기 상부 비트 라인 접점을 형성하는 단계는, 상기 상부 비트 라인 접점의 임계 치수가 상기 상부 비트 라인의 임계 치수 이하이도록, 인-시튜 폴리머 퇴적 및 에칭을 포함하는, 3D 메모리 디바이스 형성 방법.
  13. 제12항에 있어서, 상기 하부 비트 라인 접점을 형성하는 단계는 인-시튜 폴리머 퇴적 및 에칭을 포함하는, 3D 메모리 디바이스 형성 방법.
  14. 제12항에 있어서, 상기 하부 및 상부 비트 라인 접점들 중 상기 적어도 하나의 임계 치수는 약 60 nm 이하인, 3D 메모리 디바이스 형성 방법.
  15. 제14항에 있어서, 상기 하부 및 상부 비트 라인 접점들 중 상기 적어도 하나의 임계 치수는 약 10 nm와 약 30 nm 사이인, 3D 메모리 디바이스 형성 방법.
  16. 제12항에 있어서, 상기 하부 및 상부 비트 라인 접점들 중 상기 적어도 하나는 상기 대응하는 하부 비트 라인 또는 상부 비트 라인과 동일한 피치를 갖는, 3D 메모리 디바이스 형성 방법.
  17. 제12항에 있어서, 상기 하부 비트 라인 접점의 임계 치수는 상기 하부 비트 라인의 임계 치수 이하인, 3D 메모리 디바이스 형성 방법.
  18. 제12항에 있어서, 상기 복수의 하부 메모리 셀들 또는 상기 상부 메모리 셀들을 형성하는 단계는:
    후속적으로 메모리 스택을 형성하기 위해 제1 전도체, 오보닉 임계 스위치(OTS) 재료, 제2 전도체, 칼코게나이드 기반 합금, 및 제3 전도체의 층들을 퇴적하는 단계; 및
    후속적으로 상기 메모리 스택을 2개의 직교 방향들로 에칭하는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  19. 제18항에 있어서, 후속적으로 메모리 스택을 에칭하는 단계는:
    상기 메모리 스택을 상기 2개의 직교 방향들 중 제1 방향으로 이중 패터닝하는 단계;
    제1 갭을 형성하기 위해 상기 이중 패터닝된 메모리 스택을 상기 제1 방향으로 에칭하는 단계;
    유전체 재료로 상기 제1 갭을 채우는 단계;
    상기 에칭된 메모리 스택을 상기 2개의 직교 방향들 중 제2 방향으로 이중 패터닝하는 단계;
    제2 갭을 형성하기 위해 상기 이중 패터닝되고 에칭된 메모리 스택을 상기 제2 방향으로 에칭하는 단계; 및
    상기 유전체 재료로 상기 제2 갭을 채우는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  20. 제12항에 있어서, 상기 하부 비트 라인, 상기 워드 라인들, 또는 상기 상부 비트 라인을 형성하는 단계는:
    전도체의 층을 퇴적하는 단계;
    상기 전도체의 층을 이중 패터닝하는 단계; 및
    상기 이중 패터닝된 전도체 층을 에칭하는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
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