TWI492432B - Semiconductor memory device and manufacturing method thereof - Google Patents

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TWI492432B
TWI492432B TW099142631A TW99142631A TWI492432B TW I492432 B TWI492432 B TW I492432B TW 099142631 A TW099142631 A TW 099142631A TW 99142631 A TW99142631 A TW 99142631A TW I492432 B TWI492432 B TW I492432B
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Yoshitaka Sasago
Akio Shima
Satoru Hanzawa
Takashi Kobayashi
Masaharu Kinoshita
Norikatsu Takaura
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Hitachi Ltd
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Description

半導體記憶裝置及其製造方法
本發明關於半導體記憶裝置及其製造方法，特別是關於利用電流之流入元件而電氣特性變化之物質，來記憶資訊，可以電氣改寫的非揮發性半導體記憶裝置。
近年來，作為己達微細化極限附近之快閃記憶體之取代記憶體，而利用電阻變化型記憶體之研究盛行，其中之一例為使用硫屬化合物材料作為記錄材料的相變化記憶體。相變化記憶體之記憶體構造，係使記錄材料藉由金屬電極予以挾持者。相變化記憶體，係利用電極間之記錄材料持有不同之電阻狀態，而記憶資訊的電阻變化型記憶體。
相變化記憶體係利用Ge2 Sb2 Te5 等相變化材料之電阻值於非晶質狀態與結晶狀態呈現不同來記憶資訊。於非晶質狀態電阻變高，於結晶狀態電阻變低。因此，讀出時係對元件兩端供給電位差，測定流入元件之電流，而進行元件之高電阻狀態/低電阻狀態之判斷。
相變化記憶體係藉由電流產生之焦耳熱使相變化膜之電阻變化為不同狀態而進行資料之改寫。重置動作、亦即變化為高電阻之非晶質狀態之動作，係於短時間流入大電流溶解相變化材料之後，藉由急速減低電流急速冷卻來進行。另外，設定動作、亦即變化為低電阻之結晶狀態之動作，係藉由長時間流入保持於相變化材料之結晶化溫度之充分之電流而進行。該相變化記憶體，隨著微細化進展，使相變化膜之狀態變化之必要之電流亦變小，因此原理上朝向微細化之研究被盛行著。
將利用彼等電阻變化型元件之記憶體予以高集積化之方法，專利文獻1揭示有：將閘極電極材料與絕緣膜各複數個予以交互積層而成為積層構造，於該積層構造統合加工形成貫穿全層之複數個貫穿孔，於貫穿孔內側加工形成閘極絕緣膜、通道層、相變化膜之構成。
另外，和本發明有關之文獻有非專利文獻1。非專利文獻1揭示和專利文獻1同樣構造之NAND型快閃記憶體。
[習知技術文獻]
[專利文獻]
專利文獻1：特開2008-160004號公報
非專利文獻1：Symposium on VLSI technology,pp.136-137(2009)
但是，專利文獻1記載之相變化記憶體存在以下問題。
首先，第1問題為，選擇1個單元格(unit cell)之選擇電晶體係由縱型電晶體形成。該選擇電晶體係對於1條源極線設置複數個選擇電晶體，彼等選擇電晶體需要分別獨立予以選擇。因此，需要以絕緣膜將閘極電極予以分離，於源極線方向會產生間隙，妨礙集積度之提升。
第2問題為，於記憶體部，先行形成貫穿孔之後，形成記憶體膜或通道膜。如此則，先行形成貫穿孔時，朝向貫穿孔中心形成記憶體膜或通道層。隨著微細化進展貫穿孔變小，相對於貫穿孔之大小，記憶體膜或通道膜之膜厚變厚時，貫穿孔將被填埋而導致無法形成記憶體膜或通道膜。如此則，有必要擴大貫穿孔，但是此情況下，需要針對縱向、橫向雙方予以擴大，對於兩方向變為無法維持最少加工尺寸。結果，變為無法縮小記憶格。
本發明上述及其他目的以及特徵可由本說明書及圖面予以理解。
另外，非專利文獻1揭示之NAND型快閃記憶體，係對閘極電極施加高電壓，藉由位於閘極電極與通道間之電荷捕抓膜將流入通道之電子予以保持，而進行資訊之改寫，因此，其之寫入原理，係和使用電流流入記憶元件本身之電阻變化型元件的記憶體大為不同。因此，適用於NAND型快閃記憶體之技術係無法直接適用於使用電阻變化型元件之記憶體。
本發明之代表性概要簡單說明如下。
作為第1手段，係具有：使成為閘極的半導體層與絕緣層交互積層而成之積層體；形成於積層體側面的閘極絕緣膜層；通道層；及電阻變化材料層。另外，使用二極體作為選擇元件。如此則，可提升集積度。
作為第2手段，係設有開關，其針對複數層所對應之字元線、位元線、閘極配線進行共通控制，並列進行記憶體之選擇之同時，選擇複數層。如此則，可減少各字元線、位元線、閘極配線以及層選擇開關之控制線之驅動電路，可減少驅動電路之面積，可減低位元成本。
作為第3手段，係具有：成為閘極的第1半導體層及第2半導體層；以及第1絕緣膜層及第2絕緣膜層；在第1半導體層、第2半導體層、第1絕緣膜層及第2絕緣膜層所包圍區域，設置閘極絕緣膜層、通道層、電阻變化材料層。另外，閘極絕緣膜層、通道層、電阻變化材料層之兩端，係以相接於第1絕緣膜層、第2絕緣膜層的方式設置。如此則，在第1絕緣膜層、第2絕緣膜層之並列方向，可以無關於閘極絕緣膜層、通道層、電阻變化材料層之膜厚，而決定加工尺寸，可減少格面積，減低位元成本。
作為第4手段，係在位元線與字元線之交叉區域設置2個電流路徑及相變化區域，獨立控制個別之電流路徑。如此則，可增加設於1條位元線與1條字元線之交叉區域的位元數，可減低位元線成本。
作為第5手段，係在複數位元線與複數字元線之交叉之複數區域之各個，將連接成為鏈(chain)狀之記憶體鏈(memory chain)，以及用於選擇記憶體鏈的二極體予以串聯連接。如此則，可縮小記憶格面積，可減低位元成本。
以下依據圖面詳細說明本發明實施形態。又實施形態說明之全圖中，同一機能之構件附加同一符號並省略重複說明。另外，需要事先說明者為，特徵構成之說明之處並非用來限定各實施形態，採用共通構成時可獲得同樣之效果。
(第1實施形態)
如圖1所示，本發明第1實施形態之半導體記憶裝置，係具備：I/O介面1001，具有輸出入緩衝器等用於進行和外部間之資料處理；記憶格陣列1002；供給不同之複數電壓的複數個電源1003～1006；電壓選擇器1007，用於選擇來自電源1003～1006之電壓；配線選擇器1008，用於由記憶格陣列1002之位元線及字元線等配線之中選擇電壓選擇器1007之輸出之連接對象；及控制部1009，進行裝置全體之控制。於配線選擇器1008連接有具有感測放大器等之讀取部1010。
當資料由外部裝置被輸入至I/O介面1001時，控制部1009係令電壓選擇器1007選擇資料寫入用之電壓，於電源1003～1006之任一產生電壓脈衝，使用配線選擇器1008對記憶格陣列1002之特定配線供給電壓脈衝。如此則，可將輸入資料寫入記憶格陣列之相變化記憶格。
當資料之讀出信號由外部裝置被輸入至I/O介面1001時，控制部1009係令電壓選擇器1007選擇資料讀出用之電壓，於電源1003～1006之任一產生電壓，使用配線選擇器1008對記憶格陣列1002之特定配線供給電壓。供給電壓之結果，讀出電流被取入於讀取部1010，此成為被記憶之資料之再生，控制部1009係介由I/O介面1001將資料供給至外部裝置。
圖2表示第1實施形態之半導體記憶裝置之一部分立體模式圖，表示記憶格陣列、配線、接觸部之一部分。圖2表示：由金屬配線構成之字元線2；用於連接字元線2與圖1之配線選擇器的接觸孔WLC；由摻雜有p型雜質之多晶矽層4p、摻雜有低濃度雜質之多晶矽層5p、及摻雜有n型雜質之多晶矽層6p構成之多晶矽二極體PD；閘極多晶矽層21p、22p、23p、24p；對閘極多晶矽供電的金屬配線GL1、GL2、GL3、GL4；分別將閘極多晶矽層21p、22p、23p、24p與配線GL1、GL2、GL3、GL4予以連接的接觸部GC1、GC2、GC3、GC4；將配線GL1、GL2、GL3、GL4與配線選擇器予以連接的接觸部GLC1、GLC2、GLC3、GLC4；由金屬配線構成之位元線3；用於連接位元線3與圖1之配線選擇器的接觸孔BLC；多晶矽二極體PD與閘極多晶矽層21之間之絕緣膜層11；閘極多晶矽層間之絕緣膜層12、13、14；及由閘極多晶矽層24p與位元線3之間之絕緣膜15構成之部分被圖示於圖2。
圖3表示抽出圖2之中之記憶體陣列MA之部分。在複數條字元線2之上使多晶矽二極體PD於字元線2之延伸方向以週期性形成。在位元線3與多晶矽二極體PD之間，形成用於貫穿閘極多晶矽層21p、22p、23p、24p及閘極間絕緣膜層11、12、13、14、15之孔(連接孔)，於孔內被填埋閘極絕緣膜9、通道多晶矽層8p、相變化材料層7。另外，孔，係形成於字元線2與位元線3之交叉區域。
本發明之半導體記憶裝置，係利用相變化材料層7包含之Ge2 Sb2 Te5 等之相變化材料處於非晶質狀態與結晶狀態時電阻值不同而記憶資訊。於非晶質狀態時電阻變高，於結晶狀態電阻變低。因此，讀出係藉由對電阻變化型元件兩端施加電位差，測定流入元件之電流，依據元件之高電阻狀態與低電阻狀態而進行判斷。
圖4表示本發明第1實施形態之相變化記憶體之改寫動作時記錄層之溫度變化。相變化材料由高阻抗狀態之非晶質狀態變化為低阻抗狀態之結晶狀態之動作、亦即設定動作，反之，由低阻抗狀態之結晶狀態變化為高阻抗狀態之非晶質狀態之動作、亦即重置動作，係對相變化材料供給如圖4所示溫度變化而進行。具體言之為，非晶質狀態之相變化材料藉由將其加熱至結晶化溫度以上保持約10-6 秒而可設為結晶狀態。另外，結晶狀態之相變化材料藉由將其加熱至融點以上溫度設為液體狀態後，急速冷卻而可設為非晶質狀態。
圖5表示本發明第1實施形態之記憶格陣列之一部分抽出之圖。另外，並列表示1個閘極多晶矽層21p之上面圖及記憶格陣列之一部分對應之等效電路圖。絕緣膜32，於圖2、3為容易理解而被省略，其為填埋於PD間間隔之絕緣膜。記憶格之動作進行如下。在選擇格SMC所連接之閘極線GL1施加0V，將以通道多晶矽8p為通道之電晶體設為OFF狀態。在非選擇格USMC所連接之閘極線GL2、GL3、GL4施加5V，將電晶體設為ON狀態。位元線BL1被施加0V，字元線WL1之重置動作、設定動作、讀出動作時分別被施加5、4、2V。於非選擇格USMC，在電晶體為ON狀態時通道電阻變低，電流流入通道多晶矽8p。不受USMC部分之相變化材料7之狀態影響，可以流入大略同一電流。於SMC，電晶體為OFF狀態，電流流入相變化材料7。於重置動作、設定動作時，於SMC藉由流入相變化材料7之電流來變化相變化材料7之電阻值進行動作。讀出動作時，於SMC係藉由判斷流入相變化材料7之電流值而進行動作。
第1實施形態之記憶格陣列係由複數位元線、字元線、縱型鏈記憶體及多晶矽二極體PD構成。因此，重置動作、設定動作、讀出動作，例如圖6所示，係藉由控制位元線BL1、BL2、BL3、BL4、字元線WL1、WL2、WL3、閘極配線GL1、GL2、GL3、GL4之電位而進行。和圖5同樣，WL1之電位5/4/2V係分別為重置動作、設定動作、讀出動作之電位。圖6之其他端子之電位標記，亦同樣依序表示重置動作、設定動作、讀出動作之電位。位元線側被連接於BL2、BL3、或BL4，字元線側被連接於WL1之縱型鏈記憶體，位元線以及字元線之電位在重置動作時均為5V，設定動作時均為4V，讀出動作時均為2V，無電位差而未流入電流。另外，位元線側被連接於BL1，字元線側被連接於WL2或WL3之縱型鏈記憶體，位元線以及字元線之電位在重置動作時，設定動作時，讀出動作時均為0V，無電位差而未流入電流。另外，位元線側被連接於BL2、BL3、或BL4，字元線側被連接於WL2或WL3之縱型鏈記憶體，在重置動作時字元線及位元線分別被施加0V及5V，設定動作時字元線及位元線分別被施加0V及4V，讀出動作時字元線及位元線分別被施加0V及2V。在構成縱型鏈記憶體的多晶矽二極體PD之逆偏壓方向被施加電壓。PD之耐壓可製造成為大於5V，如此則可使不流入電流。
因此，僅位元線側被連接於BL1，字元線側被連接於WL1之縱型鏈記憶體，於PD被施加順偏壓而可以流入電流。依據圖5說明之方法，可選擇縱型鏈內之SMC使其動作，結果，可選擇記憶格陣列內之SMC使其動作。
如上述說明，將縱型鏈記憶體及二極體PD串聯連接於字元線2與位元線3之間，可使各別之縱型鏈記憶體形成於字元線2與位元線3之交叉區域，可構成所謂交叉點型(cross point type)記憶體。結果，可縮小記憶格之平面上之面積，實現更高集積化，減低位元成本。另外，於專利文獻1之構成，在記憶體陣列部外需要獲取接觸部之信號線有位元線、閘極、字元線、源極線之4種類。相對於此，本實施形態中藉由使用二極體PD，則不需要控制選擇電晶體之信號線，記憶體陣列外之面積亦可縮小。
又，雖說明重置動作、設定動作、讀出動作時之電位為5/4/2V。但是，對應於重置動作、設定動作、讀出動作時之順序而使電位變高者所利用之電路元件，其動作要求之電壓會變動，而不限定於5/4/2V之電壓。
如圖5所示，使用相變化材料7之鏈型(chain type)記憶體陣列，係將閘極多晶矽層21p、22p、23p、24p，與絕緣膜層11、12、13、14、15交互形成，於彼等側面將通道多晶矽層8p及相變化元件連續設置。因此，藉由控制閘極電壓，切換流入通道多晶矽層8p或相變化材料7之電流，可使資訊記憶於相變化元件。
該鏈型相變化記憶格陣列係相對於半導體基板上被積層於高度方向之3次元。該積層體具有連接孔用於連接交互被形成之閘極多晶矽層21p、22p、23p、24p與絕緣膜層11、12、13、14、15之上面及下面，於連接孔側面存在著覆蓋閘極多晶矽層及絕緣膜層而形成之閘極絕緣膜層9，及覆蓋閘極絕緣膜層9而形成之相變化材料7。藉由該構成，越是增加高度方向之積層數，藉由一次之層形成而被形成之閘極絕緣膜層9以及相變化材料7所覆蓋之閘極多晶矽層之數會增加。因此，相較於閘極絕緣膜層9以及相變化材料7對應於閘極多晶矽層之各層進行層之形成時，可以獲得之效果為，能增加一次可以形成之記憶格之數，可減低位元成本。另外，藉由該構成，可增加包含於1個縱型鏈記憶體之記憶格數，共通利用一組位元線BL及字元線WL之記憶格之數可以增加，可減低位元成本。
另外，其他特徵為，相變化材料層係以覆蓋通道層的方式被形成(依閘極、通道、相變化材料層順序被形成)。橫型記憶格鏈構造之通道係形成基板內，相變化材料層必須形成於閘極上方。因此，需要對閘極實施迂迴配置，需要連接通道層與相變化材料層用之接觸部。本實施形態中，以覆蓋通道層的方式形成相變化材料層，因此，無須對閘極實施迂迴配置，無須設置接觸部，更能實現微細化，有助於降低位元成本。
另外，相對於閘極多晶矽層21p、22p、23p、24p，亦可構成為使絕緣膜層11、12、13、14、15之厚度變薄。藉由此一構成，通道多晶矽8p之中，可縮短在不容易受閘極電壓影響之絕緣膜層11、12、13、14、15之表面所形成之通道多晶矽8p之縱向長度，可降低通道部分之電流路徑之電導，可進行低電流之改寫動作。
另外，絕緣膜層11、12、13、14、15之厚度太薄時相變化材料7之改寫區域接近之故，近接之記憶格彼此之熱干擾發生之可能性存在。因此，變化絕緣膜層11、12、13、14、15之厚度時，須考慮通道之電導減少與熱干擾間之取捨關係。此情況下，絕緣膜層11、12、13、14、15使用SiN等高介電係數物質時，可使位於閘極多晶矽層間之通道層強烈反轉，即使不增加絕緣膜層11、12、13、14、15之厚度之情況下，亦可增加通道層之電流，可進行良好效率之改寫動作。另外，在不產生熱干擾之情況下，薄化絕緣膜層11、12、13、14、15，而且絕緣膜層使用SiN等高介電係數物質亦可能。
以下使用圖7～28說明第1電施形態之半導體記憶裝置之製造方法。
如圖7所示，在形成有周邊電路及字元線接觸部WLC之半導體基板1上，依序形成層間絕緣膜30、成為字元線之鎢膜層2、摻雜有p型雜質之非晶質矽層4a、摻雜有低濃度雜質之非晶質矽層5a、及摻雜有n型雜質之非晶質矽層6a。
之後，如圖8所示，對形成之膜進行加工使成為朝字元線方向延伸之帶狀圖案(stripe pattern)。由非晶質矽層4a、5a、6a至字元線為止係以自動對準方式同時加工，因此對於字元線方向，字元線與非晶質矽柱之各層不存在積層偏移，可提升記憶體改寫動作之信賴性。
之後，如圖9所示，於圖8之間隔填埋絕緣膜31。之後，如圖10所示，加工成為和字元線2之延伸方向垂直之帶狀。此時，僅加工絕緣膜31及非晶質矽層4a、5a、6a，鎢形成之字元線2未被加工。
之後，如圖11所示，以絕緣膜32填埋圖10之間隔。之後，如圖12所示，藉由CMP(化學機械研磨法)除去上部之絕緣膜31、32，使6a之上表面露出。於圖12之階段被形成字元線以及對與字元線以自動對準方式形成之非晶質矽柱。
以下立體圖中為容易理解而省略絕緣膜31、32之圖示。如圖13所示，依序形成絕緣膜層11、非晶質矽層21a、絕緣膜層12、非晶質矽層22a、絕緣膜層13、非晶質矽層23a、絕緣膜層14、非晶質矽層24a、絕緣膜層15。
之後，如圖14所示，形成由圖13所形成之積層膜之上表面到達非晶質矽柱6a之上表面之孔50。
此時，非晶質矽層6a之上面部之面積可設為和孔50之下面部面積大略同一面積，但亦可縮小非晶質矽層6a之間隔寬度，增大非晶質矽層6a之上面部面積(或者將非晶質矽層6a之於字元線方向、位元線方向之各寬度設為大於孔50之於字元線方向、位元線方向之各寬度。如此則，即使孔50之下面部與非晶質矽層6a之上面部之位置偏離時，非晶質矽層6a之上面部較大，因此可確保定位偏離之餘裕度。另外，與填埋於孔50之通道多晶矽層間之接觸面積之偏移亦可減低，可抑制通道多晶矽層與非晶質矽層6a之上面部間之電流路徑之減少。
另外，於圖14雖省略，如圖5、或圖12所示，於非晶質矽層4a、5a、6a之周邊被填埋絕緣膜31、32。孔50之下面部與非晶質矽層6a之上面部之位置偏移時，在形成孔50時之蝕刻，不僅非晶質矽層就連絕緣膜層31、32亦有可能被削去。此情況下，絕緣膜層11與絕緣膜31、32可使用蝕刻選擇比不同之物質。如此則，形成孔50時，可以緩和由非晶質矽層6a之界面附近錯誤蝕刻絕緣膜層31、32，別的物質不會進入蝕刻所產生之間隔，可提升記憶體動作之信賴性。例如蝕刻選擇比不同物質之例，絕緣膜層11可使用SiN，絕緣膜層31、32可使用SiO2 ，可獲得上述效果。
之後，如圖15所示，以不完全填埋孔50的方式形成絕緣膜9。該絕緣膜9係成為閘極絕緣膜。圖16表示沿圖15之字元線2之和半導體基板垂直之面之斷面圖。之後，如圖17所示，藉由回蝕刻除去絕緣膜15上之絕緣膜9以及孔50底部、亦即非晶質矽6a之上表面之絕緣膜9。圖18表示沿圖17之字元線2之斷面圖。
之後，形成成為通道多晶矽層8p之非晶質矽層8a及絕緣膜51。如圖19所示，非晶質矽層8a係以不完全填埋孔50的方式形成，絕緣膜51係以完全填埋孔50的方式形成。圖20表示圖19之沿字元線2之和半導體基板垂直之面之斷面圖。
之後，如圖21所示，藉由離子植入法植入n型雜質之砷(As)或磷(P)，於上表面之非晶質矽層8a進行摻雜。於非晶質矽層8a，被離子摻雜之部分係成為非晶質矽層38a。此時，摻雜之As或P之深度，不僅及於絕緣膜層15之上表面，亦到達側面之一部分。此乃為抑制如後述說明之和位元線3間之接觸電阻之增大。但是，摻雜並未及於在非晶質矽層24a之側面部分被形成之非晶質矽層8a，不會妨礙非晶質矽層24a之閘極動作。
之後，藉由熱處理進行非晶質矽層4a、5a、6a、8a、38a、21a、22a、23a、24a之結晶化以及彼等包含之雜質之活化。如圖22所示，非晶質矽層4a、5a、6a、8a、38a、21a、22a、23a、24a，係分別成為多晶矽層4p、5p、6p、8p、38p、21p、22p、23p、24p。
之後，如圖23所示，除去絕緣膜51，露出多晶矽層8p、38p。之後，如圖24所示，以完全填埋孔50的方式進行相變化材料7之成膜。
於此，相變化材料7係在孔50完全被填埋之前被停止，而再度形成絕緣材，如此則，可以完全填埋孔50的方式，構成為在孔之中央具有相接於相變化材料7之絕緣材。記憶體動作時閘極被設為OFF，電流流入相變化材料7時，基於絕緣材被形成於相變化材料7之內部，而使電流未流入形成有絕緣材之部分。因此，可將流入相變化材料7之電流路徑限定於一部分，可減少引起電阻值變化之區域。如此則，可實現以較少電流進行記憶體動作之效果。
之後，如圖25所示，藉由回蝕刻除去上表面之相變化材料7。此時，相變化材料7之最上表面之標高，係低於絕緣膜15之最上表面。之後，如圖26所示，形成圖2之BLC、亦即用於連接位元線3與形成於半導體基板之周邊電路的接觸部BLC。之後，形成之後被加工成為位元線3之材料。將之後被加工成為位元線3之材料以及n型多晶矽層38p，加工成為朝字元線2之垂直方向延伸之帶狀，露出絕緣膜層15之最上表面，如圖26所示構成位元線3。圖27表示沿圖26之字元線2之斷面圖。相變化材料7之最上表面之標高係低於絕緣膜15之最上表面，圖27之位元線3，係設為一部分填埋於孔50。另外，圖28表示沿圖26之位元線3之斷面圖。
如圖29所示，位元線3與孔50之定位偏移存在，即使孔50之上部被蝕刻，但是藉由在絕緣膜層15露出之時點停止位元線3及n型多晶矽層38p之加工，可以使孔內部不被蝕刻。
另外，如圖25所示說明，可以構成為將相變化材料7之上面高度設為高於絕緣膜15之下面，低於絕緣膜15之上面，使位元線材料3之一部分相接於相變化材料7之上面予以形成。藉由該構成，即使位元線3與相變化材料7之間之積層產生定位偏移時，相接於相變化材料7之上面的位元線3之接觸面積不會變化。因此，可抑制接觸面積減少引起之電阻值增加。之後，對記憶體陣列端之閘極多晶矽層，如圖2所示，以可形成對各層之接觸部的方式予以加工，藉由層間絕緣膜填埋全體。形成到達閘極多晶矽層21p、22p、23p、24p之接觸部GC1、GC2、GC3、GC4，閘極配線GL1、GL2、GL3、GL4，及將閘極配線與周邊電路予以連接的接觸部GLC1、GLC2、GLC3、GLC4。
圖面係表示將4層閘極多晶矽予以積層之例，但不限定於4層，積層數可為任意數。
圖30表示第1實施形態之效果。即使增加積層數，因為可以一次形成閘極絕緣膜及相變化材料層，因此可以減少單位記憶格之加工製程，可以減少工程數，可以有效減低積層化之位元成本。
另外，藉由使用電阻值依電流而變化之電阻變化材料作為記憶格，和快閃記憶體比較，可於低電壓動作，微細化變為容易，積層數同一時更能減低位元成本。
另外，使用二極體PD作為選擇縱型鏈之選擇元件，可以提升集積度，可減低位元成本。
(第2實施形態)
第2實施形態所示係表示縱型鏈記憶體之記憶體陣列之構成要素之閘極多晶矽層21p、22p、23p、24p、61p，以及多晶矽二極體PD與閘極多晶矽之間之絕緣膜層11，閘極多晶矽層間之絕緣膜層12、13、14、15，閘極多晶矽與位元線3之間之絕緣膜71係和字元線2平行被加工成為帶狀之半導體記憶裝置之例。
圖31表示第2實施形態之半導體記憶裝置之一部分之立體模式圖。表示記憶格陣列、配線、接觸部之一部分之圖。圖31表示：由金屬配線構成之字元線2；用於連接字元線2與圖1之配線選擇器的接觸孔WLC；由摻雜有p型雜質之多晶矽層4p、摻雜有低濃度雜質之多晶矽層5p、及摻雜有n型雜質之多晶矽層6p構成之多晶矽二極體PD；記憶格之閘極多晶矽層21p、22p、23p、24p；選擇電晶體之閘極多晶矽層61p、對記憶格之閘極多晶矽層供電的金屬配線GL1、GL2、GL3、GL4；對選擇電晶體之閘極多晶矽層61p供電的金屬配線STGL1、STGL2；分別將記憶格之閘極多晶矽層21p、22p、23p、24p與配線GL1、GL2、GL3、GL4予以連接的接觸部GC1、GC2、GC3、GC4；將選擇電晶體之閘極多晶矽層61p與配線STGL1、STGL2予以連接的接觸部STGC1、STGC2；將配線GL1、GL2、GL3、GL4與配線選擇器予以連接的GLC1、GLC2、GLC3、GLC4；將配線STGL1、STGL2與配線選擇器予以連接的STGLC1、STGLC2；由金屬配線構成之位元線3；用於連接位元線3與圖1之配線選擇器的接觸孔BLC；多晶矽二極體PD與閘極多晶矽層21p之間之絕緣膜層11；閘極多晶矽層間之絕緣膜層12、13、14、15；及由閘極多晶矽層61p與位元線3之間之絕緣膜71構成之部分。一部分之構成要素，亦即GLC4、STGLC1、STGLC2係被配線GL1、GL2等隱蔽而未圖示，但是GLC1、GLC2、GLC3係分別和連接於GL1、GL2、GL3之下部者同樣，被連接於GL4、STGL1、STGL2之下部。
記憶格之閘極多晶矽層21p，其之鄰接之帶狀圖案均連接於同一配線GL1。閘極多晶矽層22p、23p、24p亦同樣。選擇電晶體之閘極多晶矽層61p係隔開1個帶狀連接於互相被絕緣之2個配線STGL1、STGL2，可以獨立施加電壓。
圖32表示抽出圖31之中之記憶體陣列MA之部分之圖。在複數條字元線2之上使多晶矽二極體PD於字元線2之延伸方向以週期性形成。閘極多晶矽層21p、22p、23p、24p、61p與絕緣膜層11、12、13、14、15、71之積層膜，係於字元線2之平行方向被圖案化成為帶狀，閘極多晶矽層21p、22p、23p、24p、61p與絕緣膜層11、12、13、14、15、71之積層膜之帶狀之線部分，係位於字元線間間隔之正上方，閘極多晶矽層21p、22p、23p、24p、61p與絕緣膜層11、12、13、14、15、71之積層膜之帶狀之間隔部分，係被配置於字元線之正上方。位元線3，係加工成為朝字元線2之垂直方向延伸之帶狀，於絕緣膜71上介由n型多晶矽38p被配置。
在閘極多晶矽層21p、22p、23p、24p、61p與絕緣膜層11、12、13、14、15、71之積層膜之間隔部分之位元線3之下部，於閘極多晶矽層21p、22p、23p、24p之側壁，在絕緣膜層11、12、13、14之側壁與絕緣膜15之側壁之下部依序被積層閘極絕緣膜9、通道多晶矽8p、絕緣膜層10、相變化材料7。絕緣膜層10係防止相變化材料7與通道多晶矽層8p間之擴散之層。在兩面之相變化材料層7之間被填埋絕緣膜層91。在絕緣膜層15之側壁上部與閘極多晶矽層61p、絕緣膜層71下部依序被積層閘極絕緣膜層9、通道多晶矽層8p。在兩面之通道多晶矽層8p之間被填埋絕緣膜層92。在絕緣膜層71之上部依序被積層閘極絕緣膜層9、通道多晶矽層38p。在兩面之通道多晶矽層8p之間被填埋絕緣膜層92。在閘極多晶矽層21p、22p、23p、24p、61p與絕緣膜層11、12、13、14、15、71之積層膜之間隔部分之位元線3下部之底部，多晶矽層6p之上表面與通道多晶矽層8p呈接觸。位元線3與多晶矽二極體PD，係介由多晶矽層38p、通道多晶矽層8p、多晶矽二極體PD，在閘極多晶矽層21p、22p、23p、24p、61p與絕緣膜層11、12、13、14、15、71之積層膜兩側之側面被連接。
在閘極多晶矽層21p、22p、23p、24p、61p與絕緣膜層11、12、13、14、15、71之積層膜之間隔部分，而且在位元線3之間隔部分之下部，通道多晶矽層8p、38p、相變化材料層7、絕緣膜層10係被除去，而成為字元線2上之多晶矽二極體PD之間隔部分。於該間隔部分被填埋絕緣膜33。亦即，通道多晶矽層8p、38p、相變化材料層7、絕緣膜層10，係形成於閘極多晶矽層21p、22p、23p、24p、61p與絕緣膜層11、12、13、14、15、71之積層膜，以及絕緣膜33所包圍之區域(以下，本實施形態中稱為「連接孔」)。
圖33表示本發明第2實施形態之記憶格陣列MA之一部分抽出之圖。另外，並列表示閘極多晶矽層21p之上面圖及等效電路圖。絕緣膜層32，於圖31、32為容易理解而被省略，其為填埋於PD間間隔之絕緣膜。記憶格之動作進行如下。在選擇格SMC所連接之閘極線GL1施加0V，將以通道多晶矽8p為通道之電晶體設為OFF狀態。在選擇格SMC未連接之閘極線GL2、GL3、GL4被施加5V，將電晶體設為ON狀態。位元線BL1被施加0V，字元線WL1在重置動作、設定動作、讀出動作時分別被施加5、4、2V。選擇電晶體之閘極多晶矽，係對SMC連接之側之閘極、亦即STGL1施加5V，設定電晶體為ON狀態。對SMC未連接之側之閘極、亦即STGL2施加0V，設定電晶體為OFF狀態。
於非選擇格USMC1，在電晶體為ON狀態時通道電阻變低，而且成為ON狀態之STGL1之通道多晶矽層8p之電阻亦變低。不受USMC1部分之相變化材料層7之狀態影響，可以流入大略同一電流。於SMC，電晶體為OFF狀態，電流流入相變化材料層7。於重置動作、設定動作時，於SMC藉由流入相變化材料層7之電流來變化相變化材料7之電阻值進行動作。讀出動作時，於SMC係藉由判斷流入相變化材料層7之電流值而進行動作。非選擇格USMC2、非選擇格USMC3之電晶體之閘極電壓，係和SMC、USMC1之電晶體為共通，因此USMC2之電晶體成為OFF狀態，USMC3之電晶體成為ON狀態。STGL2連接於閘極多晶矽層61p之選擇電晶體係成為OFF狀態，因此為不流通經由USMC2、USMC3之電流。因此，電流流入相變化材料層7者僅SMC，可進行選擇性動作。
第2實施形態之記憶格陣列係由複數條位元線、字元線、縱型鏈記憶體及多晶矽二極體PD構成。於圖34，表示重置動作、設定動作、讀出動作進行時之位元線BL1、BL2、BL3、BL4，字元線WL1、WL2、WL3，閘極配線GL1、GL2、GL3、GL4，閘極配線STGL1、STGL2之電位關係。
和圖33同樣，WL1之電位5/4/2V係分別為重置動作、設定動作、讀出動作之電位。圖34之其他端子之電位標記，亦同樣依序表示重置動作、設定動作、讀出動作之電位。位元線側被連接於BL2、BL3、或BL4，字元線側被連接於WL1之縱型鏈記憶體，位元線以及字元線之電位在重置動作時均為5V，設定動作時均為4V，讀出動作時均為2V，無電位差而未流入電流。另外，位元線側被連接於BL1，字元線側被連接於WL2或WL3之縱型鏈記憶體，位元線以及字元線之電位在重置動作時，設定動作時，讀出動作時均為0V，無電位差而未流入電流。另外，位元線側被連接於BL2、BL3、或BL4，字元線側被連接於WL2或WL3之縱型鏈記憶體，在重置動作時字元線及位元線分別被施加0V及5V，設定動作時字元線及位元線分別被施加0V及4V，讀出動作時字元線及位元線分別被施加0V及2V。在選擇縱型鏈記憶體的多晶矽二極體PD之逆偏壓方向被施加電壓。PD之耐壓可製造成為大於5V，如此則可使不流入電流。
因此，僅位元線側被連接於BL1，字元線側被連接於WL1之縱型鏈記憶體，於PD被施加順偏壓而可以流入電流。依據圖33說明之方法，可選擇縱型鏈內之SMC使其動作，結果，可選擇記憶格陣列內之SMC使其動作。
為說明相變化元件上面之形狀，圖33表示縱型鏈記憶體之水平面之斷面圖。
作為該構造之一特徵，係藉由形成於連接孔內部之絕緣層91，使相變化材料層7被分離成為：第1區域，以及和對向之另一方通道多晶矽層8p之面呈接觸的第2區域。另外，於個別之電流路徑上設置開關，用於控制流入該2個通道多晶矽層8p之電流之ON/OFF，而構成為可以分別獨立控制流入左右之相變化材料層之電流。藉由該構成，當一方之面上所形成之通道多晶矽層8p藉由閘極動作被設為OFF時，電流會流入相變化材料層7之第1區域，但是電流不會流入和對向之另一方通道多晶矽層8p之面呈接觸的第2區域。因此，和第1實施形態之記憶格比較可進行2位元之記憶，具有1個連接孔之中可實現2倍記憶之效果，可減低位元成本。另外，亦可採用分別獨立控制左右之閘極配線GL1、GL2、GL3、GL4之構成。此情況下，針對形成於1個連接孔之左右電流路徑亦可獨立控制，可減低位元成本。但是，獨立控制左右之閘極配線而需要設置較多之驅動電路，因此就周邊電路減少之觀點而言，如本實施形態藉由同一驅動電路來控制左右之通道多晶矽層為較好。
另外，由電路圖亦可知，成為1個二極體PD連接2個縱型鏈記憶體之構成。二極體PD作為選擇元件之機能，用於選擇藉由字元線2與位元線3之電位關係而被連接之縱型鏈記憶體。因此，本實施形態中，可謂2個縱型鏈記憶體共有1個二極體之構成。藉由該構成，可增加對該1個二極體之位元數，可減低位元成本。
另外，該構造之另一特徵為，形成於連接孔之各層係和將連接孔予以分離的絕緣層呈相接。亦即，於多晶矽層24p側面被形成有相變化材料層7等，但是結晶成長而使膜之厚度增加之方向乃2面相面對之方向，因而其後被形成之膜，將朝填埋該相面對之2面之間的方向而被形成。藉由該構成，膜之形成不會如專利文獻1或第1實施形態之記憶格般朝向孔之中心方向由全方向被形成於填埋方向。因此，結晶成長而使膜之厚度增加之方向，僅為2面相面對之方向，如此則，在和2面相面對之方向呈正交之方向，無須針對形成之膜之厚度加以考慮、加工設定其寬度。因此，正交方向不受形成之膜之厚度影響，而可以最小加工尺寸予以形成。因此，具有提升單位面積之格之密度之效果，可減低位元成本。另外，考慮此一特徵時，無須藉由絕緣層91將相變化區域分開為左右兩側，而將相變化材料層7形成為1個區域時，亦可將字元線方向之加工尺寸維持於最小加工尺寸，和第1實施形態比較具有提高格密度之效果。
以下依據圖32-52說明第2實施形態之一例之半導體記憶裝置之製造方法。藉由和圖7-9所示同樣工程，在形成有周邊電路及字元線接觸部WLC之半導體基板1上，依序形成層間絕緣膜30、成為字元線之鎢膜層2、摻雜有p型雜質之非晶質矽層4a、摻雜有低濃度雜質之非晶質矽層5a、及摻雜有n型雜質之非晶質矽層6a。之後，對形成之膜進行加工使成為朝字元線方向延伸之帶狀圖案，以絕緣膜31進行填埋。由非晶質矽層4a、5a、6a至字元線為止係以自動對準方式同時加工，因此對於字元線方向，字元線與非晶質矽柱之各層不存在積層偏移，可提升記憶體改寫動作之信賴性。之後，藉由CMP法除去絕緣膜31之上部使平坦化，如圖35所示使非晶質矽層6a之上表面露出。
之後，如圖36所示，依序形成絕緣膜層11、非晶質矽層21a、絕緣膜層12、非晶質矽層22a、絕緣膜層13、非晶質矽層23a、絕緣膜層14、非晶質矽層24a、絕緣膜層15、非晶質矽層61a、絕緣膜層71。之後，如圖37所示，對圖36形成之積層膜進行加工，使成為朝字元線2之延伸方向平行之帶狀。此時，以絕緣膜層11、非晶質矽層21a、絕緣膜層12、非晶質矽層22a、絕緣膜層13、非晶質矽層23a、絕緣膜層14、非晶質矽層24a、絕緣膜層15、非晶質矽層61a、絕緣膜層71所構成積層膜之帶狀之間隔部分被配置於字元線2之正上方的方式予以加工。
此時，絕緣膜層11、非晶質矽層21a、絕緣膜層12、非晶質矽層22a、絕緣膜層13、非晶質矽層23a、絕緣膜層14、非晶質矽層24a、絕緣膜層15、非晶質矽層61a、絕緣膜層71所構成積層膜，相對於絕緣材31被製作成為較細亦可。藉由此一構成，在形成如後述說明之絕緣膜9時，積層膜之帶狀之間隔部分不會短於非晶質矽層4a、5a、6a，之後，於位元線方向進行帶狀加工時，可以防止非晶質矽層4a、5a、6a之一部分未被除去而殘留，具有提高記憶體動作之信賴性的效果。
之後，如圖38所示，以未完全填埋圖37所加工之間隔的方式進行絕緣膜9之成膜。之後，如圖39所示，藉由回蝕刻除去絕緣膜71上之絕緣膜9以及非晶質矽層6a之上表面之絕緣膜9。
之後，進行成為通道多晶矽層8p之非晶質矽層8a及絕緣膜層51之成膜。如圖40所示，非晶質矽層8a，係以未完全填埋於間隔的方式進行成膜，絕緣膜層51係以完全填埋於間隔的方式進行成膜。
之後，如圖41所示，藉由離子植入法植入n型雜質之砷(As)或磷(P)，於上表面之非晶質矽層8a進行摻雜。被摻雜之非晶質矽層係設為非晶質矽38a。As或P之摻雜，係以不擴散至較非晶質矽層61a之上表面更下方的方式予以進行。
之後，藉由熱處理進行非晶質矽層4a、5a、6a、8a、38a、21a、22a、23a、24a之結晶化以及彼等包含之雜質之活化，除去絕緣膜51。如圖42所示，非晶質矽層4a、5a、6a、8a、38a、21a、22a、23a、24a，係藉由熱處理進行而分別成為多晶矽層4p、5p、6p、8p、38p、21p、22p、23p、24p。
之後，如圖43所示，以未完全填埋間隔的方式進行絕緣膜層10及相變化材料層7之成膜。之後，如圖44所示，以完全填埋間隔的方式進行絕緣膜層91之成膜。
之後，如圖45所示，藉由回蝕刻使相變化材料層7之最上表面之標高低於絕緣膜層15之最上層之標高，高於絕緣膜層15之最下層之標高。低於絕緣膜層15之最上層之標高，係為防止閘極多晶矽層61p之閘極OFF時電流介由相變化材料層7流入源極/汲極。另外，高於絕緣膜層15之最下層之標高，係為防止形成於絕緣膜層15正下方之多晶矽層24p之閘極OFF時電流介由相變化材料層7流入源極/汲極。絕緣膜層91之一部分亦同時被除去。之後，如圖46所示，填埋絕緣膜層92，如圖47所示，藉由回蝕刻使多晶矽層38p之最上表面露出。
之後，形成圖31之BLC、亦即用於連接位元線3與形成於半導體基板之周邊電路的接觸部BLC。之後，如圖48所示，形成之後被加工成為位元線3之材料。
之後，如圖49所示，將之後被加工成為位元線3之材料以及n型多晶矽層38p、絕緣膜層92、通道多晶矽層8p、絕緣膜層10、相變化材料層7、絕緣膜層91、多晶矽層6p、5p、4p，加工成為朝字元線2之垂直方向延伸之帶狀。加工位元線3成為帶狀時，加工部分之閘極多晶矽層21p、22p、23p、24p、61p與絕緣膜層11、12、13、14、15、71之積層膜以及閘極絕緣膜層9未被加工而殘留，但加工部分之通道多晶矽層8p、38p、相變化材料層7、絕緣膜層10被除去。另外，字元線2上之多晶矽二極體PD亦和上述帶狀之加工同時被除去，而成為間隔部分。此時，多晶矽層6p、5p、4p之形狀，係成為由圖50(a)至圖50(b)所示。
圖51表示由圖49之字元線2之延伸方向看時之斷面，圖52表示由圖49之沿字元線2之間隔之斷面。多晶矽二極體PD係對字元線2與位元線3之兩方以自動對準方式被形成。
另外，縱型鏈記憶體之通道多晶矽層8p、相變化材料層7、絕緣膜層10之圖案，係對位元線3以自動對準方式被形成。相較於依序形成具有特定形狀之層之情況，可以防止積層時之偏移，具有能提高記憶體改寫動作之信賴性之效果。另外，由位元線3至字元線2之上表面為止同時加工，因此連同多晶矽二極體PD可以對位元線3以自動對準方式形成。可以減少加工製程用之遮罩數，可有效降低製造成本。
之後，對記憶體陣列端之閘極多晶矽層，如圖2所示，以可形成對各層之接觸部的方式予以加工，藉由層間絕緣膜填埋包含加工成為帶狀部分之全體。形成到達閘極多晶矽層21p、22p、23p、24p之接觸部GC1、GC2、GC3、GC4，到達閘極多晶矽層61p之接觸部STGC1、STGC2，閘極配線GL1、GL2、GL3、GL4、STGL1、STGL2，及將閘極配線與周邊電路予以連接的接觸部GLC1、GLC2、GLC3、GLC4、STGLC1、STGLC2，構成半導體記憶裝置。
上述說明係針對將非晶質矽層61a配置於較閘極多晶矽層21p、22p、23p、24p上層之構成，但是將非晶質矽層61a配置於較閘極多晶矽層21a、22a、23a、24a下層時，亦可控制圖33中之左右之通道多晶矽層9。但是，如本實施形態般，將非晶質矽層61a配置於上部時，具有之效果為可減少填埋絕緣材於連接孔、加工成為帶狀之工程。
於圖35-52，係藉由1次工程進行成為通道多晶矽層之非晶質矽層之成膜，但亦可分為2次以上之成膜。於圖38之工程之後，除去絕緣膜層9之前，進行非晶質矽層88a之成膜。之後，如圖54所示，藉由回蝕刻除去絕緣膜層71上以及非晶質矽層6a之上表面之非晶質矽層88a、絕緣膜層9。此時，間隔之側壁之絕緣膜層9以及非晶質矽層88a不被除去。之後，以未完全填埋間隔的方式進行非晶質矽層89a之成膜。之後實施和圖40-圖53同樣之工程而構成非揮發性半導體記憶裝置。
圖56表示分2次以上進行成為通道多晶矽層之非晶質矽層之成膜時沿位元線3之斷面圖。藉由1層之非晶質矽層之結晶化而形成通道多晶矽層時，係如圖57(a)、(b)所示，會有形成多晶矽粒之情況存在。此情況下，欲使電晶體為ON狀態時之通道電流之路徑被粒界GRB1完全遮蔽時，通道電阻會變為極端大。通道電阻變為極端大時，相變化材料層7之設定動作、重置動作時欲流入充分之電流需要施加更高電壓。
另外，藉由2層之非晶質矽層88a、89a進行通道多晶矽之成膜後予以結晶化時，於2個層88a、89a之間被形成含有極薄氧之層，大略獨立成長結晶。因此，多晶矽之粒界係如圖57(c)、(d)之GRB2、GRB3所示，分為2各層而形成於不同部分。由此可知，通道電流之路徑可以迂迴粒界GRB2、GRB3流入，粒界引起之通道電阻增大部分變少，可實現低電壓動作。另外，將非晶質矽層88a、89a之成膜更加分割為多數次進行亦可。
分2次以上進行成為通道多晶矽層之非晶質矽層之成膜之方法另有較好之優點。除去絕緣膜層9之前進行非晶質矽層88a之成膜，之後，藉由回蝕刻除去非晶質矽層6a之上面之絕緣膜層9時，在形成於側壁部分之絕緣膜層9之表面，會被形成非晶質矽層88a，該非晶質矽層88a成為絕緣膜層9之防護膜。如此則，可減少閘極絕緣膜之絕緣膜層9之損傷，可提高閘極動作之信賴性。另外，以非晶質矽層88a作為絕緣膜層9之防護膜使用時，形成於非晶質矽層6a上面的非晶質矽層88a，係和絕緣膜層9同時被除去。因此，於非晶質矽層6a上面，成為僅殘留之後被成膜之非晶質矽層89a，僅該部分而成為單層。另外，以非晶質矽層89a作為粒界之迂迴使用時，在除去絕緣膜層9之後，形成非晶質矽層88a、89a亦可獲得效果，因此，在非晶質矽層6a上面存在2層之通道層之構成亦可。
於圖35-52之例，圖53-57之例，係構成為：在絕緣膜層11、非晶質矽層21a、絕緣膜層12、非晶質矽層22a、絕緣膜層13、非晶質矽層23a、絕緣膜層14、非晶質矽層24a、絕緣膜層15、非晶質矽層61a、絕緣膜71所構成之積層膜之間隔部分，被填埋有絕緣膜層9、通道多晶矽(8p、或88p、89p)、絕緣膜層10、相變化材料層7以及絕緣膜層91、92之構造，但是如圖58所示省去絕緣膜層10予以製造亦可。此乃於圖43之工程不進行絕緣膜層10之成膜而予以實現。
具有絕緣膜層10之故，可以防止多晶矽層8p與相變化材料層7之層間擴散，但不使用絕緣膜層10亦可進行記憶體動作。藉由該構成，可省略絕緣膜層10之成膜之製程。因此，相對於具有絕緣膜層10之構成，具有之效果為可減低位元成本。
另外，如圖59所示，在絕緣膜層11、非晶質矽層21a、絕緣膜層12、非晶質矽層22a、絕緣膜層13、非晶質矽層23a、絕緣膜層14、非晶質矽層24a、絕緣膜層15、非晶質矽層61a、絕緣膜71所構成之積層膜之間隔部分，不形成通道多晶矽層亦可。此乃於圖39之工程之後，以未完全填埋間隔的方式進行相變化材料層7之成膜而予以實現。
本說明書中係說明在形成源極/汲極之路徑時，在閘極絕緣膜層9與相變化材料層7之間形成通道多晶矽層8p之構成，但是不設置通道多晶矽層8p，而將相變化材料層7之一部分使用作為通道路徑亦可。此情況下，除記憶區域以外，另以相變化材料層7之一部分作為通道層之機能。藉由該構成可省略進行通道多晶矽層8p之成膜之製程。因此，相對於使用通道多晶矽層8p作為通道動作之構成，具有之效果為可減低位元成本。
另外，於圖35-52之例，圖53-57之例，圖58之例，圖59之例，相變化材料層7係於和基板垂直方向鄰接之記憶格間互相被連接，但亦可對應於各記憶格予以分斷。於圖60-76表示相變化材料層7對應於各記憶格予以分斷之半導體記憶裝置之製造方法。
於圖36所示工程之後，在將絕緣膜層11、非晶質矽層21a、絕緣膜層12、非晶質矽層22a、絕緣膜層13、非晶質矽層23a、絕緣膜層14、非晶質矽層24a、絕緣膜層15、非晶質矽層61a、絕緣膜71所構成之積層膜加工成為帶狀時，係如圖60所示，對非晶質矽進行等方向性蝕刻，而使非晶質矽21a、22a、23a、24a、61a成為蜂腰狀。如圖61所示，以未完全填埋間隔的方式進行絕緣膜層9之成膜。之後，如圖62所示，藉由回蝕刻除去絕緣膜71上之絕緣膜9、非晶質矽層6a之上表面之絕緣膜9，進行成為通道多晶矽層8p之非晶質矽層8a之成膜。
之後，如圖63所示，相較於角度θMAX，以由矽基板垂直方向起之角度θ變為較小之斜率，斜向進行As(砷)或P(磷)之離子植入。於絕緣膜層11、12、13、14、15、71之右側側壁之非晶質矽層8a以及絕緣膜層71之上表面之非晶質矽層8a進行As(砷)或P(磷)之n型雜質之摻雜。此乃為降低側壁部分之n型多晶矽層38p之電阻，使流入n型多晶矽層38p之電流容易流入而進行者。之後，如圖64所示，由圖63之反向，進行As(砷)或P(磷)之離子植入。於絕緣膜層11、12、13、14、15、71之左側側壁之非晶質矽層8a以及絕緣膜層71之上表面之非晶質矽層8a進行As(砷)或P(磷)之n型雜質之摻雜。之後，如圖65所示，以完全填埋間隔的方式進行絕緣膜層51之成膜。
之後，藉由熱處理進行非晶質矽層4a、5a、6a、8a、38a、21a、22a、23a、24a之結晶化以及彼等包含之雜質之活化，除去絕緣膜51。如圖66所示，非晶質矽層4a、5a、6a、8a、38a、21a、22a、23a、24a，係分別成為多晶矽層4p、5p、6p、8p、38p、21p、22p、23p、24p。
之後，如圖67所示，以未完全填埋間隔的方式進行相變化材料層7之成膜。之後，如圖68所示，以完全填埋間隔的方式進行絕緣膜層52之成膜。之後，如圖69所示，藉由回蝕刻，使相變化材料層7之最上表面之標高低於絕緣膜15之最上層之標高，高於最下層之標高。同時除去絕緣膜層52之一部分。
之後，如圖70所示，除去絕緣膜52，使相變化材料層7僅殘留於閘極多晶矽21p、22p、23p、24p之側壁。另外，如圖71所示，填埋絕緣膜層91，如圖72所示，藉由回蝕刻使多晶矽層38p之最上表面露出。
之後，形成圖31之BLC、亦即用於連接位元線3與形成於半導體基板之周邊電路的接觸部BLC。之後，如圖73所示，形成之後被加工成為位元線3之材料。
將之後被加工成為位元線3之材料以及n型多晶矽層38p、絕緣膜層92、通道多晶矽層8p、相變化材料層7、絕緣膜層91、多晶矽層6p、5p、4p，加工成為朝字元線2之垂直方向延伸之帶狀。加工位元線3成為帶狀時，加工部分之閘極多晶矽層21p、22p、23p、24p、61p與絕緣膜層11、12、13、14、15、71之積層膜以及閘極絕緣膜層9未被加工而殘留，但加工部分之通道多晶矽層8p、38p、相變化材料層7被除去。另外，字元線2上之多晶矽二極體PD亦和上述帶狀之加工同時被除去，而成為間隔部分。圖73表示沿字元線2之斷面圖，圖74表示沿字元線2之間隔之斷面。
於第2實施形態之圖面說明將記憶格之閘極多晶矽層予以4層積層之例，但積層數亦可設為5層以上。
第2實施形態之半導體記憶裝置，亦和第1實施形態同樣，即使增加積層數，亦可以一次形成閘極絕緣膜及相變化材料層，因此可以減少單位記憶格之加工製程，減少工程數，可以有效減低積層化引起之位元成本。
另外，採用包含形成於下層之二極體4p~6p亦同時加工之構成時，更能減少單位記憶格之工程數，可以有效減低積層化引起之位元成本。
另外，和第1實施形態比較，可於字元線2與位元線3之交叉區域形成2個縱型鏈記憶體，積層數同一之情況下更能減低位元成本。
(第3實施形態)
第3實施形態表示將積層記憶體之縱型鏈記憶體更進一步予以積層，而實現大容量化之例。
圖75表示第3實施形態之半導體記憶裝置之一部分之立體模式圖，係將積層之縱型鏈記憶體之一層之一部分抽出表示之圖。
圖75表示記憶格陣列、配線、接觸部之一部分之圖。表示：由金屬配線構成之字元線2；用於連接字元線2與圖1之配線選擇器的接觸孔WLC；由摻雜有p型雜質之多晶矽層4p、摻雜有低濃度雜質之多晶矽層5p、及摻雜有n型雜質之多晶矽層6p構成之多晶矽二極體PD；記憶格之閘極多晶矽層21p、22p、23p、24p；選擇電晶體之閘極多晶矽層61p、層選擇電晶體之閘極多晶矽層62p、對記憶格之閘極多晶矽層供電的金屬配線GL1、GL2、GL3、GL4；對選擇電晶體之閘極多晶矽層61p供電的金屬配線STGL1、STGL2；對層選擇電晶體之閘極多晶矽層61p供電的金屬配線STL；分別將記憶格之閘極多晶矽層21p、22p、23p、24p與配線GL1、GL2、GL3、GL4予以連接的接觸部GC1、GC2、GC3、GC4；將選擇電晶體之閘極多晶矽層61p與配線STGL1、STGL2予以連接的接觸部STGC1、STGC2；將層選擇電晶體之閘極多晶矽層62p與配線STL予以連接的接觸部STC；將配線GL1、GL2、GL3、GL4與配線選擇器予以連接的GLC1、GLC2、GLC3、GLC4；將配線STGL1、STGL2與配線選擇器予以連接的STGLC1、STGLC2；將配線STL與配線選擇器予以連接的STLC；由金屬配線構成之位元線3；用於連接位元線3與圖1之配線選擇器的接觸孔BLC；多晶矽二極體PD與閘極多晶矽層21p之間之絕緣膜層11；閘極多晶矽層間之絕緣膜層12、13、14、15、71；及由閘極多晶矽層62p與位元線3之間之絕緣膜72構成之部分。一部分之構成要素，亦即STGLC1、STGLC2、STLC係被配線GL1、GL2等隱蔽而未圖示，但是GLC1、GLC2、GLC3、GLC4係分別和連接於GL1、GL2、GL3、GL4之下部者同樣，被連接於STGL1、STGL2、STL之下部。
圖76表示抽出圖75之中之記憶體陣列MA之部分，特別是表示和位元線3平行斷面圖。和第2實施形態之構造差異在於，追加閘極多晶矽層62p。在複數條字元線2之上使多晶矽二極體PD於字元線2之延伸方向以週期性形成。閘極多晶矽層21p、22p、23p、24p、61p、62p與絕緣膜層11、12、13、14、15、71、72之積層膜，係於字元線2之平行方向被圖案化成為帶狀，閘極多晶矽層21p、22p、23p、24p、61p、62p與絕緣膜層11、12、13、14、15、71、72之積層膜之帶狀之線部分，係位於字元線間間隔之正上方，閘極多晶矽層21p、22p、23p、24p、61p、62p與絕緣膜層11、12、13、14、15、71、72之積層膜之帶狀之間隔部分，係被配置於字元線之正上方。位元線3，係加工成為朝字元線2之垂直方向延伸之帶狀，於絕緣膜72上介由n型多晶矽38p被配置。
在閘極多晶矽層21p、22p、23p、24p、61p、62p與絕緣膜層11、12、13、14、15、71、72之積層膜之間隔部分之位元線3之下部，於閘極多晶矽層21p、22p、23p、24p之側壁，在絕緣膜層11、12、13、14之側壁與絕緣膜15之側壁之下部，依序被積層閘極絕緣膜9、通道多晶矽8p、絕緣膜層10、相變化材料層7，在兩面之相變化材料層7之間被填埋絕緣膜層91。另外，在絕緣膜層15之側壁上部與閘極多晶矽層61p、絕緣膜層71、閘極多晶矽層62p與絕緣膜層72之側壁，依序被積層閘極絕緣膜層9、通道多晶矽層8p，在兩面之多晶矽層8p之間被填埋絕緣膜層92。該絕緣膜層92之最下表面之標高，係低於絕緣膜層15之最上層之標高，高於絕緣膜層15之最下層之標高，此係和圖44說明之理由同樣。
在閘極多晶矽層21p、22p、23p、24p、61p、62p與絕緣膜層11、12、13、14、15、71、72之積層膜之間隔部分之位元線3之下部之底部，多晶矽層6p之上表面與通道多晶矽層8p呈接觸。位元線3，係介由閘極多晶矽層21p、22p、23p、24p、61p、62p與絕緣膜層11、12、13、14、15、71、72之積層膜兩側之側面所形成之多晶矽層38p及通道多晶矽層8p，被連接於多晶矽二極體PD。
另外，和圖52同樣，於位元線方向進行帶狀之加工。加工位元線3成為帶狀時，加工部分之閘極多晶矽層21p、22p、23p、24p、61p、62p與絕緣膜層11、12、13、14、15、71、72之積層膜以及閘極絕緣膜層9未被加工而殘留，但加工部分之通道多晶矽層8p、38p、相變化材料層7、絕緣膜層10被除去。另外，字元線2上之多晶矽二極體PD亦和上述帶狀之加工同時被除去，而成為間隔部分。之後，於上述帶狀加工產生之間隔部分形成絕緣體。
於第3實施形態，係將圖75之縱型鏈記憶體層予以積層成為如圖77所示，將配線相互連接。圖77之第2層之縱型鏈記憶體層、亦即上層之縱型鏈記憶體層，係和第1層同樣，圖77表示：由金屬配線構成之字元線202；用於連接字元線202與字元線2的接觸孔WLC；由摻雜有p型雜質之多晶矽層204p、摻雜有低濃度雜質之多晶矽層205p、及摻雜有n型雜質之多晶矽層206p構成之多晶矽二極體PD；記憶格之閘極多晶矽層221p、222p、223p、224p；選擇電晶體之閘極多晶矽層261p、層選擇電晶體之閘極多晶矽層262p、對記憶格之閘極多晶矽層供電的金屬配線GL21、GL22、GL23、GL24；對選擇電晶體之閘極多晶矽層261p供電的金屬配線STGL21、STGL22；對層選擇電晶體之閘極多晶矽層261p供電的金屬配線STL2；分別將記憶格之閘極多晶矽層221p、222p、223p、224p與配線GL21、GL22、GL23、GL24予以連接的接觸部GC21、GC22、GC23、GC24；將選擇電晶體之閘極多晶矽層261p與配線STGL21、STGL22予以連接的接觸部STGC21、STGC22；將層選擇電晶體之閘極多晶矽層262p與配線STL2予以連接的接觸部STC2；將配線GL21、GL22、GL23、GL24與配線GL1、GL2、GL3、GL4分別予以連接的GLC21、GLC22、GLC23、GLC24；將配線STGL21、STGL22與配線STGL1、STGL2予以連接的STGLC21、STGLC22；將配線STL2與配線選擇器予以連接的STLC2；由金屬配線構成之位元線203；用於連接位元線203與位元線3的接觸孔BLC2。圖78係表示，將圖77之中特別是記憶體陣列MA1、MA2之部分予以抽出之和位元線3、位元線203平行之斷面圖。
如圖78所示，第2層縱型鏈記憶體層亦和第1層同樣，在複數條字元線202之上使多晶矽二極體PD於字元線2之延伸方向以週期性形成。閘極多晶矽層221p、222p、223p、224p、261p、262p與絕緣膜層211、212、213、214、215、271、272之積層膜，係於字元線202之平行方向被圖案化成為帶狀，閘極多晶矽層221p、222p、223p、224p、261p、262p與絕緣膜層211、212、213、214、215、271、272之積層膜之帶狀之線部分，係位於字元線間間隔之正上方，閘極多晶矽層221p、222p、223p、224p、261p、262p與絕緣膜層211、212、213、214、215、271、272之積層膜之帶狀之間隔部分，係被配置於字元線202之正上方。位元線203，係加工成為朝字元線2之垂直方向延伸之帶狀，於絕緣膜272上介由n型多晶矽38p被配置。
在閘極多晶矽層221p、222p、223p、224p、261p、262p與絕緣膜層211、212、213、214、215、271、272之積層膜之間隔部分之位元線203之下部，於閘極多晶矽層221p、222p、223p、224p之側壁，在絕緣膜層211、212、213、214之側壁與絕緣膜215之側壁之下部，依序被積層閘極絕緣膜209、通道多晶矽層208p、絕緣膜層210、相變化材料層207，在兩面之相變化材料層207之間被填埋絕緣膜層291，用於限定流入相變化材料層207之電流之路徑。另外，在絕緣膜層215之側壁上部與閘極多晶矽層261p、絕緣膜層271、閘極多晶矽層262p與絕緣膜層272之側壁，依序被積層閘極絕緣膜層209、通道多晶矽層208p，在兩面之通道多晶矽層208p之間被填埋絕緣膜層292，在絕緣膜層272之上部被積層閘極絕緣膜209、通道多晶矽層238p，在兩面之通道多晶矽層208p之間被填埋絕緣膜層292。該絕緣膜層292之最下表面之標高，係低於絕緣膜層215之最上層之標高，高於絕緣膜層215之最下層之標高，此係和圖44說明之理由同樣。
在閘極多晶矽層221p、222p、223p、224p、261p、262p與絕緣膜層211、212、213、214、215、271、272之積層膜之間隔部分之於位元線203之下部之底部，多晶矽層206p之上表面與通道多晶矽層208p呈接觸。位元線203，係介由閘極多晶矽層21p、22p、23p、24p、61p、62p與絕緣膜層11、12、13、14、15、71、72之積層膜兩側之側面所形成之多晶矽層238p及通道多晶矽層208p，被連接於多晶矽二極體PD。
另外，和圖52同樣，於位元線方向進行帶狀之加工。加工位元線3成為帶狀時，加工部分之閘極多晶矽層221p、222p、223p、224p、261p、262p與絕緣膜層211、212、213、214、215、271、272之積層膜以及閘極絕緣膜層9未被加工而殘留，但加工部分之通道多晶矽層208p、238p、相變化材料層207、絕緣膜層210被除去。另外，字元線202上之多晶矽二極體PD亦和上述帶狀之加工同時被除去，而成為間隔部分。之後，於上述帶狀加工產生之間隔部分形成絕緣體。
第3實施形態之半導體記憶裝置，係具有2層之縱型鏈記憶體層。因此，重置動作、設定動作、讀出動作時，係如圖79所示，藉由控制位元線BL1、BL2、BL3、BL4、字元線WL1、WL2、WL3、閘極配線GL1、GL2、GL3、GL4、閘極配線STGL1、STGL2、層選擇閘極STL、STL2之電位而進行。如圖77之說明，於第1層、第2層縱型鏈記憶體，位元線、字元線、記憶格之閘極配線、選擇電晶體之閘極配線係在互相連接之狀態下被連接於配線選擇器。因此，僅層選擇電晶體之第1層、第2層未被連接而連接於配線選擇器。因此，於第1層、第2層縱型鏈記憶體，位元線、字元線、記憶格之閘極配線、選擇電晶體之閘極配線係被供給同一電位，僅藉由層選擇電晶體可於第1層、第2層供給不同之電位。
於圖79，WL1之電位5/4/2V係分別為重置動作、設定動作、讀出動作之電位。圖34之其他端子之電位標記，亦同樣依序表示重置動作、設定動作、讀出動作之電位。包含選擇格之縱型鏈記憶體層之層選擇電晶體，於圖79之情況下，STL被施加約5V，設定第1層之層選擇電晶體為ON狀態。其他以外之縱型鏈記憶體層之層選擇電晶體，於圖79之情況下，STL2係被施加約0V，設定第2層之層選擇電晶體為OFF狀態。如此則，可以設定成為電流不流入第2層之縱型鏈記憶體。
於第1層縱型鏈記憶體，位元線側被連接於BL2、BL3、或BL4，字元線側被連接於WL1之縱型鏈記憶體，位元線以及字元線之電位在重置動作時均為5V，設定動作時均為4V，讀出動作時均為2V，無電位差而未流入電流。另外，位元線側被連接於BL1，字元線側被連接於WL2或WL3之縱型鏈記憶體，位元線以及字元線之電位在重置動作時，設定動作時，讀出動作時均為0V，無電位差而未流入電流。另外，位元線側被連接於BL2、BL3、或BL4，字元線側被連接於WL2或WL3之縱型鏈記憶體，在重置動作時字元線及位元線分別被施加0V及5V，設定動作時字元線及位元線分別被施加0V及4V，讀出動作時字元線及位元線分別被施加0V及2V。在構成縱型鏈記憶體的多晶矽二極體PD之逆偏壓方向被施加電壓。PD之耐壓可製造成為大於5V，如此則可使不流入電流。
因此，僅第1層縱型鏈記憶體之，位元線側被連接於BL1，字元線側被連接於WL1之處，於PD被施加順偏壓而可以流入電流。依據第2實施形態之圖33說明之方法，可選擇縱型鏈內之SMC使其動作，結果，可選擇記憶格陣列內之SMC使其動作。
於第1層縱型鏈記憶體增加積層數時，必須獨立進行電壓控制的閘極數會對應於積層數而增加，因此，周邊電路特別是配線選擇器之面積會隨積層數增加而急速增大。相對於此，如第3實施形態般，將包含複數層記憶體層之縱型鏈記憶予以積層時，僅追加1層需要獨立進行電壓控制的端子、亦即層選擇閘極，即可追加複數層記憶體層，因此，如圖80所示，積層數增加時之周邊電路、特別是配線選擇器之面積增大可以被顯著抑制。如此則，可以有效實現記憶體元件積層化時之低成本化。
(第4實施形態)
於第1~第3實施形態，將縱型鏈記憶體之閘極多晶矽層21p、22p、23p、24p與配線GL1、GL2、GL3、GL4分別予以連接的接觸部GC1、GC2、GC3、GC4，以及將選擇電晶體之閘極多晶矽層61p與配線STGL1、STGL2予以連接的接觸部STGC1、STGC2，之形成用的間隔，係藉由依序減小閘極多晶矽層21p、22p、23p、24p、61p朝字元線延伸方向之突出量而予以加工成為階梯形狀來實現。
但是，此方法下，最下層閘極多晶矽之突出於記憶體陣列MA之端部之量，係和閘極積層數成比例而變大。突出部分無法形成記憶格，因此記憶體陣列以外之多餘面積會增加。因此，若可以縮小該面積即可提升記憶體陣列之佔有率，可減低成本。
第4實施形態係提供，即使增加積層數時，作為閘極多晶矽之接觸部形成區域用的，閘極多晶矽之突出於記憶體陣列MA之量亦較少的方法。
和第2實施形態同樣，所示之例之半導體記憶裝置，係使縱型鏈記憶體之記憶體陣列之構成要素、亦即閘極多晶矽層21p、22p、23p、24p，以及多晶矽二極體PD與閘極多晶矽層之間之絕緣膜層11、閘極多晶矽層間之絕緣膜層12、13、14、閘極多晶矽與位元線3之間之絕緣膜，於記憶體陣列MA部朝字元線2之平行方向被加工成為帶狀。
圖81表示第4實施形態之半導體記憶裝置之一部分之立體模式圖。表示記憶格陣列、配線、接觸部之一部分之圖。圖81表示：由金屬配線構成之字元線2；用於連接字元線2與圖1之配線選擇器的接觸孔WLC；由摻雜有P型雜質之多晶矽層4p、摻雜有低濃度雜質之多晶矽層5p、及摻雜有n型雜質之多晶矽層6p構成之多晶矽二極體PD；記憶格之閘極多晶矽層21p、22p、23p、24p；選擇電晶體之閘極多晶矽層61p、對記憶格之閘極多晶矽層供電的金屬配線GL1、GL2、GL3、GL4；對選擇電晶體之閘極多晶矽層61p供電的金屬配線STGL1、STGL2；分別將記憶格之閘極多晶矽層21p、22p、23p、24p與配線GL1、GL2、GL3、GL4予以連接的接觸部GC1、GC2、GC3、GC4；將選擇電晶體之閘極多晶矽層61p與配線STGL1予以連接的接觸部STGC1；由金屬配線構成之位元線3；用於連接位元線3與圖1之配線選擇器的接觸孔BLC；多晶矽二極體PD與閘極多晶矽層21p之間之絕緣膜層11；閘極多晶矽層間之絕緣膜層12、13、14、15；及由閘極多晶矽層61p與位元線3之間之絕緣膜71構成之部分。
又，雖未圖示，配線GL1、GL2、GL3、GL4，係介由GLC1、GLC2、GLC3、GLC4連接於配線選擇器。另外，配線STGL1、STGL2，係介由STGLC1、STGLC2連接於配線選擇器。
於圖81之圖示，閘極多晶矽層21p、22p、23p、24p、61p係分別每隔1個被予以連接。看似孤立之帶狀圖案則於MA之字元線方向之相反側同樣被連接。其中，介由GC1、GC2、GC3、GC4、STGC2同樣分別連接於GL1、GL2、GL3、GL4、STGL2。因此，記憶格之閘極多晶矽層21p之鄰接之帶狀圖案全部連接於同一配線GL1。閘極多晶矽層22p、23p、24p亦同樣。選擇電晶體之閘極多晶矽層61p，係連接於每隔帶狀之1個分別被互相絕緣的2個配線STGL1、STGL2，可以獨立施加電壓。
和第1、第2實施形態不同，於圖81，接觸部GC1、GC2、GC3、GC4、STGC1之形成用的閘極多晶矽層21p、22p、23p、24p、61p之段差構造，係形成為朝位元線3之延伸方向之階梯形狀，GL1、GL2、GL3、GL4、STGL1、STGL2係形成為朝字元線2之平行方向。
如此則，即使閘極之積層數增加時，突出於MA之量亦可保持於一定之狀態將閘極多晶矽形成為階梯形狀，可藉由接觸部將閘極供電用之配線予以連接。
於第4實施形態，記憶體陣列MA部分之構造係和第2實施形態同樣，僅MA周邊部之閘極多晶矽之形狀以及接觸部、配線等之周邊部分不同。
以下說明第4實施形態之一例之半導體記憶裝置之製造方法。圖36為止之製造工程均和第2實施形態同樣。但是，絕緣膜11、12、13、14、15、71設為矽氮化膜。
在圖36被成膜之積層膜上另外形成成為硬質遮罩之氮化鈦(TiN)301。之後，使用習知微影成像技術及乾蝕刻技術，除去對圖81之多晶矽21p、22p、23p、24p、61p之接觸部形成部分之301(圖82)。於MA之區域，301係被殘留。
之後，形成成為硬質遮罩之矽氧化膜302，使用習知微影成像技術及乾蝕刻技術進行加工，使成為和301之間隔部分之最下層之閘極多晶矽層21p之於圖81之最終形狀成為同一之形狀(圖83)。
之後，以硬質遮罩301及302作為遮罩，藉由乾蝕刻依序進行矽氮化膜71、閘極多晶矽61p之加工(圖84)。
之後，例如藉由濕蝕刻等等方性進行硬質遮罩302之蝕刻，硬質遮罩302隨膜厚之減少橫向亦被蝕刻，而成為如圖85所示。此時，露出之其他部份、亦即硬質遮罩301、矽氮化膜71、閘極多晶矽61p、矽氮化膜15未被蝕刻。
之後，以硬質遮罩301及經由濕蝕刻而變小尺寸的302為遮罩，依序進行矽氮化膜71、15、閘極多晶矽61p、24p之乾蝕刻加工(圖86)。
同樣，重複硬質遮罩302之濕蝕刻微調以及矽氮化膜/閘極多晶矽之加工之後，除去硬質遮罩301、302，如此則，閘極多晶矽21p、22p、23p、24p、61p與矽氮化膜11、12、13、14、15、71之積層膜，被加工成為如圖87所示。之後，經由和圖37-52同樣之工程，可以製造圖81之半導體記憶裝置。和第2實施形態比較，第4實施形態之半導體記憶裝置雖追加閘極接觸部形成部分之製造工程，但可以抑制積層數增加伴隨之半導體記憶裝置之面積增加，特別是積層數多時有利於降低位元成本。
(第5實施形態)
於第1～第4實施形態係使用二極體PD作為選擇元件，但亦可如專利文獻1設置縱型電晶體作為選擇元件。但是，如專利文獻1使縱型電晶體位於記憶體部下側時，在形成縱型電晶體之後，需要形成記憶體部之貫穿孔，此情況下，需要進行縱型電晶體之位置與貫穿孔位置之定位。另外，將縱型電晶體之通道層與記憶體部之通道層分開2次予以形成，其境界部分之接觸電阻變大。因此，於第5實施形態中，提供可以同時形成該縱型電晶體以及記憶體部之方法。
圖88、89表示第5實施形態之圖面。圖88表示第5實施形態之構造之位元線方向之斷面圖。圖89表示第5實施形態之構造之和位元線方向正交之方向的斷面圖。另外，第5實施形態之構造，基本上係對應於第1、第2實施形態之構造，因此省略共通部分之說明。
於第5實施形態，係在成為記憶格電晶體之閘極的閘極多晶矽層21p、22p、23p、24p之上部，具有成為選擇元件之閘極的閘極多晶矽層25p。另外，該閘極多晶矽層25p，係如圖88所示，於位元線方向分別對應於各個貫穿孔藉由絕緣膜被分離。藉由該構造，藉由選擇位元線3之一，以及閘極多晶矽層25p之一，可以選擇1個貫穿孔。
另外，於第1～第4實施形態，作為字元線機能之金屬配線2，係成為源極線，對應於字元線者係成為閘極多晶矽層25p。該源極線為板狀(plate)構造，對於全部貫穿孔均為共通。
欲形成該構造時只需進行以下工程即可。
於板狀構造之金屬配線2上，依序形成絕緣膜層11、非晶質矽層21a、絕緣膜層12、非晶質矽層22a、絕緣膜層13、非晶質矽層23a、絕緣膜層14、非晶質矽層24a、絕緣膜層15、非晶質矽層25a，之後，將成為選擇電晶體之閘極的非晶質矽層25a加工成為帶狀。之後，藉由絕緣膜16填埋加工完畢之非晶質矽之間隔之後，藉由CMP法進行上表面之平坦化。
之後，形成由積層膜之上表面到達金屬配線2之上表面之孔。
之後，進行和第1實施形態之圖14～25同樣之工程，可於孔內填埋閘極絕緣膜9、通道矽8p、相變化材料7。
但是，閘極多晶矽25p之標高部之相變化材料7係被除去，而以絕緣膜92予以填埋。進行成為位元線3之金屬膜之成膜，加工成為選擇電晶體之垂直方向之帶狀，而可以完成圖88、89之構造。
如上述說明，在成為選擇電晶體之閘極的閘極多晶矽層25p，以及成為記憶格電晶體之閘極的閘極多晶矽層21p、22p、23p、24p之側壁，設置連續之多晶矽層38p，如此則，無須進行定位，例如通道層之接觸電阻亦不成為問題。
又，本發明係以使用硫屬化合物材料之相變化記憶體作為記憶元件為前提予以說明，但記憶元件之材料不限定於此，不限定於相變化記憶體，亦適用於磁阻隨機存取記憶體或電阻性記憶體等對元件流入電流而變化其電氣特性的各種半導體記憶體。
又，本發明說明之前提係以多晶矽作為進行閘極動作的閘極多晶矽層以及成為源極/汲極路徑之通道多晶矽層8p等予以使用，但閘極多晶矽層及通道多晶矽層之材料不限定於此，藉由使用可進行閘極動作之半導體材料亦可實現本發明。
另外，本說明書中，為方便說明而使用字元線、位元線之表現，但兩者為選擇1個縱型鏈記憶體用的選擇線。因此，位置關係上可以上下相反。另外，於位元線側無須連接感測放大器等讀出電路。
(發明效果)
依據本發明，可減低半導體記憶裝置之位元成本。
2．．．字元線
3．．．位元線
4a．．．摻雜有p型雜質之非晶質矽層
5a．．．摻雜有低濃度雜質之非晶質矽層
6a．．．摻雜有n型雜質之非晶質矽層
4p．．．摻雜有p型雜質之多晶矽層
5p．．．摻雜有低濃度雜質之多晶矽層
6p．．．摻雜有n型雜質之多晶矽層
7．．．相變化材料層
8a．．．非晶質矽層
8p．．．通道多晶矽層
9．．．閘極絕緣膜層
10．．．絕緣膜層
11、12、13、14、15、16．．．絕緣膜層
21a、22a、23a、24a、25a．．．非晶質矽層
21p、22p、23p、24p、25p．．．多晶矽層
30、31、32、33．．．絕緣膜層
38a．．．摻雜有n型雜質之非晶質矽層
38p．．．摻雜有n型雜質之多晶矽層
50．．．形成於絕緣膜與矽層之孔
51、52．．．絕緣膜層
61a、62a．．．非晶質矽層
61p、62p．．．多晶矽層
71、72．．．絕緣膜層
88a、89a．．．非晶質矽層
88p、89p．．．多晶矽層
91、92．．．絕緣膜層
98p、99p．．．多晶矽層
202．．．字元線
203．．．位元線
204p．．．摻雜有p型雜質之多晶矽層
205p．．．摻雜有低濃度雜質之多晶矽層
206p．．．摻雜有n型雜質之多晶矽層
207．．．電阻變化型元件之記錄層
208p．．．通道半導體層
209．．．閘極絕緣膜層
210．．．絕緣膜層
211、212、213、214、215．．．絕緣膜層
221p、222p、223p、224p．．．多晶矽層
231．．．絕緣膜層
238p．．．摻雜有n型雜質之多晶矽層
261p、262p．．．多晶矽層
271、272．．．絕緣膜層
291、292．．．絕緣膜層
301．．．硬質遮罩(TiN)
302．．．硬質遮罩(矽氧化膜)
1001．．．I/O介面
1002．．．記憶格陣列
1003～1006．．．電源
1007．．．電壓選擇器
1008．．．配線選擇器
1009．．．控制部
1010．．．讀取部
MA、MA1、MA2．．．縱型鏈記憶體陣列
BL、BL1、BL2、BL3、BL4．．．位元線
WL、WL1、WL2、WL3．．．字元線
BLC、BLC2．．．位元線接觸部
WLC、WLC2．．．字元線接觸部
GC1、GC2、GC3、GC4．．．對閘極電極之接觸部
GL1、GL2、GL3、GL4．．．對閘極電極供電用之金屬配線
GLC1、GLC2、GLC3、GLC4．．．金屬配線與周邊電路間之接觸部
STGC1、STGC2．．．對選擇電晶體閘極之接觸部
STGL1、STGL2．．．對選擇電晶體供電用之金屬配線
SMC．．．選擇記憶格
USMC、USMC1、USMC2、USMC3．．．非選擇記憶格
GRB1、GRB2、GRB3．．．多晶矽之粒界
θ．．．以離子植入之半導體基板垂直方向為基準之角度
θMAX．．．容許之θ之最大值
STC、STC2．．．對層選擇開關之閘極電極之接觸部
STL、STL2．．．對層選擇開關之閘極電極供電用之金屬配線
STLC、STLC2．．．金屬配線與周邊電路間之接觸部
GC21、GC22、GC23、GC24．．．對閘極電極之接觸部
GL21、GL22、GL23、GL24．．．對閘極電極供電用之金屬配線
GLC21、GLC22、GLC23、GLC24．．．金屬配線與周邊電路間之接觸部
STGC21、STGC22．．．對選擇電晶體閘極之接觸部
STGL21、STGL22．．．對選擇電晶體供電用之金屬配線
STGLC21、STGLC22．．．金屬配線與周邊電路間之接觸部
PD．．．多晶矽二極體
圖1表示本發明半導體記憶裝置之全體平面圖。
圖2表示本發明第1實施形態之半導體記憶裝置之一部分立體模式圖。
圖3表示本發明第1實施形態之記憶格陣列之立體模式圖。
圖4表示本發明相變化記憶體之高電阻化、低電阻化動作之說明圖。
圖5表示本發明第1實施形態之記憶格陣列之重置動作、設定動作、讀出動作之說明圖。
圖6表示本發明第1實施形態之記憶格陣列之重置動作、設定動作、讀出動作之說明之電路圖。
圖7表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖8表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖9表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖10表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖11表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖12表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖13表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖14表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖15表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖16表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之一部分斷面圖。
圖17表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖18表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分斷面圖。
圖19表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖20表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分斷面圖。
圖21表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖22表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分斷面圖。
圖23表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分斷面圖。
圖24表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖25表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖26表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖27表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分斷面圖。
圖28表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分斷面圖。
圖29表示本發明第1實施形態之半導體記憶裝置之製造方法之一例之部分斷面圖。
圖30表示本發明第1實施形態之效果圖。
圖31表示本發明第2實施形態之半導體記憶裝置之一部分之立體模式圖。
圖32表示本發明第2實施形態之記憶格陣列之立體模式圖。
圖33表示本發明第2實施形態之記憶格陣列之重置動作、設定動作、讀出動作之說明圖。
圖34表示本發明第2實施形態之記憶格陣列之重置動作、設定動作、讀出動作之說明圖。
圖35表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖36表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖37表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖38表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖39表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖40表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖41表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖42表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖43表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖44表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖45表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖46表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖47表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖48表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖49表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖50表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖51表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之一部分之斷面圖。
圖52表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之一部分之斷面圖。
圖53表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖54表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖55表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖56表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之一部分之斷面圖。
圖57(a)表示多晶矽粒界及電流路徑之說明平面圖，(b)表示多晶矽粒界及電流路徑之說明斷面圖，(c)表示多晶矽粒界及電流路徑之說明平面圖，(d)表示多晶矽粒界及電流路徑之說明斷面圖。
圖58表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之一部分之斷面圖。
圖59表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之一部分之斷面圖。
圖60表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖61表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖62表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖63表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖64表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖65表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖66表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖67表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖68表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖69表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖70表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖71表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖72表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖73表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖74表示本發明第2實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖75表示本發明第3實施形態之半導體記憶裝置之一部分之立體模式圖。
圖76表示本發明第3實施形態之記憶格陣列之一部分之斷面圖。
圖77表示本發明第3實施形態之半導體記憶裝置之一部分之立體模式圖。
圖78表示本發明第3實施形態之記憶格陣列之一部分之斷面圖。
圖79表示本發明第3實施形態之記憶格陣列之重置動作、設定動作、讀出動作之說明電路圖。
圖80表示本發明第3實施形態之效果圖。
圖81表示本發明第4實施形態之半導體記憶裝置之一部分之立體模式圖。
圖82表示本發明第4實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖83表示本發明第4實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖84表示本發明第4實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖85表示本發明第4實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖86表示本發明第4實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖87表示本發明第4實施形態之半導體記憶裝置之製造方法之一例之部分立體模式圖。
圖88表示本發明第5實施形態之記憶格陣列之一部分斷面圖。
圖89表示本發明第5實施形態之記憶格陣列之一部分斷面圖。
2．．．字元線
3．．．位元線
4p．．．摻雜有p型雜質之多晶矽層
5p．．．摻雜有低濃度雜質之多晶矽層
6p．．．摻雜有n型雜質之多晶矽層
7．．．相變化材料層
8p．．．通道多晶矽層
9．．．閘極絕緣膜層
11、12、13、14、15．．．絕緣膜層
21p、22p、23p、24p．．．多晶矽層
32．．．絕緣膜層
38p．．．摻雜有n型雜質之多晶矽層
BL1．．．位元線
WL1．．．字元線
GL1、GL2、GL3、GL4．．．對閘極電極供電用之金屬配線
SMC．．．選擇記憶格
USMC．．．非選擇記憶格
PD．．．多晶矽二極體

Claims (49)

  1. 一種半導體記憶裝置，其特徵為：具有：基板，用於形成半導體元件；第1選擇線，設於上述基板之上方；第1二極體層，設於上述第1選擇線之上，由P型雜質半導體與N型雜質半導體積層而成；第1積層體，係於上述基板之高度方向，使N+1層(N≧1)之第1閘極間絕緣層與N層之第1半導體層分別交互予以積層而成，設於較上述第1二極體層更上方；第2選擇線，朝和上述第1選擇線交叉之方向延伸，設於較上述第1積層體更上方；第1閘極絕緣層，係沿上述N+1層之上述第1閘極間絕緣層之側面以及上述N層之上述第1半導體層之側面而設置；第1通道層，係沿上述第1閘極絕緣層之側面而設置；及第1電阻變化材料層，係沿上述第1通道層之側面而設置，包含有依電流而變化其電阻值的電阻變化材料；上述第1通道層、上述第1電阻變化材料層以及上述第1二極體層，係設於上述第1選擇線與上述第2選擇線之交叉區域。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中上述第1二極體層，係於上述第1選擇線之延伸方 向，以和上述第1選擇線自對對準的方式被形成。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中上述第1積層體，係具有以使上述N+1層之第1閘極間絕緣層之側面以及上述N層之第1半導體層之側面露出而被形成的連接孔；上述第1閘極絕緣層及上述第1電阻變化材料層，係設於上述連接孔之中；上述第1二極體層之於上述第2選擇線方向之寬度，係大於上述連接孔之於上述第2選擇線方向之寬度；上述第1二極體層之於上述第1選擇線方向之寬度，係大於上述連接孔之於上述第2選擇線方向之寬度。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中另具有：第2積層體，係於上述基板之高度方向，使N+1層(N≧1)之第2閘極間絕緣層與N層之第2半導體層分別交互予以積層而成，設於較上述第1選擇線更上方；第2閘極絕緣層，係沿上述N+1層之上述第2閘極間絕緣層之側面以及上述N層之上述第2半導體層之側面而設置；第2通道層，係沿上述第2閘極絕緣層之側面而設置；第2電阻變化材料層，係沿上述第2通道層而設置，包含有上述電阻變化材料；及第1變化區域絕緣層，設於上述第1電阻變化材料層 與上述第2電阻變化材料層之間；上述第2積層體係設置於，對於上述第1積層體，挾持著上述第1選擇線與上述第2選擇線之交叉區域的相反側。
  5. 如申請專利範圍第4項之半導體記憶裝置，其中另具有：第1節點選擇電晶體，用於控制流入上述第1通道層之電流；及第2節點選擇電晶體，用於控制流入上述第2通道層之電流。
  6. 如申請專利範圍第5項之半導體記憶裝置，其中上述第1積層體，係另具有：第N+1編號之第1半導體層，其被積層於上述第N+1編號之第1閘極間絕緣層上面；及第N+2編號之第1閘極間絕緣層，其被積層於上述第N+1編號之第1半導體層上面；上述第2積層體，係另具有：第N+1編號之第2半導體層，其被積層於上述第N+1編號之第2閘極間絕緣層上面；及第N+2編號之第2閘極間絕緣層，其被積層於上述第N+1編號之第2半導體層上面；上述第N+1編號之第1半導體層，係上述第1節點選擇電晶體之閘極電極；上述第N+1編號之第2半導體層，係上述第2節點選擇電晶體之閘極電極。
  7. 如申請專利範圍第4項之半導體記憶裝置，其中 形成於第1選擇線上的上述第1二極體層、上述第1通道層、上述第1電阻變化材料層、上述第1變化區域絕緣層、上述第2電阻變化材料層、以及上述第2通道層，係於上述第2選擇線之延伸方向以自對對準的方式被形成。
  8. 如申請專利範圍第4項之半導體記憶裝置，其中另具有：二極體絕緣層，係相接於上述第1二極體層之於上述第2選擇線方向之側面而被設置；上述二極體絕緣層，係藉由蝕刻選擇比和上述N+1層之閘極間絕緣層之中由下起第1編號之閘極間絕緣層不同的絕緣材料予以形成。
  9. 如申請專利範圍第1項之半導體記憶裝置，其中另外，作為上述第1通道層而具有：在上述第1閘極絕緣層與上述第1電阻變化材料層之間，沿上述第1閘極絕緣層之側面設置的第1半導體通道層。
  10. 如申請專利範圍第9項之半導體記憶裝置，其中另外，作為上述第1通道層而具有：在上述第1半導體通道層與上述第1電阻變化材料層之間，沿上述第1半導體通道層之側面設置的第2半導體通道層。
  11. 如申請專利範圍第1項之半導體記憶裝置，其中上述第1電阻變化材料層之上面，係位於由下數起第N+1編號之上述第1閘極間絕緣層之下面與上面之間之位置，上述第2選擇線之一部分係相接於上述第1電阻變化 材料層之上面。
  12. 如申請專利範圍第1項之半導體記憶裝置，其中上述第1電阻變化材料層，係以填埋形成上述上述第1積層體之孔的方式被形成；上述半導體記憶裝置，係另具有設於上述第1電阻變化材料層中心部的絕緣膜。
  13. 如申請專利範圍第1項之半導體記憶裝置，其中上述第1閘極間絕緣層為SiN。
  14. 如申請專利範圍第1項之半導體記憶裝置，其中上述N+1層之第1閘極間絕緣層之個別之厚度，係較上述N層之第1半導體層之個別之厚度為薄。
  15. 如申請專利範圍第1項之半導體記憶裝置，其中上述第1電阻變化材料層，係藉由上述N層之第1半導體層之各個所對應之區域之狀態之變化，而記憶資訊；上述N層之第1半導體層之各個，在變化所對應之上述第1電阻變化材料層之區域之狀態時，係被供給設定上述第1通道層成為OFF之電壓，在不變化所對應之上述第1電阻變化材料層之區域之狀態時，係被供給設定上述第1通道層成為ON之電壓。
  16. 如申請專利範圍第1項之半導體記憶裝置，其中上述N層之第1半導體層係由多晶矽構成。
  17. 如申請專利範圍第1項之半導體記憶裝置，其中上述第1電阻變化材料層係由相變化材料構成。
  18. 一種半導體記憶裝置，其特徵為： 具備：第1記憶體層，係具有：複數條第1選擇線；複數條第2選擇線，係設於上述第1選擇線上方，朝和上述複數條第1選擇線交叉之方向延伸；及複數個第1記憶格鏈，被設於上述複數條第2選擇線與上述複數條第1選擇線之交叉區域；第2記憶體層，係具有：複數條第3選擇線；複數條第4選擇線，係設於上述第2選擇線上方，朝和上述複數條第3選擇線交叉之方向延伸；及複數個第2記憶格鏈，被設於上述複數條第4選擇線與上述複數條第3選擇線之交叉區域；上述複數個第1記憶格鏈之各個，係具有：在上述複數條第1選擇線之中對應之1條與上述複數條第2選擇線之中對應之1條之間，被串聯連接的第1二極體、第1記憶格與第1層選擇開關；上述複數個第2記憶格鏈之各個，係具有：在上述複數條第3選擇線之中對應之1條與上述複數條第4選擇線之中對應之1條之間，被串聯連接的第2二極體、第2記憶格與第2層選擇開關；上述複數條第2選擇線之各個，係和上述複數條第4選擇線之中對應之1條被共通控制；上述複數條第1選擇線之各個，係和上述複數條第3選擇線之中對應之1條被共通控制；包含於上述第1記憶體層之複數個上述第1層選擇開 關係被共通控制；包含於上述第2記憶體層之複數個上述第2層選擇開關係被共通控制；包含於上述第1記憶體層之複數個上述第1層選擇開關，與包含於上述第2記憶體層之複數個上述第2層選擇開關，係被獨立控制。
  19. 如申請專利範圍第18項之半導體記憶裝置，其中上述第1記憶格，係具有：在上述第1二極體與上述對應之第2選擇線之間被並列設置的第1記憶體選擇開關以及第1電阻變化元件；上述第2記憶格，係具有：在上述第2二極體與上述對應之第4選擇線之間被並列設置的第2記憶體選擇開關以及第2電阻變化元件；上述第1記憶格鏈，其之複數個上述第1記憶格係被串聯連接；上述第2記憶格鏈，其之複數個上述第2記憶格係被串聯連接；上述第1記憶體選擇開關，係和對應之上述第2記憶體選擇開關被共通控制。
  20. 一種半導體記憶裝置，其特徵為：具有：第1選擇線；第2選擇線，被形成於上述第1選擇線之上方，朝和上述第1選擇線交叉之方向延伸； 第1半導體層及第2半導體層，設於上述第2選擇線與上述第1選擇線之間；及在上述第1半導體層側面與上述第2半導體層之間，由上述第1半導體層側面朝上述第2半導體層側面依序被形成的第1閘極絕緣膜、第1通道層、第1電阻變化材料層、第1絕緣層、第2電阻變化材料層、第2通道層及第2閘極絕緣膜；上述第1通道層，係在上述第1選擇線與上述第2選擇線之間形成第1電流路徑；上述第2通道層，係在上述第1選擇線與上述第2選擇線之間形成第2電流路徑；上述第1電阻變化材料層，係對應於經由上述第1通道層流通之電流而變化其電阻狀態；上述第2電阻變化材料層，係對應於經由上述第2通道層流通之電流而變化其電阻狀態；流通於上述第1通道層之電流與流通於上述第2通道層之電流，係獨立被控制；相異之第2選擇線下的第1通道層、第1電阻變化材料層係互相分離的。
  21. 如申請專利範圍第20項之半導體記憶裝置，其中另外具備：第3半導體層，設於上述第1半導體層與上述第2選擇線之間；及第4半導體層，設於上述第2半導體層與上述第2選 擇線之間；於上述第3半導體層之側壁，被形成上述第1閘極絕緣膜、上述第1通道層以及第2絕緣層；於上述第4半導體層之側壁，被形成上述第2閘極絕緣膜、上述第2通道層以及上述第2絕緣層；上述第1半導體層與上述第2半導體層係被電連接；藉由施加於上述第3半導體層之電壓，來控制上述第1通道層之導電狀態；藉由施加於上述第4半導體層之電壓，來控制上述第2通道層之導電狀態；上述第3半導體層與上述第4半導體層，係被電性獨立控制。
  22. 一種半導體記憶裝置，其特徵為：具有：第1選擇線；第2選擇線，被形成於上述第1選擇線之上方，朝和上述第1選擇線延伸方向呈交叉之方向延伸；第1及第2半導體層，形成於上述第1選擇線與上述第2選擇線之間，並列於上述第2選擇線之延伸方向；由上述第1半導體層朝上述第2半導體層依序被形成的第1閘極絕緣膜層、第1通道層、第1電阻變化材料層；接觸於上述第1通道層及上述第1電阻變化材料層之一端的第1絕緣層； 接觸於上述第1通道層及上述第1電阻變化材料層之另一端的第2絕緣層；上述第1通道層以及上述第1電阻變化材料層，係形成於上述第1半導體層、上述第2半導體層、上述第1絕緣層、以及上述第2絕緣層所包圍之區域；相異之第2選擇線下的第1通道層、第1電阻變化材料層係互相分離的。
  23. 如申請專利範圍第22項之半導體記憶裝置，其中另外具備：第3半導體層，設於上述第1半導體層與上述第2選擇線之間；第4半導體層，設於上述第2半導體層與上述第2選擇線之間；及由上述第1電阻變化材料層朝上述第2半導體層依序被形成之第3絕緣層、第2電阻變化材料層、第2通道層及第2閘極絕緣膜層；於上述第3半導體層與上述第4半導體層之間，被形成上述第1閘極絕緣膜層、上述第1通道層、上述第3絕緣層、上述第2通道層以及上述第2閘極絕緣膜層；上述第1半導體層與上述第2半導體層係被電連接；藉由施加於上述第3半導體層之電壓，來控制上述第1半導體通道層之導電狀態；藉由施加於上述第4半導體層之電壓，來控制上述第2半導體通道層之導電狀態； 上述第3半導體層與上述第4半導體層，係被電性獨立控制。
  24. 一種半導體記憶裝置，其特徵為：具有：第1選擇線；第2選擇線；第1記憶格鏈，被連接於上述第1選擇線，其之第1記憶格與第2記憶格係被串聯連接；及第1二極體，被連接於上述第2選擇線與上述第1記憶格鏈之間；於上述第1記憶格，第1電阻變化元件與用於控制流入上述第1電阻變化元件之電流的第1記憶體選擇開關係被電性並聯連接；於上述第2記憶格，第2電阻變化元件與用於控制流入上述第2電阻變化元件之電流的第2記憶體選擇開關係被電性並聯連接。
  25. 如申請專利範圍第24項之半導體記憶裝置，其中另具有：第2記憶格鏈，係於上述第1選擇線與上述第1二極體之間，和上述第1記憶格鏈被並聯連接；第1節點選擇開關，係於上述第1二極體與上述第1選擇線之間，和上述第1記憶格鏈被串聯連接；及第2節點選擇開關，係於上述第1二極體與上述第1選擇線之間，和上述第2記憶格鏈被串聯連接； 於上述第2記憶格鏈，第3記憶格與第4記憶格係被串聯連接；於上述第3記憶格，第3電阻變化元件與用於控制流入上述第3電阻變化元件之電流的第3記憶體選擇開關係電性被並聯連接；於上述第4記憶格，第4電阻變化元件與用於控制流入上述第4電阻變化元件之電流的第4記憶體選擇開關係電性被並聯連接；上述第1節點選擇開關與上述第2節點選擇開關係被獨立控制。
  26. 如申請專利範圍第25項之半導體記憶裝置，其中上述第1記憶體選擇開關與第3記憶體選擇開關係被共通控制；上述第2記憶體選擇開關與第4記憶體選擇開關係被共通控制。
  27. 如申請專利範圍第24項之半導體記憶裝置，其中另具有：第3選擇線；第4選擇線；第3記憶體鏈，被連接於上述第3選擇線，其之第5記憶格與第6記憶格係被串聯連接；第2二極體，被連接於上述第4選擇線與上述第3記憶體鏈之間；第1陣列選擇開關，係於上述第1選擇線與上述第1 二極體之間，和上述第1記憶格鏈被串聯連接；及第2陣列選擇開關，係於上述第3選擇線與上述第2二極體之間，和上述第3記憶格鏈被串聯連接；於上述第5記憶格，第5電阻變化元件與用於控制流入上述第5電阻變化元件之電流的第5記憶體選擇開關係電性被並聯連接；於上述第6記憶格，第6電阻變化元件與用於控制流入上述第6電阻變化元件之電流的第6記憶體選擇開關係電性被並聯連接；上述第1選擇線與上述第3選擇線係被電連接；上述第2選擇線與上述第4選擇線係被電連接；第1記憶體選擇開關與第5記憶體選擇開關係被共通控制；第2記憶體選擇開關與第6記憶體選擇開關係被共通控制；上述第1陣列選擇開關與上述第2陣列選擇開關，係被獨立控制。
  28. 一種半導體記憶裝置，其特徵為：具有：基板，用於形成半導體元件；複數條第1選擇線，設於上述基板之上方；複數條第2選擇線，設於上述複數條第1選擇線之上方，朝和上述複數條第1選擇線交叉之方向延伸；記憶體陣列，其具有：積層體，係於上述基板之高度 方向使N+1層(N≧1)之第1閘極間絕緣層與N層之第1半導體層分別交互予以積層而成；通道層，係沿上述積層體側面而設；及電阻變化材料層，係沿上述通道層側面而設；被設置於上述複數條第1選擇線與上述複數條第2選擇線之間；及N條控制信號線，係介由N個接觸部被連接於上述N層之第1半導體層；上述N個接觸部，係形成於位於上述記憶體陣列之第1方向之端部的區域，被並列配置於和上述第1方向呈交叉的第2方向。
  29. 如申請專利範圍第28項之半導體記憶裝置，其中上述積層體，係於上述複數條第1選擇線與上述複數條第2選擇線之交叉區域形成有貫穿孔；上述通道層及上述電阻變化材料層，係沿上述貫穿孔側壁而設置。
  30. 如申請專利範圍第28項之半導體記憶裝置，其中上述積層體，係於上述第1方向被形成為帶(stripe)狀；上述通道層及上述電阻變化材料層，係於上述複數條第1選擇線與上述複數條第2選擇線之交叉區域，沿著形成為上述帶狀的積層體側壁而設置。
  31. 如申請專利範圍第28項之半導體記憶裝置，其中上述N層之第1半導體層，在形成有上述複數個接觸部之區域，接近上述基板之層之於上述第2方向之寬度為 較寬。
  32. 一種半導體記憶裝置，其特徵為：具有：基板，用於形成半導體元件；源極線，設於上述基板之上方；複數條位元線，設於上述源極線之上方，朝和上述複數條第1選擇線交叉之方向延伸；積層體，係於上述源極線與上述複數條位元線之間，於上述基板之高度方向使N+1層(N≧1)之第1閘極間絕緣層與N層之第1半導體層分別交互積層而成；通道層，係沿上述積層體側面而設；及電阻變化材料層，係沿上述通道層側面而設；上述N層之第1半導體層之中，由下數起第N編號之第1半導體層，係於上述複數條位元線之延伸方向被形成為帶狀；上述通道層，係用於連接上述源極線與上述位元線；上述電阻變化材料層之上面，係位於較上述由下數起第N編號之第1半導體層下面更低之位置。
  33. 一種半導體記憶裝置之製造方法，其特徵為具備：使N+1層(N≧1)之閘極間絕緣層與N層之閘極半導體層交互積層而形成積層體的第1工程；將上述積層體之一部分，由第1編號之上述閘極間絕緣層之下面至第N+1編號之上述閘極間絕緣層之上面為止 予以除去而於第1方向成為帶狀的第2工程；在上述第2工程藉由除去而形成之上述積層體之側壁，形成第1絕緣層的第3工程；沿上述第3工程所形成之上述第1絕緣層之側面，以在上述N層之閘極半導體層之各者的標高方面分離成上述積層體之對向的上述側壁之各者的方式形成包含有電阻變化材料之第1電阻變化材料層的第4工程；及除去上述第4工程所形成之上述第1電阻變化材料層之一部分，使殘留有上述第1電阻變化材料層之區域與上述第1電阻變化材料層被除去之區域，於上述第1方向被交互形成的第5工程。
  34. 如申請專利範圍第33項之半導體記憶裝置之製造方法，其中另具有：在上述第1工程之前，於半導體基板將第2絕緣層、第1選擇線層、摻雜有第1導電型雜質的第1半導體層、第2半導體層以及摻雜有第2導電型雜質的第3半導體層依序予以積層的第6工程；將上述第1選擇線層、上述第1半導體層、上述第2半導體層以及上述第3半導體層，於第1方向加工成為帶狀的第7工程；於上述第7工程之後，沈積第3絕緣層的第8工程；將上述第1半導體層、上述第2半導體層以及上述第3半導體層，於和上述第1方向呈交叉的第2方向加工成 為帶狀的第9工程；於上述第9工程之後，沈積上述第4絕緣層的第10工程；及藉由化學機械研磨法除去上述第3絕緣層及上述第4絕緣層，而使第3半導體層之上表面露出的第11工程。
  35. 如申請專利範圍第34項之半導體記憶裝置之製造方法，其中於上述第7工程，上述第1選擇線層、上述第1半導體層、上述第2半導體層以及上述第3半導體層，係同時被加工。
  36. 如申請專利範圍第33項之半導體記憶裝置之製造方法，其中另具有：於上述第4工程之後，於和上述第1方向呈交叉的第2方向形成帶狀遮罩層的第12工程；上述第5工程，係以上述第12工程所形成之遮罩層作為遮罩，而除去上述第1電阻變化材料層之一部分。
  37. 如申請專利範圍第33項之半導體記憶裝置之製造方法，其中另具有：於上述第4工程之後，積層第2選擇線層，於和上述第1方向呈交叉的第2方向將上述第2選擇線層加工成為帶狀的第13工程；上述第5工程，係以上述第13工程所形成之上述第2選擇線層作為遮罩，而除去上述第1電阻變化材料層之一部分。
  38. 如申請專利範圍第33項之半導體記憶裝置之製造方法，其中於上述第3工程，係形成上述第1絕緣層之後，於上述第1絕緣層側面形成第1半導體通道層；於上述第4工程，上述第1電阻變化材料層，係被形成於上述第1半導體通道層側面；上述第4工程，係另外沿著上述第1電阻變化材料層側面，形成第5絕緣層，將被加工成為上述帶狀的積層體之間予以填埋；上述第5工程，係將上述第1電阻變化材料層，連同上述第1半導體通道層、上述第5絕緣層予以除去。
  39. 如申請專利範圍第33項之半導體記憶裝置之製造方法，其中另具有：在上述第1工程之前，於半導體基板將第2絕緣層、第1選擇線層、摻雜有第1導電型雜質的第1半導體層、以及摻雜有第2導電型雜質的第2半導體層依序予以積層的第6工程；及將上述第1選擇線層、上述第1半導體層、以及上述第2半導體層，於第1方向加工成為帶狀的第7工程；上述第5工程，係將上述第1電阻變化材料層，連同上述第1半導體層、上述第2半導體層同時進行加工。
  40. 如申請專利範圍第34項之半導體記憶裝置之製造方法，其中 上述第3絕緣層及上述第4絕緣層，係藉由蝕刻選擇比不同於上述閘極間絕緣膜的絕緣材料予以形成。
  41. 如申請專利範圍第33項之半導體記憶裝置之製造方法，其中上述第3工程，係於形成上述第1絕緣層之後，於上述第1絕緣層側面形成第1半導體通道層。
  42. 如申請專利範圍第41項之半導體記憶裝置之製造方法，其中上述第3工程，係於形成上述第1半導體通道層之後，於上述第1半導體通道層側面形成第2半導體通道層。
  43. 如申請專利範圍第42項之半導體記憶裝置之製造方法，其中於上述第3工程，係形成上述第1半導體通道層之後，將上述第1絕緣層以及上述第1半導體通道層予以除去，該第1絕緣層以及第1半導體通道層係位於被加工成為上述帶狀之積層體之間之區域底部者，之後，形成上述第2半導體通道層。
  44. 如申請專利範圍第33項之半導體記憶裝置之製造方法，其中另具有：在上述第4工程之後，將上述第1電阻變化材料層，至由下數起第N+1編號之上述閘極間絕緣膜層之上面與下面之間之位置為止予以除去之後，積層第2選擇線層的工程。
  45. 如申請專利範圍第33項之半導體記憶裝置之製造方法，其中上述閘極間絕緣層，係藉由介電係數高於上述閘極間絕緣層的材料予以形成。
  46. 如申請專利範圍第33項之半導體記憶裝置之製造方法，其中上述閘極間絕緣層之個別之厚度，係形成為較上述閘極半導體層之個別之厚度為薄。
  47. 如申請專利範圍第34項之半導體記憶裝置之製造方法，其中在上述第6工程，係在加工成為上述帶狀的上述第1選擇線層、上述第1半導體層、上述第2半導體層與上述第3半導體層之間之區域，形成第3絕緣層；於上述第2工程，加工成為上述帶狀的積層體之在和上述第1方向呈交叉的第2方向之寬度，係小於上述第6工程所形成之第3絕緣層之在上述第2方向之寬度。
  48. 如申請專利範圍第33項之半導體記憶裝置之製造方法，其中上述閘極半導體層，係由多晶矽形成。
  49. 如申請專利範圍第33項之半導體記憶裝置之製造方法，其中上述第1電阻變化材料層，係由相變化材料形成。
TW099142631A 2009-12-17 2010-12-07 Semiconductor memory device and manufacturing method thereof TWI492432B (zh)

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