KR20140109741A - 수직형 반도체 장치 및 제조 방법과 그 동작 방법 - Google Patents

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Abstract

수직형 반도체 소자 및 그 제조 방법을 제시한다.
본 기술의 일 실시예에 의한 수직형 반도체 소자는 공통 소스 영역 상에 형성되며, 도전층 및 데이터 저장물질의 적층 구조를 갖는 필라 구조물 및 필라 구조물의 데이터 저장물질을 둘러싸도록 형성되는 게이트 전극을 포함할 수 있다.

Description

수직형 반도체 장치 및 제조 방법과 그 동작 방법{Vertical Type Semiconductor Device and Fabrication Method and Operating Method Thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 수직형 반도체 장치 및 제조 방법과 그 동작 방법에 관한 것이다.
점차 소형화되는 전자 기기에 적용할 초고집적화, 초고속화 및 초저전력화된 반도체 소자가 요구됨에 따라, 수직형 메모리 소자에 대한 연구가 활발히 이루어지고 있다.
저항성 메모리 소자는 최근 차세대 메모리 소자로 각광받고 있으며, 이 또한 수직형 구조를 도입하고 있는 추세에 있다. 저항성 메모리 소자는 액세스 소자를 통해 셀을 선택하고, 이와 전기적으로 접속된 데이터 저장 물질의 저항 상태를 변화시켜 데이터를 저장하는 소자로서, 예를 들어 상변화 메모리 소자(PCRAM), 저항 메모리 소자(ReRAM), 자기 저항 메모리 소자(MRAM)를 들 수 있다.
저항성 메모리 소자의 액세스 소자로는 다이오드 또는 트랜지스터가 채용될 수 있다. 특히, 트랜지스터는 다이오드에 비하여 문턱전압이 낮게 제어할 수 있는 이점이 있어 동작전압을 감소시킬 수 있으며, 트랜지스터의 수직화가 가능해짐에 따라 저항성 메모리의 액세스 소자로서 주목받고 있다.
즉, 다이오드는 1.1V 이상의 전압이 인가되어야 하므로 동작 전압을 낮추는 데 한계가 있다. 또한, 워드라인 상에 다이오드를 형성할 때 각 셀의 위치별로 워드라인 저항이 가변되어 워드라인 바운싱(bouncing) 현상이 일어나는 단점이 있다.
수평 구조로 형성되는 트랜지스터는 축소율에 대한 한계가 있었지만, 수직 구조의 트랜지스터는 제한된 채널 면적에서 전류 구동력을 충분히 확보할 수 있다. 아울러, 소스 저항을 감소시켜 외부 저항에 의한 전압 강하 성분까지 개선할 수 있다.
한편, 다이오드 및 트랜지스터와 같은 액세스 소자는 반도체 기판을 베이스로 하여 형성된다. 최근 반도체 메모리 소자는 다중 레이어로 형성하여 고집적화를 꾀하고 있는데 이와 같이 반도체 기판을 베이스로 액세스 소자를 형성하는 경우에는 여러 층을 적층하는 것이 불가능하게 된다.
본 기술의 실시예는 데이터 저장 및 액세스 소자 역할을 동시에 수행할 수 있는 수직형 반도체 장치 및 제조 방법과 그 동작 방법을 제공한다.
본 발명의 일 실시예에 의한 수직형 반도체 장치는 공통 소스 영역 상에 형성되며, 도전층 및 데이터 저장물질의 적층 구조를 갖는 필라 구조물; 및 상기 필라 구조물의 상기 데이터 저장물질을 둘러싸도록 형성되는 게이트 전극;을 포함할 수 있다.
한편, 본 발명의 일 실시예에 의한 수직형 반도체 장치 제조 방법은 공통 소스 영역 상에 도전층 및 제 1 절연층이 적층된 필라 구조물을 형성하는 단계; 전체 구조 상에 게이트 절연막 및 게이트 전극 물질을 형성하는 단계; 상기 게이트 전극 물질을 지정된 높이로 제거하여 적어도 제 1 방향으로 상기 게이트 전극 물질 간을 절연시키는 단계; 상기 필라 구조물 사이가 매립되도록 전체 구조 상에 제 2 절연층을 형성하고 상기 제 1 절연층 표면이 노출되도록 평탄화한 후, 상기 제 1 절연층을 제거하는 단계; 및 상기 제 1 절연층 제거 위치에 데이터 저장물질을 매립하는 단계;를 포함할 수 있다.
다른 관점에서, 본 발명의 실시예에 의한 수직형 반도체 장치 제조 방법은 공통 소스 영역 상에 도전층 및 데이터 저장물질이 적층된 필라 구조물을 형성하는 단계; 전체 구조 상에 게이트 절연막 및 게이트 전극 물질을 형성하는 단계; 및 상기 게이트 전극 물질을 지정된 높이로 제거하여 적어도 제 1 방향으로 상기 게이트 전극 물질 간을 절연시키는 단계;를 포함할 수 있다.
다른 한편, 본 발명의 일 실시예에 의한 수직형 반도체 장치 동작 방법은 도전층 및 데이터 저장물질의 적층 구조를 갖는 필라 구조물과, 상기 필라 구조물의 상기 데이터 저장물질을 둘러싸도록 형성되는 게이트 전극과, 상기 필라 구조물 상부에 상기 필라 구조물과 전기적으로 접속되는 배선층을 포함하는 수직형 반도체 장치의 동작 방법으로서, 상기 데이터 저장물질은 상변화 물질이며, 초기화 명령에 응답하여 상기 게이트 전극 및 상기 배선층에 상기 데이터 저장물질을 비정질 상태로 변경하기 위한 전압을 인가할 수 있다.
본 기술에 의하면 반도체 기판을 베이스로 하지 않고 액세스 소자를 제공함으로써 멀티 레이어 반도체 메모리 소자를 형성할 수 있다.
또한, 데이터 저장물질이 액세스 소자로서 동작하도록 함으로써 공정이 단순해 질 뿐 아니라, 반도체 소자의 초고집적화 및 초소형화가 가능하다.
아울러, 액세스 소자의 채널 물질 및 데이터 저장물질로 상변화 물질을 채택함에 따라 동작 속도를 획기적으로 개선할 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 의한 수직형 메모리 소자 제조 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 의한 수직형 메모리 소자 동작 방법을 설명하기 위한 도면이다.
도 11 내지 도 18은 본 발명의 다른 실시예에 의한 수직형 메모리 소자 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다. 각 도면에서 (a)는 제 1 방향(Y방향), 예를 들어 비트라인 연장 방향에 대한 단면도이고, (b)는 평면도이며, (c)는 제 2 방향(X방향), 예를 들어 워드라인 연장 방향에 대한 단면도이다. 또한, 제 2 방향에 대한 단면도는 필요에 따라 도시하였다.
도 1 내지 도 9는 본 발명의 일 실시예에 의한 수직형 메모리 소자 제조 방법을 설명하기 위한 도면이다.
먼저, 도 1에 도시한 것과 같이, 반도체 기판의 공통 소스 영역(101) 상에 도전층(103), 제 1 절연층(105) 및 하드마스크(107)을 순차적으로 형성한다.
여기에서, 공통 소스 영역(101)은 금속 등을 이용하여 도전물질로 형성할 수 있으나 이에 한정되는 것은 아니며, 이온 주입 공정을 통해 형성할 수도 있다.
다음, 도 2에 도시한 것과 같이, 하드마스크(107)를 필라 형태로 패터닝한 후, 이를 식각 마스크로 하여 제 1 절연층(105) 및 도전층(103)을 패터닝하여 필라 구조물을 형성한다.
필라 구조물 형성 후에는 도 3에 도시한 것과 같이, 하드마스크(107)를 제거하고 도전층(103)의 저부로부터 도전층(103)의 지정된 높이까지 제 2 절연층(109)을 매립할 수 있다. 보다 구체적으로, 전체 구조 상에 제 2 절연층(109)을 형성하고 평탄화한 후, 습식 또는 건식 식각을 수행하여 도전층(103)의 지정된 높이까지 리세스시킨다. 제 2 절연층(109) 매립 공정은 셀 간 분리를 보다 확실히 하기 위한 것으로 생략하여도 무방하다.
노출된 필라 구조물 표면에는 게이트 절연막(111)을 형성하며 이를 도 4에 도시하였다.
게이트 절연막(111)을 형성한 후에는 도 5에 도시한 것과 같이 전체 구조 상에 게이트 전극 물질(113)을 형성한다. 필라 구조물 간의 간격은 도 3에 도시한 것과 같이 제 1 방향(Y방향)으로의 간격(P2)이 제 2 방향(X방향)으로의 간격(P1)보다 넓게 형성될 수 있으므로, 도 5의 (c)에서 알 수 있는 바와 같이 게이트 전극 물질(113)은 제 1 방향으로 형성된 필라 구조물 사이에는 단차를 가지고 형성된다.
이후, 도 6에 도시한 것과 같이 게이트 전극 물질(113)을 지정된 높이 제거하여, 제 1 방향으로 게이트 전극 물질(113) 간의 절연이 이루어진다. 이때, 도 3에 도시한 것과 같이 제 2 방향으로의 필라 구조물 간의 간격(P1)이 제 2 방향으로의 필라 구조물 간의 간격(P2) 간격보다 짧게 설계한 경우 제 2 방향의 게이트 전극 물질은 절연되지 않고 이어져 있는 상태를 가질 수 있다
그리고 필라 구조물 사이에 제 3 절연층(115)을 형성하고 제 1 절연층(105) 상단이 노출되도록 평탄화한다. 그리고, 노출된 제 1 절연층(105)을 선택적으로 제거하여 도전층(103) 상단이 노출되는 채널 영역(CH)을 형성하며, 이에 따른 상태를 도 7에 도시하였다.
도 8에는 전체 구조 상에 데이터 저장물질(117)을 형성하고 제 3 절연층(115) 표면이 노출되도록 평탄화하여, 데이터 저장물질(117)이 채널 영역(CH) 내에 매립되어 도전층(103)과 전기적으로 접속되도록 한 상태를 나타내었다.
여기에서, 데이터 저장물질(117)은 GST와 같은 상변화 물질일 수 있으며, 보다 바람직하게는 비정질 상태의 상변화 물질로 형성할 수 있다. 데이터 저장물질(177)은 페로브스카이트, 전이금속산화물 등으로 형성하는 것도 가능하다.
아울러, 도 7에서와 같이 채널 영역(CH)을 형성한 후, 채널 영역(CH)의 내측벽에 스페이서를 형성한 다음 데이터 저장물질(117)을 형성하는 것도 가능하다. 채널 영역(CH) 내측벽에 스페이서를 형성하는 경우에는 데이터 저장물질(117)과 도전층(103)과의 접촉 면적을 줄여 리셋 전류를 감소시킬 수 있는 효과 또한 얻을 수 있다. 또한, 이 경우 스페이서는 게이트 절연막(111)과 다른 종류의 절연물질, 예를 들어 질화물을 이용하여 형성할 수 있으나 이에 한정되는 것은 아니다.
본 발명의 다른 실시예에서, 데이터 저장물질(117)로 상변화 물질을 이용하는 경우 채널 영역(CH) 내에 결정질 상변화 물질, 비정질 상변화 물질 및 결정질 상변화 물질을 순차적으로 형성하는 것도 가능하다. 이 경우 비정질 상변화 물질 형성 부위가 실질적인 채널 영역으로 동작할 수 있다.
아울러, 데이터 저장물질(177)로 페로브스카이트 또는 전이금속산화물을 이용하는 경우에는 채널 영역(CH) 내에 제 1 장벽 금속층, 페로브스카이트 물질(또는 전이금속산화물) 및 제 2 장벽 금속층을 순차적으로 형성할 수 있고, 페로브스카이트 또는 전이금속산화물 형성 부위가 실질적인 채널영역으로 동작할 수 있다.
본 발명의 또 다른 실시예에서, 데이터 저장물질(117)을 형성하기 전, 데이터가 저장될 부분의 게이트 절연막(113)의 두께가 증가되도록 한 후 데이터 저장물질(117)을 형성하여 리셋 전류를 감소시키는 방안 또한 고려될 수 있다.
즉, 본 발명에서는 데이터 저장물질(117)을 수직형 트랜지스터의 채널 영역으로 사용한다. 특히 비정질 상변화 물질은 트랩이 많은 P-타입 반도체의 전기적 특성을 갖고 있다. 따라서, 이를 트랜지스터의 채널로 이용하는 것이 본 발명의 핵심이며, 나아가 이러한 트랜지스터를 액세스 소자로 이용할 경우 액세스 소자 상에 별도의 메모리 셀을 형성할 필요가 없이, 채널 영역의 데이터 저장물질(117)을 데이터 저장 영역으로 이용할 수 있다. 결국, 수직형 트랜지스터가 액세스 소자 및 메모리 셀의 역할을 동시에 수행하므로 반도체 장치의 초고집적화 및 초소형화를 달성할 수 있다. 아울러, 이러한 반도체 장치의 구체적인 구동 방법은 도 10을 참조하여 후술할 것이다.
채널 영역(CH)에 데이터 저장물질(117)을 매립한 후에는 도 9에 도시한 것과 같이 데이터 저장물질(117)과 전기적으로 접속되는 배선층, 예를 들어 비트라인(119)을 형성한다.
도 10a 및 10b는 본 발명의 일 실시예에 의한 수직형 메모리 소자 동작 방법을 설명하기 위한 도면이다.
비정질 상변화 물질의 전기적 I-V 특성은 트랩이 많은 P-타입 반도체 특성을 지님을 알 수 있다. 따라서, 비정질 상변화 물질을 이용하여 수직 구조 트랜지스터를 형성할 수 있다.
도 1 내지 도 9의 과정을 통해 완성된 반도체 장치의 데이터 저장물질은 결정 상태를 가지므로 모두 셋(set) 특성을 보인다. 따라서, 테스트 모드에서 초기화를 위한 파이어-아웃(Fire-out) 동작에 의해 모든 데이터 저장물질을 비정질 상태로 변경시킨다. 그러면 데이터 저장물질은 데이터 저장 역할과 동시에 트랜지스터의 채널 역할을 수행한다. 즉, 트랜지스터와 메모리 셀의 역할을 동시에 수행하는 것이다.
도 10a 및 10b를 참조하여, 제 1 및 제 2 트랜지스터에 리드 동작을 수행하는 경우, 제 3 및 제 4 트랜지스터에 라이트 동작을 수행하는 경우에 대해 설명하며, 이때 제 5 및 제 6 트랜지스터는 미선택 상태로 가정한다.
도 10a에서 제 1 트랜지스터는 도전층(103A), 상변화 물질(117A) 및 게이트 전극(113A)으로 이루어지고, 제 2 트랜지스터는 도전층(103B), 상변화 물질(117B) 및 게이트 전극(113B)으로 이루어질 수 있다. 또한, 제 3 트랜지스터는 도전층(103C), 상변화 물질(117C) 및 게이트 전극(113C)으로 이루어지고, 제 4 트랜지스터는 도전층(103D), 상변화 물질(117D) 및 게이트 전극(113D)으로 이루어질 수 있다. 아울러, 제 5 트랜지스터는 도전층(103E), 상변화 물질(117E) 및 게이트 전극(113E)으로 이루어지고, 제 6 트랜지스터는 도전층(103F), 상변화 물질(117F) 및 게이트 전극(113F)으로 이루어질 수 있다. 또한, 각 상변화 물질(117A~117F)은 데이터가 저장되는 부분에 비정질 상변화 물질(121A~121F)을 형성하여 구성할 수 있다.
도 10b에는 특정 셀(A)이 선택될 경우 이와 비트라인 및 워드라인을 공유하거나 공유하지 않는 미선택 셀들(B, C, D)을 나타내었다.
그리고, 선택 셀(A)(제 1 또는 제 2 트랜지스터가 될 수 있음)에 대한 리드 동작시 선택 셀(A) 및 미선택 셀(B, C, D)의 비트라인 및 워드라인에 하기 [표 1]과 같이 전압을 인가할 수 있다.
리드동작 선택 셀(A) 선택 셀과 비트라인을 공유하는 미선택 셀(B) 선택 셀과 비트라인/워드라인을 공유하지 않는 미선택 셀(C) 선택 셀과 워드라인을 공유하는 미선택 셀(D)
비트라인 1V 1V 0V 0V
워드라인 2V 이하 0V 이하 0V 이하 2V 이하
리드 동작시 선택 셀(A)에는 상변화 물질(117A, 117B)의 결정 상태를 변화시키지 않을 정도의 레벨임과 동시에 제 1 및 제 2 트랜지스터를 턴온시킬 수 있는 레벨의 전압이 인가되며, 따라서 상변화 물질(117A, 117B)이 기억하고 있는 저항 상태 즉, 데이터 레벨을 판별할 수 있다. 다시 말해, 리드 모드시 비트라인 에 상변화 물질(117A, 117B)의 상태를 변화시키지 않을 제 1 레벨의 양의 전압(예를 들어, 1V)을 인가하고, 워드라인(게이트 전극)에 제 1 레벨 또는 제 1 레벨보다 높은 제 2 레벨의 양의 전압(예를 들어, 2V)을 인가하는 것이다.
한편, 선택 셀(A)(제 3 또는 제 4 트랜지스터가 될 수 있음)에 대한 라이트 동작시 선택 셀(A) 및 미선택 셀(B, C, D)의 비트라인 및 워드라인에 하기 [표 2]와 같이 전압을 인가할 수 있다.
라이트 동작 선택 셀 선택 셀과 비트라인을 공유하는 미선택 셀 선택 셀과 비트라인/워드라인을 공유하지 않는 미선택 셀 선택 셀과 워드라인을 공유하는 미선택 셀
비트라인 2V 2V 0V 0V
워드라인 2V 이하 0V 이하 0V 이하 2V 이하
라이트 동작시 인가되는 전압은 상변화 물질(117C, 117C)의 결정 상태를 변화시킬 수 있는 레벨임과 동시에 제 3 및 제 4 트랜지스터를 턴온시킬 수 있는 레벨로 결정될 수 있으며, 예를 들어 선택 셀의 비트라인에 제 2 레벨의 양의 전압(예, 2V)을 인가하고, 워드라인에 제 2 레벨 또는 그 이하의 양의 전압(예, 1V)을 인가할 수 있다.
따라서 이러한 경우 상변화 물질(117C, 117D)에 새로운 데이터를 기록할 수 있다.
리드, 또는 라이트 동작시 선택 셀과 비트라인 및 워드라인을 공유하지 않는 셀(C)에는 상변화 물질(117E, 117F)의 결정 상태를 변화시키지 않는 레벨임과 동시에 해당 트랜지스터(도 10a의 제 5 및 제 6 트랜지스터)가 턴오프되는 레벨로 결정될 수 있으며, 예를 들어 제 1 및 제 2 비트라인(119E, 119F)에 접지전압을 인가하고, 게이트 전극(113E, 113F)에 접지전압 또는 지정된 레벨의 음의 전압(예, -2V)을 인가할 수 있다. 이때, 상변화 물질(117E, 117F)은 완전한 공핍 상태가 되어 제 5 및 제 6 트랜지스터는 턴오프되고, 상변화 물질(117E, 117F)의 결정 상태 또한 변하지 않게 되며, 결국 제 5 및 제 6 트랜지스터는 미선택 트랜지스터가 된다.
아울러, 리드 또는 라이트 동작시 선택 셀(A)과 비트라인을 공유하는 미선택 셀(B)의 워드라인에는 접지전압 또는 지정된 레벨의 음의 전압(예, -2V)을 인가할 수 있고, 선택 셀과 워드라인을 공유하는 미선택 셀(C)의 비트라인에는 접지전압을 인가하여 해당 트랜지스터가 턴오프되도록 한다.
도 11 내지 도 18은 본 발명의 다른 실시예에 의한 수직형 메모리 소자 제조 방법을 설명하기 위한 도면이다.
먼저, 도 11에 도시한 것과 같이, 반도체 기판의 공통 소스 영역(201) 상에 도전층(203), 데이터 저장물질(205) 및 하드마스크(107)를 순차적으로 형성한다.
여기에서, 공통 소스 영역(201)은 금속 등을 이용하여 도전물질로 형성할 수 있으나 이에 한정되는 것은 아니며, 이온 주입 공정을 통해 형성할 수도 있다.
또한, 데이터 저장물질(205)은 상변화 물질일 수 있으며, 보다 바람직하게는 비정질 상태의 상변화 물질로 형성할 수 있다. 특히, 데이터 저장물질(205)로 상변화 물질을 이용하는 경우 결정질 상변화 물질, 비정질 상변화 물질 및 결정질 상변화 물질을 순차적으로 형성하는 것도 가능하다. 본 발명의 다른 실시예에서, 데이터 저장물질(205)은 페로브스카이트, 전이금속산화물 등으로 형성하는 것도 가능하며, 특히, 제 1 장벽 금속층, 페로브스카이트 물질(또는 전이금속산화물) 및 제 2 장벽 금속층의 적층 구조일 수 있다.
다음, 도 12에 도시한 것과 같이, 하드마스크(207)를 필라 형태로 패터닝한 후, 이를 식각 마스크로 하여 데이터 저장물질(205) 및 도전층(203)을 패터닝하여 필라 구조물을 형성한다. 이때, 필라 구조물 간의 간격은 제 1 방향(Y방향)으로의 간격(P2)이 제 2 방향(X방향)으로의 간격(P1)보다 넓도록 설계할 수 있으나 이에 한정되는 것은 아니다.
필라 구조물 형성 후에는 도 13에 도시한 것과 같이, 하드마스크(207)를 제거하고 도전층(203)의 저부로부터 지정된 높이까지 제 2 절연층(209)을 매립할 수 있다. 보다 구체적으로, 전체 구조 상에 제 2 절연층(209)을 형성하고 평탄화한 후, 습식 또는 건식 식각을 수행하여 도전층(203)의 지정된 높이까지 리세스시킨다. 제 2 절연층(209) 매립 공정은 생략하여도 무방하다.
이후, 도 14와 같이 노출된 필라 구조물 표면에는 게이트 절연막(211)을 형성하고, 도 15에 도시한 것과 같이 전체 구조 상에 게이트 전극 물질(213)을 형성한다. 필라 구조물 간의 간격은 제 1 방향(Y방향)으로의 간격(P2)이 제 2 방향(X방향)으로의 간격(P1)보다 넓으므로, 게이트 전극 물질(213)은 제 1 방향으로 형성된 필라 구조물 사이에는 단차를 가지고 형성된다.
이후, 도 16에 도시한 것과 같이 게이트 전극 물질(213)을 지정된 높이 제거하여, 제 1 방향으로 게이트 전극 물질(213) 간의 절연이 이루어진다. 이때, 제 2 방향의 게이트 전극 물질은 절연되지 않고 이어져 있는 상태를 가질 수 있다.
도 17에는 전체 구조 상에 제 3 절연층(215)을 형성하고 데이터 저장물질(205) 상단이 노출되도록 평탄화한 상태를 도시하였다. 이에 의해 데이터 저장물질(205)을 채널 영역으로 이용하는 수직 구조 트랜지스터가 완성된다.
다음, 도 18에 도시한 것과 같이 데이터 저장물질(205)과 전기적으로 접속되는 배선층, 예를 들어 비트라인(219)을 형성한다. 도 18에서 211은 데이터가 저장되는 부분, 예를 들어 비정질 상변화 물질층 또는 페로브스카이트층 또는 전이금속산화물층을 나타낸다.
본 실시예에서는 필라 구조물이 데이터 저장물질을 포함하도록 형성한다. 따라서 공정 과정이 더욱 단순화되는 이점이 있다.
이상에서는 단일층으로 수직형 반도체 소자를 형성하는 경우에 대하여 설명하였으나, 본 발명에 의한 수직형 반도체 소자는 적층형 즉, MLS(Multi Level Stack) 구조로도 형성할 수 있다. 이때, 도 9 또는 도 18에 도시한 셀 구조를 동일하게 순차적으로 적층하거나, 배선층(비트라인)을 기준으로 거울상으로 대칭되도록 적층하거나, 또는 공통 소스 영역을 기준으로 거울 형태로 대칭되도록 형성하는 등 다양한 구조로 응용 및 변형이 가능하다.
즉, 수직형 트랜지스터를 형성한 이후의 공정은 저온 공정이므로 복수 층을 적층하더라도 하부 층에 열적 영향이 가해지지 않기 때문에, 적층형 반도체 장치의 제조가 가능하게 된다. 더욱이 추가적인 액세스 소자가 불필요하여 고성능, 고집적의 반도체 장치를 구현할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
101, 201 : 반도체 기판
103, 203 : 도전층
105 : 제 1 절연층
107, 207 : 하드마스크
109, 209 : 제 2 절연층
111, 211 : 게이트 절연막
113 : 213 : 게이트 전극 물질
115, 215 : 제 3 절연층
117 : 205 : 데이터 저장물질
119, 219 : 배선층

Claims (29)

  1. 공통 소스 영역 상에 형성되며, 도전층 및 데이터 저장물질의 적층 구조를 갖는 필라 구조물; 및
    상기 필라 구조물의 상기 데이터 저장물질을 둘러싸도록 형성되는 게이트 전극;
    을 포함하는 수직형 반도체 장치.
  2. 제 1 항에 있어서,
    상기 데이터 저장물질은 상변화 물질인 수직형 반도체 장치.
  3. 제 1 항에 있어서,
    상기 데이터 저장물질은 결정질 상변화 물질, 비정질 상변화 물질 및 결정질 상변화 물질의 적층 구조인 수직형 반도체 장치.
  4. 제 1 항에 있어서,
    상기 데이터 저장물질은 페로브스카이트 또는 전이금속산화물인 수직형 반도체 장치.
  5. 제 1 항에 있어서,
    상기 데이터 저장물질은 제 1 장벽 금속층, 페로브스카이트 또는 전이금속산화물층, 및 제 2 장벽 금속층의 적층 구조인 수직형 반도체 장치.
  6. 제 1 항에 있어서,
    상기 필라 구조물과 상기 게이트 전극 사이에 형성되는 게이트 절연막을 더 포함하는 수직형 반도체 장치.
  7. 제 1 항에 있어서,
    상기 데이터 저장물질 상에 전기적으로 접속되도록 형성되는 배선층을 더 포함하는 수직형 반도체 장치.
  8. 제 1 항에 있어서,
    상기 도전층 사이에 매립되는 절연층을 더 포함하는 수직형 반도체 장치.
  9. 제 1 항에 있어서,
    상기 공통 소스 영역은 금속층을 포함하는 수직형 반도체 장치.
  10. 제 1 항에 있어서,
    상기 게이트 전극은 제 1 방향에 형성된 셀 간에는 절연되고, 상기 제 1 방향과 다른 제 2 방향에 형성된 셀 간에는 전기적으로 접속되는 수직형 반도체 장치.
  11. 공통 소스 영역 상에 도전층 및 제 1 절연층이 적층된 필라 구조물을 형성하는 단계;
    전체 구조 상에 게이트 절연막 및 게이트 전극 물질을 형성하는 단계;
    상기 게이트 전극 물질을 지정된 높이로 제거하여 적어도 제 1 방향으로 상기 게이트 전극 물질 간을 절연시키는 단계;
    상기 필라 구조물 사이가 매립되도록 전체 구조 상에 제 2 절연층을 형성하고 상기 제 1 절연층 표면이 노출되도록 평탄화한 후, 상기 제 1 절연층을 제거하는 단계; 및
    상기 제 1 절연층 제거 위치에 데이터 저장물질을 매립하는 단계;
    를 포함하는 수직형 반도체 장치 제조 방법.
  12. 제 11 항에 있어서,
    상기 데이터 저장물질은 상변화 물질로 형성하는 수직형 반도체 장치 제조 방법.
  13. 제 11 항에 있어서,
    상기 데이터 저장물질은 결정질 상변화 물질, 비정질 상변화 물질 및 결정질 상변화 물질의 적층 구조로 형성하는 수직형 반도체 장치 제조 방법.
  14. 제 11 항에 있어서,
    상기 데이터 저장물질은 페로브스카이트 또는 전이금속산화물인 수직형 반도체 장치.
  15. 제 11 항에 있어서,
    상기 데이터 저장물질은 제 1 장벽 금속층, 페로브스카이트 또는 전이금속산화물층, 및 제 2 장벽 금속층의 적층 구조인 수직형 반도체 장치.
  16. 제 11 항에 있어서,
    상기 제 1 절연층 제거 후, 상기 제 1 절연층 제거 부위의 내측벽에 스페이서를 형성하는 단계를 더 포함하는 수직형 반도체 장치 제조 방법.
  17. 제 11 항에 있어서,
    상기 제 1 절연층 제거 후 상기 게이트 절연막의 지정된 부위의 두께를 증가시키는 단계를 더 포함하는 수직형 반도체 장치 제조 방법.
  18. 제 11 항에 있어서,
    상기 데이터 저장물질과 전기적으로 접속되는 배선층을 형성하는 단계를 더 포함하는 수직형 반도체 장치 제조 방법.
  19. 공통 소스 영역 상에 도전층 및 데이터 저장물질이 적층된 필라 구조물을 형성하는 단계;
    전체 구조 상에 게이트 절연막 및 게이트 전극 물질을 형성하는 단계; 및
    상기 게이트 전극 물질을 지정된 높이로 제거하여 적어도 제 1 방향으로 상기 게이트 전극 물질 간을 절연시키는 단계;
    를 포함하는 수직형 반도체 장치 제조 방법.
  20. 제 19 항에 있어서,
    상기 데이터 저장물질은 상변화 물질로 형성하는 수직형 반도체 장치 제조 방법.
  21. 제 19 항에 있어서,
    상기 데이터 저장물질은 결정질 상변화 물질, 비정질 상변화 물질 및 결정질 상변화 물질의 적층 구조로 형성하는 수직형 반도체 장치 제조 방법.
  22. 제 19 항에 있어서,
    상기 데이터 저장물질은 페로브스카이트 또는 전이금속산화물인 수직형 반도체 장치.
  23. 제 18 항에 있어서,
    상기 데이터 저장물질은 제 1 장벽 금속층, 페로브스카이트 또는 전이금속산화물층, 및 제 2 장벽 금속층의 적층 구조인 수직형 반도체 장치.
  24. 제 19 항에 있어서,
    상기 데이터 저장물질과 전기적으로 접속되는 배선층을 형성하는 단계를 더 포함하는 수직형 반도체 장치 제조 방법.
  25. 도전층 및 데이터 저장물질의 적층 구조를 갖는 필라 구조물과, 상기 필라 구조물의 상기 데이터 저장물질을 둘러싸도록 형성되는 게이트 전극과, 상기 필라 구조물 상부에 상기 필라 구조물과 전기적으로 접속되는 배선층을 포함하는 수직형 반도체 장치의 동작 방법으로서,
    상기 데이터 저장물질은 상변화 물질이며,
    초기화 명령에 응답하여 상기 게이트 전극 및 상기 배선층에 상기 데이터 저장물질을 비정질 상태로 변경하기 위한 전압을 인가하는 수직형 반도체 장치의 동작 방법.
  26. 제 25 항에 있어서,
    리드 명령에 응답하여, 선택된 수직형 반도체 장치의 배선층에 데이터 저장물질의 결정 상태가 변화되지 않는 제 1 레벨의 양(+)의 전압을 인가하고, 상기 선택된 수직형 반도체 장치의 게이트 전극에 상기 제 1 레벨 또는 상기 제 1 레벨보다 높은 제 2 레벨의 양(+)의 전압을 인가하는 수직형 반도체 장치의 동작 방법.
  27. 제 26 항에 있어서,
    상기 리드 명령에 응답하여, 상기 선택된 수직형 반도체 장치와 배선층을 공유하는 미선택 수직형 반도체 장치의 게이트 전극에 접지전압 또는 지정된 레벨의 음(-)의 전압을 인가하고,
    상기 선택된 수직형 반도체 장치와 게이트 전극을 공유하는 미선택 수직형 반도체 장치의 배선층에 접지전압을 인가하며,
    상기 선택된 수직형 반도체 장치와 배선층 및 게이트 전극을 공유하지 않는 미선택 수직형 반도체 장치의 배선층에는 접지전압, 게이트 전극에는 접지전압 또는 지정된 레벨의 음(-)의 전압을 인가하는 수직형 반도체 장치의 동작 방법.
  28. 제 26 항에 있어서,
    라이트 명령에 응답하여, 선택된 수직형 반도체 장치의 배선층에 제 2 레벨의 양(+)의 전압을 인가하고,
    상기 선택된 수직형 반도체 장치의 게이트 전극에 상기 제 2 레벨 또는 상기 제 2 레벨보다 낮은 제 1 레벨의 양(+)의 전압을 인가하는 수직형 반도체 장치의 동작 방법.
  29. 제 28 항에 있어서,
    상기 라이트 명령에 응답하여, 상기 선택된 수직형 반도체 장치와 배선층을 공유하는 미선택 수직형 반도체 장치의 게이트 전극에 접지전압 또는 지정된 레벨의 음(-)의 전압을 인가하고,
    상기 선택된 수직형 반도체 장치와 게이트 전극을 공유하는 미선택 수직형 반도체 장치의 배선층에 접지전압을 인가하며,
    상기 선택된 수직형 반도체 장치와 배선층 및 게이트 전극을 공유하지 않는 미선택 수직형 반도체 장치의 배선층에는 접지전압, 게이트 전극에는 접지전압 또는 지정된 레벨의 음(-)의 전압을 인가하는 수직형 반도체 장치의 동작 방법.
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