KR20080096432A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20080096432A
KR20080096432A KR1020080038529A KR20080038529A KR20080096432A KR 20080096432 A KR20080096432 A KR 20080096432A KR 1020080038529 A KR1020080038529 A KR 1020080038529A KR 20080038529 A KR20080038529 A KR 20080038529A KR 20080096432 A KR20080096432 A KR 20080096432A
Authority
KR
South Korea
Prior art keywords
layer
resistance change
electrode
laminate
semiconductor
Prior art date
Application number
KR1020080038529A
Other languages
English (en)
Other versions
KR100994868B1 (ko
Inventor
다께시 가미가이찌
히로후미 이노우에
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20080096432A publication Critical patent/KR20080096432A/ko
Application granted granted Critical
Publication of KR100994868B1 publication Critical patent/KR100994868B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

불휘발성 반도체 기억 장치는 기판 위에, 복수의 제1 전극층이 절연층을 개재하여 적층된 제1 적층체와, 상기 복수의 제1 전극층에 접하도록 상기 제1 적층체의 측면에 형성되고, 또한 인가되는 전압에 기초하여 저항값이 변화되는 제1 저항 변화층과, 상기 제1 저항 변화층의 측면에 형성된 제2 전극층과, 상기 제1 적층체 위에 형성되고, 또한 상기 제2 전극층에 전기적으로 접속된 비트선을 구비한다.
기판, 적층체, 층간 절연층, 전극층, 저항 변화층, 절연층

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 2007년 4월 27일자로 출원된 일본 특허 출원 번호 제2007-119334호에 기초한 것으로, 그 내용은 본원에 참조로서 인용된다.
본 발명은, 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 예를 들면 인가되는 전압에 기초하여 저항값이 변화되는 저항 변화층을 기억 소자로서 이용한 불휘발성 반도체 기억 장치에 관한 것이다.
평면 상에서 생각하는 한, 기억 용량을 크게 하기 위해서는 단위 면적당의 셀수를 늘리기 위해 한층 더한 미세화를 진행시켜야만 한다. 그러나, 한층 더한 미세화는 프로세스의 제약 등에 의해 용이하지는 않다.
미세화를 진행시키지 않고 기억 용량을 늘리기 위해서는, 복수의 메모리 칩을 적층하여 패키지에 봉입하거나, 실리콘 위에서 메모리 셀 어레이를 적층하여 3차원 메모리 칩으로 하는 방법이 생각된다. 그러나, 종래 생각되고 있는 셀 어레 이의 적층화는, 단순히 종래의 평면 셀 어레이를 겹치는 것이다. 평면 셀 어레이를 계단 형상으로 종방향으로 적층한 경우, 배선이나 컨택트 형성을 위한 프로세스 코스트가 증대되어, 고집적화에 의한 효과 이상의 코스트 증가를 요하게 된다.
그런데, 불휘발성 메모리의 분야에서는 플래시 메모리를 필두로, 강유전체 메모리(FeRAM), MRAM(magnetic RAM), OUM(0vonic Unified Memory) 등의 연구 개발이 한창이다.
최근, 이들의 불휘발성 메모리와는 상이한 저항 변화형 불휘발성 메모리(ReRAM : resistance RAM)가 제안되어 있다. 이 ReRAM은, 전압 펄스의 인가에 의해 메모리 셀의 저항 변화층의 저항값을 설정함으로써 정보를 기입할 수 있고, 또한 정보의 비파괴 판독을 행할 수 있는 불휘발성 메모리이다.
또한, 이러한 종류의 관련 기술로서, 수평 방향으로 형성된 복수의 메모리 셀을 구비한 기본 셀 어레이를 수직 방향으로 겹쳐 쌓은 상변화 메모리가 개시되어 있다(일본 특허 공개 제2006-514392호 공보).
본 발명은, 인가되는 전압에 기초하여 저항값이 변화되는 저항 변화층을 기억 소자로서 이용한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따르면, 불휘발성 반도체 기억 장치는, 기판 위에, 복수의 제1 전극층이 절연층을 개재하여 적층된 제1 적층체와, 상기 복수의 제1 전극층에 접하도록 상기 제1 적층체의 측면에 형성되고, 또한 인가되는 전압에 기초하여 저항값이 변화되는 제1 저항 변화층과, 상기 제1 저항 변화층의 측면에 형성된 제2 전극층과, 상기 제1 적층체 위에 형성되고, 또한 상기 제2 전극층에 전기적으로 접속된 비트선을 구비한다.
본 발명의 다른 양태에 따르면, 불휘발성 반도체 기억 장치는, 반도체 기판과, 상기 반도체 기판에 형성된 제1 선택 트랜지스터와, 상기 제1 선택 트랜지스터 위에 층간 절연막을 개재하여 형성되고, 또한 복수의 제1 전극층이 절연층을 개재하여 적층된 적층체와, 상기 복수의 제1 전극층에 접하도록 상기 적층체의 제1 측면에 형성되고, 또한 인가되는 전압에 기초하여 저항값이 변화되는 제1 저항 변화층과, 상기 제1 선택 트랜지스터의 제1 확산 영역에 전기적으로 접속되고, 또한 상기 제1 저항 변화층의 측면에 형성된 제2 전극층과, 상기 적층체 위에 형성된 비트선과, 상기 제1 선택 트랜지스터의 제2 확산 영역과 상기 비트선을 전기적으로 접속하는 컨택트를 구비한다.
본 발명의 다른 양태에 따르면, 불휘발성 반도체 기억 장치의 제조 방법은, 제1 도전형의 복수의 제1 반도체층과 복수의 절연층을 교대로 적층하여, 기판 위에 적층체를 형성하는 공정과, 상기 복수의 제1 반도체층의 측면 부분에 제2 도전형의 불순물을 도입하여, 상기 복수의 제1 반도체층 내에 각각 복수의 제2 반도체층을 형성하는 공정과, 상기 복수의 제2 반도체층의 측면 부분을 금속과 반응시켜, 상기 복수의 제2 반도체층 내에 각각 복수의 제1 전극층을 형성하는 공정과, 상기 복수의 제1 전극층에 접하도록, 상기 적층체의 측면에, 인가되는 전압에 기초하여 저항값이 변화되는 저항 변화층을 형성하는 공정과, 상기 저항 변화층의 측면에 제2 전극층을 형성하는 공정을 구비한다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다. 또한, 이하의 설명에서, 동일한 기능 및 구성을 갖는 요소에 대해서는 동일 부호를 붙이고, 중복 설명은 필요한 경우에만 행한다.
<제1 실시 형태>
도 1은, 본 발명의 제1 실시 형태에 따른 ReRAM의 평면도이다. 도 2는, 도 1에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 단면도이다. 도 3은, 도 2에 도시한 화살표 P의 위치에서의 평면도이다.
기판(21) 위에는, Y방향으로 가늘고 긴 패턴을 이루어 배열된 복수의 적층체(22)가 형성되어 있다. 각 적층체(22)는 층간 절연층(23)에 의해 서로 전기적으로 분리된 복수의 전극층(24)을 구비하고 있다. 본 실시 형태에서는, 4개의 전극층(24)이 적층된 경우를 일례로 하여 설명하고 있지만, 적층수에 제한은 없다. 기판(21)으로서는, 예를 들면 실리콘(Si)이 이용된다. 층간 절연층(23)으로서는, 예를 들면 산화 실리콘이 이용된다.
각 전극층(24)은 N형 반도체층(25), P형 반도체층(26) 및 전극층(27)으로 구성되어 있다. N형 반도체층(25)과 P형 반도체층(26)은 다이오드(12)를 구성하고 있다. 또한, N형 반도체층(25)은 워드선 WL로서도 기능한다. 전극층(27)은 저항 변화 소자(11)의 제1 전극으로 된다.
N형 반도체층(25)으로서는, 예를 들면 N형의 극성을 갖는 폴리실리콘이 이용된다. P형 반도체층(26)으로서는, 예를 들면 P형의 극성을 갖는 폴리실리콘이 이 용된다. 전극층(27)은 도전체로 이루어지고, 예를 들면 폴리실리콘에 티탄(Ti), 코발트(Co), 혹은 텅스텐(W) 등을 반응시켜 형성된 실리사이드층으로 구성된다.
적층체(22-1)의 1측면에는, 메모리 셀 유닛수에 대응하는 복수의 저항 변화층(28)이 형성되어 있다. 저항 변화층(28)의 높이(종방향의 길이)는 적층체(22-1)의 최하층의 층간 절연층(23)의 상면부터 적층체(22-1)의 상면까지의 높이와 동일하다. 저항 변화층(28)은 전압 펄스의 인가에 의해 저항값이 변화된다. 즉, 저항 변화층(28)은 고저항 상태(리세트 상태)와 저저항 상태(세트 상태)를 갖고, 전압 펄스의 인가에 의해, 각각의 상태로 천이한다. 이 2개의 상태를 비트 정보로서 이용함으로써, 저항 변화층(28)을 메모리 소자에 이용한다.
저항 변화층(28)으로서는, 페로브스카이트계 산화물, 혹은 이원계 천이 금속 산화물이 이용된다. 페로브스카이트계 산화물로서는 Pr0 .7Ca0 .3MnO3, SrZrO3/SrTiO3, 혹은 Pb(Zr, Ti)O3/Zn0 .4Cd0 .6S 등을 들 수 있다. 이원계 천이 금속 산화물로서는 NiO, TiN, TiO2, HfO2, 혹은 ZrO2 등을 들 수 있다.
저항 변화층(28)의 측면에는, 도전체로 이루어지는 전극층(29)이 형성되어 있다. 전극층(29)은 저항 변화 소자(11)의 제2 전극으로 된다. 본 실시 형태에서는, 인접하는 적층체(22-1 및 22-2)에서 1개의 전극층(29)을 공유하고 있다. 전극층(29)은 최하층의 층간 절연층(23) 위에, 필러 형상으로 형성되어 있다. 전극층(29)의 높이(종방향의 길이)는, 적층체(22)의 최하층의 층간 절연층(23)의 상면부터 적층체(22)의 상면까지의 높이와 동일하다.
적층체(22-1)의 측면에 형성된 저항 변화층(28)과, 적층체(22-2)의 측면에 형성된 저항 변화층(28)은 동일한 층으로 구성되어 있다. 즉, 저항 변화층(28)은 필러 형상의 전극층(29)의 측면을 둘러싸도록 형성되어 있다.
도 3에 도시한 바와 같이, 전극층(27)은 저항 변화층(28)에 접촉하는 부분에 형성되어 있다. P형 반도체층(26)은 전극층(27)을 덮도록 형성되어 있다. 그리고, 전극층(24)에서의 P형 반도체층(26) 및 전극층(27)을 제외한 부분이 모두 N형 반도체층(25)에 대응한다. 전술한 바와 같이, 이 N형 반도체층(25)은 워드선 WL에 대응하고, Y방향으로 배열된 메모리 셀 유닛에 공유되고, Y방향으로 연장되어 있다.
Y방향으로 인접하는 전극층(29)은 절연층(30)에 의해 전기적으로 분리되어 있다. 또한, X방향으로 인접하는 적층체(22)는 절연층(30)에 의해 전기적으로 분리되어 있다. 전극층(29) 위에는, X방향으로 연장되는 비트선 BL(BL1, BL2)이 형성되어 있다.
도 4는, 도 1 내지 도 3에 도시한 ReRAM의 회로도이다. 메모리 셀 MC는 저항 변화 소자(11) 및 다이오드(12)로 구성되어 있다. 저항 변화 소자(11)의 일단은 비트선 BL에 접속되어 있다. 저항 변화 소자(11)의 타단은 다이오드(12)의 애노드에 접속되어 있다. 다이오드(12)의 캐소드는 워드선 WL에 접속되어 있다.
종방향으로 배열한 4개의 메모리 셀이 1개의 메모리 셀 유닛을 구성하고 있다. 이 유닛에 포함되는 4개의 메모리 셀이 동일한 비트선 BL에 접속되어 있다. 1개의 비트선 BL은, X방향으로 인접하는 2개의 유닛에 공유되어 있다. Y방향으로 인접하는 메모리 셀 MC는 워드선 WL을 공유하고 있다.
다음으로, ReRAM의 데이터 기입 동작에 대해 설명한다. 데이터 기입은, 저항 변화층(28)에 인가하는 전압 펄스의 크기를 변화시킴으로써 행할 수 있다. 즉, 선택 메모리 셀에 기입을 행하는 경우에는, 먼저 선택 메모리 셀에 접속되는 워드선(선택 워드선)을 고전압으로 충전하고, 다음으로 선택 메모리 셀에 접속되는 비트선(선택 비트선)을 고전압으로 충전한다. 마지막으로 선택 워드선을 방전함으로써, 선택 메모리 셀에의 데이터 기입이 행해진다.
여기서, 저항 변화층(28)을 고저항 상태(리세트 상태)로부터 저저항 상태(세트 상태)로 천이시키는 전압을 세트 전압 Vset, 저저항 상태(세트 상태)로부터 고저항 상태(리세트 상태)로 천이시키는 전압을 리세트 전압 Vreset로 하면, 세트 전압 Vset는 리세트 전압 Vreset보다 크게 설정된다. 그리고, 이 2개의 상태를 비트 정보로서 이용한다.
데이터 판독은, 리세트 전압 Vreset보다도 1/1000∼1/4 정도의 충분히 작은 판독 전압을 저항 변화 소자(11)에 공급한다. 그리고, 이 때의 전류의 변화를 검출함으로써 데이터를 판독할 수 있다.
다음으로, ReRAM의 제조 방법의 일례에 대해 설명한다. 우선, 도 5에 도시한 바와 같이, 기판(21) 위에, 층간 절연층(23) 및 전극층(24)을 순서대로 퇴적한다. 마찬가지로, 이 퇴적 공정을 반복하여, 층간 절연층(23)에 의해 서로 전기적으로 분리된 복수의 전극층(24)을 형성한다. 전극층(24)으로서는 N형 반도체층이 이용되고, 구체적으로는 N형 불순물(인(P), 비소(As) 등)이 도입된 폴리실리콘이 이용된다.
계속해서, 도 6 및 도 7에 도시한 바와 같이, 리소그래피 공정 및 RIE(Reactive Ion Etching)법을 이용하여, 적층막을 복수로 분리하도록 선택적으로 에칭하여, 최하층의 층간 절연층(23)까지 도달하는 복수의 개구부(31)를 형성한다. 이에 의해, 적층막은, 각각이 Y방향으로 연장되는 복수의 적층체(22)(22-1, 22-2를 포함함)로 분리된다.
계속해서, 도 8 및 도 9에 도시한 바와 같이, 개구부(31)에 절연체를 매립한다. 그리고, 예를 들면 CMP(Chemical Mechanical Polishing)법을 이용하여, 적층체(22)의 상면을 평탄화한다. 이에 의해, 복수의 적층체(22) 사이에 절연층(30)이 형성된다.
계속해서, 도 10 및 도 11에 도시한 바와 같이, 리소그래피 공정 및 RIE법을 이용하여, 절연층(30)을 선택적으로 에칭하여, 적층체(22-1 및 22-2)의 측면을 노출시키고, 또한 최하층의 층간 절연층(23)까지 도달하는 복수의 개구부(32)를 형성한다.
계속해서, 도 12 및 도 13에 도시한 바와 같이, 전극층(24)의 노출 부분에 P형 불순물(붕소(B) 등)을 도입하여, 전극층(24) 내에 부분적으로 P형 반도체층(26)을 형성한다. 또한, 전극층(24)에서의 P형 반도체층(26)을 제외한 부분이, 워드선 WL로서 기능하는 N형 반도체층(25)에 대응한다. 또한, N형 반도체층(25)과 P형 반도체층(26)의 접합 부분이 다이오드(12)를 구성한다.
계속해서, 도 14 및 도 15에 도시한 바와 같이, P형 반도체층(26)의 노출 부 분에 티탄(Ti), 코발트(Co), 혹은 텅스텐(W) 등을 반응시켜, 이 노출 부분을 실리사이드화한다. 이에 의해, P형 반도체층(26) 내에 부분적으로 전극층(27)이 형성된다.
계속해서, 도 16 및 도 17에 도시한 바와 같이, 장치 전체면에 페로브스카이트계 산화물, 혹은 이원계 천이 금속 산화물을 퇴적함으로써, 적층체(22-1 및 22-2)의 측면에 저항 변화층(28)을 형성한다. 또한, 도 17은, 도 16에 도시한 화살표 P의 위치에서의 평면도이다. 적층체(22) 위의 저항 변화층(28)은 남겨도 되고, CMP법 등을 이용하여 제거하여도 된다.
계속해서, 도 18 및 도 19에 도시한 바와 같이, 개구부(32) 내 및 저항 변화층(28) 위에 도전체를 퇴적한다. 그리고, 리소그래피 공정 및 RIE법을 이용하여, 저항 변화층(28) 위의 도전층을 패터닝한다. 이에 의해, 저항 변화층(28)의 측면에 전극층(29)이 형성되고, 또한 저항 변화층(28)의 상면에, 전극층(29)에 전기적으로 접속된 비트선 BL이 형성된다. 이와 같이 하여, 본 실시 형태의 ReRAM이 형성된다.
이상 상세하게 설명한 바와 같이 본 실시 형태에 따르면, ReRAM 셀을 종방향으로 적층할 수 있다. 이에 의해, 면적의 증가를 억제하면서, 고집적화가 가능한 ReRAM을 구성하는 것이 가능하게 된다.
또한, 메모리 셀 MC가 다이오드(12)를 구비하고 있으므로, 전류의 역류를 방지할 수 있다. 이에 의해, 메모리 셀 MC에의 오기입을 방지할 수 있다.
또한, Y방향으로 인접하는 2개의 유닛에서, 저항 변화 소자(11)의 한쪽의 전 극(전극층(29))을 공유할 수 있다. 이에 의해, ReRAM의 면적을 축소할 수 있다. 또한, 전극층(24) 내에, 저항 변화 소자(11)의 전극(전극층(27)), 다이오드(12), 및 워드선 WL을 형성할 수 있다. 이에 의해, ReRAM의 면적을 축소할 수 있다.
또한, 다이오드(12)의 방향은, 도 4에 도시한 방향으로 한정되는 것은 아니다. 즉, 다이오드(12)를 도 4에 도시한 방향과 역방향으로 접속하여도 된다. 이 경우, 저항 변화 소자(11)의 일단은 다이오드(12)의 캐소드에 접속되고, 다이오드(12)의 애노드는 워드선 WL에 접속된다. 또한, 이 변형예의 경우, 전극층(24)은 P형 반도체층(25), N형 반도체층(26) 및 전극층(27)으로 구성된다. 데이터 기입은 비트선 BL과 워드선 WL의 전압 설정을 반대로 하면 된다. 이와 같이 하여 ReRAM을 구성한 경우라도, 상기와 마찬가지의 효과를 얻을 수 있다.
<제2 실시 형태>
제2 실시 형태는, X방향으로 인접하는 2개의 메모리 셀 유닛에서 워드선 WL을 공유함으로써, 워드선 WL을 인출하기 위한 컨택트를 저감하도록 하고 있다.
도 20은, 본 발명의 제2 실시 형태에 따른 ReRAM의 평면도이다. 도 21은, 도 20에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 단면도이다. 도 22는, 도 20에 도시한 Ⅲ-Ⅲ선을 따라 취한 ReRAM의 단면도이다. 도 23은, 도 21에 도시한 화살표 P의 위치에서의 평면도이다.
P형 반도체 기판(21)의 표면 영역에는, X방향으로 가늘고 긴 패턴을 이루어 배열된 복수의 소자 분리 절연층(41)이 형성되고, 이 소자 분리 절연층(41)이 형성되어 있지 않은 반도체 기판(21)의 표면 영역이 소자를 형성하는 소자 영역(active area)으로 된다. 소자 분리 절연층(41)은, 예를 들면 STI(Shallow Trench Isolation)에 의해 구성된다. STI(41)로서는, 예를 들면 산화 실리콘이 이용된다.
반도체 기판(21)의 소자 영역에는, 복수의 소스/드레인 영역(42)(42-1 및 42-2를 포함함)이 형성되어 있다. 이 소스/드레인 영역(42)은 반도체 기판(21) 내에 고농도의 N+형 불순물을 도입하여 형성된 N+형 확산 영역으로 구성된다. 소스/드레인 영역(42) 사이에서 반도체 기판(21) 위에는, 게이트 절연막(43)을 개재하여, Y방향으로 연장되는 게이트 전극(44)이 형성되어 있다. 게이트 전극(44)은 선택 게이트선 SL로서 기능한다. 이와 같이 하여, 반도체 기판(21)에는 X방향으로 인접하는 것끼리가 한쪽의 소스/드레인 영역(42)을 공유하도록, 복수의 선택 트랜지스터(13)가 형성되어 있다.
선택 트랜지스터(13) 위에는, 각각이 Y방향으로 연장되는 복수의 적층체(22)(22-1 및 22-2)를 포함함)가 형성되어 있다. 복수의 적층체(22)는 절연층(30)에 의해 전기적으로 분리되어 있다. 각 적층체(22)는 층간 절연층(23)에 의해 서로 전기적으로 분리된 복수의 전극층(24)을 구비하고 있다. 본 실시 형태에서는, 4개의 전극층(24)이 적층된 경우를 일례로 하여 설명하고 있지만, 적층수에 제한은 없다.
각 전극층(24)에서의 한쪽의 측면 부분에는, P형 반도체층(26) 및 전극층(27)이 형성되어 있다. 마찬가지로, 전극층(24)에서의 다른 쪽의 측면 부분에는, P형 반도체층(26) 및 전극층(27)이 형성되어 있다. 그리고, 전극층(24)에서의 중앙부가 N형 반도체층(25)에 대응한다. N형 반도체층(25)과 P형 반도체층(26)의 접합 부분은, 다이오드(12)를 구성하고 있다. 또한, N형 반도체층(25)은 워드선 WL로서도 기능한다. 전극층(27)은 저항 변화 소자(11)의 제1 전극으로 된다.
적층체(22)의 양 측면에는 각각, 메모리 셀 유닛수에 대응하는 복수의 저항 변화층(28)이 형성되어 있다. 저항 변화층(28)의 높이(종방향의 길이)는 적층체(22)의 높이와 동일하다. 저항 변화층(28)의 측면에는, 도전체로 이루어지는 전극층(29)이 형성되어 있다. 전극층(29)은 저항 변화 소자(11)의 제2 전극으로 된다. 전극층(29)은 소스/드레인 영역(42-1) 위에, 필러 형상으로 형성되어 있다. 전극층(29)의 높이(종방향의 길이)는 적층체(22)의 높이와 동일하다. 본 실시 형태에서는, 인접하는 적층체(22-1 및 22-2)에서 1개의 전극층(29)을 공유하고 있다.
적층체(22-1)의 한쪽의 측면에 형성된 저항 변화층(28)과, 적층체(22-2)의 적층체(22-1)에 면하는 한쪽의 측면에 형성된 저항 변화층(28)은 동일한 층으로 구성되어 있다. 즉, 저항 변화층(28)은 필러 형상의 전극층(29)의 측면을 둘러싸도록 형성되어 있다. Y방향으로 인접하는 전극층(29)은 절연층(30)에 의해 전기적으로 분리되어 있다.
도 23에 도시한 바와 같이, 전극층(27)은 저항 변화층(28)에 접촉하는 부분에 형성되어 있다. P형 반도체층(26)은 전극층(27)을 덮도록 형성되어 있다. 그리고, 전극층(24)에서의 P형 반도체층(26) 및 전극층(27)을 제외한 부분이 모두 N형 반도체층(25)에 대응한다. 전술한 바와 같이, 이 N형 반도체층(25)은 워드선 WL에 대응하고, Y방향으로 배열된 메모리 셀 유닛에 공통으로 형성되고, Y 방향으 로 연장되어 있다.
적층체(22) 위에는 층간 절연층(45)을 개재하여, X방향으로 연장되는 비트선 BL(BL1, BL2)이 형성되어 있다. 비트선 BL과 소스/드레인 영역(42-2)은 컨택트(48)를 통하여, 전기적으로 접속되어 있다. 즉, 컨택트(48)는 적층체(22)를 관통하도록 하여, 소스/드레인 영역(42-2) 위에 형성되고, 또한 N형 반도체층(25)과 전기적으로 접속되는 것을 방지하기 위해, 주위가 절연막(47)으로 덮여져 있다.
도 24는, 도 20 내지 도 23에 도시한 ReRAM의 회로도이다. 메모리 셀 MC는 저항 변화 소자(11) 및 다이오드(12)로 구성되어 있다. 저항 변화 소자(11)의 일단은 선택 트랜지스터(13)를 통하여, 비트선 BL에 접속되어 있다. 저항 변화 소자(11)의 타단은 다이오드(12)의 애노드에 접속되어 있다. 다이오드(12)의 캐소드는 워드선 WL에 접속되어 있다. 선택 트랜지스터(13)의 게이트는 선택 게이트선 SL에 접속되어 있다.
종방향으로 배열한 4개의 메모리 셀이 1개의 메모리 셀 유닛을 구성하고 있다. 그리고, X방향으로 인접하는 2개의 유닛으로 이루어지는 블록이 공통의 선택 트랜지스터(13)에 접속되어 있다. 또한, X방향으로 인접하는 2개의 블록은 선택 트랜지스터(13)을 통하여, 공통의 비트선 BL에 접속되어 있다. 또한, 컨택트 플러그(48)를 통하여 X방향으로 인접하는 2개의 유닛은 워드선 WL을 공유하고 있다.
데이터 기입 시에는, 선택 게이트선 SL을 제어함으로써, 비트선 BL에 접속되는 블록을 선택할 수 있다. 또한, 선택 게이트선 SL과 워드선 WL을 제어함으로써, 임의의 메모리 셀 MC를 선택할 수 있다. 그 밖의 데이터 기입 동작은 제1 실시 형 태와 동일하다.
다음으로, ReRAM의 제조 방법의 일례에 대해 설명한다. 우선, 도 25 및 도 26에 도시한 바와 같이, 각각이 X방향으로 연장되는 줄무늬 형상의 복수의 소자 분리 절연층(41)을 형성한다. 소자 분리 절연층(41)은, 예를 들면 리소그래피법 및 RIE법을 이용하여 반도체 기판(21)에 홈을 형성하고, 이 홈에 산화 실리콘 등의 절연체를 매립함으로써 형성한다.
계속해서, 게이트 절연막(43)과 게이트 전극(44)을 순서대로 퇴적하고, 이들을 리소그래피법 및 RIE법을 이용하여 패터닝한다. 이에 의해, 반도체 기판(21) 위에 게이트 절연막(43)을 개재하여, 각각이 Y방향으로 연장되는 복수의 게이트 전극(44)이 형성된다.
계속해서, 도 27 및 도 28에 도시한 바와 같이, 게이트 전극(44)을 마스크로 하여, 반도체 기판(21) 내에 고농도의 N+형 불순물을 도입한다. 이에 의해, 게이트 전극(44) 사이에 복수의 소스/드레인 영역(42)이 형성된다.
계속해서, 도 29에 도시한 바와 같이, 반도체 기판(21) 위에, 층간 절연층(23) 및 전극층(24)을 순서대로 퇴적한다. 마찬가지로, 이 퇴적 공정을 반복하여, 층간 절연층(23)에 의해 서로 전기적으로 분리된 복수의 전극층(24)을 형성한다. 전극층(24)으로서는 N형 반도체층이 이용되고, 구체적으로는 N형 불순물(인(P), 비소(As) 등)이 도입된 폴리실리콘이 이용된다.
계속해서, 도 30 및 도 31에 도시한 바와 같이, 리소그래피 공정 및 RIE법을 이용하여, 적층막을 복수로 분리하도록 선택적으로 에칭하여, 반도체 기판(21)까지 도달하는 복수의 개구부를 형성한다. 그리고, 이 개구부에 절연체를 매립하여, 반도체 기판(21) 위에 각각이 Y방향으로 연장되는 절연층(30)을 형성한다. 이 절연층(30)에 의해, 적층막은, 각각이 Y방향으로 연장되는 복수의 적층체(22)(22-1, 22-2를 포함함)로 분리된다. 그 후, CMP법을 이용하여 적층체(22)의 상면을 평탄화한다.
계속해서, 도 32 및 도 33에 도시한 바와 같이, 리소그래피 공정 및 RIE법을 이용하여, 절연층(30)을 선택적으로 에칭하여, 적층체(22)의 측면을 노출시키고, 또한 반도체 기판(21)까지 도달하는 복수의 개구부(32)를 형성한다. 계속해서, 제1 실시 형태와 마찬가지의 공정에 의해, 전극층(24) 내에, N형 반도체층(25), P형 반도체층(26) 및 전극층(27)을 형성한다.
계속해서, 장치 전체면에 페로브스카이트계 산화물, 혹은 이원계 천이 금속 산화물을 퇴적함으로써, 적층체(22-1 및 22-2)의 측면에 저항 변화층(28)을 형성한다. 계속해서, RIE법을 이용하여, 소스/드레인 영역(42) 위의 저항 변화층(28)을 에칭한다. 또한, 적층체(22) 위의 저항 변화층(28)을 예를 들면 CMP법을 이용하여 제거한다. 또한, 이들 저항 변화층(28)을 제거하는 공정은, 반드시 필요하지는 않다.
계속해서, 도 34 및 도 35에 도시한 바와 같이, 개구부(32) 내에 도전체를 매립하여, 소스/드레인 영역(42) 위에서 저항 변화층(28)의 측면에 전극층(29)을 형성한다. 그리고, 적층체(22) 위의 전극층(29)을 예를 들면 CMP법을 이용하여 제 거한다.
계속해서, 도 36 및 도 37에 도시한 바와 같이, 적층체(22) 위에, 전극층(29)과 비트선 BL을 전기적으로 분리하기 위한 층간 절연층(45)을 퇴적한다. 계속해서, 적층체(22-2) 내에, 소스/드레인 영역(42-2)을 노출시키는 개구부(46)를 형성한다. 계속해서, 이 개구부(46)에 면하는 적층체(22-2)의 측면에, N형 반도체층(25)과 컨택트(48)를 전기적으로 분리하는 절연막(47)을 형성한다.
계속해서, 도 20 내지 도 23에 도시한 바와 같이, 개구부(46) 및 층간 절연층(45) 위에 도전층을 퇴적한다. 그리고, 리소그래피 공정 및 RIE법을 이용하여, 층간 절연층(45) 위의 도전층을 패터닝한다. 이에 의해, 층간 절연층(45) 위에 비트선 BL이 형성되고, 적층체(22-2) 내에 소스/드레인 영역(42-2)과 비트선 BL을 전기적으로 접속하는 컨택트(48)가 형성된다. 이와 같이 하여, 본 실시 형태의 ReRAM이 형성된다.
이상 상세하게 설명한 바와 같이 본 실시 형태에 따르면, 컨택트(48)를 사이에 두고 X방향으로 인접하는 2개의 메모리 셀 유닛은 워드선 WL을 공유할 수 있다. 이것은, 비트선 BL에 접속되는 메모리 셀 유닛을 선택하기 위한 선택 트랜지스터(13)를 구비함으로써 가능하게 된다. 이에 의해, 워드선 WL에 접속되는 컨택트가 제1 실시 형태에 비해, 절반수이어도 된다. 이 결과, ReRAM의 코스트를 저감하는 것이 가능하게 된다. 그 밖의 효과는, 제1 실시 형태와 동일하다.
당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 ReRAM의 평면도.
도 2는 도 1에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 단면도.
도 3은 도 2에 도시한 화살표 P의 위치에서의 평면도.
도 4는 제1 실시 형태에 따른 ReRAM의 회로도.
도 5는 제1 실시 형태에 따른 ReRAM의 제조 공정을 도시하는 단면도.
도 6은 도 5에 계속되는 ReRAM의 제조 공정을 도시하는 평면도.
도 7은 도 6에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 제조 공정을 도시하는 단면도.
도 8은 도 6에 계속되는 ReRAM의 제조 공정을 도시하는 평면도.
도 9는 도 8에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 제조 공정을 도시하는 단면도.
도 10은 도 8에 계속되는 ReRAM의 제조 공정을 도시하는 평면도.
도 11은 도 10에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 제조 공정을 도시하는 단면도.
도 12는 도 10에 계속되는 ReRAM의 제조 공정을 도시하는 평면도.
도 13은 도 12에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 제조 공정을 도시하는 단면도.
도 14는 도 12에 계속되는 ReRAM의 제조 공정을 도시하는 평면도.
도 15는 도 14에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 제조 공정을 도시하는 단면도.
도 16은 도 15에 계속되는 ReRAM의 제조 공정을 도시하는 단면도.
도 17은 도 16에 도시한 화살표 P의 위치에서의 ReRAM의 제조 공정을 도시하는 평면도.
도 18은 도 16에 계속되는 ReRAM의 제조 공정을 도시하는 평면도.
도 19는 도 18에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 제조 공정을 도시하는 단면도.
도 20은 본 발명의 제2 실시 형태에 따른 ReRAM의 평면도.
도 21은 도 20에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 단면도.
도 22는 도 20에 도시한 Ⅲ-Ⅲ선을 따라 취한 ReRAM의 단면도.
도 23은 도 21에 도시한 화살표 P의 위치에서의 평면도.
도 24는 제2 실시 형태에 따른 ReRAM의 회로도.
도 25는 제2 실시 형태에 따른 ReRAM의 제조 공정을 도시하는 평면도.
도 26은 도 25에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 제조 공정을 도시하는 단면도.
도 27은 도 25에 계속되는 ReRAM의 제조 공정을 도시하는 평면도.
도 28은 도 27에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 제조 공정을 도시하는 단면도.
도 29는 도 28에 계속되는 ReRAM의 제조 공정을 도시하는 단면도.
도 30은 도 29에 계속되는 ReRAM의 제조 공정을 도시하는 평면도.
도 31은 도 30에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 제조 공정을 도시하는 단면도.
도 32는 도 30에 계속되는 ReRAM의 제조 공정을 도시하는 평면도.
도 33은 도 32에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 제조 공정을 도시하는 단면도.
도 34는 도 32에 계속되는 ReRAM의 제조 공정을 도시하는 평면도.
도 35는 도 34에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 제조 공정을 도시하는 단면도.
도 36은 도 34에 계속되는 ReRAM의 제조 공정을 도시하는 평면도.
도 37은 도 36에 도시한 Ⅱ-Ⅱ선을 따라 취한 ReRAM의 제조 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 저항 변환 소자
12 : 다이오드
21 : 기판
22 : 적층체
23 : 층간 절연층
24, 27, 29 : 전극층
25 : N형 반도체층
26 : P형 반도체층
28 : 저항 변화층
30 : 절연층

Claims (20)

  1. 기판 위에, 복수의 제1 전극층이 절연층을 개재하여 적층된 제1 적층체와,
    상기 복수의 제1 전극층에 접하도록 상기 제1 적층체의 측면에 형성되고, 또한 인가되는 전압에 기초하여 저항값이 변화되는 제1 저항 변화층과,
    상기 제1 저항 변화층의 측면에 형성된 제2 전극층과,
    상기 제1 적층체 위에 형성되고, 또한 상기 제2 전극층에 전기적으로 접속된 비트선
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 적층체는, 「상기 복수의 제1 전극층에 대응하여 형성되고, 또한 상기 복수의 제1 전극층에 전기적으로 접속된」 복수의 제1 다이오드를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 복수의 제1 다이오드의 각각은, 제1 도전형의 제1 반도체층 및 제2 도전형의 제2 반도체층으로 구성되고,
    상기 제2 반도체층은, 상기 제1 반도체층 및 상기 제1 전극층 사이에 끼워지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 제1 반도체층, 상기 제2 반도체층 및 상기 제1 전극층은 동일한 층으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 제1 전극층은 금속 실리사이드로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제1 저항 변화층의 저면은, 상기 제1 적층체의 저면과 동일한 위치이며,
    상기 제1 저항 변화층의 상면은, 상기 제1 적층체의 상면과 동일한 위치인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제2 전극의 상기 제1 저항 변화층에 접하는 측면과 반대의 측면에 형성되고, 또한 인가되는 전압에 기초하여 저항값이 변화되는 제2 저항 변화층과,
    상기 기판 위 또한 상기 제2 저항 변화층의 측면에 형성되는 제2 적층체와,
    복수의 제3 전극층을 더 구비하고,
    상기 제2 적층체는 상기 복수의 제3 전극층이 절연층을 개재하여 적층되고, 상기 제2 적층체와, 상기 복수의 제3 전극층은 각각, 상기 제2 저항 변화층에 접하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제2 적층체는, 「상기 복수의 제3 전극층에 대응하여 형성되고, 또한 상기 복수의 제3 전극층에 전기적으로 접속된」 복수의 제2 다이오드를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 반도체 기판과,
    상기 반도체 기판에 형성된 제1 선택 트랜지스터와,
    상기 제1 선택 트랜지스터 위에 층간 절연막을 개재하여 형성되고, 또한 복수의 제1 전극층이 절연층을 개재하여 적층된 적층체와,
    상기 복수의 제1 전극층에 접하도록 상기 적층체의 제1 측면에 형성되고, 또한 인가되는 전압에 기초하여 저항값이 변화되는 제1 저항 변화층과,
    상기 제1 선택 트랜지스터의 제1 확산 영역에 전기적으로 접속되고, 또한 상기 제1 저항 변화층의 측면에 형성된 제2 전극층과,
    상기 적층체 위에 형성된 비트선과,
    상기 제1 선택 트랜지스터의 제2 확산 영역과 상기 비트선을 전기적으로 접속하는 컨택트
    를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 적층체는, 「상기 복수의 제1 전극층에 대응하여 형성되고, 또한 상기 복수의 제1 전극층에 전기적으로 접속된」 복수의 제1 다이오드를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 복수의 제1 다이오드의 각각은, 제1 도전형의 제1 반도체층 및 제2 도전형의 제2 반도체층으로 구성되고,
    상기 제2 반도체층은, 상기 제1 반도체층 및 상기 제1 전극층 사이에 끼워지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 제1 반도체층, 상기 제2 반도체층 및 상기 제1 전극층은 동일한 층으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제11항에 있어서,
    상기 제1 전극층은 금속 실리사이드로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제9항에 있어서,
    상기 제1 저항 변화층의 저면은, 상기 제1 적층체의 저면과 동일한 위치이며,
    상기 제1 저항 변화층의 상면은, 상기 제1 적층체의 상면과 동일한 위치인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제11항에 있어서,
    상기 적층체의 상기 제1 측면과 반대의 제2 측면에 형성되고, 또한 인가되는 전압에 기초하여 저항값이 변화되는 제2 저항 변화층과,
    상기 제2 저항 변화층의 측면에 형성된 제3 전극층을 더 구비하고,
    상기 적층체는, 「상기 제2 저항 변화층에 접하고, 또한 상기 제1 전극층에 대응하여 형성된」 복수의 제4 전극층과, 상기 복수의 제4 전극층에 전기적으로 접속된 복수의 제2 다이오드를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 복수의 제2 다이오드의 각각은, 상기 제2 도전형의 제3 반도체층 및 상기 제1 반도체층으로 구성되고,
    상기 제3 반도체층은, 상기 제1 반도체층 및 상기 제4 전극층 사이에 끼워지 는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 반도체 기판에 형성된 제2 선택 트랜지스터를 더 구비하고,
    상기 제2 선택 트랜지스터는, 상기 제1 선택 트랜지스터의 상기 제2 확산 영역을 공유하고,
    상기 제2 선택 트랜지스터의 제3 확산 영역은, 상기 제3 전극층에 전기적으로 접속되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제1 도전형의 복수의 제1 반도체층과 복수의 절연층을 교대로 적층하여, 기판 위에 적층체를 형성하는 공정과,
    상기 복수의 제1 반도체층의 측면 부분에 제2 도전형의 불순물을 도입하여, 상기 복수의 제1 반도체층 내에 각각 복수의 제2 반도체층을 형성하는 공정과,
    상기 복수의 제2 반도체층의 측면 부분을 금속과 반응시켜, 상기 복수의 제2 반도체층 내에 각각 복수의 제1 전극층을 형성하는 공정과,
    상기 복수의 제1 전극층에 접하도록, 상기 적층체의 측면에, 인가되는 전압에 기초하여 저항값이 변화되는 저항 변화층을 형성하는 공정과,
    상기 저항 변화층의 측면에 제2 전극층을 형성하는 공정
    을 구비하는 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 복수의 제1 반도체층의 측면은, 상기 적층체를 복수로 분리하는 개구부에 의해 노출되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 개구부는, 상기 적층체의 저면까지 도달하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
KR1020080038529A 2007-04-27 2008-04-25 불휘발성 반도체 기억 장치 및 그 제조 방법 KR100994868B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-00119334 2007-04-27
JP2007119334A JP2008277543A (ja) 2007-04-27 2007-04-27 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20080096432A true KR20080096432A (ko) 2008-10-30
KR100994868B1 KR100994868B1 (ko) 2010-11-16

Family

ID=39885873

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080038529A KR100994868B1 (ko) 2007-04-27 2008-04-25 불휘발성 반도체 기억 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US7800091B2 (ko)
JP (1) JP2008277543A (ko)
KR (1) KR100994868B1 (ko)

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101007562B1 (ko) * 2008-05-20 2011-01-14 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
KR101050571B1 (ko) * 2008-11-05 2011-07-19 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 그 제조 방법
KR101110512B1 (ko) * 2009-02-25 2012-01-31 가부시끼가이샤 도시바 반도체 기억 장치 및 그 제조 방법
US8357992B2 (en) 2009-10-14 2013-01-22 Samsung Electronics Co., Ltd. Non-volatile memory device and method of manufacturing the same
US8399874B2 (en) 2011-01-17 2013-03-19 Snu R&Db Foundation Vertical nonvolatile memory device including a selective diode
KR20130058284A (ko) * 2011-11-25 2013-06-04 삼성전자주식회사 3차원적으로 배열된 저항성 메모리 셀들을 포함하는 반도체 메모리 장치
US8525298B2 (en) 2009-12-22 2013-09-03 Hynix Semiconductor Inc. Phase change memory device having 3 dimensional stack structure and fabrication method thereof
KR20130122350A (ko) * 2012-04-30 2013-11-07 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
US8697498B2 (en) 2010-11-29 2014-04-15 Samsung Electronics Co., Ltd. Methods of manufacturing three dimensional semiconductor memory devices using sub-plates
KR101453173B1 (ko) * 2009-11-02 2014-10-27 마이크론 테크놀로지, 인크. 메모리 밀도를 증가시키기 위한 방법들, 구조들 및 디바이스들
US8884262B2 (en) 2011-06-03 2014-11-11 Samsung Electronics Co., Ltd. Non-volatile memory device having a resistance-changeable element and method of forming the same
KR101495803B1 (ko) * 2008-11-12 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
KR20150046165A (ko) * 2012-08-31 2015-04-29 마이크론 테크놀로지, 인크 3차원 메모리 어레이 아키텍처
KR20150080795A (ko) * 2014-01-02 2015-07-10 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9105840B2 (en) 2013-09-25 2015-08-11 SK Hynix Inc. Electronic device and method for fabricating the same
KR20150133658A (ko) * 2014-05-20 2015-11-30 크로스바, 인크. 저항성 메모리 아키텍처 및 디바이스들
US9444046B2 (en) 2012-08-31 2016-09-13 Micron Technology, Inc. Three dimensional memory array architecture
US10461125B2 (en) 2017-08-29 2019-10-29 Micron Technology, Inc. Three dimensional memory arrays
KR20220000341A (ko) * 2020-06-25 2022-01-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 어레이 접촉 구조
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US12022659B2 (en) 2020-07-30 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US12040006B2 (en) 2022-07-26 2024-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8937292B2 (en) * 2011-08-15 2015-01-20 Unity Semiconductor Corporation Vertical cross point arrays for ultra high density memory applications
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
KR101196392B1 (ko) * 2006-11-28 2012-11-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7684227B2 (en) 2007-05-31 2010-03-23 Micron Technology, Inc. Resistive memory architectures with multiple memory cells per access device
JP5396011B2 (ja) * 2007-06-19 2014-01-22 ピーエスフォー ルクスコ エスエイアールエル 相変化メモリ装置
KR20090055874A (ko) * 2007-11-29 2009-06-03 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP5086851B2 (ja) * 2008-03-14 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
JP5288877B2 (ja) 2008-05-09 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
KR20100001260A (ko) * 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20080091416A (ko) * 2008-08-14 2008-10-13 김성동 3차원 반도체 장치, 그 제조 방법 및 동작 방법
KR101583717B1 (ko) * 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
US9041157B2 (en) 2009-01-14 2015-05-26 Hewlett-Packard Development Company, L.P. Method for doping an electrically actuated device
US8455852B2 (en) 2009-01-26 2013-06-04 Hewlett-Packard Development Company, L.P. Controlled placement of dopants in memristor active regions
WO2010085227A1 (en) 2009-01-26 2010-07-29 Hewlett-Packard Company, L.P. Semiconductor memristor devices
WO2010087821A1 (en) * 2009-01-28 2010-08-05 Hewlett-Packard Development Company, L.P. Voltage-controlled switches
US8461565B2 (en) * 2009-01-29 2013-06-11 Hewlett-Packard Development Company, L.P. Electrically actuated devices
JP4956598B2 (ja) * 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
KR20100111165A (ko) * 2009-04-06 2010-10-14 삼성전자주식회사 3차원 메모리 소자
US8351236B2 (en) 2009-04-08 2013-01-08 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
JP5390918B2 (ja) * 2009-04-14 2014-01-15 シャープ株式会社 不揮発性半導体記憶装置とその製造方法
CN102484129B (zh) 2009-07-10 2015-07-15 惠普发展公司，有限责任合伙企业 具有本征整流器的忆阻结
US8982601B2 (en) 2009-09-04 2015-03-17 Hewlett-Packard Development Company, L.P. Switchable junction with an intrinsic diode formed with a voltage dependent resistor
JP5558090B2 (ja) * 2009-12-16 2014-07-23 株式会社東芝 抵抗変化型メモリセルアレイ
KR101133392B1 (ko) * 2009-12-24 2012-04-19 한양대학교 산학협력단 3차원 입체 구조를 가지는 비휘발성 메모리
JP5079927B2 (ja) * 2010-02-23 2012-11-21 パナソニック株式会社 不揮発性メモリ装置の製造方法、不揮発性メモリ素子、および不揮発性メモリ装置
US20110241077A1 (en) * 2010-04-06 2011-10-06 Macronix International Co., Ltd. Integrated circuit 3d memory array and manufacturing method
JP5641779B2 (ja) * 2010-05-18 2014-12-17 株式会社日立製作所 不揮発性記憶装置およびその製造方法
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
US8526237B2 (en) * 2010-06-08 2013-09-03 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof
JP5186634B2 (ja) 2010-06-29 2013-04-17 シャープ株式会社 不揮発性半導体記憶装置
US8187932B2 (en) 2010-10-15 2012-05-29 Sandisk 3D Llc Three dimensional horizontal diode non-volatile memory array and method of making thereof
KR101811308B1 (ko) 2010-11-10 2017-12-27 삼성전자주식회사 저항 변화 체를 갖는 비 휘발성 메모리 소자 및 그 제조방법
US8625322B2 (en) * 2010-12-14 2014-01-07 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with low current structures and methods thereof
US8885381B2 (en) 2010-12-14 2014-11-11 Sandisk 3D Llc Three dimensional non-volatile storage with dual gated vertical select devices
US8933491B2 (en) * 2011-03-29 2015-01-13 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of vertically stacked tiers of memory cells
US8765598B2 (en) * 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US9343672B2 (en) 2011-06-07 2016-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory devices, nonvolatile memory cells and methods of manufacturing nonvolatile memory devices
KR20130004784A (ko) 2011-07-04 2013-01-14 삼성전자주식회사 저항 변화 체를 갖는 비-휘발성 메모리 소자 및 그 제조방법
KR101964085B1 (ko) 2011-07-26 2019-07-31 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130017347A (ko) 2011-08-10 2013-02-20 삼성전자주식회사 반도체 소자
US8891277B2 (en) 2011-12-07 2014-11-18 Kabushiki Kaisha Toshiba Memory device
US9035275B2 (en) 2011-12-19 2015-05-19 Macronix International Co., Ltd. Three dimensional memory array adjacent to trench sidewalls
KR20130071006A (ko) * 2011-12-20 2013-06-28 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
KR101959846B1 (ko) * 2012-03-02 2019-03-20 삼성전자주식회사 저항성 메모리 장치
KR101989514B1 (ko) 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140046809A (ko) * 2012-10-11 2014-04-21 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
TWI530953B (zh) * 2012-11-15 2016-04-21 旺宏電子股份有限公司 三維記憶體及解碼技術
US9246088B2 (en) 2013-01-31 2016-01-26 Kabushiki Kaisha Toshiba Semiconductor memory device having a variable resistance layer serving as a memory layer
US8971092B2 (en) * 2013-02-28 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US8963115B2 (en) 2013-04-12 2015-02-24 Kabushiki Kaisha Toshiba Memory device and method of manufacturing memory device
US9099648B2 (en) 2013-05-02 2015-08-04 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor memory device and semiconductor memory device
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
KR102083483B1 (ko) * 2013-08-12 2020-03-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
US9368555B2 (en) 2013-10-15 2016-06-14 Kabushiki Kaisha Toshiba Semiconductor memory device
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9123392B1 (en) * 2014-03-28 2015-09-01 Sandisk 3D Llc Non-volatile 3D memory with cell-selectable word line decoding
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9484092B2 (en) * 2014-05-20 2016-11-01 Sandisk Technologies Llc Intrinsic vertical bit line architecture
US9472560B2 (en) 2014-06-16 2016-10-18 Micron Technology, Inc. Memory cell and an array of memory cells
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
WO2016043657A1 (en) * 2014-09-15 2016-03-24 Agency For Science, Technology And Research Memory structure, method for fabricating thereof, memory array device and method for operating thereof
US9159829B1 (en) 2014-10-07 2015-10-13 Micron Technology, Inc. Recessed transistors containing ferroelectric material
KR20160094785A (ko) * 2015-02-02 2016-08-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
US9524982B2 (en) 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
US9870945B2 (en) * 2015-03-10 2018-01-16 Sandisk Technologies Llc Crystalline layer stack for forming conductive layers in a three-dimensional memory structure
JP2016225614A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
US9704922B2 (en) 2015-05-29 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same while avoiding process damage to a variable resistance film
US9721961B2 (en) 2015-05-29 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
US10134982B2 (en) * 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
US9871197B2 (en) 2015-10-05 2018-01-16 Toshiba Memory Corporation Semiconductor memory device
US20200303639A1 (en) * 2016-03-15 2020-09-24 Agency For Science, Technology And Research Memory device and method of forming the same
US9947721B2 (en) 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
US10566388B2 (en) * 2018-05-27 2020-02-18 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional vertical memory
KR102546686B1 (ko) * 2018-07-17 2023-06-23 삼성전자주식회사 가변 저항 메모리 장치
US10930707B2 (en) * 2019-07-02 2021-02-23 Micron Technology, Inc. Memory device with a split pillar architecture
US11282895B2 (en) * 2019-07-02 2022-03-22 Micron Technology, Inc. Split pillar architectures for memory devices
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
US11574929B2 (en) * 2020-05-28 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. 3D ferroelectric memory
US11672126B2 (en) * 2020-06-18 2023-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and manufacturing method thereof
US11985822B2 (en) * 2020-09-02 2024-05-14 Macronix International Co., Ltd. Memory device
US20220165794A1 (en) * 2020-11-24 2022-05-26 Southern University Of Science And Technology High-Density Three-Dimensional Vertical Memory
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11818894B2 (en) * 2021-08-29 2023-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US20240064994A1 (en) * 2022-08-19 2024-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653733B1 (en) 1996-02-23 2003-11-25 Micron Technology, Inc. Conductors in semiconductor devices
EP1609154B1 (en) 2003-03-18 2013-12-25 Kabushiki Kaisha Toshiba Phase change memory device
KR100675279B1 (ko) * 2005-04-20 2007-01-26 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들
US7345899B2 (en) 2006-04-07 2008-03-18 Infineon Technologies Ag Memory having storage locations within a common volume of phase change material

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101007562B1 (ko) * 2008-05-20 2011-01-14 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
KR101050571B1 (ko) * 2008-11-05 2011-07-19 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 그 제조 방법
KR101495803B1 (ko) * 2008-11-12 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
KR101110512B1 (ko) * 2009-02-25 2012-01-31 가부시끼가이샤 도시바 반도체 기억 장치 및 그 제조 방법
US8357992B2 (en) 2009-10-14 2013-01-22 Samsung Electronics Co., Ltd. Non-volatile memory device and method of manufacturing the same
KR101453173B1 (ko) * 2009-11-02 2014-10-27 마이크론 테크놀로지, 인크. 메모리 밀도를 증가시키기 위한 방법들, 구조들 및 디바이스들
US8525298B2 (en) 2009-12-22 2013-09-03 Hynix Semiconductor Inc. Phase change memory device having 3 dimensional stack structure and fabrication method thereof
US8697498B2 (en) 2010-11-29 2014-04-15 Samsung Electronics Co., Ltd. Methods of manufacturing three dimensional semiconductor memory devices using sub-plates
US8399874B2 (en) 2011-01-17 2013-03-19 Snu R&Db Foundation Vertical nonvolatile memory device including a selective diode
US8884262B2 (en) 2011-06-03 2014-11-11 Samsung Electronics Co., Ltd. Non-volatile memory device having a resistance-changeable element and method of forming the same
KR20130058284A (ko) * 2011-11-25 2013-06-04 삼성전자주식회사 3차원적으로 배열된 저항성 메모리 셀들을 포함하는 반도체 메모리 장치
KR20130122350A (ko) * 2012-04-30 2013-11-07 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
KR20150046165A (ko) * 2012-08-31 2015-04-29 마이크론 테크놀로지, 인크 3차원 메모리 어레이 아키텍처
US9444046B2 (en) 2012-08-31 2016-09-13 Micron Technology, Inc. Three dimensional memory array architecture
US9595667B2 (en) 2012-08-31 2017-03-14 Micron Technology, Inc. Three dimensional memory array architecture
US9105840B2 (en) 2013-09-25 2015-08-11 SK Hynix Inc. Electronic device and method for fabricating the same
KR20150080795A (ko) * 2014-01-02 2015-07-10 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20150133658A (ko) * 2014-05-20 2015-11-30 크로스바, 인크. 저항성 메모리 아키텍처 및 디바이스들
US10461125B2 (en) 2017-08-29 2019-10-29 Micron Technology, Inc. Three dimensional memory arrays
US10937829B2 (en) 2017-08-29 2021-03-02 Micron Technology, Inc. Three dimensional memory arrays
US11765912B2 (en) 2017-08-29 2023-09-19 Micron Technology, Inc. Three dimensional memory arrays
KR20220000341A (ko) * 2020-06-25 2022-01-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 어레이 접촉 구조
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US12022659B2 (en) 2020-07-30 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US12040006B2 (en) 2022-07-26 2024-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions

Also Published As

Publication number Publication date
JP2008277543A (ja) 2008-11-13
KR100994868B1 (ko) 2010-11-16
US7800091B2 (en) 2010-09-21
US20080265235A1 (en) 2008-10-30

Similar Documents

Publication Publication Date Title
KR100994868B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
JP5422231B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US8546861B2 (en) Resistance change memory device with three-dimensional structure, and device array, electronic product and manufacturing method therefor
US9450023B1 (en) Vertical bit line non-volatile memory with recessed word lines
USRE45480E1 (en) Nonvolatile semiconductor memory device and producing method thereof
US8829646B2 (en) Integrated circuit 3D memory array and manufacturing method
US8173987B2 (en) Integrated circuit 3D phase change memory array and manufacturing method
KR100219519B1 (ko) 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
US8013317B2 (en) Nonvolatile storage device and method for manufacturing same
US9673389B2 (en) Memory device
US8093578B2 (en) Nonvolatile memory element, nonvolatile memory element array, and method for manufacturing nonvolatile memory element
EP2234160B1 (en) Nonvolatile semiconductor storage device and method for manufacturing the same
JP3569112B2 (ja) 半導体集積回路およびその製造方法
US11456333B2 (en) Three-dimensional NAND memory device containing two terminal selector and methods of using and making thereof
US20130094273A1 (en) 3d memory and decoding technologies
TWI530953B (zh) 三維記憶體及解碼技術
KR20110132125A (ko) 비휘발성 메모리 소자 및 비휘발성 메모리 소자의 형성방법
JP2010251529A (ja) 半導体記憶装置およびその製造方法
KR101088487B1 (ko) 선택소자 및 3차원 구조 저항 변화 메모리 소자를 갖는 저항 변화 메모리 소자 어레이, 전자제품 및 소자 어레이 제조방법
JP2004274048A (ja) 強誘電体記憶素子及びその製造方法
CN115867038A (zh) 存储器器件及其制造方法
TWI844998B (zh) 記憶體裝置及其製造方法
EP4274400A1 (en) Semiconductor device
US12041793B2 (en) Hybrid memory device and method of forming the same
JP2006324425A (ja) 記憶素子の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee