JP5396011B2 - 相変化メモリ装置 - Google Patents

Description

本発明は、相変化素子の抵抗状態の変化を利用して書き換え可能にデータを記憶する不揮発性の相変化メモリ装置に関し、特に相変化メモリ素子にダイオードを直列接続してメモリセル構成した相変化メモリ装置に関するものである。

近年、フラッシュメモリ等の不揮発性半導体記憶装置の重要性が増している。その中でも、相変化材料の構造変化を利用した相変化メモリ装置が有望な技術として注目されている。この相変化メモリ装置は、相変化材料からなる相変化素子に熱を加えて抵抗値を変化させ、これによりデータを書き換え可能に保持するものである。相変化メモリ装置への書き込み動作時は、電流によるジュール熱を発生させて相変化素子の抵抗状態を変化させるので、例えば５００μＡ〜１ｍＡ程度の比較的大きな書き込み電流を必要とする。そのため、相変化メモリ装置のメモリセルを構成する場合、相変化素子の選択スイッチとしてＭＯＳトランジスタを用いると、書き込み電流を流せる程度の大きなゲート幅を確保する必要があり、セルサイズの縮小が困難になる。これに対し、セルサイズの縮小に有利な構成として、相変化素子の選択スイッチとしてダイオードを用いたメモリセルの構成が提案されている（例えば、特許文献１参照）。

図７は、ダイオードを用いたメモリセルを有する従来の相変化メモリ装置の基本的な構成を示している。図７においては、直列接続された相変化素子１０とダイオード１１によりメモリセルＭＣが構成される。各々のメモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交点にマトリクス状に配置され、相変化素子１０の一端がビット線ＢＬに接続され、ダイオード１１のアノード側がワード線ＷＬに接続されている。ダイオード１１は小さい面積で大きな電流を流すことができるので、各々のメモリセルＭＣのセルサイズを縮小して、相変化メモリ装置全体の面積を低減可能である。
米国特許出願公開第２００５／０２７０８８３号明細書

図７に示す相変化メモリ装置の書き込み動作の際、特定のメモリセルＭＣが選択され、ビット線ＢＬからメモリセルＭＣを経由してワード線ＷＬに向かう電流パスＰ０に沿って書き込み電流が流れる。このとき、１ビットの書き込み動作に限らず、同一ワード線ＷＬ上で同時に多ビットを書き込む動作が想定される。このようなケースでは、選択された複数のメモリセルＭＣに対する書き込み電流は、複数の電流パスＰ０に沿って１本のワード線ＷＬに同時に流れ込む。ワード線ＷＬの抵抗成分は比較的大きいため、大きな書き込み電流が集中して流れると、ワード線ＷＬの電位が上昇し、その結果、書き込み電流の減少につながる。また、ワード線ＷＬ上の特定のメモリセルＭＣの書き込み動作中に、他のメモリセルＭＣを読み出す場合、そのワード線ＷＬの電位が上昇しているとノイズの要因になり、高速な読み出し動作に支障を来たす。

一方、図７におけるワード線ＷＬへの電流集中を回避するには、図８に示す構成を採用すればよい。図８の構成では、図７と同様のメモリセルＭＣの下方に選択トランジスタ１２が配置されている。選択トランジスタ１２は、そのゲートがワード線ＷＬに接続され、拡散層Ｄの一端が各々のダイオード１１のアノード側に接続され、拡散層Ｄの他端がビット線ＢＬに並列に配置されたグランド線ＧＬに接続される。よって、図８に示す相変化メモリ装置の書き込み動作時の電流パスＰ１は、ビット線ＢＬ、メモリセルＭＣ、選択トランジスタ１２の拡散層Ｄの一端から他端を経て、グランド線ＧＬに達する。このような構成により、同一ワード線ＷＬ上で同時に多ビットを書き込む場合であっても、ワード線ＷＬへの電流集中が起こらない。

しかしながら、図８の構成を採用すると、ローレベルを保つ非選択のワード線ＷＬに接続される選択トランジスタ１２がオフとなるため、そこに接続される非選択のメモリセルＭＣの下方の拡散層Ｄがフローティング状態となる。このような状態の非選択メモリセルＭＣと同一のビット線ＢＬを介して他の選択メモリセルＭＣを読み出す場合、フローティング状態の拡散層Ｄへの充電が行われ、拡散層容量で定まる所定時間が経過するまで充電電流が流れ続け、その期間は相変化素子１０の抵抗状態を判定できない状態が生じる。選択トランジスタ１２は、大きな書き込み電流を流せるように大きなゲート幅で形成する必要がある。そのため、拡散層Ｄの拡散層容量は大きな値になり、上述の充電に要する時間はその分だけ長くなる。特に、相変化素子１０が高抵抗状態に書き込まれている場合は、拡散層Ｄの充電に要する時間は一層長くなるので、読み出し速度が大幅に低下する。

そこで、本発明はこれらの問題を解決するためになされたものであり、相変化素子とダイオードからなる多数のメモリセルを高密度に配置しつつ、非選択メモリセルの下方の拡散層容量の影響を抑制し、高速な読み出し動作を可能とする相変化メモリ装置を提供することを目的とする。

上記課題を解決するために、本発明の相変化メモリ装置は、抵抗状態を変化させてデータを書き換え可能に記憶する複数の相変化素子を備えた相変化メモリ装置であって、ワード線とビット線の交点に配置され、前記相変化素子とダイオードとを直列接続したメモリセルと、前記メモリセルの下方の拡散層に形成され、ゲートに接続された前記ワード線の電位に応じて、前記ダイオードのアノード側とグランド線の間の導通を選択的に制御する選択トランジスタと、非選択の前記ワード線に対応する前記メモリセルの下方の前記拡散層を所定電位にプリチャージするとともに、選択された前記ワード線に対応する前記メモリセルの下方の前記拡散層を前記所定電位から切り離すプリチャージ回路とを備えて構成される。

本発明の相変化メモリ装置によれば、ワード線とビット線の交点には相変化素子とダイオードからなるメモリセルが配置されるとともに、ワード線に応じてメモリセルを選択する選択トランジスタと、メモリセルの下方の拡散層をプリチャージするプリチャージ回路が設けられている。プリチャージ回路は、選択ワード線に対応するメモリセルの下方の拡散層をフローティング状態とし、非選択のワード線に対応するメモリセルの下方の拡散層を所定電位にプリチャージするように動作する。よって、メモリセルが選択されないとき、その下方の拡散層が充電された状態になり、その後にメモリセルを読み出す際に拡散層容量の影響を軽減し、読み出し速度の低下を有効に防止することができる。また、書き込み電流のワード線への集中を回避できるので、十分な書き込み電流を確保しつつ、セルサイズを縮小して高密度なメモリセルの配置を実現することができる。

本発明において、前記メモリセルに対する書き込み動作時に、前記ビット線、前記相変化素子、前記ダイオード、前記選択トランジスタ、前記グランド線を結ぶ経路に沿って書き込み電流が流れるように制御してもよい。

本発明において、前記拡散層は、ビット線方向のＮ個の前記メモリセルとワード線方向の２個のメモリセルを含む矩形領域に形成し、少なくとも前記ビット線方向のＮ個の前記メモリセルに共通接続される２個の前記選択トランジスタを設けてもよい。この場合、前記グランド線を、ビット線方向とワード線方向にメッシュ状に配置してもよい。

本発明において、メインワード線とサブワード線からなる階層化ワード線構造を採用し、前記メインワード線が選択されたとき所定数の前記サブワード線の中から１本を選択的に活性化するサブワードドライバを設け、前記選択トランジスタのゲートに前記サブワード線を接続してもよい。この場合、前記プリチャージ回路を、それぞれの前記サブワードドライバごとに設け、非選択の前記サブワード線に対応する前記プリチャージ回路は前記拡散層を前記所定電位にプリチャージし、選択された前記サブワード線に対応する前記プリチャージ回路は前記拡散層を前記所定電位から切り離すように制御してもよい。

また、本発明において階層化ワード線構造を採用した場合、前記プリチャージ回路は、ゲートに前記サブワード線が接続されて前記所定電位と前記拡散層との接続を制御するＰＭＯＳトランジスタから構成し、前記サブワード線は、選択時にハイレベルかつ非選択時にローレベルに制御してもよい。一方、前記プリチャージ回路は、ゲートに前記メインワード線を反転した反転メインワード線が接続されて前記所定電位と前記拡散層との接続を制御するＮＭＯＳトランジスタから構成し、前記メインワード線は、選択時にハイレベルかつ非選択時にローレベルに制御してもよい。

本発明によれば、相変化素子とダイオードからなるメモリセルを構成し、プリチャージ回路によりメモリセルが非選択のときに下方の拡散層をプリチャージするようにしたので、ビット線側からメモリセルを見たときダイオードが逆バイアス状態となって拡散層容量の影響を抑制することができる。よって、メモリセルの読み出し時に拡散層容量を充電する動作によって読み出し速度が低下することを防止し、高速な読み出し動作を実現することができる。また、選択トランジスタからグランド線に流れる十分な書き込み電流を確保しつつ、セルサイズを縮小してメモリセルが高密度に配置された相変化メモリ装置を構成することができる。

以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、階層化ワード線構造を採用し、相変化素子とダイオードからなるメモリセルを用いて書き換え可能にデータを記憶保持する相変化メモリ装置に対し本発明を適用する場合を説明する。

図１は、本発明を適用した相変化メモリ装置の基本的な回路構成を示す図である。図１においては、サブワード線ＳＷＬとビット線ＢＬの交点に、多数のメモリセルＭＣがマトリクス状に配置されている。また、メモリセルＭＣの下方に選択トランジスタ１２が配置されている。選択トランジスタ１２は、そのゲートがサブワード線ＳＷＬに接続され、拡散層Ｄの一端が複数のダイオード１１のアノード側に接続され、拡散層Ｄの他端がビット線ＢＬに並列に配置されたグランド線ＧＬに接続される。各々のメモリセルＭＣは、直列接続された相変化素子１０とダイオード１１からなり、相変化素子１０の一端がビット線ＢＬに接続されるとともに、ダイオード１１のアノード側が拡散層Ｄに接続される。

図１の相変化メモリ装置の書き込み動作時は、ビット線ＢＬ、相変化素子１０、ダイオード１１、選択トランジスタ１２、グランド線ＧＬの順の電流パスＰ２に沿って書き込み電流が流れる。本実施形態では、本発明のプリチャージ回路として機能するプリチャージ用ＰＭＯＳトランジスタ２２の動作により、選択トランジスタ１２の拡散層容量の影響を抑えることが可能であるが、詳しくは後述する。

一方、多数のメモリセルＭＣが配置されるメモリセル領域に隣接してサブワード回路部２０が配置されている。サブワード回路部２０は階層化ワード線構造を実現するために設けられ、サブワード線ＳＷＬごとに配置されたサブワードドライバ２１とプリチャージ用ＰＭＯＳトランジスタ２２を含んでいる。サブワードドライバ２１は、メインワード線ＭＷＬに対応する所定数のサブワード線ＳＷＬを選択的に活性化する回路である。図１では示されないが、サブワード回路部２０には、サブワード線ＳＷＬの本数分だけの複数のサブワードドライバ２１が繰り返し配置される。選択されたメインワード線ＭＷＬはハイレベルに制御されるともに、これに対応して選択されたサブワード線ＳＷＬもハイレベルに制御される。

プリチャージ用ＰＭＯＳトランジスタ２２は、ソースが電源電圧ＶＷＬに接続され、ドレインがプリチャージ線ＰＬに接続され、ゲートがサブワード線ＳＷＬに接続されている。プリチャージ線ＰＬは、上述の選択トランジスタ１２の拡散層Ｄの一端とコンタクトを介して接続される。サブワード線ＳＷＬの選択時は、プリチャージ用ＰＭＯＳトランジスタ２２がオフ状態となってプリチャージ線ＰＬが電源電圧ＶＷＬから切り離され、サブワード線ＳＷＬの非選択時は、プリチャージ用ＰＭＯＳトランジスタ２２がオン状態となってプリチャージ線ＰＬがハイレベルになる。図１では示されないが、サブワード回路部２０には、サブワードドライバ２１と同様、サブワード線ＳＷＬの本数分だけの複数のプリチャージ用ＰＭＯＳトランジスタ２２が繰り返し配置される。なお、サブワードドライバ２１の具体的な構成については後述する。

ここで、図２には、図１の回路構成に対応するレイアウトを示している。また、図３には、図２のレイアウトの概略の断面構造を示し、図３（Ａ）が図２のＡ−Ａ’断面の断面構造図であり、図３（Ｂ）が図２のＢ−Ｂ’断面の断面構造図である。図２に示すように、複数のサブワード線ＳＷＬが紙面横方向に延伸配置され、複数のビット線ＢＬが紙面縦方向に延伸配置され、その交点にメモリセルＭＣが配置されている。各々のメモリセルＭＣは縦型の構造に形成されるので、図中点線で囲まれるセルサイズＳで高密度に配置可能である。例えば、レイアウトの設計基準Ｆに対して６Ｆ２のセルサイズＳを実現することができる。

図３（Ｂ）に示すように、最上部には低抵抗のアルミニウム等により形成されたビット線ＢＬが配置されている。ビット線ＢＬはコンタクト３１を介して上部電極３２に接続され、その下側に相変化層３３が形成されている。上部電極３２及び相変化層３３は、ビット線ＢＬに重なるように並列に配置されている。相変化層３３は、例えば、カルコゲナイド系の相変化材料であるＧｅ、Ｓｂ、Ｔｅを用いて形成することができる。相変化層３３のうちメモリセルＭＣの位置の部分が図１の相変化素子１０に対応し、その直下でヒータ３４の上端に接続されている。ヒータ３４は、書き込み電流が流れたとき、相変化素子１０を加熱して高抵抗のアモルファス状態と低抵抗の結晶状態の間を可逆的に変化させる役割がある。ヒータ３４の下端は、コンタクト３５とコンタクト３６を介して、ダイオード１１の上端（カソード）と接続されている。

ダイオード１１は、下端（アノード）が選択トランジスタ１２の拡散層Ｄに接続されている。各々の拡散層Ｄは、ワード線方向にＮ個（図２では、６個）のメモリセルＭＣかつビット線方向に２個のメモリセルＭＣを含む矩形領域に形成される。図２及び図３（Ａ）に示すように、隣接するビット線ＢＬの間の位置の下方には、ビット線方向に延伸配置されるグランド線ＧＬがタングステン等により形成されている。グランド線ＧＬは、図３（Ｂ）に示すように、ワード線方向にも延伸配置され、コンタクト３６を介して拡散層Ｄに接続されている。このように、グランド線ＧＬは比較的抵抗が大きいので、平面内でメッシュ状に配置することにより抵抗値を下げている。よって、書き込み電流がグランド線ＧＬに集中した場合であっても、グランド線ＧＬの電位の上昇を避けることができる。

また、図３（Ｂ）で隣接するコンタクト３６の間の位置において、拡散層Ｄのチャネル領域の上部にゲート酸化膜（不図示）を挟んでサブワード線ＳＷＬが延伸配置されている。図２に示すように、サブワード線ＳＷＬの一端は、コンタクト３７を介して上層の配線３８に接続されている。この配線３８は、サブワードドライバ２１の出力側と接続される。また、拡散層Ｄは、その一端がコンタクト３９を介して上層のプリチャージ線ＰＬに接続されている。なお、配線３８及びプリチャージ線ＰＬは、グランド線ＧＬと同じ高さに形成される。

図３（Ｂ）に示すように、１つの拡散層Ｄは、ビット線方向の両端に配置された２つのメモリセルＭＣの各ダイオード１１に接続され、中央のコンタクト３６を介してグランド線ＧＬに接続される。拡散層Ｄのビット線方向において、一方のソース・ドレインを共有する２つの選択トランジスタ１２が対称的な配置で形成され、それぞれのチャネル領域の上部に２つのサブワード線ＳＷＬが配置されている。よって、各々のメモリセルＭＣを流れる書き込み電流は、それぞれのダイオード１１から拡散層Ｄを経由して合流し、グランド線ＧＬに流れ込む。

次に図４は、サブワード回路部２０の回路構成の一例を示している。図４に示すサブワード回路部２０は、１本のメインワード線ＭＷＬ０（図４では不図示）に対応する４本のサブワード線ＳＷＬ０、ＳＷＬ１、ＳＷＬ２、ＳＷＬ３を選択的に活性化する４つのサブワードドライバ２１と、４本のプリチャージ線ＰＬ０〜ＰＬ３に接続される４つのプリチャージ用ＰＭＯＳトランジスタ２２を含んでいる。各々のサブワードドライバ２１は、インバータを形成する一対のＰＭＯＳトランジスタ４０及びＮＭＯＳトランジスタ４１と、出力側のＮＭＯＳトランジスタ４２から構成されている。

各々のサブワードドライバ２１において、インバータの入力側（ゲート）には、メインワード線ＭＷＬ０を反転した反転メインワード線ＭＷＬ０Ｂが接続され、インバータの出力側（ドレイン）には、それぞれサブワード線ＳＷＬ０〜ＳＷＬ３が接続される。また、ＰＭＯＳトランジスタ４０のソースは、それぞれサブワード選択線ＦＸ０、ＦＸ１、ＦＸ２、ＦＸ３が接続され、ＮＭＯＳトランジスタ４１のソースはグランドに接続される。通常動作時にメインワード線ＭＷＬ０が選択されてハイレベルになると、反転メインワードＭＷＬ０Ｂはローレベルになる。

このとき、４本のサブワード選択線ＦＸ０〜ＦＸ３の中の１本が選択されてハイレベルになり、対応する１つのサブワードドライバ２１が活性化される。よって、活性化されたサブワードドライバ２１に接続される１本のサブワード線ＳＷＬが選択的にハイレベルになる。サブワード線ＳＷＬがハイレベルになると、対応するプリチャージ用ＰＭＯＳトランジスタ２２がオフ状態となり、出力側のプリチャージ線ＰＬが電源電圧ＶＷＬから切り離される。

一方、サブワード選択線ＦＸ０〜ＦＸ３の中の非選択の３本はローレベルになり、対応する３つのサブワードドライバ２１は非活性状態に保たれる。図４に示すように、各々のサブワードドライバ２１のＮＭＯＳトランジスタ４２は、サブワード線ＳＷＬとグランドの間に接続され、サブワード選択線ＦＸ０〜ＦＸ３を反転した反転サブワード選択線ＦＸ０Ｂ〜ＦＸ３ＢがそれぞれのＮＭＯＳトランジスタ４２のゲートに接続されている。このＮＭＯＳトランジスタ４２の役割は、非選択のサブワード線ＳＷＬがフローティング状態になることを避けることにある。すなわち、非選択のサブワード選択線ＦＸ０〜ＦＸ３に対応する反転サブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂがハイレベルになると、そこに接続されるＮＭＯＳトランジスタ４２がオンになって出力側のサブワード線ＳＷＬが強制的にローレベルに引き下げられる。このとき、対応するプリチャージ用ＰＭＯＳトランジスタ２２がオン状態となり、出力側のプリチャージ線ＰＬが電源電圧ＶＷＬに接続される。

例えば、サブワード選択線ＦＸ０により選択された１本のサブワード線ＳＷＬ０がハイで、残りの非選択の３本のサブワード線ＳＷＬ１〜ＳＷＬ３がローの状態を考える。この状態では、選択サブワード線ＳＷＬ０に対応する１本のプリチャージ線ＰＬ０がフローティング状態で、非選択サブワード線ＳＷＬ１〜ＳＷＬ３に対応する３本のプリチャージ線ＰＬ１〜ＰＬ３がハイレベルになる。よって、プリチャージ用ＰＭＯＳトランジスタ２２を通じて、プリチャージ線ＰＬ１〜ＰＬ３に接続される拡散層Ｄがプリチャージされ、所定時間の経過後に拡散層Ｄの電位がハイレベルに引き上げられる。これに対し、プリチャージ線ＰＬ０に接続される拡散層Ｄはプリチャージされずフローティング状態になる。

なお、スタンバイ動作時には、反転メインワード線ＭＷＬ０Ｂがハイレベル、４つのサブワード線ＦＸ０〜ＦＸ３がローレベルに制御されるので、４つのサブワード線ＳＷＬ０〜ＳＷＬ３が全てローレベルになる。よって、４つのプリチャージ用ＰＭＯＳトランジスタ２２が全てオン状態になり、それぞれのプリチャージ線ＰＬ１〜ＰＬ３が電源電圧ＶＷＬに接続される。これにより、スタンバイ動作時には全ての拡散層Ｄがプリチャージされ、ハイレベルに充電された状態を保持する。

上記の動作により、メモリセルＭＣが非選択のとき、その下方の拡散層Ｄはハイレベルに充電された状態にあり、下側のダイオード１１が逆バイアスされた状態にある。これにより、非選択のメモリセルＭＣが接続されるビット線ＢＬと拡散層Ｄの間に逆バイアスのダイオード１１が挿入される形になり、ビット線ＢＬから拡散層Ｄの拡散層容量が見えなくなる。選択されたメモリセルＭＣについては、拡散層Ｄがプリチャージ線ＰＬから切り離されているので、メモリセルＭＣの動作時に下側のダイオード１１が順バイアスされた状態にある。そして、同一ビット線ＢＬ上で１つのメモリセルＭＣを選択したときは、他の非選択のメモリセルＭＣの下方の拡散層Ｄが全て充電された状態になるため、拡散層容量に起因する読み出し速度の低下を防止することができる。

次に、本実施形態の相変化メモリ装置を用いた場合の効果について図５のグラフを参照して説明する。図５においては、プリチャージ用ＰＭＯＳトランジスタ２２を設ける本実施形態の構成と、設けない従来の構成（図８）とで、ビット線ＢＬのプリチャージに要する時間をシミュレーションにより求めて比較している。ビット線ＢＬを１．１５Ｖにプリチャージする場合について、本実施形態の構成に対応する特性Ｃａと、従来の構成に対応する特性Ｃｂをそれぞれ示している。両者を比べると明らかなように、本実施形態の構成では、従来の構成に比べて電圧変化が大幅に高速化しており、プリチャージ用ＰＭＯＳトランジスタ２２の作用により拡散層Ｄをプリチャージすることの効果が確認される。図５において、ビット線ＢＬのプリチャージの際、１０ｍＶまでのノイズが許容されると仮定すると、特性Ｃａでは２．６ｎｓの時間を要するのに対し、特性Ｃｂでは５．２ｎｓの時間を要するので、本実施形態の採用により動作速度を２倍程度高速にすることができる。

次に、本実施形態の変形例を説明する。図１では、本発明のプリチャージ回路として機能するプリチャージ用ＰＭＯＳトランジスタ２２を示したが、ＮＭＯＳトランジスタからなるプリチャージ回路を用いてもよい。図６は、図４の回路構成に対応して、本実施形態の変形例におけるサブワード回路部２０の回路構成の一例を示している。図６に示すサブワード回路部２０は、４つのサブワードドライバ２１と、４本のプリチャージ線ＰＬ０〜ＰＬ３に接続される４つのプリチャージ用ＮＭＯＳトランジスタ２３を含んでいる。サブワードドライバ２１の構成については、図４と同様であるので説明を省略する。

各々のプリチャージ用ＮＭＯＳトランジスタ２３は、ドレインが電源電圧ＶＷＬに接続され、ソースがプリチャージ線ＰＬに接続され、ゲートが反転メインワード線ＭＷＬ０Ｂに接続されている。まず、スタンバイ動作時には、反転メインワード線ＭＷＬ０Ｂがハイレベルに制御されるので、４つのプリチャージ用ＮＭＯＳトランジスタ２３は全てオン状態になり、それぞれのプリチャージ線ＰＬが電源電圧ＶＷＬに接続される。このように、スタンバイ動作では、図６の動作は図４の動作と同様になる。

一方、通常動作時には、メインワード線ＭＷＬ０が選択されると、対応する反転メインワード線ＭＷＬ０Ｂがローになるので、４つのプリチャージ用ＮＭＯＳトランジスタ２３は全てオフ状態になり、それぞれのプリチャージ線ＰＬが電源電圧ＶＷＬから切り離される。この場合の動作は図４とは異なり、サブワード線ＳＷＬ０〜ＳＷＬ３の選択、非選択にかかわらず拡散層Ｄがプリチャージされず、その間は拡散層Ｄがフローティング状態になる。しかし、通常動作時において所定のメモリセルＭＣをアクセスする期間は所定の時間範囲内に制限されるので（例えば、１２０μｓ）、この期間が経過するとメインワード線ＭＷＬ０がいったん非選択状態に戻る。これにより、上述したスタンバイ動作の場合と同様、プリチャージ線ＰＬを介して拡散層Ｄがプリチャージされる。このように、図６の回路構成を採用した場合でも、長期間にわたって拡散層Ｄがフローティング状態になることは回避されるので、図４の回路構成と同様の効果を実現できる。

以上、本実施形態に基づいて本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、拡散層Ｄをプリチャージする目的を達成可能であれば、プリチャージ回路の回路構成は自在に選択することができる。また、本実施形態では、階層化ワード線構造を採用してメインワード線ＭＷＬとサブワード線ＳＷＬを配置する場合を説明したが、階層化されないワード線を配置する場合であっても本発明を適用可能である。また、本実施形態では、図２に示すように、グランド線ＧＬがメッシュ状に配置されるレイアウトを採用しているが、グランド線ＧＬは、例えばビット線方向にのみ延伸配置するレイアウトを採用してもよい。

本発明を適用した相変化メモリ装置の基本的な回路構成を示す図である。 図１の回路構成に対応するレイアウトを示す図である。 図２のレイアウトの概略の断面構造を示す図である。 本実施形態のサブワード回路部２０の回路構成の一例を示す図である。 本実施形態の相変化メモリ装置を用いた場合の効果を説明するグラフである。 本実施形態の変形例のサブワード回路部２０の回路構成の一例を示す図である。 ダイオードを用いたメモリセルを有する従来の相変化メモリ装置の第１の回路構成を示す図である。 ダイオードを用いたメモリセルを有する従来の相変化メモリ装置の第２の回路構成を示す図である。

符号の説明

１０…相変化素子
１１…ダイオード
１２…選択トランジスタ
２０…サブワード回路部
２１…サブワードドライバ
２２…プリチャージ用ＰＭＯＳトランジスタ
２３…プリチャージ用ＮＭＯＳトランジスタ
３１、３５、３６、３７、３９…コンタクト
３２…上部電極
３３…相変化層
３４…ヒータ
３８…配線
４０…ＰＭＯＳトランジスタ
４１、４２…ＮＭＯＳトランジスタ
ＭＣ…メモリセル
ＳＷＬ…サブワード線
ＭＷＬ…メインワード線
ＢＬ…ビット線
ＧＬ…グランド線
ＰＬ…プリチャージ線
Ｄ…拡散層

Claims (8)

1. 抵抗状態を変化させてデータを書き換え可能に記憶する複数の相変化素子を備えた相変化メモリ装置であって、
   ワード線とビット線の交点に配置され、前記相変化素子とダイオードとを直列接続したメモリセルと、
   前記メモリセルの下方の拡散層に形成され、ゲートに接続された前記ワード線の電位に応じて、前記ダイオードのアノード側とグランド線の間の導通を選択的に制御する選択トランジスタと、
   非選択の前記ワード線に対応する前記メモリセルの下方の前記拡散層を所定電位にプリチャージするとともに、選択された前記ワード線に対応する前記メモリセルの下方の前記拡散層を前記所定電位から切り離すプリチャージ回路と、
   を備えることを特徴とする相変化メモリ装置。
2. 前記メモリセルに対する書き込み動作時に、前記ビット線、前記相変化素子、前記ダイオード、前記選択トランジスタ、前記グランド線を結ぶ経路に沿って書き込み電流が流れることを特徴とする請求項１に記載の相変化メモリ装置。
3. 前記拡散層は、ビット線方向のＮ個の前記メモリセルとワード線方向の２個のメモリセルを含む矩形領域に形成され、少なくとも前記ビット線方向のＮ個の前記メモリセルに共通接続される２個の前記選択トランジスタを備えることを特徴とする請求項１に記載の相変化メモリ装置。
4. 前記グランド線は、ビット線方向とワード線方向にメッシュ状に配置されていることを特徴とする請求項３に記載の相変化メモリ装置。
5. 前記ワード線は、メインワード線とサブワード線からなる階層化ワード線構造を有し、
   前記メインワード線が選択されたとき所定数の前記サブワード線の中から１本を選択的に活性化するサブワードドライバを備え、
   前記選択トランジスタのゲートに前記サブワード線が接続されることを特徴とする請求項１に記載の相変化メモリ装置。
6. 前記プリチャージ回路は、それぞれの前記サブワードドライバごとに設けられ、非選択の前記サブワード線に対応する前記プリチャージ回路は前記拡散層を前記所定電位にプリチャージし、選択された前記サブワード線に対応する前記プリチャージ回路は前記拡散層を前記所定電位から切り離すことを特徴とする請求項５に記載の相変化メモリ装置。
7. 前記プリチャージ回路は、ゲートに前記サブワード線が接続され、前記所定電位と前記拡散層との接続を制御するＰＭＯＳトランジスタから構成され、
   前記サブワード線は、選択時にハイレベルかつ非選択時にローレベルに制御されることを特徴とする請求項６に記載の相変化メモリ装置。
8. 前記プリチャージ回路は、ゲートに前記メインワード線を反転した反転メインワード線が接続され、前記所定電位と前記拡散層との接続を制御するＮＭＯＳトランジスタから構成され、
   前記メインワード線は、選択時にハイレベルかつ非選択時にローレベルに制御されることを特徴とする請求項６に記載の相変化メモリ装置。
   

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