JP2011192333A - 半導体装置 - Google Patents

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Abstract

【課題】実現が容易な構成により、メモリマットのスタンバイ電流を規格値以下に抑える。
【解決手段】それぞれ複数のメモリセルＭＣの第１のノードに共通に接続される複数のドレイン線ＤＬと、複数のメモリセルＭＣそれぞれの第２のノードに接続される複数のビット線ＢＬと、ソース線ＳＬと、複数のドレイン線ＤＬをソース線ＳＬに接続するトランジスタ１３と、メモリセルＭＣへのアクセスに対応してソース線ＳＬを接地電位ＶＳＳに接続するトランジスタ３１とを備え、複数のメモリセルＭＣがすべて非活性である制御時、ドレイン線ＤＬを接地電位ＶＳＳより高いドレイン電位ＶＤＲに制御し、かつ、トランジスタ１３，３１を非活性に制御することによって、ソース線ＳＬをフローティングに制御する。
【選択図】図４

Description

本発明は半導体装置に関し、特に、スタンバイ電流が低減された半導体装置に関する。
ＰＣ−ＲＡＭ(Phase Change Random Access Memory)やＲｅ−ＲＡＭ(Resistance Random Access Memory)などの半導体装置では、複数のメモリセルから特定のメモリセルを選択するための選択素子にダイオードを用いる場合がある。この場合、そのダイオードは記憶素子と直列に接続され、対応するワード線の選択時には順バイアスとなるよう、非選択時には逆バイアスとなるよう電圧が印加される。これにより、対応するワード線の選択時にのみ、対応するビット線から記憶素子に電流が流れ込むようになる。特許文献１には、このような構成を採用する相変化メモリ装置の例が開示されている。
特開２００９−４０００号公報
ダイオードを順バイアス又は逆バイアスとするための構成について、具体的に説明する。
メモリセルを選択するための選択素子にダイオードを用いる半導体装置では、ワード線ごとに、グルーバルＭＯＳトランジスタ及びプリチャージ用ＭＯＳトランジスタという２つのトランジスタが設けられる。２つのトランジスタのゲートはともにワード線に接続される。グルーバルＭＯＳトランジスタはワード線の選択時にオンとなり、非選択時にオフとなるように構成される。プリチャージ用ＭＯＳトランジスタはグルーバルＭＯＳトランジスタとは逆に、ワード線の選択時にオフとなり、非選択時にオンとなるように構成される。
グルーバルＭＯＳトランジスタのソースは接地電位ＶＳＳが供給されるグランド配線に接続され、ドレインはワード線方向に並ぶ各ダイオードのカソードに共通に接続される。以下では、グルーバルＭＯＳトランジスタのドレインと各ダイオードのカソードとを結ぶ信号線を「ドレイン線」と称する。プリチャージ用ＭＯＳトランジスタのソースはドレイン電位ＶＤＲが供給される電源配線に接続され、ドレインは上記ドレイン線の一端に接続される。ドレイン電位ＶＤＲは、メモリセルへの書き込み時にはビット線の書き込み電位以上の値となり、メモリセルからの読み出し時にはビット線の読み出し電位以上の値となる電位である。
以上の構成により、あるワード線が選択されると、そのワード線に接続される各ダイオードのカソードには、対応するドレイン線及びグルーバルＭＯＳトランジスタを介して、接地電位ＶＳＳが供給される。したがって、ビット線に書き込み電位又は読み出し電位が供給されると、これらの各ダイオードは順バイアス状態となる。一方、非選択のワード線に接続される各ダイオードのカソードには、対応するドレイン線及びプリチャージ用トランジスタを介して、ドレイン電位ＶＤＲが供給される。したがって、これらの各ダイオードは逆バイアス状態となる。
しかしながら、上記半導体装置には、メモリマットのスタンバイ電流を規格値以下に抑えることが難しいという問題がある。すなわち、上記半導体装置では、グローバルＭＯＳトランジスタのオフリーク電流（サブスレッショルド電流）や、グランド配線やグローバルＭＯＳトランジスタのソースの短絡（欠陥）などがスタンバイ電流増加の原因となり得るが、これらの電流値を抑制ないし防止することが困難であり、そのためにメモリマットのスタンバイ電流を規格値以下に抑えることが困難になっている。以下、詳しく説明する。
メモリマット内には、例えば２Ｇｂ品の場合で２×１０９個という、極めて多数のグローバルＭＯＳトランジスタが含まれる。そのため、メモリマット全体でのスタンバイ電流を規格値以下に抑えるためには、個々のグローバルＭＯＳトランジスタのオフリーク電流を極めて小さな値に抑える必要がある。しかし、これを実際に行うことには困難が伴う。
また、グランド配線やグローバルＭＯＳトランジスタのソースの短絡は、それがたとえ一箇所だけであっても、メモリマットのスタンバイ電流が規格値を超える要因となり得る。しかし、上述したように、メモリマット内には極めて多数のグローバルＭＯＳトランジスタが含まれ、また、グランド配線も多数に上ることから、ただの一箇所も短絡を生じないようにすることは、実際には難しい。
したがって、実現が容易な構成により、メモリマットのスタンバイ電流を規格値以下に抑えることのできる半導体装置が求められている。
本発明の一側面による半導体装置は、それぞれが、複数のメモリセルの第１のノードに共通に接続する複数の第１の信号線と、前記複数のメモリセルのそれぞれの第２のノードに接続する複数の第２の信号線と、第３の信号線と、前記複数の第１の信号線を前記第３の信号線に接続する第１のトランジスタと、前記メモリセルへのアクセスに対応して前記第３の信号線を第１の電位に接続する第２のトランジスタと、前記複数のメモリセルがすべて非活性である制御時、前記第１の信号線を前記第１の電位より高い第２の電位に制御し、かつ、前記第１及び第２のトランジスタを非活性に制御することによって、前記第３の信号線をフローティングに制御する制御回路と、を備えることを特徴とする。
本発明の他の一側面による半導体装置は、少なくとも１つのワード線及び少なくとも１つのビット線と、前記ワード線と前記ビット線の交点ごとに設けられ、それぞれ直列に接続した記憶素子及びダイオードを含む複数のメモリセルを有するメモリマットと、前記ワード線ごとに設けられ、対応する前記メモリセル内の前記ダイオードのカソードに接続する第１の信号線と、前記ワード線ごとに少なくとも１つ設けられ、制御端子が対応する前記ワード線に、一方の被制御端子が前記第１の信号線にそれぞれ接続される少なくとも１つの第１のトランジスタと、前記メモリマットが選択される場合に前記第１のトランジスタの他方の被制御端子に第１の電位を供給し、前記メモリマットが選択されない場合に前記第１のトランジスタの前記他方の被制御端子をフローティングに制御する制御回路と、を備えることを特徴とする。
本発明の他の一側面によるデータ処理システムは、データプロセッサと、前記データプロセッサに接続されたメモリとを備え、前記メモリは、それぞれ複数のメモリセルの第１のノードに共通に接続される複数の第１の信号線と、前記複数のメモリセルそれぞれの第２のノードに接続される複数の第２の信号線と、第３の信号線と、前記複数の第１の信号線を前記第３の信号線に接続する第１のトランジスタと、前記メモリセルへのアクセスに対応して前記第３の信号線を第１の電位に接続する第２のトランジスタと、制御回路と、を有し、前記制御回路は、前記複数のメモリセルがすべて非活性である制御時、前記第１の信号線を前記第１の電位より高い第２の電位に制御し、かつ、前記第１及び第２のトランジスタを非活性に制御することによって、前記第３の信号線をフローティングに制御することを特徴とする。
本発明によれば、第２のトランジスタ及び第３の信号線という実現が容易な構成により、メモリマットのスタンバイ電流を規格値以下に抑えることが可能になる。
本発明の実施形態による半導体装置の平面図である。 （ａ）（ｂ）はそれぞれ、図１に示したＡ−Ａ’線断面、Ｂ−Ｂ’線断面に対応する半導体装置の断面図である。 （ａ）（ｂ）はそれぞれ、図１に示したＣ−Ｃ’線断面、Ｄ−Ｄ’線断面に対応する半導体装置の断面図である。 本発明の実施形態による半導体装置の等価回路を示す図である。 （ａ）〜（ｃ）は、書き込み時の各線の電位の時間変化を示す図である。 （ａ）〜（ｃ）は、読み出し時の各線の電位の時間変化を示す図である。 本発明の実施形態によるデータ処理システムを示す略ブロック図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、それぞれが複数のメモリセルの第１のノードに共通に接続される複数の第１の信号線（ドレイン線）と、複数のメモリセルそれぞれの第２のノードに接続される複数の第２の信号線（ビット線）と、第３の信号線（ソース線）と、複数の第１の信号線を第３の信号線に接続する第１のトランジスタ（グローバルＭＯＳトランジスタ）と、前記メモリセルへのアクセスに対応して前記第３の信号線を第１の電位に接続する第２のトランジスタ（マットアクティブＭＯＳトランジスタ）と、制御回路と、を備える半導体装置であり、複数のメモリセルがすべて非活性である制御時、制御回路が、第１の信号線を第１の電位より高い第２の電位に制御し、かつ、第１及び第２のトランジスタを非活性に制御することによって、第３の信号線をフローティングに制御する。
上記構成により、第２のトランジスタ及び第３の信号線という実現が容易な構成により、メモリマットのスタンバイ電流を規格値以下に抑えることが可能になる。
また、本発明の課題を解決する技術思想（コンセプト）の他の一例は、少なくとも１つのワード線及び少なくとも１つのビット線と、ワード線とビット線の交点ごとに設けられ、それぞれ記憶素子及びダイオードを含む複数のメモリセルを有するメモリマットと、ワード線ごとに設けられ、対応するメモリセル内のダイオードのカソードに接続される第１の信号線（ドレイン線）と、ワード線ごとに少なくとも１つ設けられ、制御端子が対応するワード線に、一方の被制御端子が第１の信号線にそれぞれ接続される少なくとも１つの第１のトランジスタ（グローバルＭＯＳトランジスタ）と、制御回路と、を備える半導体装置であり、メモリマットが選択される場合に、制御回路が、第１のトランジスタの他方の被制御端子に第１の電位を供給し、メモリマットが選択されない場合に前記第１のトランジスタの前記他方の被制御端子をフローティングとする。
上記構成によっても、第１のトランジスタの他方の被制御端子をフローティングとするのという実現が容易な構成により、メモリマットのスタンバイ電流を規格値以下に抑えることが可能になる。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１の平面図である。同図では、半導体装置１の構造を分かりやすく示すため、いくつかの構成要素を透過的に示すとともに、他のいくつかの構成要素を省略している。図２（ａ）（ｂ）はそれぞれ、図１に示したＡ−Ａ’線断面、Ｂ−Ｂ’線断面に対応する半導体装置１の断面図である。図３（ａ）（ｂ）はそれぞれ、図１に示したＣ−Ｃ’線断面、Ｄ−Ｄ’線断面に対応する半導体装置１の断面図である。
半導体装置１は相変化記憶素子ＧＳＴを含む記憶素子１１を有するＰＣ−ＲＡＭであり、図２及び図３に示すように、Ｐ型（第１導電型）の半導体（シリコン）基板５０の表面に設けられる。なお、本発明においてＰ型の半導体基板という場合、シリコン基板表面に設けたＰ型の拡散領域（Ｐｗｅｌｌ）を含む。図１には、ＰＣＲＡＭのメモリマットのうち、Ｙ方向（ビット線方向）の縁部付近を示している。
初めに、半導体装置１の回路構成について説明する。
図４は、半導体装置１の等価回路を示す図である。同図にはメモリマット１つ分の回路構成を示している。ただし、一部省略している部分がある。同図に示すように、半導体装置１は、メモリマット１０と、サブワード線制御部２０と、電源部２５（電源回路）と、マットアクティブ制御部３０と、ビット線制御部４０とを備えている。
メモリマット１０は、半導体装置１を構成する複数のメモリセルＭＣが行列に展開されたメモリセルアレイの最小分割単位であり、Ｘ方向（第１の方向）に延在する複数のサブワード線ＳＷＬ（第４の信号線）と、Ｙ方向（第２の方向）に延在する複数のビット線ＢＬ（第２の信号線）と、サブワード線ＳＷＬ及びビット線ＢＬの交点ごとに配置された複数のメモリセルＭＣとを備えている。なお、半導体装置１では、ワード線はメインワード線（不図示）とサブワード線ＳＷＬとに階層化される。本発明においてワード線という場合、メインワード線及びサブワード線ＳＷＬのいずれか一方又は両方、若しくは階層化されていないワード線を含む。
また、メモリマット１０は他に、制御電極（ゲート）がサブワード線ＳＷＬに接続されたグローバルＭＯＳトランジスタ１３（第１のトランジスタ）と、それぞれトランジスタ１３の一方の被制御電極（ドレイン）及び他方の被制御電極（ソース）に接続されたドレイン線ＤＬ（第１の信号線）及びソース線ＳＬ（第３の信号線）も備えている。このうちドレイン線ＤＬは、サブワード線ＳＷＬに沿ってＸ方向（第１の方向）に延在する。言い換えれば、一本のドレイン線ＤＬ（第１の信号線）にそれぞれ接続するＸ方向（第１の方向）に展開される複数のメモリセルＭＣは、セグメントメモリセルアレイであり、Ｙ方向（第２の方向）に複数のセグメントメモリセルアレイが展開されて、一つのメモリセルアレイを構成している。
メモリセルＭＣは、記憶素子１１と選択素子１２とを有している。記憶素子１１は相変化材料を含んで構成される。具体的な相変化材料としては、２以上の相上状態を取り、かつ、相状態によって電気抵抗が異なる材料であれば特に限定されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、相対的に高抵抗なアモルファス相と相対的に低抵抗な結晶相のいずれかの相状態を選択的に取り得る材料であり、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）のうちのいずれかを少なくとも１つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系合金、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系合金、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系合金が挙げられる。
選択素子１２はダイオードによって構成される。したがって、選択素子１２は、アノード側の電圧がカソード側の電圧より高い場合（順バイアス）にはアノード側からカソード側に電流が流れるが、カソード側の電圧がアノード側の電圧より高い場合（逆バイアス）には電流が流れないという性質を有する。選択素子１２の具体的な構造及び構成材料については後述する。
記憶素子１１と選択素子１２は、ビット線ＢＬとドレイン線ＤＬの間に直列接続される。具体的には、記憶素子１１の一端（メモリセルＭＣの第２のノード）がビット線ＢＬに接続され、他端が選択素子１２のアノードに接続される。そして、選択素子１２のカソード（メモリセルＭＣの第１のノード）がドレイン線ＤＬに接続される。
トランジスタ１３はＮチャンネル型のＭＯＳトランジスタであり、サブワード線ＳＷＬごとに設けられる。トランジスタ１３の第１の電極（ゲート電極）はサブワード線ＳＷＬに接続し、第２の被制御電極（ドレイン）がドレイン線ＤＬ（第１の信号線）に接続し、第３の被制御電極（ソース）がソース線ＳＬ（第３の信号線）に接続する。図４では、トランジスタ１３がメモリセルＭＣごとに設けられているかのように描いているが、実際には、１つのサブワード線ＳＷＬに接続するトランジスタ１３は、細長い１つのトランジスタである点に注意が必要である。この点はトランジスタ１３の構造に関わるので、後にまとめて説明する。トランジスタ１３は、対応するサブワード線ＳＷＬが活性化しているときにオンし、ドレイン線ＤＬとソース線ＳＬとを電気的に接続する。一方、対応するサブワード線ＳＷＬが活性化していないときにはオフとなり、ドレイン線ＤＬとソース線ＳＬとを電気的に切り離す。尚、「オン」とは電気的な導通を示し、「オフ」とは電気的な非導通を示す。以後の説明において同様である。更に、「オフリーク」は、電気的な非導通に含まれるリーク電流である。
サブワード線制御部２０は、サブワード線ＳＷＬごとに、サブワード線ドライバ２１とプリチャージ用ＭＯＳトランジスタ２２（第３のトランジスタ）とを備えている。サブワード線制御部２０はメモリマット１０のＸ方向両側に設けられており、Ｙ方向に並ぶ複数のサブワード線ＳＷＬと１本おきに交互に接続される。
サブワード線ドライバ２１は、図示しないワード線制御回路の制御に応じて、対応するサブワード線ＳＷＬの活性化制御を行う。具体的には、ワード線制御回路により選択されるサブワード線ＳＷＬを活性化し、選択されないサブワード線ＳＷＬを非活性化する。活性化は、サブワード線ＳＷＬにワード線電圧ＶＷＬ（約２．４Ｖ）を供給することにより行う。非活性化は、サブワード線ＳＷＬに接地電位ＶＳＳ（＝０．０Ｖ）を供給することにより行う。図示していないが、このためにサブワード線ドライバ２１は、ワード線電圧ＶＷＬが供給される電源配線と接地電位ＶＳＳが供給されるグランド配線とに接続されている。
トランジスタ２２は、制御電極（ゲート）がサブワード線ＳＷＬに接続されたＰチャンネル型のＭＯＳトランジスタである。トランジスタ２２の一方の被制御電極（ドレイン）は、対応するドレイン線ＤＬに接続される。一方、トランジスタ２２の他方の被制御電極（ソース）は電源部２５に接続されており、ドレイン線ＤＬはトランジスタ２２を介して電源部２５からドレイン電位ＶＤＲ（第２の電位）の供給を受ける。
Ｐチャンネル型であるトランジスタ２２は、対応するサブワード線ＳＷＬが非活性化された場合にオンし、対応するドレイン線ＤＬと電源部２５とを電気的に接続する。これにより、選択されたワード線に対応するドレイン線ＤＬには、電源部２５からドレイン電位ＶＤＲが供給されることになる。一方、対応するサブワード線ＳＷＬが活性化された場合にはトランジスタ２２はオフとなり、対応するドレイン線ＤＬと電源部２５とを電気的に切り離す。
電源部２５は、ドレイン電位ＶＤＲを生成し、所定の電源配線（第２の電源配線）を介して、サブワード線制御部２０に供給する回路である。具体的には、Ｐチャンネル型のＭＯＳトランジスタ２６とＮチャンネル型のＭＯＳトランジスタ２７を有しており、これらのゲートにライトイネーブル信号／ＷＥが供給される。トランジスタ２６，２７の各ドレインは互いに接続されており、ドレイン電位ＶＤＲはこの接続点から取り出される。トランジスタ２６のソースには、メモリセルＭＣへの書き込みが実行される場合にビッド線ＢＬに印加される書き込み電位ＶＰＰ（約５．０Ｖ：第３の電位）が供給される。一方、トランジスタ２６のソースには、メモリセルＭＣからの読み出しが実行される場合にビッド線ＢＬに印加される読み出し電位ＶＲｅａｄ（約１．５Ｖ：第２の電位）が供給される。
「／ＷＥ」の「／」はライトイネーブル信号がローアクティブな信号であることを示している。つまり、ライトイネーブル信号／ＷＥは、メモリマット１０に対するアクセスが書き込みである場合にローレベルに活性化され、読み出しである場合にハイレベルに非活性化される。ライトイネーブル信号は、０ｖと書き込み電位ＶＰＰの電位の間で電位が遷移する。したがって、メモリマット１０に対して書き込みアクセスがある場合、トランジスタ２６がオン、トランジスタ２７がオフとなって、ドレイン電位ＶＤＲは書き込み電位ＶＰＰに等しくなる。一方、メモリマット１０に対して読み出しアクセスがある場合及び何もアクセスがない場合（例えば、半導体装置が外部からアクセスされないアイドル時（スタンバイ時））、トランジスタ２６がオフ、トランジスタ２７がオンとなって、ドレイン電位ＶＤＲは読み出し電位ＶＲｅａｄに等しくなる。ライトイネーブル信号は、書き込み命令（書き込みモード）に関連する半導体装置の外部端子の名称であってもよい。尚、ＭＯＳトランジスタ２７をＰチャンネル型とし、Ｐチャンネル型のＭＯＳトランジスタ２７のゲート電極にライトイネーブル信号の反転信号を供給することも可能である。
マットアクティブ制御部３０はメモリマット１０のＹ方向両側に設けられており、それぞれマットアクティブＭＯＳトランジスタ３１（第２のトランジスタ）を有する。図４では、トランジスタ３１が多数設けられているかのように描いているが、実際には、細長いトランジスタ３１が３つずつ設けられる。この点はトランジスタ３１の構造に関わるので、後にまとめて説明する。
トランジスタ３１は、Ｎチャンネル型のＭＯＳトランジスタである。トランジスタ３１の一方の被制御電極（ドレイン）はソース線ＳＬに接続され、他方の被制御電極（ソース）は、接地電位ＶＳＳ（第１の電位）が供給されるグランド配線（第１の電源配線）に接続される。また、トランジスタ３１の制御電極（ゲート）はマットアクト線ＭＬ（第６の信号線）に接続され、メモリマットドライバ３２から選択信号ＭＡＴＡＣＴが入力される。
選択信号ＭＡＴＡＣＴは、複数のメモリマット１０のうち所望のメモリマット１０が選択されていることを示す信号である。メモリマットドライバ３２は、図示しないワード線制御回路の制御に応じて選択信号ＭＡＴＡＣＴを活性化し、マットアクト線ＭＬに出力する。具体的には、ワード線制御回路によりメモリマット１０が選択されている場合に選択信号ＭＡＴＡＣＴを活性化し、選択されていない場合に選択信号ＭＡＴＡＣＴを非活性化する。なお、メモリマット１０が選択されている場合とは、ワード線制御回路によりメモリマット内のいずれかのサブワード線ＳＷＬが選択されている場合であり、言い換えれば、メモリマット１０内のメモリセルＭＣに対するアクセス（書き込み又は読み出し）がある場合を意味する。
トランジスタ３１は、選択信号ＭＡＴＡＣＴが活性化している場合にオンし、ソース線ＳＬとグランド配線とを電気的に接続する。したがってこの場合、ソース線ＳＬの電位は接地電位ＶＳＳとなる。一方、選択信号ＭＡＴＡＣＴが非活性である場合にはトランジスタ３１はオフとなり、ソース線ＳＬとグランド配線とが電気的に切り離される。選択信号ＭＡＴＡＣＴが非活性であるということは、すべてのサブワード線ＳＷＬが選択されていないことを意味するので、この場合、メモリマット１０内のすべてのトランジスタ１３は必ずオフとなっている。したがって、ソース線ＳＬはいずれの電源配線にも接続されず、電気的にフローティングとなる。
ビット線制御部４０は、ビット線セレクタ４１とセンスアンプ（ＳＡ）４２とを備えている。ビット線制御部４０は、メモリマット１０のＹ方向両側の、マットアクティブ制御部３０のさらに外側に設けられており、Ｘ方向に並ぶ複数のビット線ＢＬと１本おきに交互に接続される。
センスアンプ４２は、図示しない電源部から、上述した書き込み電位ＶＰＰ及び読み出し電位ＶＲｅａｄの供給を受けている。そして、メモリセルＭＣへの書き込みを実行する際には、書き込み電位ＶＰＰをビット線セレクタ４１に供給する。一方、メモリセルＭＣからの読み出しを実行する際には、読み出し電位ＶＲｅａｄをビット線セレクタ４１に供給する。
ビット線セレクタ４１は、ビット線ＢＬごとに設けられた一群のスイッチ素子からなる。このスイッチ素子は、対応するビット線ＢＬが選択された場合にオン、そうでない場合にオフとなるように構成される。したがって、選択されたビット線ＢＬには、書き込み時には書き込み電位ＶＰＰが供給され、読み出し時には読み出し電位ＶＲｅａｄが供給される。選択されていないビット線ＢＬは、対応するスイッチ素子がオフとなることによってフローティングとなる。
表１は、各線の電位並びに各トランジスタの活性化状態を、メモリマット１０の選択状態、サブワード線ＳＷＬの選択状態、及びアクセスの種類（書き込み又は読み出し）に対応付けてまとめたものである。
Figure 2011192333
表１に示すように、メモリマット１０が選択されている場合、オンになるトランジスタは、トランジスタ３１と、選択されたサブワード線ＳＷＬに対応するトランジスタ１３と、選択されていないサブワード線ＳＷＬに対応するトランジスタ２２であり、その他のトランジスタはオフとなる。したがって、ソース線ＳＬと選択されたサブワード線ＳＷＬに対応するドレイン線ＤＬとがともにグランド配線に接続され、これらに接地電位ＶＳＳが供給されることになる。これにより、選択されたサブワード線ＳＷＬに対応するメモリセルＭＣでは、ビット線ＢＬに書き込み電位ＶＰＰ又は読み出し電位ＶＲｅａｄを供給したときに選択素子１２が順バイアスとなるので、記憶素子１１に対するアクセス（書き込み又は読み出し）を行うことが可能になる。
一方、選択されていないサブワード線ＳＷＬに対応するドレイン線ＤＬは電源部２５と接続され、書き込みの場合には書き込み電位ＶＰＰの、読み出しの場合には読み出し電位ＶＲｅａｄの供給を受けることになる。これにより、選択されていないサブワード線ＳＷＬに対応するメモリセルＭＣでは、ビット線ＢＬに書き込み電位ＶＰＰ又は読み出し電位ＶＲｅａｄを供給したときに選択素子１２が逆バイアス又はゼロバイアスとなるので、記憶素子１１に対するアクセス（書き込み又は読み出し）が行われない。
メモリマット１０が選択されていない場合（メモリマット１０内のメモリセルＭＣがすべて非活性である制御時）には、複数のドレイン線ＤＬは、すべてドレイン電位ＶＤＲ（ドレイン電位ＶＤＲ＝読み出し電位ＶＲｅａｄ）である。他方、トランジスタ３１，１３がともにオフとなるため、ソース線ＳＬはフローティングとなる。したがって、トランジスタ１３のオフリーク電流や、ソース線ＳＬやトランジスタ１３のソースの短絡などによるスタンバイ電流の増加が抑制され、メモリマットのスタンバイ電流を規格値以下に抑えることが可能になる。
メモリマット１０が選択されていない場合のトランジスタ２２はオンであり、したがって、ドレイン線ＤＬには読み出し電位ＶＲｅａｄが供給される。しかし一方で、このときのそれぞれのビット線ＢＬはすべてフローティングとなっている且つ選択素子１２が逆バイアス又はゼロバイアスであることから、複数のビット線ＢＬからそれぞれ対応するドレイン線ＤＬには電流は流れない。したがって、ドレイン線ＤＬにスタンバイ電流が流れることはない。第１のケースとして、メモリマットのスタンバイ電流に占める複数のトランジスタ１３のオフリーク電流が支配的な場合、メモリマットのスタンバイ電流は複数のトランジスタ１３の総能力１と複数のトランジスタ３１の総能力２との兼ね合いとなる。第２のケースにおいて、メモリマットのスタンバイ電流に占めるソース線ＳＬの短絡（欠陥）やトランジスタ１３のソースの短絡（第１の拡散領域５３と第２の拡散領域５４との間の短絡（欠陥））などが支配的な場合、メモリマットのスタンバイ電流は総能力１と総能力２との兼ね合いとなる。
第１のケースにおける総能力１と総能力２について詳述する。まず、一本のドレイン線ＤＬ（第１の信号線）にそれぞれ接続するＸ方向（第１の方向）に展開される複数のメモリセルＭＣは、セグメントメモリセルアレイであり、一つのセグメントメモリセルアレイに対して一つのトランジスタ２２が対応する。一つのトランジスタ２２は、一本のドレイン線ＤＬに対してドレイン電位ＶＤＲを供給する。表１から理解できるように、一つのトランジスタ２２は、非選択のセグメントメモリセルアレイへの書き込みを抑制するために、ビット線ＢＬに供給される電位（書き込み時は書き込み電位ＶＰＰ、読み出し時は読み出し電位ＶＲｅａｄ）と同じ電位を対応するドレイン線ＤＬに対して供給する。よって、トランジスタ２２に大きな電流を流す訳ではないので、その能力３は小さくても構わない。更に、書き込み対象の選択のセグメントメモリセルアレイに対応する一本のドレイン線ＤＬを、選択されたサブワード線ＳＷＬに対応する複数のグルーバルＭＯＳトランジスタ１３によってＶＳＳの電位へ遷移させるために、対応するトランジスタ２２の電流供給能力は小さく設計されなければならない。トランジスタ２２の電流供給能力を小さく設計することにより、選択のセグメントメモリセルアレイに対応する一本のドレイン線ＤＬがＶＳＳの電位へ遷移しても、ドレイン電位ＶＤＲは低下しない。これらの理由から、トランジスタ２２の能力はグルーバルＭＯＳトランジスタ１３の能力よりも小さい。言い換えれば、一つのセグメントメモリセルアレイに対応する複数のグルーバルＭＯＳトランジスタ１３の総能力１は、対応するトランジスタ２２の能力３よりも１０倍以上大きいことが望ましい。更に、一つのセグメントメモリセルアレイに対応する複数のグルーバルＭＯＳトランジスタ１３の総能力１は、そのセグメントメモリセルアレイに含まれる複数のメモリセルＭＣに十分な書き込み電流を流すために、対応する少なくとも一つ以上の選択素子１２の能力４よりも大きくなければならない。他方、複数のマットアクティブＭＯＳトランジスタ３１の総能力２は、複数のセグメントメモリセルアレイに対応する複数のグルーバルＭＯＳトランジスタ１３の能力１よりも小さい。この理由は、すべてのセグメントメモリセルアレイが、同一時刻において、書き込み（リセット、セット）または読み出しされることがないからである。１０以上のセグメントメモリセルアレイである場合、複数のマットアクティブＭＯＳトランジスタ３１の総能力２は、１／１０以下である。
第２のケースにおける総能力１と総能力２については、後述する半導体装置１の構造について説明する中で詳述する。
図５及び図６はそれぞれ、書き込み時及び読み出し時の各線の電位の時間変化を示す図である。以下、これらの図を参照しながら、各線の電位の遷移について説明する。
まず、書き込み時について説明する。図５（ａ）は、マットアクト線ＭＬの電位及びドレイン電位ＶＤＲの他、ソース線ＳＬの電位と、選択されていないサブワード線ＳＷＬに対応するドレイン線ＤＬ（以下、「非選択ＤＬ」という。）の電位も示している。また、図５（ｂ）（ｃ）はそれぞれ、マットアクト線ＭＬの電位及びドレイン電位ＶＤＲの他、選択されたサブワード線ＳＷＬ（以下、「選択ＷＬ」という。）の電位、選択ＷＬに対応するドレイン線ＤＬ（以下、「選択ＤＬ」という。）の電位、及びビット線ＢＬの電位も示している。
なお、図５には、同一サブワード線ＳＷＬに対応する２つのメモリセルＭＣに連続して書き込む場合を示している。図中に示した「選択ＢＬ１」「選択ＢＬ２」は、それぞれ１つ目のメモリセルＭＣ及び２つ目のメモリセルＭＣに対応するビット線ＢＬの電位を示している。以下では、選択されたビット線ＢＬをまとめて「選択ＢＬ」という。また、図５（ｂ）は、選択対象のメモリセルＭＣの記憶素子１１をアモルファス相に相変化させる場合（Ｒｅｓｅｔ）を示し、図５（ｃ）は、選択対象のメモリセルＭＣの記憶素子１１を結晶相に相変化させる場合（Ｓｅｔ）を示している。
図５（ａ）〜（ｃ）に示すように、初期状態では、ソース線ＳＬはフローティングであり、ドレイン線ＤＬの電位は読み出し電位ＶＲｅａｄとなっている。また、ビット線ＢＬもフローティングとなっている。
書き込みを開始する際には、まず初めにライトイネーブル信号／ＷＥを活性化し（不図示）、ドレイン電位ＶＤＲを書き込み電位ＶＰＰまで上昇させる。これに伴ってドレイン線ＤＬの電位も書き込み電位ＶＰＰまで上昇する。
次に、マットアクト線ＭＬと選択ＷＬを活性化し、図５（ａ）に示すように、ソース線ＳＬの電位を接地電位ＶＳＳまで低下させる。これに伴い、選択ＤＬの電位も、図５（ｂ）（ｃ）に示すように接地電位ＶＳＳまで低下する。このとき、選択ＷＬの電位はワード線電圧ＶＷＬ（約２．４Ｖ）であるため、図４のトランジスタ２２は表１に（カッコ）で記したとおり実際は弱くオンしている。しかし、後述するとおりトランジスタ１３のサイズは非常に大きくすることができ、一方トランジスタ２２のサイズは小さくしても問題ないため、選択ＤＬの電位を実質的にＶＳＳまで低下させることができる。非選択ＤＬの電位は、図５（ａ）に示すように書き込み電位ＶＰＰを維持する。
次いで、選択ＢＬの電位を、図５（ｂ）（ｃ）に示すように書き込み電位ＶＰＰまで上昇させ、所定時間の後、接地電位ＶＳＳまで下降させる。これはメモリセルＭＣへの書き込みを行うためであり、図５（ｂ）（ｃ）に示すように、Ｒｅｓｅｔ時には、Ｓｅｔ時より長い時間をかけて選択ＢＬの電位を徐々に下降させる。これにより選択ＢＬの電位が低下した後の記憶素子１１の相状態は、Ｒｅｓｅｔ時にはアモルファス相、Ｓｅｔ時には結晶相となる。
書き込みが終了したら、マットアクト線ＭＬと選択ＷＬを非活性化させる。これに伴い、選択ＤＬの電位が書き込み電位ＶＰＰまで上昇するとともに、ソース線ＳＬがフローティング状態に戻る。その後、ライトイネーブル信号／ＷＥを非活性化し（不図示）、ドレイン電位ＶＤＲ及び各ドレイン線ＤＬの電位を読み出し電位ＶＲｅａｄに戻す。
このように、書き込み時において、ソース線ＳＬの電位が接地電位ＶＳＳまで下がるのは、書き込みを実行している間だけである。書き込みが終了した後には、ソース線ＳＬを再度フローティングに戻している。したがって、メモリマットのスタンバイ電流を規格値以下に抑えることが実現されている。
次に、読み出し時について説明する。図６（ａ）〜（ｃ）は、書き込みではなくて読み出し時の電位変化を示している他は、図５（ａ）〜（ｃ）に対応している。ただし、図６（ｂ）は、アモルファス相を取る記憶素子１１から記憶情報を読み出す場合を示し、図５（ｃ）は、結晶相を取る記憶素子１１から記憶情報を読み出す場合を示している。
初期状態は、書き込み時と同じである。すなわち、図６（ａ）〜（ｃ）に示すように、ソース線ＳＬはフローティングであり、ドレイン線ＤＬの電位は読み出し電位ＶＲｅａｄとなっている。また、ビット線ＢＬもフローティングとなっている。
読み出しを開始する際には、マットアクト線ＭＬと選択ＷＬを活性化し、図６（ａ）に示すように、ソース線ＳＬの電位を接地電位ＶＳＳまで低下させる。これに伴い、選択ＤＬの電位も、図６（ｂ）（ｃ）に示すように接地電位ＶＳＳまで低下する。非選択ＤＬの電位は、図６（ａ）に示すように読み出し電位ＶＲｅａｄを維持する。
次いで、選択ＢＬの電位を、図６（ｂ）（ｃ）に示すように読み出し電位ＶＲｅａｄまで上昇させ、所定時間の後、接地電位ＶＳＳまで下降させる。
選択ＢＬの電位を読み出し電位ＶＲｅａｄまで上昇させると、選択ＢＬには記憶素子１１の抵抗値に応じた電流（読み出し電流）が流れる。記憶素子１１が高抵抗状態（アモルファス相）である場合、読み出し電流は相対的に小さく、したがって、図６（ｂ）に示すように選択ＢＬの電位低下はほとんど観測されない。一方、記憶素子１１が低抵抗状態（結晶相）である場合には、読み出し電流が相対的に大きくなるため、図６（ｃ）に示すように選択ＢＬの電位低下が観測される。
読み出しが終了したら、マットアクト線ＭＬと選択ＷＬを非活性化させる。これに伴い、選択ＤＬの電位が読み出し電位ＶＲｅａｄに戻るとともに、ソース線ＳＬがフローティング状態に戻る。
このように、読み出し時においても、ソース線ＳＬの電位が接地電位ＶＳＳまで下がるのは、読み出しを実行している間だけである。読み出しが終了した後には、ソース線ＳＬを再度フローティングに戻している。したがって、メモリマットのスタンバイ電流を規格値以下に抑えることが実現されている。
次に、半導体装置１の構造について説明する。
半導体装置１は、図１に示すように、Ｘ方向に配線された複数のサブワード線ＳＷＬと、Ｙ方向に配線された複数のビット線ＢＬとを有する。サブワード線ＳＷＬはＸ方向に延伸する線状の導電体であり、例えばドープドポリシリコンなどの材料によって構成される。一方、ビット線ＢＬはＹ方向に延伸する線状の導電体であり、例えば銅（Ｃｕ）などの金属材料によって構成される。
図示していないが、メモリマットのＸ方向の両端にはロウデコーダが設けられる。各サブワード線ＳＷＬは、図１に示すコンタクト導体６１を介して上層に引き出され、上層の配線パターンにより、両端のロウデコーダに１本ずつ交互に接続される。また、メモリマットのＹ方向の両端にはカラムデコーダが設けられており、各ビット線ＢＬは両端のカラムデコーダに１本ずつ交互に接続される。
また、半導体装置１はソース線ＳＬも有する。ソース線ＳＬは、図１に示すように、Ｙ方向に延在するソース線ＳＬ１（第１の部分線）と、Ｘ方向に延在するソース線ＳＬ２（第２の部分線）とを含む。つまり、ソース線ＳＬはメッシュ状に配置されている。
ソース線ＳＬ１は、複数のビット線ＢＬのうち、隣接する２本のビット線ＢＬを置き換えたもので、その構造はビット線ＢＬと同一である。ビット線ＢＬは、ソース線ＳＬ１も含めて等間隔に配置される。ソース線ＳＬ１への置き換えは、所定数のビット線ＢＬごとに行われる。ソース線ＳＬ２は、ソース線ＳＬ１及びビット線ＢＬの上方に設けられ、図１及び図３（ｂ）に示すように、コンタクト導体６２を介して各ソース線ＳＬ１と接続している。ソース線ＳＬ２を設けるのは、各ソース線ＳＬ１を相互に接続するためである。
サブワード線ＳＷＬは、図１などに示すように、２本おきにダミーワード線ＤＷＬ（第５の信号線）とされ、ダミーワード線ＤＷＬも含めて等間隔に配置される。つまり、２本のサブワード線ＳＷＬと１本のダミーワード線ＤＷＬを単位構成として、この単位構成がＹ方向に繰り返し配置されている。サブワード線ＳＷＬとダミーワード線ＤＷＬとは同一の構造を有する。このようなダミーワード線ＤＷＬが設けられているのは、１メモリセルＭＣあたりの占有面積が６Ｆ２（Ｆは最小加工寸法）となるレイアウトを採用するとともに、良好なプロセス条件を確保するためにはサブワード線ＳＷＬの配線密度を一定とすることが好ましいためである。
また、図１及び図３（ｂ）に示すように、メモリマットのＹ方向の一端に位置する３本のサブワード線ＳＷＬは、選択信号ＭＡＴＡＣＴを流すためのマットアクト線ＭＬ（第６の信号線）として用いられる。マットアクト線ＭＬは、メモリマットのＸ方向の一端に設けられたコンタクト導体６９（図１）を介して上層に引き出され、上層の配線パターンにより図４に示したメモリマットドライバ３２に接続される。なお、図１には示していないが、マットアクト線ＭＬはメモリマットのＹ方向の他端にも設けられる。このマットアクト線ＭＬは、メモリマットのＸ方向の他端に設けられたコンタクト導体６９を介して、図４に示したメモリマットドライバ３２に接続される。
サブワード線ＳＷＬ（ダミーワード線ＤＷＬ及びマットアクト線ＭＬを含む。）は、図２（ａ）（ｂ）及び図３（ｂ）に示すように半導体基板５０に埋設されており、その上面（半導体基板５０の表面側の面）に沿って、Ｘ方向に延伸するキャップ絶縁膜５１（絶縁素子。第１及び第２のキャップ絶縁膜）が設けられる。言い換えれば、サブワード線ＳＷＬは、キャップ絶縁膜５１の下面５１ｃを覆うように形成される。キャップ絶縁膜５１の構成材料としては、シリコン窒化物又はシリコン酸化物を用いることが好適である。キャップ絶縁膜５１も、図２（ａ）などに示すように半導体基板５０に埋設される。サブワード線ＳＷＬは、半導体基板５０の表面を基準にそのボディがすべて埋設され、サブワード線ＳＷＬの全ての側面（上面、両側面、下面（底面））は半導体基板５０の中に含まれる。キャップ絶縁膜５１は、半導体基板５０の表面を基準にボディの一部が埋設される。このボディの一部であるキャップ絶縁膜５１の両側面及び下面は半導体基板５０の中に含まれ、上面は半導体基板５０の表面と同じ位置である。本実施の形態では、このような上面を除く両側面及び下面がキャップ絶縁膜５１の中に含まれるキャップ絶縁膜５１は、「半導体基板５０に埋設されるキャップ絶縁膜５１」として説明する。なお、上面は半導体基板５０の表面側に近い側を示し、下面は半導体基板５０の表面から遠い側を示し、側面は半導体基板５０の表面に対して垂直な面を示す。以後の説明において同様である。
ダミーワード線ＤＷＬは、図１に示すように、メモリマットの縁部においてコンタクト導体６３を介して上層に引き出され、上層でグランド配線に接続される。したがって、ダミーワード線ＤＷＬの電位は接地電位ＶＳＳとなっており、半導体装置１では、ダミーワード線ＤＷＬもキャップ絶縁膜として機能する。
半導体装置１では、図１及び図２（ａ）に示すように、ダミーワード線ＤＷＬと、その上面に沿って形成されたキャップ絶縁膜５１とによって、活性領域Ｋが区画される。したがって、活性領域Ｋは、図１に示すように、メモリマットの端から端まで途切れることなく、Ｘ方向に延伸している。１つの活性領域Ｋ内には２本のサブワード線ＳＷＬが配置される。そして、これらに対応する２つのグローバルＭＯＳトランジスタ１３と、複数のメモリセルＭＣ（記憶素子１１及び選択素子１２）とが、同じ活性領域Ｋ内に形成される。以下、活性領域Ｋ内の構造について詳しく説明する。
サブワード線ＳＷＬと半導体基板５０の間には、図２（ａ）などに示すように、ゲート絶縁膜５２が設けられる。ゲート絶縁膜５２は、サブワード線ＳＷＬを形成するために半導体基板５０に溝を設けた後、その内壁を酸化することにより形成される。
また、活性領域Ｋ内には、第１〜第３の拡散領域５３〜５５が設けられる。第１の拡散領域５３は、キャップ絶縁膜５１のビット線方向の第１の側面５１ａ（記憶素子１１から遠い側の側面）を覆うＮ＋型不純物拡散領域であり、側面５１ａに接して設けられる。第２の拡散領域５４は、キャップ絶縁膜５１のビット線方向の第２の側面５１ｂ（側面５１ａの反対側に位置する側面）を覆うＮ＋型不純物拡散領域であり、側面５１ｂに接して設けられる。第３の拡散領域５５は、第２の拡散領域５４の上面を覆うＰ＋型不純物拡散領域であり、第２の拡散領域５４の上面に接して設けられる。
第１及び第２の拡散領域５３，５４は、半導体基板５０の表面に、Ｎ型（第２導電型）の不純物を注入することにより形成される。また、第３の拡散領域５５は、第２の拡散領域５４の表面にさらに半導体基板５０と同じ導電型（Ｐ型）の不純物を注入することにより形成される。
なお、Ｎ型不純物の注入は、第１及び第２の拡散領域５３，５４について同時に行うことが好適である。こうすることで、第２の拡散領域５４のＺ方向（基板５０の表面に垂直な方向）長さと第３の拡散領域５５のＺ方向長さとの合計は、第１の拡散領域５３のＺ方向長さと略同一となる。逆に言えば、第２の拡散領域５４のＺ方向長さと第３の拡散領域５５のＺ方向長さとの合計を、第１の拡散領域５３のＺ方向長さと略同一とすることで、Ｎ型不純物の注入を、第１及び第２の拡散領域５３，５４について同時に行うことが可能になる。
第１〜第３の拡散領域５３〜５５は、図２（ａ）に示すように、半導体基板５０の表面（以下、「基板表面」という。）と、基板表面から第１の深さＤ１の位置との間に設けられる。一方、サブワード線ＳＷＬは、基板表面から第１の深さＤ２（＞Ｄ１）の位置と、基板表面から第１の深さＤ３（＞Ｄ２）の位置との間に設けられる。これにより、第１及び第２の拡散領域５３，５４の下面はサブワード線ＳＷＬの上面より高い位置に設けられ、第１及び第２の拡散領域５３，５４とサブワード線ＳＷＬとがゲート絶縁膜５２を挟んで隣接しないようになる。
このようにしているのは、寄生トランジスタが生ずることを防止するためである。すなわち、例えば仮にサブワード線ＳＷＬと第２の拡散領域５３とがゲート絶縁膜５２を挟んで隣接しているとすると、サブワード線ＳＷＬを制御電極とし、第３の拡散領域５５と半導体基板５０とを被制御電極とするＭＯＳトランジスタ（寄生トランジスタ）が形成される。この寄生トランジスタが形成されることは好ましくないので、上述したように、第１及び第２の拡散領域５３，５４の下面を、サブワード線ＳＷＬの上面より高い位置に設けることで、寄生トランジスタが形成されないようにしている。
第３の拡散領域５５は、図３（ａ）に示すように、記憶素子１１ごとに分離して設けられる。この分離は、第３の拡散領域５５を形成した後、マスクパターンを用いてエッチングを行うことによって実現する。一方、第１及び第２の拡散領域５３，５４は、メモリマットの端から端まで途切れることなく、Ｘ方向に延伸している。尚、マスクパターンを用いてエッチングを行った後、少なくとも基板の表面に対して絶縁膜を形成しても良い。その絶縁膜は、互いに隣接するダイオードのアノード同士を独立化する第２の絶縁膜である。また、第２の絶縁は、コンタクト導体６７またはメモリセルＭＣを形成する工程において形成される絶縁膜であっても良い。
第１の拡散領域５３の上面には、図１に示すように、Ｘ方向に延伸するスリット状のコンタクト導体（スリットコン）６４が形成される。スリットコン６４は、図１及び図２（ｂ）に示すように、コンタクト導体６５を介してソース線ＳＬ１に接続している。
第２の拡散領域５４は、図４に示したドレイン線ＤＬを構成する。第２の拡散領域５４は、メモリマットの両端に設けられたコンタクト導体６６（図１）を介して上層に引き出され、上層の配線パターンにより図４に示したサブワード線制御部２０に接続される。
第３の拡散領域５５の上面には、記憶素子１１が形成される。具体的には、図２（ａ）などに示すように、第３の拡散領域５５の上面にコンタクト導体６７が形成され、さらにその上面に下部電極ＵＥが形成される。そして、下部電極ＵＥの上面に、上述した相変化材料からなる相変化記憶素子ＧＳＴが形成され、相変化記憶素子ＧＳＴの上面には、ビット線方向（Ｙ方向）に並ぶ記憶素子１１に共通の上部電極ＴＥが形成される。記憶素子１１は、これら下部電極ＵＥ、相変化記憶素子ＧＳＴ、上部電極ＴＥにより構成される。上部電極ＴＥは、コンタクト導体６８によってビット線ＢＬと電気的に接続される。
なお、下部電極ＵＥの材料としては、電気抵抗の比較的高い材料、例えばメタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらに、ＴｉＣＮなどの材料を好ましく用いることができる。また、上部電極ＴＥの材料としては、電気抵抗の比較的低い金属材料を用いることが好ましい。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）又はこれらの合金、あるいは、これらの窒化物、シリサイドなどを好ましく用いることができる。
ここまで活性領域Ｋ内の構造について説明した。次に、マットアクト線ＭＬ付近の構造について説明する。
図１及び図３（ｂ）に示すように、各マットアクト線ＭＬの両側には、メモリマット１０の内側からビット線制御部４０の側に沿って順に、第１の拡散領域５３ａ，５３ｂ，５３ａ，５３ｂが設けられる。第１の拡散領域５３ａ，５３ｂの構造及び形成方法は、上述した第１の拡散領域５３（Ｎ＋型不純物拡散領域）と同一である。また、第１の拡散領域５３ａ，５３ｂの上面には、上述した第１の拡散領域５３と同様、スリットコン６４が設けられる。
第１の拡散領域５３ａは、図１及び図３（ｂ）に示すように、コンタクト導体６５を介してソース線ＳＬ１に接続される。一方、第１の拡散領域５３ｂは、図１に示したコンタクト導体６５を介して図３（ｂ）が示す断面図の場所と異なる場所において上層（ソース線ＳＬ１と同一レイヤ）に引き出され、更に異なる場所においてその上層がグランド配線層（不図示）に接続される。したがって、第１の拡散領域５３ｂの電位は接地電位ＶＳＳとなっている。
次に、ここまでに説明した半導体装置１の構造と、図４に示した選択素子１２及びトランジスタ１３，３１との対応関係を説明する。
選択素子１２は、図２（ａ）に示すように、第２の拡散領域５４と第３の拡散領域５５とによって形成されるＰＮ接合によって実現される。Ｐ型である第３の拡散領域５５が選択素子１２のアノードとなり、Ｎ型である第２の拡散領域５４が選択素子１２のカソードを構成する。第２の拡散領域５４は、上述したようにドレイン線ＤＬでもあるので、選択素子１２のカソードはドレイン線ＤＬと接続している。
トランジスタ１３（グルーパルＭＯＳトランジスタ）は、図２（ａ）に示すように、半導体基板５０、第１及び第２の拡散領域５３，５４、サブワード線ＳＷＬ、及びゲート絶縁膜５２によって実現される。具体的には、サブワード線ＳＷＬがゲート、第１の拡散領域５３がソース、第２の拡散領域５４がドレインを構成する。したがって、サブワード線ＳＷＬが活性化されると、第１の拡散領域５３と第２の拡散領域５４との間にチャネルが形成され、これらが導通する。第１の拡散領域５３は、スリットコン６４、コンタクト導体６５を介してソース線ＳＬ１に接続されているので、ドレイン線ＤＬ（第２の拡散領域５４）がソース線ＳＬ１と接続されることになる。サブワード線ＳＷＬが非活性化された場合には上記チャネルが消滅し、ドレイン線ＤＬとソース線ＳＬ１とが切り離される。
トランジスタ３１（マットアクティブＭＯＳトランジスタ）は、図３（ｂ）に示すように、半導体基板５０、第１の拡散領域５３ａ，５３ｂ、マットアクト線ＭＬ、及びゲート絶縁膜５２によって実現される。具体的には、マットアクト線ＭＬがゲート、第１の拡散領域５３ｂがソース、第１の拡散領域５３ａがドレインを構成する。したがって、マットアクト線ＭＬが活性化されると、第１の拡散領域５３ａと第１の拡散領域５３ｂとの間にチャネルが形成され、これらが導通する。第１の拡散領域５３ｂの電位は上述したように接地電位ＶＳＳであり、第１の拡散領域５３ａは、スリットコン６４、コンタクト導体６５を介してソース線ＳＬ１に接続されているので、ソース線ＳＬ１に接地電位ＶＳＳが供給されることになる。マットアクト線ＭＬが非活性化された場合には上記チャネルが消滅し、ソース線ＳＬ１に対する接地電位ＶＳＳの供給ずストップする。このとき、すべてのサブワード線ＳＷＬも非活性化されているので、ソース線ＳＬ１はフローティングとなる。
トランジスタ３１（マットアクティブＭＯＳトランジスタ）は、トランジスタ１３（グルーパルＭＯＳトランジスタ）と同じ様に、溝に埋設されたトランジスタ構造を有していることが、本願の特徴の一つである。即ち、その溝の延在する方向、ゲート電極（マットアクト線ＭＬ）の延在する方向も同一である。前述の様に、メモリマット１０は、選択素子１２（アノードとカソード）及びトランジスタ１３（グルーパルＭＯＳトランジスタ）トランジスタ３１を含めて、溝に埋設されたトランジスタ構造を採用することによって小さな面積を実現している。トランジスタ３１がトランジスタ１３と同一構造であることは、トランジスタ１３の変動要素ＰＶＴ（プロセスばらつき、電圧ばらつき、温度ばらつき）をトランジスタ３１も有することを意味し、前述と後述の「複数のトランジスタ１３の総能力１と複数のトランジスタ３１の総能力２との兼ね合い」の関係を維持することに有用である。
以上説明したように、本実施形態による半導体装置１によれば、メモリマットの非活性時に、トランジスタ１３のソースをフローティングとすることが可能になる。しかも、これはトランジスタ３１及びソース線ＳＬという実現容易な構成により、実現される。したがって、本実施形態による半導体装置１によれば、実現が容易な構成により、メモリマットのスタンバイ電流を規格値以下に抑えることが可能になっている。
前述の第２のケースにおける総能力１と総能力２について詳述する。メモリマットのスタンバイ電流に占めるソース線ＳＬの短絡（欠陥）やトランジスタ１３のソースの短絡（第１の拡散領域５３と第２の拡散領域５４との間の短絡（欠陥））などが支配的な場合、メモリマットのスタンバイ電流は複数のトランジスタ１３の総能力１と複数のトランジスタ３１の総能力２との兼ね合いとなる。まず、図２（ａ）に示すように、サブワード線ＳＷＬを形成するために半導体基板５０に溝が設けられる。その溝にゲート絶縁膜５２、サブワード線ＳＷ及びキャップ絶縁膜５１を形成する製造工程において、例えばグルーバルＭＯＳトランジスタ１３に関連するキャップ絶縁膜５１に欠陥が生じた場合を想定する。キャップ絶縁膜５１に欠陥が生ずると、その両側の側壁である第１の拡散領域５３（ソース線ＳＬ）と第２の拡散領域５４（ドレイン線ＤＬ）とが、欠陥度合いに応じたインピーダンス値で短絡する。この欠陥を有するグルーバルＭＯＳトランジスタ１３に関連するセグメントメモリセルアレイ（それは、欠陥を有するグルーバルＭＯＳトランジスタ１３に関連する一つのドレイン線ＤＬに接続する複数のメモリセルＭＣで定義される）は、不図示の冗長なメモリセルによって救済されるが、その欠陥に関連するＤＣ的な電流はメモリマットのスタンバイ電流に加算される。よって、複数のマットアクティブＭＯＳトランジスタ３１の総能力２は、複数のセグメントメモリセルアレイに対応する複数のグルーバルＭＯＳトランジスタ１３の能力１よりも小さいことが好ましい。更に、この総能力１と総能力２の関係については、グルーバルＭＯＳトランジスタ１３と同じトランジスタ構造（溝に埋設されたトランジスタ構造）であるマットアクティブＭＯＳトランジスタ３１に欠陥が生じた場合においても有効である。
なお、本実施形態による半導体装置１に関してこれまで、トランジスタ３１を４つずつ、メモリマット１０のＹ方向両側に配置する例を示したが、トランジスタ３１に求められる必要な駆動能力に応じて、何個ずつ配置しても良く、またはＹ方向片側のみの配置でもよい。
また、上記実施の形態では、ソース線ＳＬ１としては複数のビット線ＢＬのうち隣接する２本のビット線ＢＬを置き換えて用いたが、この構成にとらわれず、１本、または何本の隣接するビット線を置き換えてもよい。
図７は、本実施形態による半導体装置１を用いたデータ処理システム５００の構成を示すブロック図である。
図に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＰＣ−ＲＡＭ）１とが、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図７においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＰＣ−ＲＡＭ１とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
また、図には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。
また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
さらに、図に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
本発明の基本的技術思想は、例えば、上記実施形態で説明したＰＣ−ＲＡＭ以外にもＲＥ−ＲＡＭ(Resistance Random Access Memory)等に適用できる。その他の不揮発性記憶素子を用いるメモリにも適用できる。さらに、メモリマット、サブワード線制御部、電源部、マットアクティブ制御部、ビット線制御部の回路形式や、その他制御信号を生成する回路の回路形式は、上記実施形態で示したものに限られない。
また、本発明の基本的技術思想は、様々な半導体装置に適用することができる。例えば、それぞれ記憶機能を有するＣＰＵ(Central Processing Unit)、ＭＣＵ(Micro Control Unit)、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ(Application Specific Integrated Circuit)、ＡＳＳＰ(Application Specific Standard Circuit)、メモリ(Memory)等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、上記実施形態においては選択素子がＭＯＳトランジスタを有する例を取り上げたが、本発明はＭＯＳトランジスタに限られるものではなく、電界効果トランジスタ(Field Effect Transistor; FET)であればよい。つまり、ＭＯＳ(Metal Oxide Semiconductor)以外にもＭＩＳ(Metal-Insulator Semiconductor)、TFT(Thin Film Transistor)等の様々なＦＥＴに本発明は適用できる。また、装置内の一部にバイポーラ型のトランジスタを使用してもよい。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明による半導体装置は、次のように構成することも可能であるので、以下に付記する。
本発明の他の一側面による第１の半導体装置は、少なくとも１つのワード線及び少なくとも１つのビット線と、前記ワード線と前記ビット線の交点ごとに設けられ、それぞれ直列に接続した記憶素子及びダイオードを含む複数のメモリセルを有するメモリマットと、前記ワード線ごとに設けられ、対応する前記メモリセル内の前記ダイオードのカソードに接続する第１の信号線と、前記ワード線ごとに少なくとも１つ設けられ、制御端子が対応する前記ワード線に、一方の被制御端子が前記第１の信号線にそれぞれ接続される少なくとも１つの第１のトランジスタと、前記メモリマットが選択される場合に前記第１のトランジスタの他方の被制御端子に第１の電位を供給し、前記メモリマットが選択されない場合に前記第１のトランジスタの前記他方の被制御端子をフローティングに制御する制御回路と、を備えることを特徴とする。
また、本発明の他の一側面による第２の半導体装置は、第１の半導体装置において、前記第１のトランジスタの前記他方の被制御端子に接続される第３の信号線と、前記第１の電位が供給される第１の電源配線と、前記第３の信号線と前記第１の電源配線との間に接続される少なくとも１つの第２のトランジスタとをさらに備え、前記制御回路は、前記第２のトランジスタを、前記メモリマットが選択される場合に電気的に導通とし、前記メモリマットが選択されない場合に電気的に非導通とすることを特徴とする。
また、本発明の他の一側面による第３の半導体装置は、第２の半導体装置において、前記第１の電位より高い第２の電位が供給される第２の電源配線と、前記制御回路は、前記ワード線ごとに設けられ、該ワード線に対応する前記第１の信号線と前記第２の電源配線との間に接続する少なくとも１つの第３のトランジスタとをさらに含み、前記制御回路は、前記第３のトランジスタを、対応する前記ワード線が選択される場合に電気的に非導通とし、対応する前記ワード線が選択されない場合に電気的に導通とすることを特徴とする。
また、本発明の他の一側面による第４の半導体装置は、第３の半導体装置において、前記制御回路は、前記第２の電源配線に前記第２の電位を供給する電源部と、をさらに含み、前記電源部は、前記複数のメモリセルのいずれかへの書き込みが実行される場合に、前記ビット線に印加される書き込み電位以上の電位を前記第２の電位として前記第２の電源配線に供給し、前記複数のメモリセルのいずれかからの読み出しが実行される場合に、前記ビット線に印加される読み出し電位以上前記書き込み電位未満の電位を前記第２の電位として前記第２の電源配線に供給することを特徴とする。
また、本発明の他の一側面による第５の半導体装置は、第１乃至第４の半導体装置のうちのいずれかにおいて、更に、第１導電型の半導体基板と、前記半導体基板に埋設され、第１の側面、前記第１の側面の反対側に位置する第２の側面、及び下面を有するキャップ絶縁膜と、前記キャップ絶縁膜の前記第１の側面を覆う第２導電型の第１の拡散領域と、前記キャップ絶縁膜の前記第２の側面を覆う前記第２導電型の第２の拡散領域と、前記第２の拡散領域の上面を覆う前記第１導電型の第３の拡散領域と、を備え、前記第１の拡散領域は前記第１のトランジスタの前記他方の被制御端子を構成し、前記第２の拡散領域は前記第１のトランジスタの前記一方の被制御端子を構成し、前記ワード線は、前記ワード線の上面が前記キャップ絶縁膜の前記下面に覆われるように形成されて前記第１のトランジスタの前記制御端子を構成し、前記第２及び第３の拡散領域は前記ダイオードを構成することを特徴とする。
また、本発明の他の一側面による第６の半導体装置は、第５の半導体装置において、前記第１のトランジスタの前記他方の被制御端子に接続される第３の信号線と、前記第１の電位が供給される第１の電源配線と、前記第３の信号線と前記第１の電源配線との間に接続される少なくとも複数の第２のトランジスタと、前記複数の第２のトランジスタの制御電極を一つの構造体で構成する第６の信号線と、をさらに備え、前記第６の信号線は前記ワード線と同一構造であり、前記第２のトランジスタと前記第１のトランジスタは同一構造であることを特徴とする。
また、本発明の他の一側面による第７の半導体装置は、第６の半導体装置において、前記第６の信号線と前記ワード線は、同一方向に延在することを特徴とする。
また、本発明の他の一側面による第８の半導体装置は、第２の半導体装置において、前記複数のメモリセルに関連する複数の前記第２のトランジスタの能力は、前記複数のメモリセルに関連する複数の前記第１のトランジスタの能力よりも小さいことを特徴とする。
また、本発明の他の一側面による第８の半導体装置は、第３の半導体装置において、前記複数のメモリセルに関連する複数の前記第２のトランジスタの能力は、前記複数のメモリセルに関連する複数の前記第１のトランジスタの能力よりも小さく、且つ前記複数のメモリセルに関連する複数の前記第３のトランジスタの能力は、前記複数のメモリセルに関連する複数の前記第１のトランジスタの能力よりも小さことを特徴とする。
また、本発明の他の一側面による第９の半導体装置は、第５の半導体装置において、前記ワード線の上面は、前記第１の拡散領域の下面及び前記第２の拡散領域の下面より低い位置にあることを特徴とする。
また、本発明の他の一側面による第１０の半導体装置は、第５又は第９の半導体装置において、前記第２の拡散領域の垂直方向長さと前記第３の拡散領域の垂直方向長さとの合計は、前記第１の拡散領域の垂直方向長さと略同一であることを特徴とする。
また、本発明の他の一側面による第１１の半導体装置は、第５、第９、第１０の半導体装置のうちのいずれかにおいて、前記複数のメモリセルのうち、前記ビット線の延在方向に隣り合う第１のメモリセルと第２のメモリセルとは、前記第１の拡散領域を共有するとともに該第１の拡散領域を挟んで互いに対称な構造を有することを特徴とする。
また、本発明の他の一側面による第１２の半導体装置は、第５、第９乃至第１１の半導体装置のうちのいずれかにおいて、前記キャップ絶縁膜は、前記第２及び第３の拡散領域の互いに反対側に設けられた第１及び第２のキャップ絶縁膜を含み、前記ワード線は、前記第１のキャップ絶縁膜の下面を覆うように形成されて前記第１のトランジスタの前記制御端子を構成し、更に、前記第２のキャップ絶縁膜の前記下面を覆うダミーワード線を備え、前記ダミーワード線には前記第１の電位が供給されることを特徴とする。
また、データプロセッサと、このデータプロセッサに接続されたメモリとを備えるデータ処理システムを、本発明を用いて次のように構成することができる。すなわち、本発明によるデータ処理システムは、データプロセッサと、前記データプロセッサに接続されたメモリとを備え、前記メモリは、それぞれ複数のメモリセルの第１のノードに共通に接続される複数の第１の信号線と、前記複数のメモリセルそれぞれの第２のノードに接続される複数の第３の信号線と、第３の信号線と、前記複数の第１の信号線を前記第３の信号線に接続する第１のトランジスタと、前記メモリセルへのアクセスに対応して前記第３の信号線を第１の電位に接続する第２のトランジスタと、制御回路と、を有し、前記制御回路は、前記複数のメモリセルがすべて非活性である制御時、前記第１の信号線を前記第１の電位より高い第２の電位に制御し、かつ、前記第１及び第２のトランジスタを非活性に制御することによって、前記第３の信号線をフローティングに制御することを特徴とする。
１ 半導体装置
１０ メモリマット
１１ 記憶素子
１２ 選択素子
１３ グルーバルＭＯＳトランジスタ
２０ サブワード線制御部
２１ サブワード線ドライバ
２２ プリチャージ用ＭＯＳトランジスタ
２５ 電源部
２６，２７ トランジスタ
３０ マットアクティブ制御部
３１ マットアクティブＭＯＳトランジスタ
３２ メモリマットドライバ
４０ ビット線制御部
４１ ビット線セレクタ
４２ センスアンプ
５０ 半導体基板
５１ キャップ絶縁膜
５２ ゲート絶縁膜
５３，５３ａ，５３ｂ 第１の拡散領域
５４ 第２の拡散領域
５５ 第３の拡散領域
６１〜６３，６５〜６９ コンタクト導体
６４ スリットコン
５００ データ処理システム
５１０ システムバス
５２０ データプロセッサ
５４０ ストレージデバイス
５５０ Ｉ／Ｏデバイス
ＢＬ ビット線
ＤＬ ドレイン線
ＤＷＬ ダミーワード線
ＧＳＴ 相変化記憶素子
Ｋ 活性領域
ＭＡＴＡＣＴ 選択信号
ＭＣ メモリセル
ＭＬ マットアクト線
ＳＬ，ＳＬ１，ＳＬ２ ソース線
ＳＷＬ サブワード線
ＴＥ 上部電極
ＵＥ 下部電極
ＶＤＲ ドレイン電位
ＶＰＰ 書き込み電位
ＶＲｅａｄ 読み出し電位
ＶＳＳ 接地電位
ＶＷＬ ワード線電圧
／ＷＥ ライトイネーブル信号

Claims (22)

  1. それぞれが、複数のメモリセルの第１のノードに共通に接続する複数の第１の信号線と、
    前記複数のメモリセルのそれぞれの第２のノードに接続する複数の第２の信号線と、
    第３の信号線と、
    前記複数の第１の信号線を前記第３の信号線に接続する第１のトランジスタと、
    前記メモリセルへのアクセスに対応して前記第３の信号線を第１の電位に接続する第２のトランジスタと、
    前記複数のメモリセルがすべて非活性である制御時、前記第１の信号線を前記第１の電位より高い第２の電位に制御し、かつ、前記第１及び第２のトランジスタを非活性に制御することによって、前記第３の信号線をフローティングに制御する制御回路と、を備える ことを特徴とする半導体装置。
  2. 前記メモリセルは、ダイオードと記憶素子とが直列に接続された構成を有し、
    前記第１のノードは前記ダイオードのカソード側に対応する前記メモリセルの端部であり、
    前記第２のノードは前記ダイオードのアノード側に対応する前記メモリセルの端部である、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記制御回路は、更に、前記複数のメモリセルがすべて非活性である制御時、前記第２の信号線をフローティングに制御する、ことを特徴とする請求項２に記載の半導体装置。
  4. 前記第２の信号線に接続されたセンスアンプをさらに備え、
    前記第２のトランジスタは、前記複数のメモリセルと前記センスアンプとの間に配置される、ことを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記複数の第１の信号線は、第１の方向に延在し、
    前記複数の第２の信号線は、前記第１の方向と直交する第２の方向に延在し、
    前記第３の信号線は、所定数の前記第２の信号線ごとに、該第２の信号線の間を前記第２の方向に延在する複数の第１の部分線を有する、ことを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
  6. 前記第３の信号線は、前記第１の方向に延在する少なくとも１つの第２の部分線を有する、ことを特徴とする請求項５に記載の半導体装置。
  7. 更に、基板を備え、
    前記第１のトランジスタの制御電極及び前記第２のトランジスタの制御電極は、ともに前記基板に埋設される、ことを特徴とする請求項１に記載の半導体装置。
  8. 更に、複数の前記第１のトランジスタと、
    前記複数の第１のトランジスタの制御電極を一つの構造体で構成する第４の信号線と、
    前記第２のトランジスタの制御電極を構成する第６の信号線と、備え、
    前記第４の信号線及び第６の信号線は、前記基板に埋設される、ことを特徴とする請求項７に記載の半導体装置。
  9. 更に、複数の前記第２のトランジスタと、を備え、
    前記第６の信号線は、前記複数の第２のトランジスタの制御電極を一つの構造体で構成する、ことを特徴とする請求項８に記載の半導体装置。
  10. 前記第４の信号線及び第６の信号線は、第１の方向に延在し、
    前記複数の第２の信号線は、前記第１の方向と直交する第２の方向に延在する、ことを特徴とする請求項９に記載の半導体装置。
  11. 更に、前記複数の第２の信号線にそれぞれ接続された複数のセンスアンプを備え、
    前記第２のトランジスタは、前記複数のメモリセルと前記複数のセンスアンプとの間に配置される、ことを特徴とする請求項７乃至１０のいずれか一項に記載の半導体装置。
  12. 前記メモリセルは、ダイオードと記憶素子とが直列に接続された構成を有し、
    前記第１のノードは前記ダイオードのカソード側に対応する前記メモリセルの端部であり、
    前記第２のノードは前記ダイオードのアノード側に対応する前記メモリセルの端部である、ことを特徴とする請求項７乃至１１のいずれか一項に記載の半導体装置。
  13. 更に、前記第１のトランジスタの制御電極を構成する第４の信号線を備え、
    前記メモリセルは、ダイオードと記憶素子とが直列に接続された構成を有し、
    前記ダイオードは、前記基板の表面と、前記基板の表面から第１の深さの位置との間に形成され、
    前記第４の信号線は、前記基板の表面から第２の深さの位置と、前記基板の表面から第３の深さの位置との間に形成され、
    前記第２の深さは前記第１の深さより深く、前記第３の深さは前記第２の深さより深い、ことを特徴とする請求項７乃至１２のいずれか一項に記載の半導体装置。
  14. 前記複数の第２の信号線の延在方向に隣接する第１及び第２の前記ダイオードを備え、
    前記第１及び第２のダイオードは、前記基板表面に埋設された絶縁素子を介して互いに隣接し、
    前記絶縁素子の下側には、前記第４の信号線と同一構造の第５の信号線が配置される、ことを特徴とする請求項１３に記載の半導体装置。
  15. 前記第２のトランジスタの電流駆動能力は、前記第１のトランジスタの電流駆動能力よりも小さい、ことを特徴とする請求項１に記載の半導体装置。
  16. 前記制御回路は、前記複数の第１の信号線に電位を供給する電源回路と、
    前記複数の第１の信号線に前記電源回路の出力電位をそれぞれ供給する複数の第３のトランジスタと、を含み、
    一つの前記第１の信号線にそれぞれ接続する前記第１のトランジスタの電流駆動能力は、前記第３のトランジスタの電流駆動能力よりも大きい、ことを特徴とする請求項１５に記載の半導体装置。
  17. 前記メモリセルは、ダイオードと記憶素子とが直列に接続された構成を有し、
    前記第１のノードは前記ダイオードのカソード側に対応する前記メモリセルの端部であり、
    前記第２のノードは前記ダイオードのアノード側に対応する前記メモリセルの端部である、ことを特徴とする請求項１５又は１６に記載の半導体装置。
  18. 前記制御回路は、前記複数の第１の信号線に電位を供給する電源回路と、
    前記複数の第１の信号線に前記電源回路の出力電位をそれぞれ供給する複数の第３のトランジスタと、を含み、
    前記電源回路は、前記複数のメモリセルがすべて非活性である制御時、前記複数の第３のトランジスタ介して、前記第２の電位を前記複数の第１の信号線に供給する、ことを特徴とする請求項１に記載の半導体装置。
  19. 前記電源回路は、更に、前記メモリセルへの書き込みアクセスに対応して前記第２の電位を供給し、前記メモリセルへの読み出しアクセスに対応して前記第２の電位より高い第３の電位を供給する、ことを特徴とする請求項１８に記載の半導体装置。
  20. 前記制御回路は、前記メモリセルへのアクセスに対応して、前記複数の第３のトランジスタのうち、
    前記アクセス対象のメモリセルに接続する前記第１の信号線に関連する前記第３のトランジスタを非活性とし、
    前記アクセス対象でないメモリセルに接続する前記第１の信号線に関連する前記第３のトランジスタを活性化する、ことを特徴とする請求項１９に記載の半導体装置。
  21. 更に、前記複数の第１の信号線にそれぞれ関連し、前記複数の第１の信号線をそれぞれ前記第３の信号線に接続する複数の前記第１のトランジスタのゲート電極にそれぞれ接続する複数の第４の信号線を備え、
    前記複数の第３のトランジスタのゲート電極は、前記複数の第４の信号線にそれぞれ対応した信号が接続する、ことを特徴とする請求項２０に記載の半導体装置。
  22. 前記メモリセルは、ダイオードと記憶素子とが直列に接続された構成を有し、
    前記第１のノードは前記ダイオードのカソード側に対応する前記メモリセルの端部であり、
    前記第２のノードは前記ダイオードのアノード側に対応する前記メモリセルの端部である、ことを特徴とする請求項１８乃至２１のいずれか一項に記載の半導体装置。
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