JP5197512B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP5197512B2
JP5197512B2 JP2009157504A JP2009157504A JP5197512B2 JP 5197512 B2 JP5197512 B2 JP 5197512B2 JP 2009157504 A JP2009157504 A JP 2009157504A JP 2009157504 A JP2009157504 A JP 2009157504A JP 5197512 B2 JP5197512 B2 JP 5197512B2
Authority
JP
Japan
Prior art keywords
voltage
resistance
line
memory cell
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009157504A
Other languages
English (en)
Other versions
JP2011014194A (ja
Inventor
賢一 室岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009157504A priority Critical patent/JP5197512B2/ja
Priority to US12/695,512 priority patent/US8320156B2/en
Priority to KR1020100020721A priority patent/KR20110002778A/ko
Publication of JP2011014194A publication Critical patent/JP2011014194A/ja
Application granted granted Critical
Publication of JP5197512B2 publication Critical patent/JP5197512B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0023Address circuits or decoders
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/08Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/12Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2213/00Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70Resistive array aspects
    • G11C2213/71Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、半導体記憶装置に関する。
近年、半導体装置の集積度が高くなることに伴い、これを構成するLSI素子の回路パターンはますます微細化している。このパターンの微細化には、単に線幅を細くするだけではなく、パターンの寸法精度や位置合わせ精度の向上も要請される。メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたメモリセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
従来、DRAM、SRAM、フラッシュメモリといった各種のメモリが製造されているが、これらは全てMOSFETをメモリセルに使用している。そのため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度や位置合わせ精度の向上が要請される。これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィ工程コストの上昇、すなわち製品コストの上昇要因となっている(例えば、非特許文献1、2参照)。
一方、近年このような課題を克服する技術として、ダイオードに代表される非オーミック素子からなる選択素子と抵抗変化材料とによりメモリセルが構成されるReRAMと呼ばれるメモリが提案されている。このReRAMは、記憶保持に電荷の蓄積を用いず、MOSFETをメモリセルに使用することなく構成することが可能であることから、従来のトレンドを上回る高集積化を図ることが可能であると期待されている。
さらに、エネルギー資源の有効活用という観点から、半導体装置の消費電力を出来る限り抑制することが要請されており、これはメモリに関しても例外ではない。特にメモリの場合には、装置全体に対してメモリセルアレイ部の占める割合が大きいため、各メモリセルアレイでの消費電力を抑制することが重要である(例えば、特許文献1参照)。メモリセルにMOSFETを使用しないReRAMでは、実際にアクセスしているビットに対応するメモリセルだけでなく、その他のメモリセルで消費される電力も無視できず、メモリセルアレイ全体での消費電力の抑制が望まれている。
米国特許第6504753号明細書
木村紳一郎、「半導体メモリー;DRAM」、応用物理、2000年、第69巻、第10号、p.1233−1240 味香夏夫、「フラッシュメモリー,最近の話題」、応用物理、2000年、第69巻、第12号、p.1462−1466
本発明は、メモリセルアレイ全体の消費電力を削減することが可能であり、且つ製造が容易で信頼性の高い半導体記憶装置を提供することを目的とする。
本発明の一態様に係る半導体記憶装置は、平行に配置された複数の行線と、前記行線に交差するように配置された複数の列線と、前記行線と前記列線との各交差部に配置され、抵抗変化素子及び前記抵抗変化素子に直列接続された選択素子を含む複数の記憶素子と、前記行線を選択する行選択部と、前記列線を選択する列選択部と、前記行選択部により選択された選択行線と前記列選択部により選択された選択列線とにそれぞれ所定の選択線電圧を印加するとともに、前記行選択部により選択された選択行線以外の非選択行線と、前記列選択部により選択された選択列線以外の非選択列線に、それぞれ所定の非選択線電圧を印加する電源部とを備え、前記電源部と前記非選択行線及び前記非選択列線との間に、所定の抵抗値を有する抵抗素子を有することを特徴とする。
本発明によれば、メモリセルアレイ全体の消費電力を削減することが可能であり、且つ製造が容易で信頼性の高い半導体記憶装置を提供することが可能となる。
実施の形態に係る半導体記憶装置のブロック図である。 実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。 比較例の半導体記憶装置の一部を示すブロック図である。 比較例の半導体記憶装置の動作を解説するための模式図である。 実施の形態に係る半導体記憶装置の一部を示すブロック図である。 実施の形態に係る半導体記憶装置の動作を解説するための模式図である。 実施の形態に係る半導体記憶装置のメモリセルアレイを説明するための模式図である。 実施の形態に係る半導体記憶装置の一部を示す回路図である。 実施の形態に係る半導体記憶装置の全体構成を示す斜視図である。
以下、図面を参照して本発明の実施の形態に係る半導体記憶装置を説明する。
(実施の形態)
[実施の形態に係る半導体記憶装置の構成]
図1は、本発明の実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、複数本の行線と、これら行線と交差する複数本の列線とを有し、それらの各交差部にメモリセルが配置されたメモリセル配列41を有する。また、行線を選択する行デコーダ42、列線を選択する列デコーダ43を備える。また、行デコーダ42、列デコーダ43にそれぞれ行アドレス、列アドレスを与え、メモリセル配列41中の読み書きを行うメモリセルを選択する読み出し制御手段である上位ブロック44を備える。電源45は、読み出し、書き込み、消去の、それぞれの動作に対応した、所定の電圧の組み合わせを生成し、行デコーダ42、列デコーダ43に供給する。以下の説明では、通常の半導体記憶装置にならい、行線をワード線、列線をビット線と呼ぶ。
図2は、図1に示したメモリセル配列41(以下、「メモリセルアレイ」とする)の一部を示す斜視図である。メモリセルアレイは、平行配置された複数本のワード線3と、このワード線3と交差するように配置された複数本のビット線4を備える。これらワード線3及びビット線4の各交差部には、低抵抗状態と高抵抗状態の少なくとも2つの抵抗状態を遷移する抵抗変化素子1と、非オーミック素子からなる選択素子、例えばダイオード2とからなるメモリセルMCが配置されている。図2に示す本実施の形態の半導体記憶装置は、いわゆるクロスポイント型の構成となっている。
この構成の場合、ワード線3及びビット線4は単なるラインアンドスペースのパターンとなり、ワード線3とビット線4とは直交する位置関係で足りるため、ワード線3方向及びビット線4方向のずれを考慮する必要はない。従って、製造工程においてメモリセル配列内の位置合せ精度を極めて緩くすることができ、容易な製造が可能となる。
抵抗変化素子1としては、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの(PCRAM)、金属陽イオンを析出させて電極間に架橋(コンタクティングブリッジ)を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの(CBRAM)、電圧あるいは電流印加により抵抗値が変化するもの(ReRAM)(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。)等を用いることができる。特に、ReRAMの場合、ZnMn、NiO、TiO、SrZrO、Pr0.7Ca0.3MnO等を用いることができる。
本実施の形態において抵抗変化素子1は、膜厚15nmのZnMnで形成され、その一端はTaNの電極を介してWからなるビット線4に接続され、他端はTiNの電極を介して、Si製のPN接合ダイオード2のP側に接続されている。PN接合ダイオードのN側はTiNの電極を介して、Wからなるワード線3に接続されている。ワード線3、ビット線4のピッチは44nm、すなわち線幅22nmのラインと22nmのスペースで構成されており、セル部の断面は22nm×22nmとなっている。
ユニポーラ型のReRAMの場合、メモリセルMCに対するデータの書き込みは、抵抗変化素子1に例えば3.5V(ダイオード2の電圧降下分を含めると実際には4.5V程度)の電圧、10nA程度の電流を10ns−100ns程度の時間印加することにより行う。これにより、抵抗変化素子1が高抵抗状態から低抵抗状態へと変化する(セット動作)。
一方、メモリセルMCに対するデータの消去は、セット動作後の低抵抗状態の抵抗変化素子1に対し、0.8V(ダイオード2の電圧降下分を含めると実際には2.0V程度)の電圧、1μA−10μA程度の電流を500ns−2μs程度の時間印加することにより行う。これにより、抵抗変化素子1が低抵抗状態から高抵抗状態へと変化する(リセット動作)。
メモリセルMCのリード動作は、抵抗変化素子1に0.4V(ダイオード2の電圧降下分を含めると実際には1.4V程度)の電圧を与え、抵抗変化素子1を介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、抵抗変化素子1が低抵抗状態にあるか高抵抗状態にあるかを判定する。
ここで、本実施の形態の半導体記憶装置の構成及び動作について説明する前に、その理解を容易にするため、先ず比較例の半導体記憶装置の構成、動作及び問題点を説明する。その後、本実施の形態の半導体記憶装置の構成及び動作について説明する。
図3は、比較例の半導体記憶装置のメモリセルアレイを含む一部のブロック図である。ここで、比較例におけるメモリセルアレイの構成は、実施の形態と同様に抵抗変化素子1とダイオード2を用いたクロスポイント型メモリセルアレイであるものとする。また、抵抗変化素子1は、ZnMn、NiO、TiO、SrZrO、Pr0.7Ca0.3MnO等の材料の一つからなる薄膜により構成されているものとする。
図3に示すように、半導体記憶装置の動作時において、メモリセルには3通りの電圧印加状態が存在する。以下、メモリセルの電圧印加状態についてセット動作時を例にして説明する。図3において、選択ビット線及び選択ワード線は、ビット線4_2及びワード線3_1であり、それぞれ選択ビット線電圧V及び選択ワード線電圧Vが印加されている。非選択ビット線及び非選択ワード線は、ビット線4_0、4_1、4_3及びワード線3_0、3_2、3_3であり、それぞれ非選択ビット線電圧VUB及び非選択ワード線電圧VUWが印加されている。
図3に示す選択ビット線4_2及び選択ワード線3_1の交差部に接続されたメモリセルのことを以下、選択状態(順バイアス状態)にあるとして、図示の交差パターンの記号で表す。選択メモリセル11に対して、選択ビット線4_2(電圧V)から選択ワード線3_1(電圧V)へとダイオード2の順方向にセット電圧が印加される。これにより、選択メモリセル11の抵抗変化素子1が高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。
図3に示す選択ビット線4_2及び非選択ワード線3_0、3_2、3_3の交差部に接続されたメモリセルのことを以下、半選択状態(バイアスなし状態)にあるとして、図示のハッチングの記号で表す。同様に、選択ワード線3_1及び非選択ビット線4_0、4_1、4_3の交差部に接続されたメモリセルのことも以下、半選択状態(バイアスなし状態)にあるとして、図示のハッチングの記号で表す。非選択ワード線3_0、3_2、3_3には、選択ビット線4_2と略同一の電圧VUWが印加されている。また、非選択ビット線4_0、4_1、4_3には、選択ワード線3_1と略同一の電圧VUBが印加されている。そのため、半選択メモリセル12には電位差が無く、電流が流れることがない。
図3に示す非選択ワード線3_0、3_2、3_3及び非選択ビット線4_0、4_1、4_3の交差部に接続されたメモリセルのことを以下、非選択状態(逆バイアス状態)にあるとして、図示の白抜きの記号で表す。非選択メモリセル13に対して、非選択ワード線3_0、3_2、3_3(電圧VUB)から非選択ビット線4_0、4_1、4_3(電圧VUW)へとダイオード2の逆バイアス方向に電圧が印加されている。そのため、非選択メモリセル13にもセット動作に関与する程の電流が流れることがない。
このような電圧印加方法により、選択メモリセル11にのみ、所望の電圧を印加することができる。リセット動作及びリード動作は、上述のセット動作時と同様の動作をビット線及びワード線への印加電圧の値を変化させて実行する。また、図3に示すように、比較例では、非選択ビット線および非選択ワード線は、直接共通の配線に接続されているため、非選択ビット線は全て同一の電圧となり、非選択ワード線も全て同一の電圧となる。
上記の説明において、電圧Vをメモリセルが動作する所定電圧VOPに設定し、電圧Vを0V、電圧VUBを0V、電圧VUWをVOPとして、選択メモリセルへの書き込み・消去・読み出しを行う場合、非選択メモリセル13には、−VOPの電圧が印加され、ダイオード2のリーク電流特性により決まる逆方向リーク電流が流れる。選択メモリセル11はメモリセルアレイ中に1個に過ぎないが、非選択メモリセル13はM×Nのアレイでは(M−1)×(N−1)個存在する。そのため、M=N=1024個とすると、非選択状態のメモリセルは約10個存在する。非選択メモリセル13の一個当たりの逆方向リーク電流が小さい場合でも、メモリセルアレイ全体では無視できない量となり、ダイオード2の逆方向リーク電流が、メモリセルアレイの消費電力に占める割合が非常に大きくなる。
この逆方向リーク電流による影響を低減するため、ダイオード2のオン電圧よりも僅かに小さい電圧をVoffsetとして、非選択ビット線の電圧VUBをVoffset、非選択ワード線の電圧VUWをVOP−Voffsetと設定することができる。これにより、非選択メモリセル13へ印加される電圧が2×Voffset−VOPとなる。
図4は、非選択ビット線の電圧VUBをVoffset、非選択ワード線の電圧VUWをVOP−Voffsetとした場合における比較例の半導体記憶装置の動作を説明するための模式図である。これは、ワード線3及びビット線4の電圧値の高低を紙面の上下方向に対応させるとともに、ワード線3及びビット線4に接続される各状態のメモリセルを描いた図である。
図4に示すように、非選択ビット線及び非選択ワード線の電圧をVoffsetだけ変化させたことにより、非選択メモリセル13に印加される電圧が小さくなっている。そのため、非選択メモリセル13の逆方向リーク電流は減少し、半導体記憶装置の消費電力の削減を図ることが可能となっている。このような電圧印加方法は、ダイオードの逆方向リーク電流が低減されることがなければ、無駄な消費電流を増やすだけであるため、総合的なリーク電流の低減の効果を見て電圧Voffsetの値を決定する必要がある。
ここで、電圧Voffsetの最適値は、低抵抗状態となっている半選択メモリセル12の数に大きく依存する。メモリセルアレイ内の半選択メモリセル12が低抵抗状態となっている場合、半選択メモリセル12を介して容易に電流が流れ得る。電圧Voffsetの電圧値を大きくすると、低抵抗状態の半選択メモリセル12が僅か数個であっても、半選択メモリセル12を介して流れる電流が増大するため、オフセット量を大きくすることは困難である。このため、消費電力の削減にも半選択メモリセル12の抵抗状態により決まる限界が存在する。
本発明の実施の形態に係る半導体記憶装置は、半選択メモリセル12の抵抗状態に関らず、メモリセルアレイ全体での消費電力を低減することができる。以下、本実施の形態の半導体記憶装置について説明する。
図5は、本実施の形態の半導体記憶装置のメモリセルアレイを含む一部のブロック図である。本実施の形態の半導体記憶装置において、電源45から抵抗負荷Z6を介して、所定の非選択線電圧VUW、VUBが行デコーダ42および列デコーダ43に供給される。この非選択線電圧VUW、VUBは、行デコーダ42及び列デコーダ43によりそれぞれ抵抗負荷Z5を介して、非選択ワード線・非選択ビット線に供給される。本実施の形態は、非選択ビット線及び非選択ワード線が、それぞれ所定の電気抵抗成分を有する抵抗負荷Z5、抵抗負荷Z6を介して、非選択線用の電源45に接続されている点において、前述した比較例と異なる。
本実施の形態の半導体記憶装置では、非選択線に接続された抵抗負荷Z5の存在により、さらに効果的に消費電力の削減を図ることが可能である。このような半導体記憶装置における消費電力の削減の効果を以下に説明する。
図6は、非選択ビット線及び非選択ワード線に対して抵抗負荷Z5、抵抗負荷Z6を介して電圧が印加される場合における半導体記憶装置の動作を説明するための模式図である。これは、図4と同様に、ワード線3及びビット線4の電圧値の高低を紙面の上下方向に対応させるとともに、ワード線3及びビット線4に接続される各状態のメモリセルを描いた図である。
図6に示すように、半選択メモリセル12に印加される電圧は、電圧V−電圧VUWや電圧VUB−電圧Vで与えられる電位差を、半選択メモリセル12と抵抗負荷Z5とで分割した値で近似できる。
このため、半選択メモリセル12が高抵抗状態であれば、電圧V−電圧VUW間又は電圧VUB−電圧V間の電圧降下のうち半選択メモリセル12の寄与分が大きくなる。すなわち、半選択メモリセル12と抵抗負荷Z5との接続ノードN1が下方向に移動し、接続ノードN2が上方向に移動することに相当する。そのため、半選択メモリセル12に印加される電圧が大きくなり、非選択メモリセル13に印加される電圧が小さくなる。これにより、半選択メモリセル12を流れる電流を抑制したまま、非選択メモリセル13に印加される電圧を減少させることができる。
一方、半選択メモリセル12が低抵抗状態であれば、電圧V−電圧VUW間又は電圧VUB−電圧V間の電圧降下のうち抵抗負荷Z5の寄与分が大きくなる。すなわち、半選択メモリセル12と抵抗負荷Z5との接続ノードN1が上方向に移動し、接続ノードN2が下方向に移動することに相当する。そのため、半選択メモリセル12に印加される電圧が小さくなり、非選択メモリセル13に印加される電圧が大きくなる。この場合、非選択メモリセル13に印加される電圧は殆ど減少しないが、半選択メモリセル12を流れる電流が増大することを抑制できる。
この効果は、非選択線の電圧VUBやVUWが一定であっても、半選択メモリセル12の抵抗状態に基づいて自動的に生じる。そのため、非選択線の電圧VUBやVUWを制御する必要がない。ここで、この効果を発現させるためには、抵抗負荷Z5の抵抗値の大きさは、セルの抵抗値がとり得る範囲内の大きさであれば良く、さらに望ましくは、セルの高抵抗状態の抵抗値と同程度の大きさであれば良い。
さらに、図6に示す構成の場合、半選択状態のメモリセル(N−1)+(M−1)個の内、一つでも高抵抗状態のものが存在すれば、そのメモリセルと同一ワード線又は同一ビット線に接続されている非選択メモリセル13の印加電圧を抑制することが可能となり、消費電力を削減することが可能である。図4に示す比較例の場合には、半選択状態のメモリセルの僅か数個が低抵抗状態となっただけで、消費電力削減の効果が限界に達してしまうことと対照的である。
ここで、メモリセルアレイでの消費電力を最小にするための条件に関して解析を行った結果を説明する。図7は、本実施の形態に係る半導体記憶装置のメモリセルアレイを説明するための模式図である。任意の回路において、各端子i、j、kは、回路の構成部品間の接続ノードを示している。また、図7に示すように、各端子iの電圧Vとし、端子iに流入する電流をI、端子iと端子jの間の抵抗負荷をZijとする。なお、端子iから電流が流出する場合には、Iの符号を負とする。
図7においては、破線で囲まれた領域が実施の形態のメモリセルアレイを示し、このメモリセルアレイに対しワード線及びビット線を介して印加される電圧・電流が示されている。この状況で、端子iに端子jから流入する電流は、以下の式で与えられる。
Figure 0005197512
端子jから端子iへ流入する電流と、端子iから端子jへ流入する電流は、同じ大きさで、符号が異なることが明らかであるので、Zij=Zjiが成り立つ。この関係は、抵抗負荷だけでなく、ダイオードの様な非オーミック素子が存在しても成立する。そのような場合には、Zijが電圧依存を持つようにすれば良い。
電流保存の法則により、端子iに流入する電流と、端子iから流出する電流の総和は零でなくてはならない。従って、以下の式が成り立つ。
Figure 0005197512
ここで、図7の回路において、系全体の消費電力を書き下すと、以下の式が得られる。
Figure 0005197512
先頭の因子1/2は、総和を取る際に、それぞれの抵抗負荷を二重に足し合わせて、2倍の値を計算してしまうことを防止するために必要となる。この式を、数2を用いて変形していくと、以下の式が得られる。
Figure 0005197512
数4の結果は、任意の系において、その系の消費電力は、端子に供給される電圧と、端子に流入(すなわち、端子から流出)する電流のみで表現できることを示している。
この結果から、任意の系において、最大の電圧が供給される端子とその電圧値、及び最小の電圧が供給される端子とその電圧値が与えられた場合、その系の定常状態での消費電力は、他の全ての中間電圧の供給される端子に電流の出入りが無いときに最小値となることが判る。証明は以下のとおりである。
先ず、電圧値の基準は任意に取ることができるので、最小の電圧値を零にする、即ち、V=0とする。また、「他の全ての中間電圧の供給される端子に電流の出入りが無い」ことから、k=1,2,・・・,N−1に対して、I=0とすることができる。すると、数4から、この系の消費電力は、Vで与えられる。
ここで、中間電圧を調整することにより、この系の消費電力を更に低下させようとすると、Iの少なくとも一つを負にする必要がある(最小の電圧が零なので、Vは負にならない)。即ち、中間電圧のどこかの端子から、電流を流出させる必要がある。しかし、この系に流入・流出する電流の総和は零である必要があるので、他のいずれかの端子jから同じ量の電流を流入させる必要がある。
すると、もしV>Vであれば、この状況は逆に消費電力が(V−V)Iの絶対値分増加してしまうことになり、消費電力の削減を行うことはできない。もし、V≦Vを仮定すると、この状況は、電圧の低い端子jから、電圧の高い端子kに電流が流れることを意味し、自然法則に反する。従って、系の消費電力をVから減少させることは不可能である。
数学的に、厳密に証明するためには、以下の様に、数4の偏微分を評価すればよい。
Figure 0005197512
この結果から明らかなように、Vを調整して消費電力を最小化するためには、I=0とすればよい。そして、I=0とするためには、端子kがフローティングの場合の電圧と同じ値に、Vを調整してやればよい。従って、任意の回路系において、最大の電圧が供給される端子とその電圧値、及び最小の電圧が供給される端子とその電圧値が与えられた場合、その回路系の定常状態での消費電力を最小とする条件は、他の全ての中間電圧の供給される端子の電圧を、それぞれの端子がフローティングの場合の電圧と同じ値にすること、であることが説明できる。
図6に戻り、消費電力に関して改めて考察すると、電圧V及び電圧Vは、選択メモリセル11を書き込み・消去・読み出しするために必要な電圧であり、これらが系の最大および最小の電圧となる。この系の定常状態での消費電力を最小とするためには、上述のとおり、電圧VUWと電圧VUBは、選択ワード線・選択ビット線に動作電圧VOPが印加された場合において、非選択ワード線や非選択ビット線がフローティング状態にされた時の電圧と同じ値に設定することが望ましい。
従って、セルの低抵抗状態の抵抗値や、低抵抗状態の半選択メモリセル12の数、アレイの規模(M、Nの値)、選択素子である非オーミック素子のリーク電流に依存して、電圧VUWと電圧VUBの最適値は変化し、非オーミック素子のオン電圧のみで決めることはできない。特に、メモリセルの順方向電流の最大値を所望の動作点に対して確保するために、リーク電流の大きい非オーミック素子を用いる必要がある場合や、メモリセルアレイの規模を大きくして、チップサイズの削減を図る場合には、本発明による効果が顕著となる。
そして、電源側の共通部分に挿入されている別の抵抗負荷Z6は、この系の理想状態からのずれに対して、消費電力が急増することを防ぐために用いられる。
これは、上述のフローティング状態での電圧を決める因子のうち、低抵抗状態の半選択メモリセル12の数は、系の記憶状態に依存して変化する量であり、いかなる場合にも最適化を図ることが困難である事情に対処するためである。即ち、抵抗負荷Z6は、非選択線に電流が流れようとした場合に、その電流値を抑制することができ、系の消費電力が急増することを防止する効果がある。
したがって、抵抗負荷Z6が有効に機能するためには、直列接続された低抵抗状態の半選択メモリセル12と抵抗負荷Z5とが(m−1)個並列接続された場合の合成抵抗成分よりも、抵抗負荷Z6の抵抗成分が有意に大きいことが望ましい。そして、実際のメモリ素子として利用される場合には、符号化の際に、書き込みビットの比率を数分の1〜1/2程度に軽減する場合がある。この比率をxとすると、より望ましくは、前述の(m−1)個に代えて、(m−1)/x個並列接続された場合の合成抵抗成分よりも、抵抗負荷Z6の抵抗成分が有意に大きければ良い。一方、抵抗負荷Z6が極度に大きい場合には、系の時定数が大きくなり、各ビットへの読み書き動作に必要となる時間が長くなってしまう。そのため、ビット線やワード線の一本あたりの配線容量と、抵抗変化素子1、抵抗負荷Z5及び抵抗負荷Z6の和との積が、アレイ駆動サイクル(非選択線の駆動サイクル)よりも有意に短いことが望ましい。
ここで、抵抗負荷となる素子は、配線層や拡散層抵抗を利用した固定抵抗以外のものでも構わない。例えば、図8に示すように、P型MOSFETを抵抗負荷5、6として利用することも可能である。この場合、P型MOSFETのゲート電圧を制御することにより、抵抗負荷5、6としてのインピーダンスを設定することができる。図8においてN型MOSFET7は、書き込み・消去・読み出し動作に必要な電圧V、Vをワード線3又はビット線4に転送するか否かを制御する選択トランジスタである。この場合には、書き込み・消去後にP型MOSFETを導通状態に切り替えることにより、配線容量等に充電された電荷を迅速に放電することが可能となる。そのため、書き込み・消去を高い繰り返しレートで行う場合に、利点がある。
図9は、同実施形態に係る半導体記憶装置の全体構成を示す斜視図である。通常のSi基板51上に、通常用いられるプロセスにより配線層を含むCMOS回路52が構成され、その上に複数のメモリセル部54を含む層53が形成されている。図9の個々のメモリセル部54が図1のメモリセル配列41に対応する。また、図1のドライバ、デコーダ及び上位ブロックを含む、通常の半導体記憶装置において周辺回路と呼ばれている部分が図9のCMOS回路52に含まれている。
なお、CMOS回路52は、メモリセル部54との接続部を除き、メモリセル部54の配線よりも緩い90nmデザインルールで設計製作を行っている。1個のメモリセル部54は約44μm角の領域を占有し、1024×1024の交差部を含む。各メモリセル部54の周囲にCMOS回路52との電気的接続部を有し、これらのメモリセル部54と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部54を含む層53にはスルーホールが形成され、CMOS回路52の入出力部と電気的な結合を有する端子から構成される装置の入出力部55が、図9に示すように、メモリセル部54を含む層53の端部に形成されている。
本実施形態における上述した構成により、メモリセル部54とCMOS回路52が積層方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や同時に読み書きできるメモリセル数の大幅な増加が可能となる。なお、装置の入出力部55は、通常の半導体装置と同様にパッケージ工程においてリードフレームにボンディングされる。
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、実施の形態ではメモリ動作に用いる抵抗変化材として、ZnMnを用いたが、他の材料、例えば、NiO、TiO、SrZrO、Pr0.7Ca0.3MnO等を用いることも可能である。さらに、抵抗変化材に接する電極としてTiNやTaNを用いたが、他の材料、例えば、Pt、W、WN、NbドープTiO等を用いることも可能である。そして、ダイオードとしてSiのPN接合ダイオードを用いたが、SiGe合金のPN接合ダイオードやショットキーダイオードを用いることも可能であり、MIM構造を持つトンネル素子を用いることも可能である。
さらに、抵抗負荷Z5が、非選択のビット線及びワード線のそれぞれに接続されている場合、非選択線の電位が、個別に異なっていても構わない。そして、実施の形態では、各非選択線に個別に一つずつの抵抗負荷Z5を設けたが、原理的には、複数の非選択線を束ねた後に、抵抗負荷Z5を設けても構わない。この場合には、束ねられたブロック内の非選択セルが全て高抵抗状態でないと、消費電力削減の効果が薄くなってしまうが、抵抗負荷Z5の占有面積を削減することが可能となる利点がある。
1・・・抵抗変化素子、 2・・・ダイオード(選択素子、非オーミック素子)、 3・・・行線(ワード線)、 4・・・列線(ビット線)、 5、6・・・抵抗負荷、 11・・・選択メモリセル、 12・・・半選択メモリセル、 13・・・非選択メモリセル、 41・・・メモリセル配列、 42・・・行デコーダ、 43・・・列デコーダ、 44・・・上位ブロック、 45・・・電源、 51・・・シリコン基板、 52・・・CMOS回路、 53・・・メモリセルを含む層、 54・・・メモリセル配列、 55・・・入出力部。

Claims (6)

  1. 平行に配置された複数の行線と、
    前記行線に交差するように配置された複数の列線と、
    前記行線と前記列線との各交差部に配置され、抵抗変化素子及び前記抵抗変化素子に直列接続された選択素子を含む複数の記憶素子と、
    前記行線を選択する行選択部と、
    前記列線を選択する列選択部と、
    前記行選択部により選択された選択行線と前記列選択部により選択された選択列線とにそれぞれ所定の選択線電圧を印加するとともに、前記行選択部により選択された選択行線以外の非選択行線と、前記列選択部により選択された選択列線以外の非選択列線に、それぞれ所定の非選択線電圧を印加する電源部と
    を備え、
    前記電源部と前記非選択行線及び前記非選択列線との間に、所定の抵抗値を有する抵抗素子を有する
    ことを特徴とする半導体記憶装置。
  2. 前記抵抗素子は、複数の第1の抵抗素子及び複数の第2の抵抗素子からなり
    前記第1の抵抗素子は、前記非選択行線及び前記非選択列線にそれぞれ設けられている
    ことを特徴とする請求項1記載の半導体記憶装置。
  3. 前記第2の抵抗素子は、前記行選択部と前記電源部との間に設けられるとともに、前記列選択部と前記電源部との間に設けられる
    ことを特徴とする請求項2記載の半導体記憶装置。
  4. 前記第1の抵抗素子の抵抗値は、前記抵抗変化素子と前記選択素子との合成抵抗値の取りうる範囲に含まれている
    ことを特徴とする請求項2又は3のいずれか一項に記載の半導体記憶装置。
  5. 前記行選択部と前記電源部との間に設けられた前記第2の抵抗素子の抵抗値は、直列接続された前記記憶素子及び前記第1の抵抗素子が前記非選択行線の数だけ並列接続された場合の合成抵抗値よりも大きく、
    前記列選択部と前記電源部との間に設けられた前記第2の抵抗素子の抵抗値は、直列接続された前記記憶素子及び前記第1の抵抗素子が前記非選択列線の数だけ並列接続された場合の合成抵抗値よりも大きい
    ことを特徴とする請求項3又は4のいずれか一項に記載の半導体記憶装置。
  6. 前記電源部は、前記選択行線及び前記選択列線に前記選択線電圧を印加した場合において、前記非選択線をフローティング状態にしたときの電圧の値と略同一の値を前記非選択行線及び前記非選択列線に印加する
    ことを特徴とする、請求項1乃至5のいずれか一項に記載の半導体記憶装置。
JP2009157504A 2009-07-02 2009-07-02 半導体記憶装置 Expired - Fee Related JP5197512B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009157504A JP5197512B2 (ja) 2009-07-02 2009-07-02 半導体記憶装置
US12/695,512 US8320156B2 (en) 2009-07-02 2010-01-28 Semiconductor memory device
KR1020100020721A KR20110002778A (ko) 2009-07-02 2010-03-09 반도체 기억 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009157504A JP5197512B2 (ja) 2009-07-02 2009-07-02 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2011014194A JP2011014194A (ja) 2011-01-20
JP5197512B2 true JP5197512B2 (ja) 2013-05-15

Family

ID=43412569

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009157504A Expired - Fee Related JP5197512B2 (ja) 2009-07-02 2009-07-02 半導体記憶装置

Country Status (3)

Country Link
US (1) US8320156B2 (ja)
JP (1) JP5197512B2 (ja)
KR (1) KR20110002778A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349446B2 (en) 2014-09-04 2016-05-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192333A (ja) * 2010-03-12 2011-09-29 Elpida Memory Inc 半導体装置
DE102011085555A1 (de) * 2011-11-02 2013-05-02 Robert Bosch Gmbh Variable Widerstandsanordnung, Messbrückenschaltung und Verfahren zum Kalibrieren einer Messbrückenschaltung
US9466362B2 (en) * 2014-08-12 2016-10-11 Arizona Board Of Regents On Behalf Of Arizona State University Resistive cross-point architecture for robust data representation with arbitrary precision
KR20160137148A (ko) 2015-05-22 2016-11-30 에스케이하이닉스 주식회사 전자 장치
WO2019116932A1 (ja) * 2017-12-11 2019-06-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置
US10896726B2 (en) * 2019-04-02 2021-01-19 Junsung KIM Method for reading a cross-point type memory array comprising a two-terminal switching material

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3532742B2 (ja) 1997-08-29 2004-05-31 株式会社東芝 X線リソグラフィ装置およびx線露光方法
US6504753B1 (en) 2001-03-21 2003-01-07 Matrix Semiconductor, Inc. Method and apparatus for discharging memory array lines
KR100744114B1 (ko) * 2005-05-12 2007-08-01 삼성전자주식회사 상 변화 메모리 장치 및 그 워드라인 구동방법
JP4231502B2 (ja) * 2005-11-02 2009-03-04 シャープ株式会社 クロスポイント構造の半導体記憶装置
JP4203506B2 (ja) * 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
JP5100292B2 (ja) * 2007-10-05 2012-12-19 株式会社東芝 抵抗変化メモリ装置
US7813157B2 (en) 2007-10-29 2010-10-12 Contour Semiconductor, Inc. Non-linear conductor memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349446B2 (en) 2014-09-04 2016-05-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling the same

Also Published As

Publication number Publication date
KR20110002778A (ko) 2011-01-10
JP2011014194A (ja) 2011-01-20
US8320156B2 (en) 2012-11-27
US20110002156A1 (en) 2011-01-06

Similar Documents

Publication Publication Date Title
US10783965B2 (en) Apparatuses and methods including memory access in cross point memory
US7903448B2 (en) Resistance random access memory having common source line
JP4280302B2 (ja) 抵抗変化型不揮発性記憶装置
CN100483542C (zh) 非易失性存储单元及非易失性半导体存储装置
JP5197512B2 (ja) 半導体記憶装置
US9343144B2 (en) Memory device and method of controlling memory device
JP2011198430A (ja) 不揮発性半導体記憶装置
US8861252B2 (en) Reset circuit for resistive memory device
CN102629486A (zh) 存储装置和存储装置的操作方法
US8908416B2 (en) Semiconductor memory device
US8345460B2 (en) Semiconductor memory device
JP6137180B2 (ja) プログラミング回路、半導体装置及びプログラミング方法
US9478283B2 (en) Nonvolatile semiconductor storage device having improved reading and writing speed characteristics
JP2014049175A (ja) 不揮発性半導体記憶装置、及びそのフォーミング方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110801

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130205

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160215

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160215

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees