CN102629486A - 存储装置和存储装置的操作方法 - Google Patents

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Abstract

本发明公开了一种存储装置及其操作方法。所述存储装置包括存储元件和驱动部，在用于将所述存储元件的电阻状态从一个电阻状态变为另一个电阻状态的第一操作与用于将所述存储元件的电阻状态从所述另一个电阻状态变为所述一个电阻状态的第二操作中，在执行所述第一操作中，所述驱动部进行步进操作，在所述步进操作中，所述驱动部反复进行至少一次如下步骤：进行强加载步骤并随后进行弱加载步骤，所述强加载步骤用来施加用于对所述存储元件相对强地进行所述第一操作的加载，所述弱加载步骤用来施加用于对所述存储元件相对弱地进行所述第二操作的加载，并且接着进行所述强加载步骤。根据本发明，能够改善存储装置的长期可靠性。

Description

存储装置和存储装置的操作方法
相关申请的交叉参考
本申请包含与2011年2月8日向日本专利局提交的日本优先权专利申请JP 2011-24575所公开的内容相关的主题，因此将该日本优先权申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及包括通过存储层的电特性的变化来存储信息的存储元件的存储装置和该存储装置的操作方法。
背景技术
在诸如计算机等信息设备中，高速操作和高密度的动态随机存取存储器(Dynamic Random Access Memory，DRAM)被广泛用作随机存取存储器。然而，在DRAM中，由于制造工艺比用于电子设备的一般的逻辑电路LSI(大规模集成电路，Large Scale Integrated Circuit)和一般的信号处理器更加复杂，所以制造成本高。另外，由于DRAM是断电后信息就无法保持的易失性存储器，所以必须频繁地进行刷新操作，也就是说，必须读出写入的信息(数据)，再次放大该信息，并且再写入该信息。
同时，近年来，已经研发出根据电流方向记录低电阻状态和高电阻状态的存储器，我们称之为双极型电阻随机存取存储器。另外，还提出了由上述双极型电阻随机存取存储器和选择晶体管的组合构成的非易失性存储单元，我们称之为1T1R型(一个晶体管配备一个存储元件)非易失性存储单元。例如，在由K.Aratani和其他12位作者共同完成的“具有高可扩性和纳秒级切换的新型电阻存储器(A Novel Resistance Memorywith High Scalability and Nanosecond Switching)”(Technical DigestIEDM2007，第783-786页)中提出了一种特别有利于存储元件的微细加工限制的新型电阻随机存取存储器。
上面提到的“具有高可扩性和纳秒级切换的新型电阻存储器(ANovel Resistance Memory with High Scalability and NanosecondSwitching)”的电阻随机存取存储器具有这样的结构：其中，两个电极之间夹着含有金属的离子导体(存储层)。在该电阻随机存取存储器中，在两个电极中的一者中含有离子导体所含有的金属。因此，在两个电极施加有电压的情况下，电极中含有的上述金属扩散成为离子导体中的离子，于是离子导体的电阻值或电容等的电特性发生改变。通常，把存储元件的电阻状态从高电阻状态变为低电阻状态的操作被称为“设定操作(setting operation)”，与之相反地，把存储元件的电阻状态从低电阻状态变为高电阻状态的操作被称为“复位操作(resetting operation)”。
在上述双极型电阻随机存取存储器中，为了改善长期可靠性，提高数据(信息)的保持特性是很重要的。数据的保持特性的示例包括在上述设定操作时的保持特性和在上述复位操作时的保持特性。然而，在现有的设定操作方法和复位操作方法中，难以适当调节用于进行设定操作和复位操作的加载(stress application)步骤之间的强度平衡，并且也难以提高数据保持特性。上述的“加载步骤”在这里指的是对作为驱动对象的存储元件施加用于进行设定操作或复位操作的电流或电压等的步骤。因此，期望提出能够提高存储元件中的数据保持特性并且改善存储元件中的长期可靠性的方法。
发明内容
鉴于上述缺陷，本发明期望提供能够改善长期可靠性的存储装置和该存储装置的操作方法。
本发明的实施方案提供了一种存储装置，所述存储装置包括多个存储元件和驱动部，所述多个存储元件的电阻状态根据施加电压的极性而发生反转变化，所述驱动部选择性地将作为驱动对象的存储元件的电阻状态从低电阻状态变为高电阻状态或从所述高电阻状态变为所述低电阻状态。在用于将所述存储元件的电阻状态从所述低电阻状态和所述高电阻状态中的一个电阻状态变为另一个电阻状态的第一操作与用于将所述存储元件的电阻状态从所述另一个电阻状态变为所述一个电阻状态的第二操作中，在执行所述第一操作中，所述驱动部进行步进操作，在所述步进操作中，所述驱动部反复进行至少一次如下步骤：进行强加载步骤并随后进行弱加载步骤，所述强加载步骤用来施加用于对作为所述驱动对象的所述存储元件相对强地进行所述第一操作的加载，所述弱加载步骤用来施加用于对作为所述驱动对象的所述存储元件相对弱地进行所述第二操作的加载，并且接着进行所述强加载步骤。上述“加载”在这里表示对作为驱动对象的所述存储元件施加用于进行所述第一操作或所述第二操作的电流或电压等。
本发明的实施方案提供了存储装置的操作方法，所述存储装置包括多个存储元件，存储元件的电阻状态根据施加电压的极性从低电阻状态反转变化为高电阻状态或者从所述高电阻状态反转变化为所述低电阻状态，其中，在用于将所述存储元件的电阻状态从所述低电阻状态和所述高电阻状态中的一个电阻状态变为另一个电阻状态的第一操作与用于将所述存储元件的电阻状态从所述另一个电阻状态变为所述一个电阻状态的第二操作中，所述第一操作的执行方法包括如下步骤：第一步骤，进行强加载步骤并且接着进行弱加载步骤，所述强加载步骤用来施加用于向作为驱动对象的所述存储元件相对强地进行所述第一操作的加载，所述弱加载步骤用来施加用于向作为驱动对象的所述存储元件相对弱地进行所述第二操作的加载，以及第二步骤，反复进行至少一次所述第一步骤，并且接着进行所述强加载步骤(进行上述步进操作)。
在本发明的实施方案的存储装置和存储装置的操作方法中，在执行用于将所述存储元件的电阻状态从一个电阻状态变为另一个电阻状态的所述第一操作中，所述驱动部进行步进操作，在所述步进操作中，所述驱动部反复进行至少一次如下步骤：进行强加载步骤并随后进行弱加载步骤(所述第一步骤)，所述强加载步骤用来施加用于对作为所述驱动对象的所述存储元件相对强地进行所述第一操作的加载，所述弱加载步骤用来施加用于对作为所述驱动对象的所述存储元件相对弱地进行所述第二操作的加载，并且接着进行所述强加载步骤(所述第二步骤)。具体地，通过在进行有利于进行目标第一操作的所述第二操作的弱加载步骤之后进行所述第一操作的强加载步骤，来执行作为整个步进操作的所述目标第一操作。由此，适当地调节了所述第一操作的加载步骤与所述第二操作的加载步骤之间的操作强度平衡。因此，提高了所述目标第一操作时的数据保持特性。
对存储元件的写入操作/擦除操作是对应于减小电阻(从高电阻状态变为低电阻状态)还是对应于增大电阻(从低电阻状态变为高电阻状态)取决于定义。在本说明书中，低电阻状态被定义为写入状态，而高电阻状态被定义为擦除状态。
根据本发明的实施方案的存储装置和存储装置的操作方法，在执行所述第一操作中，所述驱动部进行步进操作，在所述步进操作中，所述驱动部反复进行至少一次如下步骤：进行所述强加载步骤并且接着进行所述弱加载步骤，接着该反复进行至少一次的步骤进行所述强加载步骤。因此，能够提高在所述目标第一操作时的数据保持特性，并且能够改善长期可靠性。
需要理解的是，上述的概括说明和下面的详细说明均是示例性的，并且均旨在为权利要求书中的技术提供进一步的说明。
附图说明
随附的附图提供了对本发明的进一步理解，这些附图被并入本说明书中并且构成本说明书的一部分。附图图示了各实施方式，并与说明书一起用来解释本发明的原理。
图1是图示了本发明实施方案的存储装置的结构示例的框图。
图2是图示了图1中所示的存储阵列的结构示例的电路图。
图3是图示了图2中所示的存储单元的结构示例的电路图。
图4是图示了图2中所示的存储元件的结构示例的截面图。
图5A和图5B是用来说明一般设定操作的概要和一般复位操作的概要的电路图。
图6A和图6B是用来说明一般设定操作的概要和一般复位操作的概要的截面图。
图7是图示了存储元件中一般的电流-电压特性的示例的特性图。
图8A至图8C是图示了比较例的设定操作的时序波形图。
图9A至图9C是图示了比较例的复位操作的时序波形图。
图10是用来说明比较例的设定操作和复位操作与长期可靠性之间的关系的特性图。
图11A至图11D是用来说明在比较例的设定操作和复位操作中存储元件中的功能的示意性截面图。
图12是图示了实施方案的设定操作的示例的流程图。
图13是图示了实施方案的复位操作的示例的流程图。
图14A至图14C是图示了实施方案的设定操作的示例的时序波形图。
图15A至图15C是图示了实施方案的复位操作的示例的时序波形图。
图16A和图16B是用来说明在实施方案的设定操作和复位操作中存储元件中的功能的示意性截面图。
图17是用来说明实施方案的设定操作和复位操作与长期可靠性之间的关系的特性图。
图18是用来说明变形例1的设定操作和复位操作的模式切换图。
图19是图示了变形例2的存储元件的结构示例的截面图。
图20是图示了变形例3的存储元件的结构示例的截面图。
具体实施方式
下面将参照附图详细说明本发明的实施方案。说明将按照下面的顺序进行。
一、实施方案(在设定操作和复位操作中均进行步进操作的示例)
二、变形例
变形例1(对设定操作和复位操作的操作模式进行切换的示例)
变形例2和变形例3(存储元件的其它结构示例)
其它变形例
一、实施方案
存储装置1的结构
图1图示了本发明实施方案的存储装置(存储装置1)的框图结构。存储装置1包括具有多个存储单元20的存储阵列2、字线驱动部31和位线驱动部/读出放大器32。上述元件中的字线驱动部31和位线驱动部/读出放大器32对应于本发明中的“驱动部”的具体示例。
字线驱动部31向多条(在此情况下为m条(m：2以上的整数))字线WL1至WLm施加给定的电位(下面提到的字线电位)，上述多条字线在行方向上彼此平行(并排)布置。
位线驱动部/读出放大器32分别向多条(在此情况下为m条)位线BL11至BL1m和多条(在此情况下为m条)位线BL21至BL2m施加给定的电位，上述多条位线在列方向上彼此平行(并排)布置。因此，在位线BL11与BL21之间、位线BL 12与位线BL22之间......以及位线BL1m与位线BL2m之间分别施加有给定的电压(与进行稍后将要说明的设定操作或复位操作时的加载相对应的电压)。此外，位线驱动部/读出放大器32具有使用上述m条位线BL11至BL1m和上述m条位线BL21至BL2m从各存储单元20进行信息(数据)的读出操作的功能，并且具有在内部读出放大器中进行特定的信号放大处理的功能。在下面的说明中，适当地使用“位线BL1”作为“位线BL11至BL1m”的统称，并且使用“位线BL2”作为“位线BL21至BL2m”的统称。
如上所述，字线驱动部31和位线驱动部/读出放大器32从存储阵列2中的多个存储单元20中选择一个存储单元20作为驱动对象(操作对象)，并且选择性地进行信息的写入操作、擦除操作或读出操作。
存储阵列2的结构
如图1中所示，在存储阵列2中，多个存储单元20被布置为行列状态(矩阵状态)。图2图示了存储阵列2的电路结构示例。在存储阵列2中，各存储单元20连接着一条字线WL以及一对位线BL1和BL2。
此外，如图2和图3中所示，各存储单元20设置有一个存储元件21和一个选择晶体管22，具有所谓的“1T1R”型电路结构(存储单元)。在存储单元20中，字线WL与选择晶体管22的栅极相连接，而位线BL1通过位接触部BC与选择晶体管22中的源极或漏极中的一者相连接。位线BL2通过存储元件21与选择晶体管22中的源极或漏极中的另一者(节点接触部NC侧)相连接。此外，如图2中所示，沿着位线BL1方向的上下两个存储单元20共用(共同使用)位接触部BC。因此，节省了存储阵列2的面积。然而，该结构不限于上述说明，也可以为各个存储单元20分别设置位接触部BC。
选择晶体管22是用来选择一个存储元件21作为驱动对象的晶体管，例如是由金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管构成的。然而，选择晶体管22不限于此，可以使用具有其它结构的晶体管。
存储元件21
存储元件21是利用电阻状态根据所施加电压的极性发生反转变化(在低电阻状态和高电阻状态之间变化)的事实来进行信息(数据)的存储(写入和擦除)的元件。如图4的截面图中所示，存储元件21依次设置有下部电极211(第一电极)、存储层212和上部电极213(第二电极)。
下部电极211是设置在选择晶体管22侧(节点接触部NC侧)的电极。下部电极211是由诸如W(钨)、WN(氮化钨)、氮化钛(TiN)和氮化钽(TaN)等用于半导体加工的配线材料制成的。
存储层212具有这样的层叠结构：该层叠结构具有设置于上部电极213侧的离子源层212B和设置于下部电极211侧的电阻变化层212A。虽然稍后将要详细说明，在存储层212中，电阻状态根据下部电极211和上部电极213间施加的电压的极性发生反转变化(在低电阻状态和高电阻状态之间变化)。
离子源层212B含有碲(Te)、硫(S)和硒(Se)中的至少一种硫族元素作为成为阴离子的离子导电材料。此外，离子源层212B含有锆(Zr)和/或铜(Cu)作为能够成为阳离子的金属元素，并且还含有铝(Al)和/或锗(Ge)作为在擦除信息时形成氧化物的元素。具体地，离子源层212B是由具有诸如ZrTeAl、ZrTeAlGe、CuZrTeAl、CuTeGe和CuSiGe等成分的离子源层材料制成的。离子源层212B可以含有诸如硅(Si)等上述元素之外的其它元素。
电阻变化层212A具有作为稳定信息保持特性的导电势垒的功能，并且是由电阻值高于离子源层212B的电阻值的材料制成的。电阻变化层212A的材料的优选示例包括诸如Gd(钆)等稀土元素以及含有Al、Mg(镁)、Ta、Si(硅)和Cu中的至少一种的氧化物或氮化物。
上部电极213是由类似于下部电极211的材料的已知的半导体配线材料制成的。具体地，即使在后退火之后也不与离子源层212B反应的稳定的材料是优选的。
存储装置1的作用和效果
1.基本操作
在存储装置1中，如图1和图2中所示，字线驱动部31向m条字线WL1至WLm施加给定的电位(下面提到的字线电位)。另外，位线驱动部/读出放大器32向m条位线BL11至BL1m以及m条位线BL21至BL2m分别施加给定的电位。换言之，在位线BL11与BL21之间、位线BL12与位线BL22之间......以及位线BL1m与位线BL2m之间分别施加有给定的电压(与进行稍后将要说明的设定操作或复位操作时的加载相对应的电压)。因此，从存储阵列2中的多个存储单元20中选择一个存储单元20作为驱动对象(操作对象)，并且选择性地进行信息的写入操作、擦除操作或读出操作。
具体地，在各存储单元20的存储元件21中，存储层212的电阻状态根据下部电极211与上部电极213之间施加的电压的极性发生反转变化(在低电阻状态与高电阻状态之间变化)。通过利用这样的事实，在存储元件21中进行信息的读出操作或擦除操作。
同时，位线驱动部/读出放大器32通过使用上述m条位线BL11至BL1m和上述m条位线BL21至BL2m从作为驱动对象(操作对象)的存储单元20中的存储元件21进行信息的读取操作，并且在内部读出放大器中进行特定的信号放大处理。从而，进行从存储元件21读出信息的操作。
在选择存储单元20(存储元件21)作为驱动对象(操作对象)的过程中，向连接至存储单元20的字线WL施加给定的电位(字线电位)，并且在相连接的位线BL1与BL2之间施加上述给定的电压。同时，在作为驱动对象(操作对象)的存储单元20以外的存储单元20中，向连接的字线WL施加地电位(例如0V)，并且将连接的位线BL1和BL2分别设为浮动状态或地电位(0V)。
参照图5A至图6B，将给出对应于信息的写入操作或擦除操作的一般的设定操作和一般的复位操作的概要的说明。设定操作是使存储元件21(具体地，存储层212)的电阻状态从高电阻状态(初始状态)变为低电阻状态的操作(降低存储元件21的电阻的操作)。此外，与之相反，复位操作是使存储元件21(存储层212)的电阻状态从低电阻状态变为高电阻状态的操作(增大存储元件21的电阻的操作)。在此情况下，设定操作和复位操作分别表示直到存储元件21的电阻值变成期望的值时的全套操作。为了完成上述操作(例如，为了进行验证步骤(用于检验在设定操作或复位操作时是否正常地进行了写入信息或擦除信息的读出操作步骤))，对存储元件21进行加载。上述“加载”在这里表示对作为驱动对象的存储元件21施加用于进行设定操作或复位操作的电流或电压等。
具体地，在图5A中所示的一般的设定操作时，在作为驱动对象的存储单元20中，向字线WL(选择晶体管22的栅极)施加给定的字线电位Vg_set。另外，通过使用位线BL1与BL2中位于低电位侧(在此情况下为选择晶体管22的源极侧)的位线BL1的电位(在此情况下为0V)作为基准，在位线BL1与BL2之间施加给定的设定电压Vset。接着，如图5A和图6A中所示，在作为驱动对象的存储元件21中，向下部电极211侧施加负电位，向上部电极213侧施加正电位(也就是说，向存储元件21施加正电压)。因此，在存储层212中，诸如Cu和/或Zr等阳离子从离子源层212B进行离子传导，在下部电极211侧与电子结合，并且析出沉淀。于是，在下部电极211与电阻变化层212A之间的界面中形成了由被还原成金属状态的Zr和/或Cu等构成的低电阻的传导通道(丝状体)。此外，在电阻变化层212A中形成了传导通道。于是，电阻变化层212A的电阻值降低(电阻降低)，作为初始状态的高电阻状态变为低电阻状态。因此，在作为驱动对象的存储元件21中进行了设定操作。此后，即使去除正电压并且消除施加至存储元件21的电压，低电阻状态也被保持。因此，信息被写入存储元件21中。
根据施加至选择晶体管22的栅极的电压(上述字线电位Vg_set)的大小来调节这样的设定操作的相对强度(在进行设定操作时加载的相对强度)。这是因为，根据字线电位Vg_set的大小，在选择晶体管22的源极和漏极之间流动的电流(在存储元件21中的下部电极211和上部电极213之间流动的电流)发生变化，并且对形成的传导通道(丝状体)的尺寸和数量进行控制。具体地，在字线电位Vg_set相对高(大)的情况下，用于进行设定操作的加载就进行得相对较强(强设定加载)。同时，在字线电位Vg_set相对低(小)的情况下，用于进行设定操作的加载就进行得相对较弱(弱设定加载)。因此，如图5A中所示，字线电位Vg_set的值是可变的。上述字线电位Vg_set的高低(大小)关系是选择晶体管22为N型MOS晶体管的情况下的示例。在使用P型MOS晶体管的情况下，字线电位Vg_set的高低(大小)关系是相反的。在下面的说明中，将说明的是选择晶体管22为N型MOS晶体管的示例。同时，上述设定电压Vset的大小对进行设定操作时加载的相对强度没有贡献。因此，对于进行设定操作时加载的相对强度，建立了下面说明的表达式1和表达式2。
Vg_set(在施加强设定加载时)＞Vg_set(在施加弱设定加载时)...1
Vset(在施加强设定加载时)＝Vset(在施加弱设定加载时)...2
同时，在图5B中所示的复位操作时，在作为驱动对象的存储单元20中，向字线WL(选择晶体管22的栅极)施加给定的字线电位Vg_reset。另外，通过使用位线BL1与BL2中位于低电位侧(在此情况下为选择晶体管22的源极侧)的位线BL2的电位(在此情况下为0V)作为基准，在位线BL1与BL2之间施加给定的复位电压Vreset。接着，如图5B和图6B中所示，在作为驱动对象的存储元件21中，向下部电极211侧施加正电位，并且向上部电极213侧施加负电位(也就是说，向存储元件21施加负电压)。于是，通过上述设定操作在电阻变化层212中形成的传导通道的Zr和/或Cu被氧化并且被离子化，溶解到离子源层212B中，或者与Te等结合并且因此形成诸如Cu2Te和CuTe等化合物。接着，Zr和/或Cu形成的传导通道消失或减少，并且电阻值增大(电阻增大)。或者，此外，离子源层212B中存在的诸如Al和Ge等添加元素在阳极上形成氧化膜，并且电阻状态变为高电阻。因此，低电阻状态变为作为初始状态的高电阻状态，在作为驱动对象的存储元件21中进行了复位操作。此后，即使去除负电压并且消除施加至存储元件21的电压，高电阻状态也被保持。因此，写入存储元件21中的信息能够被擦除。
根据传导通道(丝状体)消失以后在选择晶体管22的源极与漏极之间施加的电压(上述复位电压Vreset)的大小来调节上述复位操作的相对强度(在进行复位操作时加载的相对强度)。这是因为，根据上述复位电压Vreset的大小，在选择晶体管22的源极和漏极之间流动的电流(在存储元件21中的下部电极211和上部电极213之间流动的电流)发生变化，并且对传导通道的消失程度(消失的区域的大小等)进行控制。具体地，在复位电压Vreset相对高(大)的情况下，用于进行复位操作的加载就进行得相对较强(强复位加载)。同时，在复位电压Vreset相对低(小)的情况下，用于进行复位操作的加载就进行得相对较弱(弱复位加载)。因此，如图5B中所示，复位电压Vreset的值是可变的。同时，在复位操作时施加至选择晶体管22的栅极的电压(上述字线电位Vg_reset)的大小对进行复位操作时加载的相对强度没有贡献。因此，对于进行复位操作时加载的相对强度，建立了下面说明的表达式3和表达式4。
Vg_reset(在施加强复位加载时)＝Vg_reset(在施加弱复位加载时)...3
Vreset(在施加强复位加载时)＞Vreset(在施加弱复位加载时)...4
通过如上所述重复上述步骤(设定操作和复位操作)，在存储元件21中，能够反复进行信息的写入和写入信息的擦除。例如，图7更加具体地图示了这样的状态。在图7中，水平轴表示施加至存储元件21的电压V的大小和极性，而垂直轴表示在该时刻存储元件21中流动的电流I。首先，在存储元件21处于高电阻状态(初始状态)的情况下，即使向存储元件21施加电压，也几乎没有电流I流动。接着，如图中的箭头P21所示，当向存储元件21施加超过给定的阈值Vth+的正电压时，存储元件21的状态转变为电流剧烈地流动的状态(低电阻状态)。接着，如图中的箭头P22所示，即使施加的电压V变回0V，上述低电阻状态仍被保持。此后，如图中的箭头P23所示，当向存储元件21施加超过给定的阈值电压Vth-的负电压时，存储元件21的状态转变为电流不剧烈流动的状态(高电阻状态)。此后，即使将施加的电压V变回0V后，这样的高电阻状态仍被保持。因此发现，通过向存储元件21施加不同极性的电压，可使电阻值(电阻状态)发生反转变化。
另外，例如，在高电阻值的状态(高电阻状态)对应于信息“0”，而低电阻值的状态(低电阻状态)对应于信息“1”的情况下，在通过施加正电压记录信息的过程中，能够使信息“0”变为信息“1”；而在通过施加负电压擦除信息的过程中，能够使信息“1”变为信息“0”。
对存储元件21的写入操作/擦除操作是对应于减小电阻(从高电阻状态变为低电阻状态)还是对应于增大电阻(从低电阻状态变为高电阻状态)取决于定义。在本说明书中，低电阻状态被定义为写入状态，而高电阻状态被定义为擦除状态。
2.设定操作和复位操作的详细说明
接着，通过与比较例的比较，将给出存储装置1中的设定操作和复位操作的详细说明作为本发明的一个特征。
2-1.比较例
首先，参照图8A至图11D给出比较例的设定操作和复位操作的说明。图8A至图8C用时序波形图图示了比较例的设定操作。图9A至图9C用时序波形图图示了比较例的复位操作。在上述图中，图8A和图9A分别图示了施加至位线BL1的电压的时序波形，图8B和图9B分别图示了施加至位线BL2的电压的时序波形，而图8C和图9C分别图示了施加至字线WL的电压的时序波形。
如上述一般的设定操作和上述一般的复位操作中所述的那样进行比较例的设定操作和复位操作。具体地，在图8A至图8C中所示的设定操作时，向位线BL1施加0V，向位线BL2施加设定电压Vset(固定值)，并且向字线WL施加给定的字线电位Vg_set(在此情况下为Vg_set1)。在图9A至图9C中所示的复位操作时，向位线BL 1施加给定的复位电压(在此情况下为Vreset1)，向位线BL2施加0V，并且向字线WL施加给定的字线电位Vg_reset(固定值)。在此情况下，示意性地示出了这样的状态：在进行验证操作的同时，多次进行各加载步骤直到存储元件21具有需要的电阻值。
在上述存储元件21中，为了改善长期可靠性，重要的是提高数据(信息)的保持特性。数据的保持特性的示例包括在上述设定操作和上述复位操作时的保持特性。在此情况下，如果在设定操作时和复位操作时在器件的允许范围内进行上述强设定加载和上述强复位加载(也就是说，分别尽可能地增大上述Vg_set1和Vreset1)，可以提高在设定操作时的数据保持特性和在复位操作时的数据保持特性，并且可以改善长期可靠性。
在此情况下，例如，如在图10的(D)中示例性地所示，在初始状态中，设定电阻(Set电阻)和复位电阻(Reset电阻)之间的分离宽度很大，在设定操作时的数据保持特性和在复位操作时的数据保持特性就高。然而，在经过较长时间后，上述分离宽度减小(在本例中，分离宽度消失)。换言之，在进行强设定加载和强复位加载的情况下，在设定操作时的数据保持特性和在复位操作时的数据保持特性随着时间而劣化，存储元件21的长期可靠性降低。
同时，相比而言，在设定操作时和在复位操作时进行弱设定加载和弱复位加载的情况下(分别尽可能地减小Vg_set1和Vreset1)，由于在初始状态时设定电阻与复位电阻之间的分离宽度小，所以存储元件21的长期可靠性也低(见图10的(A))。此外，在当进行设定操作和复位操作中的一项操作时进行相对强的加载并且当进行设定操作和复位操作中的另一项操作时进行相对弱的加载的情况下，在提高了设定操作和复位操作中的一项操作的数据保持特性的同时却降低了设定操作和复位操作中的另一项操作的数据保持特性。换言之，在进行强设定加载和弱复位加载的情况下(增大Vg_set1并减小Vreset1)，提高了设定操作的数据保持特性的同时降低了复位操作的数据保持特性(见图10的(B))。此外，在进行弱设定加载和强复位加载的情况下(减小Vg_set1并增大Vreset1)，提高了复位操作的数据保持特性的同时降低了设定操作的数据保持特性(见图10的(C))。在图10的(A)至(D)中，初始状态意味着紧接着一个循环之后的状态，经过较长时间之后的状态意味着热加速试验之后状态。在下面的说明中也是如此。
如上所述，在比较例的设定操作和复位操作的方法中，难以适当地调节进行设定操作中的加载与进行复位操作中的加载之间的强度平衡，并且也难以提高数据保持特性。因此，在比较例的存储元件21中，长期可靠性降低。这样的事实可能是由以下原因引起的。也就是说，在设定操作时的数据保持特性取决于存储元件21的复位操作的加载的强度等级(过去的)，而与之相反，在复位操作时的数据保持特性取决于存储元件21的设定操作的加载的强度等级(过去的)。具体地，在之前已经进行过强复位加载的存储元件中，设定操作时的数据保持特性被降低了。相比之下，在之前已经进行过强设定加载的存储元件中，复位操作时的数据保持特性被降低了。换言之，意味着这样的权衡关系：有利于设定操作的加载不利于复位操作时的数据保持特性，而有利于复位操作的加载不利于设定操作时的数据保持特性。
下面将参照图11A至图11D中所示的示意图给出对上面解释的说明。在如图11A中所示的在弱复位加载之后进行弱设定加载的情况下，例如，通过这样的弱设定加载形成的丝状体(参见附图标记P101)变小而易被切断，并且降低了在设定操作时的数据保持特性(设定保持特性)。同时，在如图11C中所示的在强复位加载之后进行强设定加载的情况下，例如，通过这样的强设定加载形成的丝状体(参见附图标记P103)变长而易被切断，并且也降低了设定保持特性。另外，在如图11B中所示的在弱设定加载之后进行弱复位加载的情况下，例如，在丝状体(参见附图标记P102)周围不太可能形成耗尽层，未充分实现高电阻，并且降低了在复位操作时的数据保持特性(复位保持特性)。同时，如图11D中所示的在强设定加载之后进行强复位加载的情况下，例如，虽然在丝状体(见附图标记P104)周围形成了耗尽层212D，但由于丝状体自身易于被残留下来，所以未充分实现高电阻，并且也降低了复位保持特性。图11A至图11D中示出的“强设定”、“弱设定”、“强复位”、“弱复位”分别指强设定加载步骤、弱设定加载步骤、强复位加载步骤、弱复位加载步骤，并且对于下面的说明也是如此。另外，在图11A至图11D中的“n”表示在括号中的加载步骤被重复n次(n为1以上的整数)，并且对于下面的说明也是如此。
2-2.实施例
同时，在本实施方案的存储装置1中，通过例如图12至图17中示出的实施例的方法解决了上述比较例中的缺点(长期可靠性被降低的缺点)。图12用流程图图示了本实施方案的实施例的设定操作。图13用流程图图示了本实施方案的实施例的复位操作。图14A至图14C用时序波形图图示了实施例的设定操作。图15A至图15C用时序波形图图示了实施例的复位操作。在图14A至图15C中，图14A和图15A分别图示了施加至位线BL1的电压的时序波形，图14B和图15B分别图示了施加至位线BL2的电压的时序波形，图14C和图15C分别图示了施加至字线WL的电压的时序波形。
首先，在本实施方案的设定操作和复位操作中，字线驱动部31和位线驱动部/读出放大器32(下面称为“驱动部”)进行如下的步进操作。在用来将存储元件21中的低电阻状态和高电阻状态中的一种电阻状态变为另一电阻状态的第一操作与用来将上述另一电阻状态变为上述一种电阻状态的第二操作中，在执行上述的第一操作中，驱动部反复进行(至少一次)这样的步骤：进行第一操作的强加载步骤并接着进行第二操作的弱加载步骤，并且在该反复进行(至少一次)这样的步骤之后接着进行第一操作的强加载步骤。如下面详细说明的，第一操作对应于设定操作与复位操作中的一种操作，而第二操作对应于这两种操作中的另一种操作。因此，上述强加载步骤对应于上述强设定加载步骤或上述强复位加载步骤，并且上述弱加载步骤对应于上述弱设定加载步骤或上述弱复位加载步骤。
设定操作
具体地，在本实施方案的设定操作时，由于上述第一操作是设定操作而第二操作是复位操作，所以驱动部进行如下的步进操作。在执行上述设定操作中，驱动部在反复进行(至少一次)如下步骤之后执行强设定加载步骤：其中，进行强设定加载步骤并且随后进行弱复位加载步骤。
更加具体地，驱动部例如进行如图12和图14A至图14C中所示的步进操作。首先，将给定的变量数(参数)A设定为1(图12的步骤S11)。接着，进行强设定加载步骤(S12)，进行弱复位加载步骤(步骤S13)，将变量数A的值增加1(步骤S14)，并且判定变量数A的值是否大于给定的阈值j(上述步骤的重复数：1以上的整数)(步骤S15)。如果变量数A的值等于或小于阈值j(步骤S15：N)，流程返回至步骤S12，并且重复步骤S12至步骤S14的操作。同时，如果变量数A的值大于阈值j(步骤S15：Y)，接着进行强设定加载步骤(步骤S16)，并且结束图12中所示的本实施方案的设定操作(步进操作)。
在进行这样的步进操作的本实施方案的设定操作中，例如，如图16A中所示，离子耗尽层的形成区域变小了(见附图标记P31)。因此，相比于上述比较例的设定操作，改善了设定操作时的数据保持特性。
复位操作
同时，在本实施方案的复位操作时，由于上述第一操作是复位操作而第二操作是设定操作，所以驱动部进行如下的步进操作。在执行上述复位操作中，驱动部在反复进行(至少一次)如下步骤之后执行强复位加载步骤：其中，进行强复位加载步骤并且随后进行弱设定加载步骤。
更加具体地，驱动部例如进行如图13和图15A至图15C中所示的步进操作。首先，将给定的变量数A设定为1(图13的步骤S21)。接着，进行强复位加载步骤(步骤S22)，进行弱设定加载步骤(步骤S23)，将变量数A的值增加1(步骤S24)，并且判定变量数A的值是否大于给定的阈值k(上述步骤的重复数：1以上的整数)(步骤S25)。如果变量数A的值等于或小于阈值k(步骤S25：N)，流程返回至步骤S22，并且重复步骤S22至步骤S24的操作。同时，如果变量数A的值大于阈值k(步骤S25：Y)，接着进行强复位加载步骤(步骤S26)，并且结束图13中所示的本实施方案的复位操作(步进操作)。
在进行这样的步进操作的本实施方案的复位操作中，例如，如图16B中所示，耗尽层212D中残存有丝状体的区域变小了(见附图标记P32)。因此，相比于上述比较例的复位操作，改善了复位操作时的数据保持特性。
在此情况下，如图14A至图15C中所示，当强设定加载步骤时的字线电位为Vg_set2、弱设定加载步骤时的字线电位为Vg_set3、强复位加载步骤时的复位电压为Vreset2、而弱复位加载步骤时的复位电压为Vreset3时，建立了下面所述的表达式(表达式5和表达式6)。
Vg_set3＜Vg_set2     ...5
Vreset3＜Vreset2     ...6
如上所述，在本实施方案的设定操作和复位操作中，在进行了有利于进行目标第一操作(设定操作或复位操作)的相对弱的第二操作(复位操作或设定操作)之后，进行相对强的第一操作。从而，执行上述目标第一操作作为全部步进操作。因此，适当地调节了第一操作与第二操作之间的操作强度平衡。于是，改善了目标第一操作时的数据保持特性。换言之，例如，如图17中所示，与上述比较例不同的是：即使经过了较长时间之后，设定电阻与复位电阻之间的分离宽度仍然较大，并且改善了设定操作中的数据保持特性和复位操作中的数据保持特性。
现有技术的示例包括这样的方法：通过利用例如进行存储元件21的验证操作中各施加脉冲的脉冲高度值，分别以步进的方式增大设定操作时字线电位Vg_set和复位电压Vreset的值。在本实施方式中使用这样的方法的过程中，在满足上述表达式5和表达式6的关系的同时，可以以步进的方式分别增大在设定操作时的字线电位Vg_set和复位电压Vreset的值。
如上所述，在本实施方案中，在执行上述第一操作(设定操作或复位操作)时，驱动部进行步进操作，其中，在反复进行(至少一次)如下步骤之后，进行第一操作的强加载步骤：进行第一操作的强加载步骤并随后进行第二操作的弱加载步骤。因此，能够提高在目标第一操作时的数据保持特性，并且能够改善存储元件21中的长期可靠性。
变形例
接着，将说明上述实施方案的变形例(变形例1至3)。对于与上述实施方案中的构成元素相同的构成元素，附有相同的附图标记，并且将适当的省略对它们的说明。
变形例1
图18用模式切换图图示了变形例1的设定操作和复位操作。具体地，图18图示了A至D四个模式(操作模式)之间的状态切换。
模式A是用于在执行设定操作中和执行复位操作中均进行在上述实施方案(实施例)中说明的步进操作(图12至图15C中所示的操作)的操作模式。同时，模式D是用于在执行设定操作中和执行复位操作中均进行在上述比较例中说明的现有一般操作(图8A至图9C中所示的操作)的操作模式。此外，模式B是用于在执行设定操作中进行在上述实施例中说明的步进操作并且在执行复位操作中进行在上述比较例中说明的现有一般操作的操作模式。与之相反，模式C是用于在执行复位操作中进行在上述实施例中说明的步进操作并且在执行设定操作中进行在上述比较例中说明的现有一般操作的操作模式。
在本变形例中，例如，上述A至D四种模式是可以相互切换的。然而，上述模式A至模式D中的一部分模式之间的某些关系中，这样的切换不是必须进行的。可以根据使用者的操作进行(可以手动进行)模式间的这种切换，或者可以通过存储装置1内的自动控制进行这样的切换。例如，在正常使用时，通过采用模式D(现有方法)进行设定操作和复位操作。同时，在需要长时间保持数据的情况下，通过采用模式A进行设定操作和复位操作来确保长期可靠性。或者，通过采用模式D暂时保存(存储)数据，并且当不存在对存储元件21的访问时通过自动采用模式A再存储上述数据。
如上所述，在本变形例中，能够根据使用状态和需要自由切换设定操作和复位操作的方法，并且能够改善用户友好性。
此外，在上述实施方案中所述的步进操作中，操作时间(驱动时间)倾向于相对长于现有方法中的操作时间。因此，通过适当地执行这样的操作模式的切换，在确保长期可靠性的同时能够保持最短的操作时间。在步进操作中，通过增大上述步骤的重复次数能够进一步改善长期可靠性，而通过减少重复次数能够保持短的操作时间。
变形例2
图19图示了变形例2的存储元件(存储元件21A)的截面结构。本变形例的存储元件21A是由相变存储器(Phase Change Memory，PCM)构成的。
存储元件21A在下部电极211与上部电极213之间具有由例如Ge2Sb2Te5等GeSbTe合金制成的存储层214。在存储层214中，通过施加电流产生从晶态到非晶态或从非晶态到晶态的相变。与上述相变相联系，电阻值(电阻状态)发生反转变化。
在本变形例的存储元件21A中，在下部电极211和上部电极213之间施加有正电压或负电压的情况下，存储层214从高电阻非晶态变为低电阻晶态(或者从低电阻晶态变为高电阻非晶态)。通过重复这样的过程，在存储元件21A中，能够反复进行信息的写入和写入信息的擦除。
变形例3
图20图示了变形例3的存储元件(存储元件21B)的截面结构。本变形例的存储元件21B是由电阻式随机存取存储器(Resistive RandomAccess Memory，ReRAM)构成的。
存储元件21B在下部电极211和上部电极213之间具有由例如NiO、TiO2和PrCaMnO3等氧化物制成的存储层215。通过向上述氧化物施加电压使电阻值(电阻状态)发生反转变化。
在本变形例的存储元件21B中，在下部电极211和上部电极213之间施加有正电压或负电压的情况下，存储层215的电阻状态从高电阻状态变为低电阻状态(或者从低电阻状态变为高电阻状态)。通过重复这样的过程，在存储元件21B中，能够反复进行信息的写入和写入信息的擦除。
其它变形例
已经参照实施方案和变形例对本发明进行了说明。然而，本发明不限于上述实施方案等，而是可以进行各种变形。
例如，在上述实施方案等中说明的各层的材料等是不受限制的，可以使用其它的材料。另外，在上述实施方案等中，以具体的示例说明了存储元件21、21A和21B的结构等。然而，不是必须要设置所有层，并且还可以包含其它的层。
适用于本发明的存储元件不限于在上述实施方案等中说明的存储元件21、21A和21B。换言之，可以使用具有其它结构的存储元件，只要这样的存储元件的电阻状态根据施加的电压的极性发生反转变化即可。
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。

Claims (11)

1.一种存储装置，所述存储装置包括：
多个存储元件，所述多个存储元件的电阻状态根据施加电压的极性而发生反转变化；以及
驱动部，所述驱动部选择性地将作为驱动对象的存储元件的电阻状态从低电阻状态变为高电阻状态或从所述高电阻状态变为所述低电阻状态，
其中，在用于将所述存储元件的电阻状态从所述低电阻状态和所述高电阻状态中的一个电阻状态变为另一个电阻状态的第一操作与用于将所述存储元件的电阻状态从所述另一个电阻状态变为所述一个电阻状态的第二操作中，在执行所述第一操作中，
所述驱动部进行步进操作，在所述步进操作中，所述驱动部反复进行至少一次如下步骤：进行强加载步骤并随后进行弱加载步骤，所述强加载步骤用来施加用于对作为所述驱动对象的所述存储元件相对强地进行所述第一操作的加载，所述弱加载步骤用来施加用于对作为所述驱动对象的所述存储元件相对弱地进行所述第二操作的加载，并且
所述驱动部在完成所述反复进行至少一次的步骤之后，接着进行所述强加载步骤。
2.根据权利要求1所述的存储装置，其中，
所述第一操作是用于将所述存储元件的电阻状态从作为所述一个电阻状态的所述高电阻状态变为作为所述另一个电阻状态的所述低电阻状态的设定操作，
所述第二操作是用于将所述存储元件的电阻状态从所述低电阻状态变为所述高电阻状态的复位操作，并且在执行所述设定操作中，
所述驱动部进行步进操作，在所述步进操作中，所述驱动部反复进行至少一次如下步骤：进行强设定加载步骤作为所述强加载步骤并随后进行弱复位加载步骤作为所述弱加载步骤，所述强设定加载步骤用来施加用于对作为所述驱动对象的所述存储元件相对强地进行所述设定操作的加载，所述弱复位加载步骤用来施加用于对作为所述驱动对象的所述存储元件相对弱地进行所述复位操作的加载，并且
所述驱动部在完成所述反复进行至少一次的步骤之后，接着进行所述强设定加载步骤。
3.根据权利要求1所述的存储装置，其中，
所述第一操作是用于将所述存储元件的电阻状态从作为所述一个电阻状态的所述低电阻状态变为作为所述另一个电阻状态的所述高电阻状态的复位操作，
所述第二操作是用于将所述存储元件的电阻状态从所述高电阻状态变为所述低电阻状态的设定操作，并且在执行所述复位操作中，
所述驱动部进行步进操作，在所述步进操作中，所述驱动部反复进行至少一次如下步骤：进行强复位加载步骤作为所述强加载步骤并随后进行弱设定加载步骤作为所述弱加载步骤，所述强复位加载步骤用来施加用于对作为所述驱动对象的所述存储元件相对强地进行所述复位操作的加载，所述弱设定加载步骤用来施加用于对作为所述驱动对象的所述存储元件相对弱地进行所述设定操作的加载，并且
所述驱动部在完成所述反复进行至少一次的步骤之后，接着进行所述强复位加载步骤。
4.根据权利要求1～3中任一项所述的存储装置，其中，所述驱动部在执行所述第一操作和执行所述第二操作中均进行所述步进操作。
5.根据权利要求4所述的存储装置，其中，在执行所述第一操作和执行所述第二操作中均进行所述步进操作的第一模式与在执行所述第一操作或执行所述第二操作中不进行所述步进操作的第二模式是可切换的。
6.根据权利要求1～3中任一项所述的存储装置，其中，所述驱动部在执行所述第一操作和执行所述第二操作的其中一者中进行所述步进操作。
7.根据权利要求1～3中任一项所述的存储装置，其中，用于进行所述第一操作的加载和用于进行所述第二操作的加载分别包括强加载和比所述强加载弱的弱加载。
8.根据权利要求1～3中任一项所述的存储装置，其中，所述存储元件依次设置有第一电极、存储层和第二电极，并且
在所述存储层中，所述存储层的电阻状态根据所述第一电极与所述第二电极之间施加的电压的极性而反转变化。
9.根据权利要求8所述的存储装置，其中，所述存储层具有设置于所述第一电极侧的电阻变化层和设置于所述第二电极侧的离子源层。
10.根据权利要求9所述的存储装置，其中，在所述存储元件中，当向所述第一电极侧施加负电位并且向所述第二电极侧施加正电位时，所述离子源层中的离子移动至所述第一电极侧，所述电阻变化层的电阻降低，从而进行用于将所述存储元件的电阻状态从所述高电阻状态变为所述低电阻状态的设定操作，并且
当向所述第一电极侧施加正电位并且向所述第二电极侧施加负电位时，所述离子源层中的离子移动至所述第二电极侧，所述电阻变化层的电阻增大，从而进行用于将所述存储元件的电阻状态从所述低电阻状态变为所述高电阻状态的复位操作。
11.一种存储装置的操作方法，所述存储装置包括多个存储元件，所述存储元件的电阻状态根据施加电压的极性从低电阻状态反转变化为高电阻状态或者从所述高电阻状态反转变化为所述低电阻状态，其中，在用于将所述存储元件的电阻状态从所述低电阻状态和所述高电阻状态中的一个电阻状态变为另一个电阻状态的第一操作与用于将所述存储元件的电阻状态从所述另一个电阻状态变为所述一个电阻状态的第二操作中，所述第一操作的执行方法包括如下步骤：
第一步骤，进行强加载步骤并且接着进行弱加载步骤，所述强加载步骤用来施加用于向作为驱动对象的所述存储元件相对强地进行所述第一操作的加载，所述弱加载步骤用来施加用于向作为驱动对象的所述存储元件相对弱地进行所述第二操作的加载，以及
第二步骤，反复进行至少一次所述第一步骤，并且接着进行所述强加载步骤。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106611615A (zh) * 2015-10-21 2017-05-03 华邦电子股份有限公司 电阻式记忆胞的操作方法及电阻式内存

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130021198A (ko) * 2011-08-22 2013-03-05 삼성전자주식회사 가변 저항 소자를 포함하는 반도체 장치의 동작 방법
US8861258B2 (en) 2013-02-21 2014-10-14 Sandisk 3D Llc Set/reset algorithm which detects and repairs weak cells in resistive-switching memory device
US9171598B2 (en) 2013-09-06 2015-10-27 Kabushiki Kaisha Toshiba Memory system
FR3014592B1 (fr) * 2013-12-11 2016-01-22 Commissariat Energie Atomique Procede de determination de parametres electriques servant a programmer une memoire vive resistive
JP6425137B2 (ja) 2014-06-12 2018-11-21 パナソニックＩｐマネジメント株式会社 データ記録方法および不揮発性記憶装置
JP6457792B2 (ja) * 2014-11-19 2019-01-23 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP6482959B2 (ja) * 2015-06-10 2019-03-13 ルネサスエレクトロニクス株式会社 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090262568A1 (en) * 2007-07-19 2009-10-22 Hitachi , Ltd. Semiconductor memory device
US20090290411A1 (en) * 2008-05-20 2009-11-26 Seagate Technology Llc Write verify method for resistive random access memory
CN101779248A (zh) * 2007-08-15 2010-07-14 索尼公司 存储装置的驱动方法
CN101789262A (zh) * 2009-01-22 2010-07-28 索尼公司 可变电阻存储装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007294592A (ja) * 2006-04-24 2007-11-08 Sony Corp 記憶装置の駆動方法
JP4838399B2 (ja) * 2010-03-30 2011-12-14 パナソニック株式会社 不揮発性記憶装置及び不揮発性記憶装置への書き込み方法
US9042153B2 (en) * 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
US8355271B2 (en) * 2010-11-17 2013-01-15 Sandisk 3D Llc Memory system with reversible resistivity-switching using pulses of alternate polarity

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090262568A1 (en) * 2007-07-19 2009-10-22 Hitachi , Ltd. Semiconductor memory device
CN101779248A (zh) * 2007-08-15 2010-07-14 索尼公司 存储装置的驱动方法
US20090290411A1 (en) * 2008-05-20 2009-11-26 Seagate Technology Llc Write verify method for resistive random access memory
CN101789262A (zh) * 2009-01-22 2010-07-28 索尼公司 可变电阻存储装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106611615A (zh) * 2015-10-21 2017-05-03 华邦电子股份有限公司 电阻式记忆胞的操作方法及电阻式内存
CN106611615B (zh) * 2015-10-21 2019-09-24 华邦电子股份有限公司 电阻式记忆胞的操作方法及电阻式内存

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