CN106611615B - 电阻式记忆胞的操作方法及电阻式内存 - Google Patents

电阻式记忆胞的操作方法及电阻式内存 Download PDF

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Abstract

本发明提供一种电阻式记忆胞的操作方法及电阻式内存。电阻式记忆胞的操作方法包括下列步骤：进行电阻式记忆胞的形成操作；判断所述电阻式记忆胞是否位于第一状态，其中所述第一状态对应第一操作；当所述电阻式记忆胞没有位于所述第一状态时，进行所述电阻式记忆胞关于第二操作的互补切换操作，以使所述电阻式记忆胞产生关于所述第二操作的互补切换现象。藉此，可有效使无法藉由一般的形成操作来保存数据的电阻式记忆胞能够藉由互补切换现象来具备数据保存能力。

Description

电阻式记忆胞的操作方法及电阻式内存
技术领域
本发明涉及一种电阻式内存，尤其涉及一种电阻式记忆胞的操作方法及电阻式内存。
背景技术
电阻式内存(Resistive random-access memory；RRAM)是一种新式的非易失性内存，可利用阻态改变记忆或储存数值。电阻式内存与逻辑制程的兼容性极佳，且写入速度快，写入电压较低，符合可携式电子产品的低功耗需求。
电阻式内存中常用的电阻式记忆胞基本结构是以一个晶体管与一个电阻式记忆胞(1T1R)或一个二极管加一个电阻式记忆胞(1D1R)所组成。在电阻式内存中，形成(forming)、设定(set)以及重置(reset)三个操作为确保电阻式记忆胞电气特性以及数据保存力(data retention)的三个重要步骤。对用以执行形成、设定以及重置三个动作的电压进行优化的调整，为提升电阻式内存良率的重要因素。特别是，进行形成(forming)的操作所产生的导电丝(conductive filament；CF)，这个产生导电丝的操作对于电阻式内存的操作的影响甚大。
一般而言，在进行深度的形成(forming)操作后，大部分的电阻式记忆胞应可顺利地位于数据逻辑1状态(也就是高电流状态/设定状态)。然而，少数具缺陷的电阻式记忆胞在进行形成操作后可能会呈为数据逻辑0状态(也就是低电流状态/重置状态)。当采用电阻式内存的装置的容量越大时，此种具缺陷的电阻式记忆胞的数量便会增加。并且，当这些具缺陷的电阻式记忆胞于之后进行多次高温烘烤的操作后，可能会使其地数据保持能力更为恶化，以致让具缺陷的电阻式记忆胞无法被使用。因此，为提升电阻式内存的良率，针对这些具缺陷的电阻式记忆胞进行修补操作，便是重要课题。
发明内容
本发明提供一种电阻式记忆胞的操作方法以及电阻式内存，可有效使无法藉由一般的形成操作来保存数据的电阻式记忆胞能够藉由互补切换现象来具备数据保存能力。
本发明的电阻式记忆胞的操作方法包括下列步骤：进行电阻式记忆胞的形成操作；判断该电阻式记忆胞是否位于第一状态，其中所述第一状态对应第一操作；当所述电阻式记忆胞没有位于所述第一状态时，进行所述电阻式记忆胞关于第二操作的互补切换操作，以使所述电阻式记忆胞产生关于所述第二操作的互补切换现象。
本发明的电阻式内存包括多数个电阻式记忆胞、字符线信号提供电路、位线信号提供电路、源极线信号提供电路以及控制电路。字符线信号提供电路耦接至所述电阻式记忆胞的字符线。位线信号提供电路耦接至所述电阻式记忆胞的位线。源极线信号提供电路耦接至所述电阻式记忆胞的源极线。控制电路耦接所述字符线信号提供电路、所述位线信号提供电路以及所述源极线信号提供电路。控制电路通过所述字符线信号提供电路、所述位线信号提供电路以及所述源极线信号提供电路以进行所述电阻式记忆胞的形成操作，并判断每个电阻式记忆胞是否位于第一状态。当选中电阻式记忆胞没有位于所述第一状态时，所述控制电路通过所述字符线信号提供电路、所述位线信号提供电路以及所述源极线信号提供电路以进行所述电阻式记忆胞关于第二操作的互补切换操作，从而使所述电阻式记忆胞产生关于所述第二操作的互补切换现象。所述选中电阻式记忆胞为所述多数个电阻式记忆胞其中之一。
基于上述，本发明实施例将每个电阻式记忆胞进行形成操作之后，便会判断是否有电阻式记忆胞并没有位于设定状态，而此设定状态是通常的电阻式记忆胞进行形成操作之后便会形成的状态。当电阻式记忆胞在进行形成操作之后没有位于设定状态时，本发明便将这些电阻式记忆胞进行关于重置操作的互补切换操作。藉此，可有效使无法藉由一般的形成操作来保存数据的电阻式记忆胞能够藉由互补切换现象来具备或维持其数据保存能力。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是本发明实施例的电阻式内存的示意图；
图2是本发明一实施例的电阻式记忆胞的操作方法流程图；
图3是关于重置操作的互补切换现象的示意图；
图4是本发明实施例的形成操作以及关于重置操作的互补切换操作的波形示意图；
图5是本发明另一实施例的电阻式记忆胞操作方法流程图。
附图标记：
100：电阻式内存
110：电阻式记忆胞
120：字符线信号提供电路
130：位线信号提供电路
140：源极线信号提供电路
150：控制电路
160：检测电路
WL：字符线
BL：位线SL：源极线
T1：开关组件R1：电阻式存储元件
S210～S240、S510、S520、S530：步骤
|VSL|：源极线的电压值
VWL：字符线电压
VBL：位线电压VSL：源极线电压
VWL2：第一电压VSL1：第二电压
具体实施方式
图1是本发明实施例的电阻式内存100的示意图。电阻式内存100包括多数个电阻式记忆胞110、字符线信号提供电路120、位线信号提供电路130、源极线信号提供电路140以及控制电路150。在本实施例中，图1中显示其中一个电阻式记忆胞110以作为举例。字符线信号提供电路120耦接至电阻式记忆胞110的字符线WL，位线信号提供电路130耦接至电阻式记忆胞110的位线BL，而源极线信号提供电路140则耦接至电阻式记忆胞110的源极线SL。控制电路150耦接字符线信号提供电路120、位线信号提供电路130以及源极线信号提供电路140，藉以对电阻式记忆胞110进行许多操作，例如进行形成(forming)、设定(set)以及重置(reset)三个重要的操作以及本发明实施例所述的互补切换操作等。
电阻式内存100还包括检测电路160。检测电路160耦接各个电阻式记忆胞110。控制电路150通过检测电路160以检测电阻式记忆胞110中的电流值，藉以判断电阻式记忆胞110中的状态为设定状态/数据逻辑1状态或是重置状态/数据逻辑0状态。
图1也显示电阻式记忆胞110的结构。电阻式记忆胞110包括开关组件T1以及电阻式存储元件R1。开关组件T1可以是CMOS(complementary metal-oxide-semiconductor)晶体管。电阻式存储元件R1可以是忆阻器(memristor)，或称为记忆电阻(memoryresistors)，其由夹在两个导体电极之间的绝缘(insulating)或半导体材料(semiconducting material)，像是金属-绝缘体-金属(metal-insulator-metal；MIM)结构，所构成。于本实施例中，电阻式存储元件R1的第一端耦接位线BL，开关组件T1的控制端耦接字符线WL，开关组件T1的第一端耦接电阻式存储元件R1的第二端，且开关组件T1的第二端耦接源极线SL。应用本实施例者可依照其实际需求来任意调整电阻式记忆胞110中有关于多个信号线(位线BL、字符线WL、源极线SL)跟开关组件T1与电阻式存储元件R1之间的连接架构，本发明实施例的电阻式记忆胞110的结构不仅受限于上述揭示。
图2是本发明一实施例的电阻式记忆胞110的操作方法的流程图。请同时参考图1及图2，于步骤S210中，控制电路150通过控制字符线信号提供电路120、位线信号提供电路130以及源极线信号提供电路140以进行电阻式记忆胞110的形成操作。所谓的形成操作，指的是对电阻式记忆胞施加一个较高的偏压，使其产生软性崩溃(soft breakdown)的现象，藉以使电阻式记忆胞中形成导电丝。在进行过形成操作后，电阻式记忆胞110就可以依据设定操作以及重置操作来进行其电阻值的切换动作，从而执行其数据写入的功能。
然而，形成操作将可能会遭遇一些不可预期的问题。一般来说，电阻式记忆胞在经过形成操作后应位于高电流状态，此高电流状态也可以称为是设定状态或是数据逻辑1状态。然而，少数的电阻式记忆胞可能无法藉由形成操作来使其成为设定状态，或是无法达到设定状态所需的高电流量标准。此种少数的电阻式记忆胞被称为是具缺陷的电阻式记忆胞。当电阻式内存中的电阻式记忆胞数量更为庞大时，具缺陷的电阻式记忆胞的数量也会相应增加。经实验数据得知，在一百万个电阻式记忆胞110当中便可能会具备2至3个具缺陷的电阻式记忆胞。
此外，一般的电阻式记忆胞在经过高温烘烤操作后，可使称为导电丝的导电路径能够更为稳固，藉以维持电阻式记忆胞的数据保持能力。然而，具缺陷的电阻式记忆胞在经由高温烘烤操作后可能会更为降低其数据保持能力而导致数据流失。
另一方面，互补切换(Complementary switching)现象则是在电阻式内存的技术领域中的一种独特现象，且在进行设定操作或是重置操作时皆有可能产生。若在进行电阻式记忆胞110的设定操作时将输入电压的数值调整过高时，则从电阻式记忆胞110所检测到的电流值将可能过小而无法位于高电流状态/设定状态。
图3是关于重置操作的互补切换现象的示意图。图3的横轴为电阻式记忆胞110的源极线的电压值|VSL|，图3的纵轴为从电阻式记忆胞110量测到的重置电流值I。请参照图3，曲线310呈现电阻式记忆胞110在进行高温烘烤操作之前的电压值|VSL|与重置电流值I的数值，而曲线320则呈现电阻式记忆胞110在进行高温烘烤操作之后的电压值|VSL|与其相应的重置电流值I的数值。从图3中可看出，区域A至区域C中与其相应的重置电流值I将由于电压值|VSL|提高而随之降低，如此便符合重置操作的期望。然而，在区域D中，当电压值|VSL|大于约2.8V时，重置电流值I反而逐渐增加。因此，若在进行电阻式记忆胞110的重置操作时将输入电压(如，电压值|VSL|)的数值调整过高时，则从电阻式记忆胞110所检测到的电流值将可能愈来愈大。互补切换(Complementary switching)现象也可以称为是U曲线(U-curve)现象。
藉此，本发明实施例便在形成操作之后挑选出具缺陷的电阻式记忆胞，并将这些具缺陷的电阻式记忆胞进行关于重置操作的互补切换操作，藉以使这些具缺陷的电阻式记忆胞位于图3的区域D(也就是互补切换区域)中，让这些具缺陷的电阻式记忆胞在经由高电场作用下能够重新产生导电丝以建立导电路径。并且，若将进行互补切换操作之后的电阻式记忆胞再次进行高温烘烤处理，将使得导电丝的数量增加，从而使得这些具缺陷的电阻式记忆胞能够获得数据保持能力。
回到图1及图2以详加描述本发明实施例。于步骤S220中，控制电路150通过检测电路160以判断电阻式记忆胞110是否位于第一状态，其中第一状态对应第一操作。于本实施例中，所谓的第一状态可以是高电流状态/设定状态/数据逻辑1状态，而第二状态则可以是低电流状态/重置状态/数据逻辑0状态。第一操作可以是形成(forming)操作/设定操作，而第二操作可以是重置操作。
在此详细说明步骤S220。控制电路150通过检测电路160判断电阻式记忆胞110中的电流值是否大于预设电流门槛值。当电阻式记忆胞110中的电流值大于预设电流门槛值时，则从步骤S220进入步骤S230，以表示此电阻式记忆胞110已完成形成操作。相对地，当电阻式记忆胞110中的电流值不大于预设电流门槛值时，检测电路150便判定对应的电阻式记忆胞110没有位于设定状态，则将此电阻式记忆胞110作为选中电阻式记忆胞，并从步骤S220进入步骤S240，控制电路150通过字符线信号提供电路120、位线信号提供电路130以及源极线信号提供电路140以进行电阻式记忆胞110关于第二操作(重置操作)的互补切换操作，从而使电阻式记忆胞110产生关于第二操作(重置操作)的互补切换现象。并且，于本实施例中，当完成步骤S240之后，控制电路150还可以回到步骤S220以再次判断此电阻式记忆胞110是否位于第一状态(设定状态)，藉以完善本发明实施例。
在此通过图4来详细说明步骤S240中关于第二操作(重置操作)的互补切换操作。图4是本发明实施例的形成操作以及关于重置操作的互补切换操作的波形示意图。在图4中，区域A为进行电阻式记忆胞110的形成操作时，字符线电压VWL、位线电压VBL以及源极线电压VSL的波形示意图。由图1及图4可知，在形成操作时，控制电路150控制字符线信号提供电路120以及位线信号提供电路130，藉以在电阻式记忆胞110的字符线WL以及位线BL提供正向电压，且控制电路150控制源极线信号提供电路140以在源极线SL提供接地电压。图4的区域B则为进行电阻式记忆胞110关于重置操作的互补切换操作时，字符线电压VWL、位线电压VBL以及源极线电压VSL的波形示意图。由图1及图4可知，在关于重置操作的互补切换操作时，控制电路150控制字符线信号提供电路120以在电阻式记忆胞110的字符线WL提供第一电压VWL2、控制位线信号提供电路130以在位线BL提供接地电压，且控制源极线信号提供电路140以在源极线SL提供第二电压VSL1。
特别说明的是，在关于重置操作的互补切换操作中，将依据开关组件T1可承受的范围内而使第一电压VWL2的电压值最大化。例如，第一电压VWL2的电压值将大于3V。另外，为使图1的开关组件T1能够在互补切换操作中导通，则第一电压VWL2将比第二电压VSL1大于一默认电压值(如，2V)。也就是说，第一电压VWL2的电压值将等于或大于第二电压VSL1的电压值加上2V。另一方面，可将第二电压VSL1的电压值固定，并以最大化的第一电压VWL2的电压值来进行多次关于重置操作的互补切换操作；或是，可逐步提升第二电压VSL1的电压值，并以最大化的第一电压VWL2的电压值来进行多次关于重置操作的互补切换操作。
于其他实施例中，互补切换现象也可以发生在设定操作中。因此，上述第一状态也可以是重置状态/数据逻辑0状态，而第二状态则可以是设定状态/数据逻辑1状态。第一操作可以是重置操作，而第二操作可以是设定操作。如此一来，此种电阻式记忆胞的操作方法也一样可有效使无法藉由一般的形成操作来保存数据的电阻式记忆胞能够藉由互补切换现象来具备数据保存能力。
图5是本发明另一实施例的电阻式记忆胞110的操作方法的流程图。图5与图2的不同之处在于，图1的控制电路150还可在图5的步骤S210、步骤S240和/或步骤S230之前对电阻式记忆胞进行高温烘烤操作(步骤S510、S520以及S530)，藉以提高电阻式记忆胞110的电流增益，从而提升电阻式记忆胞110的数据保持能力。应用本实施例者可选择性的执行步骤S510、S520以及S530当中的其中之一或其组合，本发明实施例并不限制高温烘烤操作一定需在哪些步骤之前或之后进行。
值得一提的是，通过上述方式，本发明实施例的电阻式内存，将可更适合作为OTP(One-time programmable)组件使用，例如反熔丝(Anti-fuse)型的电阻式OTP内存。
综上所述，本发明实施例将每个电阻式记忆胞进行形成操作之后，便会判断是否有电阻式记忆胞并没有位于设定状态，而此设定状态是通常的电阻式记忆胞进行形成操作之后便会形成的状态。当电阻式记忆胞在进行形成操作之后没有位于设定状态时，本发明便将这些电阻式记忆胞进行关于重置操作的互补切换操作。藉此，可有效使无法藉由一般的形成操作来保存数据的电阻式记忆胞能够藉由互补切换现象来具备或维持其数据保存能力。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的变动与润饰，故本发明的保护范围当视所附权利要求的界定为准。

Claims (9)

1.一种电阻式记忆胞的操作方法，其特征在于，包括：
进行电阻式记忆胞的形成操作，其中所述形成操作是对所述电阻式记忆胞施加偏压，以使所述电阻式记忆胞中形成导电丝，其中在所述形成操作中，提供接地电压到所述电阻式记忆胞的源极线；
在完成所述形成操作后，判断所述电阻式记忆胞是否位于第一状态，其中所述第一状态对应第一操作，其中所述第一状态为设定状态，其中所述第一操作为所述形成操作或设定操作；以及
当所述电阻式记忆胞没有位于所述第一状态时，进行所述电阻式记忆胞关于第二操作的互补切换操作，以使所述电阻式记忆胞产生关于所述第二操作的互补切换现象，其中所述第二操作为重置操作，其中进行所述电阻式记忆胞关于第二操作的互补切换操作包括下列步骤：
提供第一电压至所述电阻式记忆胞的字符线，提供第二电压至所述电阻式记忆胞的源极线，并提供接地电压至所述电阻式记忆胞的位线。
2.根据权利要求1所述的电阻式记忆胞的操作方法，其特征在于，所述第一电压比所述第二电压大于一默认电压值，其中所述默认电压值是2伏特。
3.根据权利要求1所述的电阻式记忆胞的操作方法，其特征在于，判断所述电阻式记忆胞是否位于所述第一状态包括下列步骤：
判断所述电阻式记忆胞中的电流值是否大于预设电流门槛值；以及，当所述电流值不大于所述预设电流门槛值时，判定所述电阻式记忆胞没有位于第一状态。
4.根据权利要求1所述的电阻式记忆胞的操作方法，其特征在于，还包括：进行所述电阻式记忆胞关于所述第二操作的互补切换操作之后，再次判断所述电阻式记忆胞是否位于所述第一状态。
5.一种电阻式内存，其特征在于，包括：
多数个电阻式记忆胞；
字符线信号提供电路，耦接至所述电阻式记忆胞的字符线；
位线信号提供电路，耦接至所述电阻式记忆胞的位线；
源极线信号提供电路，耦接至所述电阻式记忆胞的源极线；以及
控制电路，耦接所述字符线信号提供电路、所述位线信号提供电路以及所述源极线信号提供电路，其中所述控制电路通过所述字符线信号提供电路、所述位线信号提供电路以及所述源极线信号提供电路以进行所述电阻式记忆胞的形成操作，在完成所述形成操作后判断每个电阻式记忆胞是否位于第一状态，其中所述第一状态为设定状态，当一选中电阻式记忆胞没有位于所述第一状态时，所述控制电路通过所述字符线信号提供电路、所述位线信号提供电路以及所述源极线信号提供电路以进行所述电阻式记忆胞关于第二操作的互补切换操作，其中所述第二操作为重置操作，所述控制电路通过所述位线信号提供电路而提供第一电压至所述选中电阻式记忆胞的字符线，通过所述源极线信号提供电路而提供第二电压至所述电阻式记忆胞的源极线，并通过所述位线信号提供电路而提供接地电压至所述电阻式记忆胞的位线，从而使所述电阻式记忆胞产生关于所述第二操作的互补切换现象，其中所述选中电阻式记忆胞为所述电阻式记忆胞其中之一，
其中所述形成操作是对所述电阻式记忆胞施加偏压，以使所述电阻式记忆胞中形成导电丝，其中在所述形成操作中，所述控制电路通过所述源极线信号提供电路提供所述接地电压到所述电阻式记忆胞的源极线。
6.根据权利要求5所述的电阻式内存，其特征在于，各所述电阻式记忆胞包括：一电阻式存储元件，其第一端耦接所述位线；以及，一开关组件，其控制端耦接所述字符线，其第一端耦接所述电阻式存储元件的第二端，其第二端耦接所述源极线。
7.根据权利要求5所述的电阻式内存，其特征在于，还包括：
检测电路，耦接各个电阻式记忆胞，其中所述控制电路通过所述检测电路以判断各个电阻式记忆胞中的电流值是否大于预设电流门槛值，且当所述电流值不大于所述预设电流门槛值时，所述检测电路判定对应的所述电阻式记忆胞没有位于所述第一状态，并将对应的所述电阻式记忆胞作为所述选中电阻式记忆胞。
8.根据权利要求5所述的电阻式内存，其特征在于，当进行所述电阻式记忆胞关于所述第二操作的互补切换操作之后，所述控制电路再次判断所述电阻式记忆胞是否位于所述第一状态。
9.一种电阻式记忆胞的操作方法，其特征在于，包括：
进行电阻式记忆胞的形成操作，其中所述形成操作是对所述电阻式记忆胞施加偏压，以使所述电阻式记忆胞中形成导电丝，其中在所述形成操作中，提供接地电压到所述电阻式记忆胞的源极线；
在完成所述形成操作后，判断所述电阻式记忆胞是否位于第一状态，其中所述第一状态为设定状态；以及
当所述电阻式记忆胞没有位于所述第一状态时，进行所述电阻式记忆胞关于第二操作的互补切换操作，以使所述电阻式记忆胞产生关于所述第二操作的互补切换现象，其中所述第二操作为重置操作，其中进行所述电阻式记忆胞关于第二操作的互补切换操作包括下列步骤：
提供第一电压至所述电阻式记忆胞的字符线，提供第二电压至所述电阻式记忆胞的源极线，并提供接地电压至所述电阻式记忆胞的位线。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI626654B (zh) * 2017-06-19 2018-06-11 華邦電子股份有限公司 電阻式記憶體及其電阻式記憶胞的恢復電阻窗口方法
TWI739471B (zh) * 2020-06-11 2021-09-11 華邦電子股份有限公司 電阻式記憶體裝置以及其可靠度提升方法
TWI737465B (zh) * 2020-08-27 2021-08-21 華邦電子股份有限公司 電阻式記憶體裝置及其操作方法
US11631809B2 (en) 2020-12-15 2023-04-18 International Business Machines Corporation In-memory resistive random access memory XOR logic using complimentary switching

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102099863A (zh) * 2009-06-08 2011-06-15 松下电器产业株式会社 电阻变化型非易失性存储元件的写入方法及电阻变化型非易失性存储装置
CN102629486A (zh) * 2011-02-08 2012-08-08 索尼公司 存储装置和存储装置的操作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
US7835173B2 (en) 2008-10-31 2010-11-16 Micron Technology, Inc. Resistive memory
US8351251B2 (en) * 2009-08-27 2013-01-08 International Business Machines Corporation Multilevel programming of phase change memory
KR20110088906A (ko) * 2010-01-29 2011-08-04 삼성전자주식회사 가변 저항 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP2011204785A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性記憶装置
US8385102B2 (en) * 2010-05-11 2013-02-26 Sandisk 3D Llc Alternating bipolar forming voltage for resistivity-switching elements
US8717802B2 (en) * 2010-09-13 2014-05-06 International Business Machines Corporation Reconfigurable multi-level sensing scheme for semiconductor memories
WO2014025434A2 (en) 2012-05-15 2014-02-13 The Regents Of The University Of Michigan Complementary resistive switching in single resistive memory devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102099863A (zh) * 2009-06-08 2011-06-15 松下电器产业株式会社 电阻变化型非易失性存储元件的写入方法及电阻变化型非易失性存储装置
CN102629486A (zh) * 2011-02-08 2012-08-08 索尼公司 存储装置和存储装置的操作方法

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